JP2009206451A - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents
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Abstract
【課題】所定値に閾値を制御可能なトランジスタを有する不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置100は、ソース側選択トランジスタSDTrmnを備える。ソース側選択トランジスタSDTrmnは、半導体基板Baに対して平行に延びるソース側導電層22と、そのソース側導電層22を貫通するように形成されたソース側柱状半導体層26と、ソース側導電層22とソース側柱状半導体層26との間に形成されたソース側ゲート絶縁層25とを備える。ソース側ゲート絶縁層25は、酸化アルミニウムからなる第2ソース側ゲート絶縁層25bを含む。
【選択図】図4
【解決手段】不揮発性半導体記憶装置100は、ソース側選択トランジスタSDTrmnを備える。ソース側選択トランジスタSDTrmnは、半導体基板Baに対して平行に延びるソース側導電層22と、そのソース側導電層22を貫通するように形成されたソース側柱状半導体層26と、ソース側導電層22とソース側柱状半導体層26との間に形成されたソース側ゲート絶縁層25とを備える。ソース側ゲート絶縁層25は、酸化アルミニウムからなる第2ソース側ゲート絶縁層25bを含む。
【選択図】図4
Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のArF液浸露光技術では40nm付近のルールが解像限界となっており、更なる微細化のためにはEUV露光機の導入が必要である。しかし、EUV露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、ゲート絶縁層が設けられる。メモリセルとして機能させるトランジスタ(メモリトランジスタ)において、ゲート絶縁層(メモリゲート絶縁層)は、電荷を蓄積可能に構成される。一方、導通の制御用として機能させるトランジスタ(選択トランジスタ)において、ゲート絶縁層(選択ゲート絶縁層)は、電荷を蓄積しないように構成される。
しかしながら、選択ゲート絶縁層は、その構成材料によっては、電荷を蓄積し、トランジスタの閾値を変化させるおそれがある。
上記問題に対し、トランジスタの閾値を制御するため、チャネルとなる柱状半導体に不純物イオンを注入する方法が考えられる。しかし、このような方法では、不純物イオンは、深さ方向に異なる濃度で分布するため、深さ方向で閾値の異なるトランジスタが形成される。
また、従来の製造方法においては、先ず、積層された導電層にホールを形成し、そのホール表面に、選択ゲート絶縁層を堆積させる。続いて、ホール底面の選択ゲート絶縁層を除去し、ホール底面に露出した半導体表面の自然酸化膜を除去する。そして、ホール内にポリシリコンを堆積させ、柱状半導体を形成する。上記製造方法であれば、半導体表面の自然酸化膜を除去する工程に用いられるフッ酸処理にて、ホール側面に形成された選択ゲート絶縁層等も除去されてしまう。この選択ゲート絶縁層の除去により、トランジスタの閾値は予め設計された所定値から変動する。
特開2007−266143号
米国特許第5599724号
米国特許第5707885号
本発明は、所定値に閾値を制御可能なトランジスタを有する不揮発性半導体記憶装置、及びその製造方法を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、トランジスタを備える不揮発性半導体記憶装置であって、前記トランジスタは、基板に対して平行に延びる第1導電層と、当該第1導電層を貫通するように形成された第1半導体層と、前記第1導電層と前記第1半導体層との間に形成されたゲート絶縁層とを備え、前記ゲート絶縁層は、負の固定チャージを有する絶縁層を含むことを特徴とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、基板と平行に延びる第1導電層を形成する工程と、前記第1導電層を貫通するようにホールを形成する工程と、前記ホールに面する前記第1導電層の側面に犠牲層を形成する工程と、前記ホールを埋めるように前記犠牲層の側面に接する第1半導体層を形成する工程と、前記犠牲層を除去して第1空隙を形成する工程と、前記第1空隙内に負の固定チャージを有する絶縁層を含むゲート絶縁層を形成する工程とを備えることを特徴とする。
本発明は、所定値に閾値を制御可能なトランジスタを有する不揮発性半導体記憶装置、及びその製造方法を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
(実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、及びセンスアンプ(図示略)を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
図1は、本発明の実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、及びセンスアンプ(図示略)を有する。メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路、ソース線SLにかける電圧を制御するソース線駆動回路を有する(図示略)。
図1に示すように、実施形態に係る不揮発性半導体記憶装置100において、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。
図2は、実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略斜視図である。実施形態においては、メモリトランジスタ領域12は、メモリトランジスタMTr1mn〜MTr4mn、ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=3、n=4の一例を示している。メモリトランジスタMTr1mn〜MTr4mnは、電気的に書き換え可能であり、情報を格納する。ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、メモリトランジスタMTr1mn〜MTr4mnへ電流を導通させるか否かを制御する。
各メモリストリングスMSのメモリトランジスタMTr1mn〜MTr4mnのゲートに接続されているワード線WL1〜WL4は、層間絶縁層を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスMSのメモリトランジスタMTr1mnのゲートの全てがワード線WL1に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr2mnのゲートの全てがワード線WL2に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr3mnのゲートの全てがワード線WL3に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr4mnのゲートの全てがワード線WL4に接続されている。実施形態に係る不揮発性半導体記憶装置100においては、図1及び図2に示すように、ワード線WL1〜WL4は、それぞれ、半導体基板Baと平行な方向において2次元的に広がりを有するように形成されている。また、ワード線WL1〜WL4は、それぞれ、メモリストリングスMSに略垂直に配置されている。また、ワード線WL1〜WL4のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、積層方向に直交する方向であり、カラム方向は、積層方向及びロウ方向に直交する方向である。
各メモリストリングスMSは、半導体基板BaのP−well領域Ba1に形成されたn+領域(後述するBa2)の上に柱状の柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有している。各柱状半導体CLmnは、半導体基板Baから垂直方向に形成されており、半導体基板Ba及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスMSは、柱状半導体CLmnに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体CLmnは、円柱状であっても、角柱状であってもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
また、図2に示すように、メモリストリングスMSの上方には、柱状半導体CLmnと絶縁層(図示せず)を介し接してドレイン側選択トランジスタSDTrmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線SGDのカラム方向の中心を貫通して、柱状半導体CLmnが設けられている。
また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLmnと絶縁層(図示せず)を介し接してソース側選択トランジスタSSTrmnを構成するソース側選択ゲート線SGSが設けられている。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に半導体基板Baと平行な方向において2次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線SGSは、図2に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
次に、図2及び図3を参照して、実施形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。図3は、実施形態における一つのメモリストリングスMSの回路図である。
図2及び図3に示すように、実施形態において、メモリストリングスMSは、4つのメモリトランジスタMTr1mn〜MTr4mn、ソース側選択トランジスタSSTrmn、及びドレイン側選択トランジスタSDTrmnを有する。これら4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図3参照)。実施形態のメモリストリングスMSにおいては、半導体基板Ba上のP−型領域(P−Well領域)Ba1に形成されたn+領域に柱状半導体CLmnが形成されている。
また、ソース側選択トランジスタSSTrmnのソースにはソース線SL(半導体基板BaのP−well領域Ba1に形成されたn+領域)が接続されている。また、ドレイン側選択トランジスタSDTrmnのドレインにはビット線BLが接続されている。
各メモリトランジスタMTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。ワード線WLは、メモリトランジスタMTrmnの制御ゲートとして機能する。
上記構成を有する不揮発性半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図示略)、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路(図示略)によって制御される。すなわち、所定のメモリトランジスタMTrmnの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
(実施形態に係る不揮発性半導体記憶装置100のメモリストリングスMSの構成)
次に、図4を参照して、不揮発性半導体記憶装置100のメモリストリングスMSの構成を説明する。図4は、実施形態に係る不揮発性半導体記憶装置100のメモリストリングスMSの断面図である。
次に、図4を参照して、不揮発性半導体記憶装置100のメモリストリングスMSの構成を説明する。図4は、実施形態に係る不揮発性半導体記憶装置100のメモリストリングスMSの断面図である。
図4に示すように、不揮発性半導体記憶装置100(メモリストリングスMS)は、メモリトランジスタ領域12において、半導体基板Ba上に下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、ドレイン側選択トランジスタ層40、及び配線層50を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、直列接続された複数のメモリトランジスタMTrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
半導体基板Ba上には、p−型領域(p−Well領域)Ba1が形成されている。また、P−型領域Ba1上には、n+領域(ソース線領域)Ba2が形成されている。
ソース側選択トランジスタ層20は、半導体基板Ba上に順次積層された、ソース側第1絶縁層21、ソース側導電層(第1導電層)22、及びソース側第2絶縁層23を有する。
ソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23は、半導体基板Baに対して平行に延びるように2次元的に広がりをもってメモリトランジスタ領域12に形成されている。ソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23は、メモリトランジスタ領域12内の所定領域(消去単位)毎に分断されている。
ソース側第1絶縁層21、及びソース側第2絶縁層23は、酸化シリコン(SiO2)にて構成されている。ソース側導電層22は、P+型のポリシリコン(p−Si)にて構成されている。
また、ソース側第2絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通するようにソース側ホール24が形成されている。ソース側ホール24に面する側面には、ソース側ゲート絶縁層(ゲート絶縁層)25、及びソース側柱状半導体層(第1半導体層)26が設けられている。
ソース側ゲート絶縁層25は、第1ソース側ゲート絶縁層(第1ゲート絶縁層)25a、及び第2ソース側ゲート絶縁層(第2ゲート絶縁層)25bを有する。第1ソース側ゲート絶縁層25aは、ソース側第1絶縁層21の側面、ソース側導電層22の側面、及びソース側第2絶縁層23の側面と、ソース側柱状半導体層26の側面とに接するように設けられている。第2ソース側ゲート絶縁層25bは、第1ソース側ゲート絶縁層25aにて挟まれるように形成されている。詳しくは、第2ソース側ゲート絶縁層25bは、第1ソース側ゲート絶縁層25aの上面から下方に所定深さ延びるように形成されている。第1ソース側ゲート絶縁層25aは、酸化シリコン(SiO2)にて構成されている。第2ソース側ゲート絶縁層25bは、負の固定チャージを有する酸化アルミニウム(Al2O3)にて構成されている。
ソース側柱状半導体層26は、半導体基板Baに対して略垂直に延びるように形成されている。ソース側柱状半導体層26は、ポリシリコン(p−Si)にて形成されている。
なお、上記ソース側選択トランジスタ20の構成において、ソース側導電層22の構成を換言すると、ソース側導電層22は、ソース側柱状半導体層26と共にソース側ゲート絶縁層25を挟むように形成されている。
また、ソース側選択トランジスタ層20において、ソース側導電層22が、ソース側選択ゲート線SGSとして機能する。また、ソース側導電層22が、ソース側選択トランジスタSSTrmnの制御ゲートとして機能する。
メモリトランジスタ層30は、ソース側第2絶縁層23の上方に設けられた第1〜第5ワード線間絶縁層31a〜31eと、それら第1〜第5ワード線間絶縁層31a〜31eの上下間に設けられた第1〜第4ワード線導電層(第2導電層)32a〜32dとを有する。
第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dは、半導体基板Baに対して平行に延びるように2次元的に広がりをもって形成され、ロウ方向の端部で階段状に形成されている。
第1〜第5ワード線間絶縁層31a〜31eは、酸化シリコン(SiO2)にて構成されている。第1〜第4ワード線導電層32a〜32dは、P+型のポリシリコン(p−Si)にて構成されている。
また、メモリトランジスタ層30において、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通するようにメモリホール33が形成されている。メモリホール33は、ソース側ホール27と整合する位置に設けられている。メモリ側ホール33内の側面には、順次、メモリゲート絶縁層34、及びメモリ柱状半導体層(第2半導体層)35が設けられている。
メモリゲート絶縁層34は、柱状半導体層35の側面から、順次、トンネル絶縁層34a、電荷を蓄積する電荷蓄積層34b、及びブロック絶縁層34cを有する。トンネル絶縁層34a、及びブロック絶縁層34cは、酸化シリコン(SiO2)にて形成されている。電荷蓄積層34bは、窒化シリコン(SiN)にて形成されている。
メモリ柱状半導体層35は、半導体基板Baに対して略垂直方向に延びるように形成されている。メモリ柱状半導体層35は、ポリシリコン(p−Si)にて構成されている。
なお、上記メモリトランジスタ30において、第1〜第4ワード線導電層32a〜32dの構成を換言すると、第1〜第4ワード線導電層32a〜32dは、メモリ柱状半導体層35と共にトンネル絶縁層34a、電荷蓄積層34b、及びブロック絶縁層34cを挟むように形成されている。
また、メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dが、ワード線WL1〜WL4として機能する。また、第1〜第4ワード線導電層32a〜32dが、メモリトランジスタMTrmnの制御ゲートとして機能する。
ドレイン側選択トランジスタ層40は、第5ワード間線絶縁層31e上に順次積層されたドレイン側第1絶縁層41、ドレイン側導電層(第1導電層)42、及びドレイン側第2絶縁層43を有する。
ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43は、半導体基板Baに対して平行に延びるように形成されている。ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43は、メモリ柱状半導体層35の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。
ドレイン側第1絶縁層41及びドレイン側第2絶縁層43は、酸化シリコン(SiO2)にて形成されている。ドレイン側導電層42は、P+型のポリシリコン(p−Si)にて形成されている。
また、ドレイン側選択トランジスタ層40において、ドレイン側第2絶縁層43、ドレイン側導電層42、及びドレイン側第1絶縁層41を貫通するようにドレイン側ホール44が形成されている。ドレイン側ホール44は、メモリホール33と整合する位置に設けられている。ドレイン側ホール44に面する側面には、順次、ドレイン側ゲート絶縁層45(ゲート絶縁層)、及びドレイン側柱状半導体層(第1半導体層)46が設けられている。
ドレイン側ゲート絶縁層45は、第1ドレイン側ゲート絶縁層(第1ゲート絶縁層)45a、及び第2ドレイン側ゲート絶縁層(第2ゲート絶縁層)45bを有する。第1ドレイン側ゲート絶縁層45aは、ドレイン側第1絶縁層41の側面、ドレイン側導電層42の側面、及びドレイン側第2絶縁層43の側面と、ドレイン側柱状半導体層46の側面とに接するように設けられている。第2ドレイン側ゲート絶縁層45bは、第1ドレイン側ゲート絶縁層45aにて挟まれるように形成されている。詳しくは、第2ドレイン側ゲート絶縁層45bは、第1ドレイン側ゲート絶縁層45aの上面から下方に所定深さ延びるように形成されている。第1ドレイン側ゲート絶縁層45aは、酸化シリコン(SiO2)にて構成されている。第2ドレイン側ゲート絶縁層45bは、負の固定チャージを有する酸化アルミニウム(Al2O3)にて構成されている。
ドレイン側柱状半導体層46は、半導体基板Baに対して略垂直に延びるように形成されている。ドレイン側柱状半導体層46は、ポリシリコン(p−Si)にて形成されている。
なお、上記ドレイン側選択トランジスタ40の構成において、ドレイン側導電層42の構成を換言すると、ドレイン側導電層42は、ドレイン側柱状半導体層46と共にドレイン側ゲート絶縁層45を挟むように形成されている。
また、ドレイン側選択トランジスタ40において、ドレイン側導電層42が、ドレイン側選択ゲート線SGDとして機能する。また、ドレイン側導電層42が、ドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。
配線層50は、第2ドレイン側導電層43の上方に順次積層された配線絶縁層51、及び配線導電層52を有する。配線絶縁層51には、その配線絶縁層51を貫通するように配線溝53が設けられている。配線導電層52は、配線溝53を埋めるように形成されている。
配線絶縁層51は、酸化シリコン(SiO2)にて構成されている。配線導電層52は、チタン−窒化チタン(Ti−TiN)、及びタングステン(W)にて構成されている。配線導電層52は、ビット線BLとして機能する。
(実施形態に係る不揮発性半導体記憶装置100の製造方法)
次に、図5〜図19を参照して、実施形態に係る不揮発性半導体記憶装置100の製造方法について説明する。図5〜図19は、実施形態に係る不揮発性半導体記憶装置100の製造工程を示す図である。
次に、図5〜図19を参照して、実施形態に係る不揮発性半導体記憶装置100の製造方法について説明する。図5〜図19は、実施形態に係る不揮発性半導体記憶装置100の製造工程を示す図である。
先ず、図5に示すように、半導体基板Ba上に、順次酸化シリコン(SiO2)、ポリシリコン(p−Si)、及び酸化シリコン(SiO2)を積層させ、ソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23を形成する。
次に、図6に示すように、所定ピッチ毎にソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23を貫通するようにソース側ホール24を形成する。
続いて、図7に示すように、所定厚さのシリコンゲルマニウム(SiGe)を堆積させた後、反応性イオンエッチング(RIE:Reactive Ion Etching)を行う。上記工程により、ソース側ホール24に面するソース側第1絶縁層21の側面、ソース側導電層22の側面、及びソース側第2絶縁層23の側面に犠牲層27を形成する。更に、ソース側ホール24の底面に露出した半導体基板Baの上面に形成された自然酸化膜をフッ酸処理により除去する。
次に、図8に示すように、ポリシリコン(p−Si)を堆積させた後、CMPを行う。上記工程により、ソース側ホール24を埋めるように、ソース側柱状半導体層26が形成される。
続いて、図9に示すように、犠牲層27を選択的にエッチング除去する。ここで、犠牲層27は、シリコンゲルマニウム(SiGe)であるので、例えば、CIF3蒸気雰囲気にて選択エッチングを行う。このような工程にて、犠牲層27を選択エッチングにて除去することにより、ソース側柱状半導体層26の側面と、ソース側第1絶縁層21の側面、ソース側導電層22の側面、及びソース側第2絶縁層23の側面との間にリング状の第1ソース側空隙(第1空隙)24aが形成される。
次に、図10に示すように、所定厚さの酸化シリコン(SiO2)を堆積させる。上記工程により、第1ソース側空隙24a内であって、第1ソース側空隙24aに面するソース側柱状半導体層26の側面、ソース側第1絶縁層21の側面、ソース側導電層22の側面、ソース側第2絶縁層23の側面、及び半導体基板Baの上面を覆うように第1ソース側ゲート絶縁層25aが形成される。第1ソース側ゲート絶縁層25aには、上面から所定深さまで第2ソース側空隙(第2空隙)24bが形成される。
続いて、図11に示すように、第2ソース側空隙24bを埋めるように酸化アルミニウム(Al2O3)を堆積させ、第2ソース側空隙24b内に第2ソース側ゲート絶縁層25bを形成する。その後、CMPを行い、ソース側第2絶縁層23上の第1ソース側ゲート絶縁層25a及び、第2ソース側ゲート絶縁層25bを除去する。なお、図11に示す工程により、ソース側選択トランジスタ層20が形成される。
次に、図12に示すように、ソース側選択トランジスタ層20の上方にメモリトランジスタ層30を形成する。
続いて、図13に示すように、メモリトランジスタ層30の上方(第5ワード線間絶縁層31eの上方)に、順次酸化シリコン(SiO2)、ポリシリコン(p−Si)、及び酸化シリコン(SiO2)を積層させ、ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43を形成する。
次に、図14に示すように、ドレイン側第1絶縁層41、ドレイン側導電層42、及びドレイン側第2絶縁層43を貫通するようにドレイン側ホール44を形成する。ドレイン側ホール44は、メモリホール33及びソース側ホール24に整合する位置に形成する。
続いて、図15に示すように、所定厚さのシリコンゲルマニウム(SiGe)を堆積させた後、RIEを行う。上記工程により、ドレイン側ホール44に面するドレイン側第1絶縁層41の側面、ドレイン側導電層42の側面、及びドレイン側第2絶縁層43の側面に犠牲層47を形成する。更に、ドレイン側ホール44の底面に露出したメモリ柱状半導体層35の上面に形成された自然酸化膜をフッ酸処理により除去する。
次に、図16に示すように、ポリシリコン(p−Si)を堆積させた後、CMPを行う。上記工程により、ドレイン側ホール44を埋めるように、ドレイン側柱状半導体層46が形成される。
続いて、図17に示すように、犠牲層47を選択的にエッチング除去する。ここで、犠牲層47は、シリコンゲルマニウム(SiGe)であるので、例えば、CIF3蒸気雰囲気にて選択エッチングを行う。このような工程にて、犠牲層47を選択エッチングにて除去することにより、ドレイン側柱状半導体層46の側面と、ドレイン側第1絶縁層41の側面、ドレイン側導電層42の側面、及びドレイン側第2絶縁層43の側面との間にリング状の第1ドレイン側空隙(第1空隙)44aが形成される。
次に、図18に示すように、所定厚さの酸化シリコン(SiO2)を堆積させる。上記工程により、第1ドレイン側空隙44a内であって、第1ドレイン側空隙44aに面するドレイン側柱状半導体層46の側面、ドレイン側第1絶縁層41の側面、ドレイン側導電層42の側面、ドレイン側第2絶縁層43の側面、及びメモリゲート絶縁層34の上面を覆うように第1ドレイン側ゲート絶縁層45aが形成される。第1ドレイン側ゲート絶縁層45aには、上面から所定深さまで第2ドレイン側空隙(第2空隙)44bが形成される。
続いて、図19に示すように、第2ドレイン側空隙44bを埋めるように酸化アルミニウム(Al2O3)を堆積させ、第2ドレイン側空隙44b内に第2ドレイン側ゲート絶縁層45bを形成する。その後、CMPを行い、ドレイン側第2絶縁層43上の第1ドレイン側ゲート絶縁層45a及び、第2ドレイン側ゲート絶縁層45bを除去する。なお、図19に示す工程により、ドレイン側選択トランジスタ層40が形成される。
そして、図19に示す工程の後、酸化シリコン(SiO2)を堆積させ、配線絶縁層51を形成する。次に、ドレイン側ホール46と整合する位置にて、配線絶縁層51を貫通するように配線溝53を形成する。続いて、配線溝53を埋めるように、チタン−窒化チタン(Ti−TiN)、及びタングステン(W)を堆積させ、配線導電層52を形成する。上記工程を経て、図4に示す不揮発性半導体記憶装置100が形成される。
(実施形態に係る不揮発性半導体記憶装置100の効果)
次に、実施形態に係る不揮発性半導体記憶装置100の効果について説明する。
次に、実施形態に係る不揮発性半導体記憶装置100の効果について説明する。
ここで、本発明の実施形態とは異なる第1比較例を考える。例えば、第1比較例において、ソース側ゲート絶縁層は、窒化シリコン(SiN)等にて構成されている。このような場合、ソース側ゲート絶縁層は、電荷を蓄積する。そして、蓄積された電荷にて、ソース側選択トランジスタの閾値は、シフトする。つまり、第1比較例のような構成であれば、ソース側選択トランジスタの閾値制御は困難となる。なお、このような問題は、ドレイン側選択トランジスタにおいても同様に生じる。
これに対して、本発明の実施形態に係るソース側ゲート絶縁層25は、負の固定チャージを有する第2ソース側ゲート絶縁層25bを含むように構成されている。具体的には、ソース側ゲート絶縁層25は、ソース側導電層22の側面とソース側柱状半導体層26の側面との間に設けられた第1ソース側ゲート絶縁層25aと、第1ソース側ゲート絶縁層25aにて挟まれるように形成された第2ソース側ゲート絶縁層25bとを備える。第1ソース側ゲート絶縁層25aは、酸化シリコンにて構成され、第2ソース側ゲート絶縁層25bは、酸化アルミニウムにて構成されている。
したがって、本実施形態のソース側ゲート絶縁層25は、負の固定チャージを有する絶縁層を含むので、ソース側選択トランジスタの閾値は、正の値となる。つまり、本実施形態のソース側ゲート絶縁層25は、電荷の蓄積を抑制し、ソース側選択トランジスタSSTrmnの閾値を所定値に安定させることができる。なお、本実施形態のドレイン側ゲート絶縁層45は、第2ソース側ゲート絶縁層25bと同様に、負の固定チャージを有する第2ドレイン側ゲート絶縁層45bを含むので、上記ソース側ゲート絶縁層25と同様の効果を奏する。
また、本発明の実施形態とは異なる第2比較例を考える。例えば、第2比較例においては、ソース側選択トランジスタの閾値を制御するため、チャネルとなるソース側柱状半導体層に不純物イオンを注入する。このような場合、不純物イオンは、深さ方向に異なる濃度で分布するため、深さ方向で閾値の異なるトランジスタが形成される。つまり、第2比較例のような構成であれば、ソース側選択トランジスタの閾値制御は困難となる。
これに対して、本実施形態に係るソース側ゲート絶縁層25、及びソース側柱状半導体層26は、上記のようにイオン注入を行うことなく形成される。したがって、本実施形態に係る不揮発性半導体記憶装置100の製造方法は、ソース側選択トランジスタSSTrmnの閾値を所定値に制御することができる。なお、ドレイン側トランジスタ層40の製造方法は、ソース側選択トランジスタ層20と同様の工程を経て形成されるので、上記ソース側選択トランジスタ層20と同様の効果を奏する。
また、本発明の実施形態とは異なる第3比較例を考える。例えば、第3比較例においては、先ず、ソース側ホール表面に、ソース側ゲート絶縁層を堆積させる。次に、ソース側ホール底面のソース側ゲート絶縁層を除去し、ソース側ホール底面に露出した半導体表面の自然酸化膜を除去する。そして、ソース側ホール内にポリシリコンを堆積させ、ソース側柱状半導体を形成する。しかしながら、上記第3比較例に係る製造方法であれば、半導体表面の自然酸化膜を除去する工程に用いられるフッ酸処理にて、ソース側ホール側面に形成されたソース側ゲート絶縁層等も除去されてしまう。つまり、第3比較例のような構成であれば、ソース側選択トランジスタの閾値を所定値に制御することは困難となる。
これに対し、本発明の実施形態に係る不揮発性半導体記憶装置100の製造方法は、希フッ酸処理を行った後、ソース側ゲート絶縁層25を形成するので、ソース側ゲート絶縁層25が希フッ酸処理にて除去されることはない。つまり、本発明の実施形態に係る不揮発性半導体記憶装置100の製造方法は、ソース側選択トランジスタSSTrmnの閾値を所定値に制御することができる。なお、ドレイン側トランジスタ層40の製造方法は、ソース側選択トランジスタ層20と同様の工程を経て形成されるので、ソース側選択トランジスタ層20と同様の効果を奏する。
また、実施形態に係る不揮発性半導体記憶装置100は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置100は、上記製造工程にて説明したように、メモリトランジスタMTrmnとなる各層、ソース側選択トランジスタSSTrmn、及びドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置100を製造することが可能である。
[その他実施形態]
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
例えば、上記実施形態において、ソース側選択トランジスタ層20にて負の固定チャージを有する絶縁層を含むソース側ゲート絶縁層25を設け、さらにドレイン側選択トランジスタ層40にて負のチャージを有する絶縁層を含むドレイン側ゲート絶縁層45を設けている。しかしながら、本願発明は、ソース側選択トランジスタ層20又はドレイン側選択トランジスタ層40のいずれか一方のみに、負の固定チャージを有する絶縁層を含むソース側ゲート絶縁層25又はドレイン側ゲート絶縁層45を設ける構成であってもよい。
また、例えば、上記実施形態においては、負の固定チャージを有するソース側ゲート絶縁層25は、酸化アルミニウム(Al2O3)にて構成された第2ソース側ゲート絶縁層25bを有する。また、ドレイン側ゲート絶縁層45は、酸化アルミニウム(Al2O3)にて構成された第2ドレイン側ゲート絶縁層45bを有する。しかしながら、第2ソース側ゲート絶縁層25b及び第2ドレイン側ゲート絶縁層45bは、酸化ハフニウム(HfO2)と酸化アルミニウム(Al2O3)の複合酸化物にて構成されたものであってもよい。
また、例えば、上記実施形態は、下層から上層へと、柱状に構成されたソース側柱状半導体層26、柱状に構成されたメモリ柱状半導体層35、及び柱状に構成されたドレイン側柱状半導体層46を有する。しかしながら、メモリ柱状半導体層35は、積層方向に直交する方向から見てU字状に形成されたものであってもよい。また、その場合、ソース側柱状半導体層26、及びドレイン側柱状半導体層46は、U字状のメモリ柱状半導体層の2つの上面(端部)に形成すればよい。
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、20…ソース側選択トランジスタ層、30…メモリトランジスタ層、40…ドレイン側選択トランジスタ層、50…配線層、Ba…半導体基板、CLmn…柱状半導体、MTrmn1〜MTrmn4…メモリトランジスタ、SSTrmn…ソース側選択トランジスタ、SDTrmn…ドレイン側選択トランジスタ。
Claims (5)
- トランジスタを備える不揮発性半導体記憶装置であって、
前記トランジスタは、
基板に対して平行に延びる第1導電層と、
当該第1導電層を貫通するように形成された第1半導体層と、
前記第1導電層と前記第1半導体層との間に形成されたゲート絶縁層と
を備え、
前記ゲート絶縁層は、負の固定チャージを有する絶縁層を含む
ことを特徴とする不揮発性半導体記憶装置。 - 前記ゲート絶縁層は、
前記第1導電層の側面と前記第1半導体層の側面との間に設けられた第1ゲート絶縁層と、
前記第1ゲート絶縁層にて挟まれるように形成された第2ゲート絶縁層と
を備え、
前記第1ゲート絶縁層は、酸化シリコンにて構成され、
前記第2ゲート絶縁層は、酸化アルミニウムにて構成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 電気的に書き換え可能であり且つ直列接続された複数のメモリセルを備え、
当該直列接続された複数のメモリセルは、
前記基板に対して平行に延び且つ前記第1半導体層の上層又は下層に形成された複数の第2導電層と、
当該複数の第2導電層を貫通するように形成され且つ前記第1半導体層に接する前記第2半導体層と、
前記第2導電層と前記第2半導体層との間に形成され且つ電荷を蓄積可能に構成された電荷蓄積層と
を備えることを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 基板と平行に延びる第1導電層を形成する工程と、
前記第1導電層を貫通するようにホールを形成する工程と、
前記ホールに面する前記第1導電層の側面に犠牲層を形成する工程と、
前記ホールを埋めるように前記犠牲層の側面に接する第1半導体層を形成する工程と、
前記犠牲層を除去して第1空隙を形成する工程と、
前記第1空隙内に負の固定チャージを有する絶縁層を含むゲート絶縁層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ゲート絶縁層を形成する工程は、
前記第1空隙内に上面から所定深さまで形成された第2空隙を有する第1ゲート絶縁層を形成する工程と、
前記第2空隙を埋めるように第2ゲート絶縁層を形成する工程と
を備え、
前記第1ゲート絶縁層は、酸化シリコンにて構成し、
前記第2ゲート絶縁層は、酸化アルミニウムにて構成し、
前記ゲート絶縁層は、前記第1ゲート絶縁層及び前記第2ゲート絶縁層にて構成する
ことを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
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