KR101044139B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는다. 상기 메모리 스트링스는, 기판에 대하여 수직 방향으로 연장되는 주상 반도체와, 상기 주상 반도체에 접하고 또한 전하를 축적하는 제1 전하 축적층과, 그 제1 전하 축적층에 접하는 제1 블록 절연막과, 그 제1 블록 절연막과 접하는 제1 도전막을 구비한다.
메모리 스트링스, 전하 축적층, 주상 반도체, 도전막, 불휘발성 반도체 기억 장치

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 일본국 특허 출원 2007-163039(2007년 6월 20일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 반도체 기억 장치에 관한 것으로，반도체 기억 장치 중에서도, 특히, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, 실리콘 기판 상의 2차원 평면 내에 소자를 집적하여, LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 1 소자의 치수를 작게 하는 (미세화하는) 수밖에 없지만, 최근 그 미세화도 코스트적, 기술적으로 곤란한 것으로 되어 왔다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요하지만, 예를 들면, 현재의 ArF 액침 노광 기술에서는 40㎚ 부근의 룰이 해상 한계로 되어 있어, 한층 더 미세화를 위해서는 EUV 노광기의 도입이 필요하다. 그러나，EUV 노광기는 코스트가 높아서, 코스트를 고려할 경우에는 현실적이지 않다. 또한，설령 미세화가 달성되었다고 하여도, 구동 전압 등이 스케일링되지 않는 한, 소자간의 내압 등 물리적인 한계점을 맞게 되는 것이 예상된다. 즉, 디바이스로서의 동작이 곤란해질 가능성이 높다.
따라서，최근，메모리의 집적도를 높이기 위해서, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 있다(특허 문헌 1: 특허 공개 2003-078044호, 특허 문헌 2: 미국 특허 제5599724호, 특허 문헌 3: 미국 특허 제5707885호 참조).
메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치의 하나로, SGT(원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치가 있다(특허 문헌 1 내지 3 참조). SGT(원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치에서는，게이트 전극으로 되는 다층의 폴리실리콘, 및 그들 다층의 폴리실리콘을 관통하여 형성한 필라 형상의 주상 반도체가 설치된다. 주상 반도체는, 트랜지스터의 채널(보디)부로서 기능한다. 그리고，주상 반도체의 주위에는, 절연되어 형성되고 또한 전하를 축적하는 복수의 전하 축적층이 형성되어 있다. 이들 폴리실리콘, 주상 반도체, 및 전하 축적층을 포함하는 구성은, 메모리 스트링스라고 불린다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서，상기 메모리 스트링스는, 기판에 대하여 수직 방향으로 연장되는 주상 반도체와, 상기 주상 반도체에 접하고 또한 전하를 축적하는 제1 전하 축적층과, 상기 제1 전하 축적층에 접하는 제1 블록 절연막과, 각각이 상기 제1 블록 절연막에 접하는 복수의 제1 도전막을 구비하고, 상기 복수의 제1 도전막은 각각이 상기 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 도전막인 것을 특징으로 한다.
또한，본 발명의 다른 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서，상기 메모리 스트링스는, 기판에 대하여 수직 방향으로 연장되는 주상 반도체와, 상기 주상 반도체에 접하는 톱 절연막과, 상기 톱 절연막에 접하는 배리어 절연막과, 상기 배리어 절연막에 접하고 또한 전하를 축적하는 제2 전하 축적층과, 상기 제2 전하 축적층에 접하는 제2 블록 절연막과, 각각이 상기 제2 블록 절연막에 접하는 복수의 제1 도전막을 구비하고, 상기 복수의 제1 도전막은 각각이 상기 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 도전막인 것을 특징으로 한다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서，각각이 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 복수의 제1 도전막을 상기 기판 상에 적층시키도록 형성하는 공정과, 상기 복수의 제1 도전막을 관통하도록 관통 구멍을 형성하는 공정과, 상기 관통 구멍에 면하는 상기 제1 도전막의 측벽에 제1 블록 절연막을 형성하는 공정과, 상기 제1 블록 절연막의 측벽에 접하도록, 전하를 축적하는 제1 전하 축적층을 형성하는 공정과, 상기 관통 구멍 내의 상기 제1 전하 축적층의 측벽에 접하도록 상기 기판에 대하여 수직 방향으로 연장되는 주상 반도체를 형성하는 공정을 구비하는 것을 특징으로 한다.
또한，본 발명의 다른 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서, 각각이 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 복수의 제1 도전막을 상기 기판 상에 적층시키도록 형성하는 공정과, 상기 복수의 제1 도전막을 관통하도록 관통 구멍을 형성하는 공정과, 상기 관통 구멍에 면하는 상기 도전막의 측벽에 제2 블록 절연막을 형성하는 공정과, 상기 제2 블록 절연막의 측벽에 접하도록, 전하를 축적하는 제2 전하 축적층을 형성하는 공정과, 상기 제2 전하 축적층의 측벽에 접하도록 배리어 절연막을 형성하는 공정과, 상기 배리어 절연막의 측벽에 접하도록 톱 절연막을 형성하는 공정과, 상기 관통 구멍 내의 상기 톱 절연막의 측벽에 접하도록 상기 기판에 대하여 수직 방향으로 연장되는 주상 반도체를 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명에 따른 불휘발성 반도체 기억 장치의 일 실시 형태에 대하여 설명한다.
[제1 실시 형태]
(제1 실시 형태의 구성)
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 개략도를 나타낸다. 도 1에 도시한 바와 같이 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는, 주로, 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스 측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(16)를 갖는다. 메모리 트랜지스터 영역(12)은, 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는, 워드선 WL에 걸리는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선 SGS에 걸리는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15)는, 드레인측 선택 게이트선(SGD)에 걸리는 전압을 제어한다. 센스 앰프(16)는, 메모리 트랜지스터로부터 읽어낸 전위를 증폭한다. 또한，상기 외에，제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)는, 비트선 BL에 걸리는 전압을 제어하는 비트선 구동 회로, 소스선 SL에 걸리는 전압을 제어하는 소스선 구동 회로를 갖는다(도시 생략).
또한，도 1에 도시한 바와 같이 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에서는，메모리 트랜지스터 영역(12)을 구성하는 메모리 트랜지스터는, 반도체층을 복수 적층함으로써 형성되어 있다. 또한，도 1에 도시한 바와 같이 각 층의 워드선(제1 도전막) WL은, 어떤 영역에서 2차원적으로 넓어져 있다. 각 층의 워드선 WL은, 각각 동일층으로 이루어지는 평면 구조를 갖고 있으며, 판 형상의 평면 구조로 되어 있다.
도 2는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 메모리 트랜지스터 영역(12)의 일부의 개략 구성도이다. 제1 실시 형태에서는，메모리 트랜지스터 영역(12)은, 메모리 트랜지스터 MTr1mn∼MTr4mn, 선택 트랜지스터 SSTrmn 및 SDTrmn으로 이루어지는 메모리 스트링스 MS를 m×n개(m, n은 자연수)를 갖고 있 다. 도 2에서는，m=3, n=4의 일례를 나타내고 있다.
각 메모리 스트링스 MS의 메모리 트랜지스터 MTr1mn∼MTr4mn의 게이트에 접속되어 있는 워드선 WL1∼WL4는, 각각 동일한 도전막에 의해 형성되어 있으며, 각각 공통이다. 즉, 각 메모리 스트링스 MS의 메모리 트랜지스터 MTr1mn의 게이트의 전부가 워드선 WL1에 접속되어 있다. 또한，각 메모리 스트링스 MS의 메모리 트랜지스터 MTr2mn의 게이트의 전부가 워드선 WL2에 접속되어 있다. 또한，각 메모리 스트링스 MS의 메모리 트랜지스터 MTr3mn의 게이트의 전부가 워드선 WL3에 접속되어 있다. 또한，각 메모리 스트링스 MS의 메모리 트랜지스터 MTr4mn의 게이트의 전부가 워드선 WL4에 접속되어 있다. 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)에서는，도 1 및 도 2에 도시한 바와 같이 워드선 WL1∼WL4는, 각각, 2차원적으로 넓어져 있으며, 판 형상의 평면 구조를 갖고 있다. 또한，워드선 WL1∼WL4는, 각각, 메모리 스트링스 MS에 대략 수직으로 배치되어 있다.
각 메모리 스트링스 MS는, 반도체 기판 Ba의 P-well 영역 Ba1에 형성된 n+영역 상에 기둥 형상의 주상 반도체 CLmn(도 2에 도시한 경우, m=1∼3, n=1∼4)을 갖고 있다. 각 주상 반도체 CLmn은, 반도체 기판 Ba로부터 수직 방향으로 형성되어 있으며, 반도체 기판 Ba 및 워드선 WL1∼WL4의 면 상에서 매트릭스 형상으로 되도록 배치되어 있다. 즉, 메모리 스트링스 MS도, 주상 반도체 CLmn에 수직한 면 내에 매트릭스 형상으로 배치되어 있다. 또한，이 주상 반도체 CLmn은, 원주 형상이어도, 각주 형상이어도 된다. 또한，주상 반도체 CLmn은, 점차적으로 형상을 갖는 주상의 반도체를 포함한다.
또한，도 2에 도시한 바와 같이 메모리 스트링스 MS의 윗쪽에는, 주상 반도체 CLmn과 제1 게이트 절연막(후술하는 부호 "216")을 통해 접하여 드레인측 선택 트랜지스터 SDTrmn을 구성하는 사각형 판 형상의 드레인측 선택 게이트선(제2 도전막) SGD(도 2에 도시한 경우, SGD1∼SGD4)가 형성되어 있다. 각 드레인측 선택 게이트선 SGD는, 서로 절연 분리되며, 반도체 기판 Ba에 평행하게 스트라이프 형상으로 형성되어 있다. 또한，드레인측 선택 게이트선 SGD의 폭 방향의 중심에는, 그 중심을 관통하여 형성된 주상 반도체 CLmn이 설치되어 있다.
상기 드레인측 선택 게이트선 SGD에 관한 구성을 다시 말하면，제1 게이트 절연막(216)은, 주상 반도체 CLmn에 접하고 또한 후술하는 트랩막(전하 축적층: 21)의 윗쪽에 위치한다. 또한，드레인측 선택 게이트선 SGD는, 제1 게이트 절연막(216)에 접하고 또한 워드선 WL1∼WL4의 윗쪽에 위치한다. 또한，드레인측 선택 게이트선 SGD는, 메모리 셀에 전류를 도통시킬지의 여부를 제어하는 드레인측 선택 트랜지스터 SDTrmn의 제어 게이트로서 기능한다.
또한，도 2에 도시한 바와 같이 메모리 스트링스 MS의 아래쪽에는, 주상 반도체 CLmn과 제2 게이트 절연막(후술하는 부호 "106")을 통해 접하여 소스측 선택 트랜지스터 SSTrmn을 구성하는 소스측 선택 게이트선(제3 도전막) SGS가 설치되어 있다. 소스측 선택 게이트선 SGS는, 2차원적으로 넓어지는 평면 판 형상의 구조를 갖고 있다.
상기 소스측 선택 게이트선 SGS에 관한 구성을 다시 말하면，제2 게이트 절연막(106)은, 주상 반도체 CLmn에 접하고 또한 후술하는 트랩막(전하 축적층: 21) 의 아래쪽에 위치한다. 또한，소스측 선택 게이트선 SGS는, 제2 게이트 절연막(106)에 접하고 또한 워드선 WL1∼WL4의 아래쪽에 위치한다. 또한，소스측 선택 게이트선 SGS는, 메모리 셀에 전류를 도통시킬지의 여부를 제어하는 소스측 선택 트랜지스터 SSTrmn의 제어 게이트로서 기능한다.
다음으로，도 2∼도 4를 참조하여, 제1 실시 형태에서의 메모리 스트링스 MS에 의해 구성되는 회로 구성 및 그의 동작을 설명한다. 도 3은, 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 회로도이며, 도 4는, 제1 실시 형태에서의 하나의 메모리 트랜지스터 MTrmn의 단면 구조도이다.
도 2 및 도 3에 도시한 바와 같이M 제1 실시 형태에서, 메모리 스트링스 MS는, 4개의 메모리 트랜지스터 MTr1mn∼MTr4mn과 2개의 선택 트랜지스터 SSTrm 및 SDTrmn을 갖고 있다. 이들 4개의 메모리 셀 트랜지스터 MTr1mn∼MTr4mn와 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn은, 각각 직렬로 접속되어 있다(도 3 참조). 제1 실시 형태의 메모리 스트링 MS에서는，반도체 기판 Ba상의 P-형 영역(P-Well 영역) Ba1에 형성된 N+ 영역에 주상 반도체 CLmn이 형성되어 있다.
또한，도 4에 도시한 바와 같이, 주상 반도체 CLmn의 주위에 순차적으로 형성된 트랩막(21) 및 블록 절연막(22)과, 또한 그 주위에 형성된 워드선 WL1∼WL4에 의해, 복수의 판 형상의 전극 E1∼E4가 형성되어 있다. 이들 전극 E1∼E4와 트랩막(21) 및 블록 절연막(22)과 주상 반도체 CLmn이 메모리 트랜지스터 MTr1mn∼MTr4mn을 형성한다. 또한，트랩막(21) 및 블록 절연막(22)의 상세한 구조에 대해 서는, 나중에 도 5를 참조하여 설명한다. 또한，선택 트랜지스터 SSTrmn의 소스에는 소스선 SL(반도체 기판 Ba의 P-well 영역 Ba1에 형성된 n+ 영역)이 접속되어 있다. 또한，선택 트랜지스터 SDTrmn의 드레인에는 비트선 BL이 접속되어 있다.
즉, 하나의 메모리 트랜지스터 MTrmn은, 트랩막(21) 및 블록 절연막(22)을 통하여 주상 반도체 CLmn을 둘러싸는 워드선(도전막) WL이 제어 게이트 전극 CG로서 기능한다. 메모리 트랜지스터 MTrmn의 소스 S 및 드레인 D는, 주상 반도체 CLmn에 형성된다.
상기 구성을 갖는 불휘발성 반도체 기억 장치에서는，비트선 BL1∼BL3, 드레인측 선택 게이트선 SGD, 워드선 WL1∼WL4, 소스측 선택 게이트선 SGS, 소스선 SL의 전압은, 비트선 구동 회로(도시 생략), 드레인측 선택 게이트선 구동 회로(15), 워드선 구동 회로(13), 소스측 선택 게이트선 구동 회로(14), 소스선 구동 회로(도시 생략)에 의해 제어된다. 즉, 소정의 메모리 트랜지스터 MTrmn의 전하 축적층의 전하를 제어함으로써, 데이터의 판독, 기입 및 소거를 실행한다.
다음으로，도 5를 참조하여, 제1 실시 형태에서의 주상 반도체 CLmn과 워드선 WL 사이의 구성에 대하여 설명한다. 도 5는, 제1 실시 형태에서의 주상 반도체CLmn과 워드선 WL 사이의 층의 구성을 나타내는 개념도이다.
도 5에 도시한 바와 같이, 하나의 메모리 트랜지스터 MTrmn은, 주상 반도체CLmn, 주상 반도체 CLmn에 접하고 또한 전하 축적층으로서 기능하는 트랩막(21), 트랩막(21)에 접하는 블록 절연막(22), 및 블록 절연막(22)에 접하는 워드선 WL에 의해 구성되어 있다. 이 예에서는，트랩막(전하 축적층: 21)은, 실리콘 질화 막(SiN)에 의해 구성되며, 블록 절연막(22)은, 실리콘 산화막(SiO2)에 의해 구성되어 있다. 또한，주상 반도체 CLmn은, 폴리실리콘(반도체)으로 구성되며, 워드선 WL은, 도체에 의해 구성되어 있다. 즉, 메모리 트랜지스터 MTrmn은, 워드선 WL로부터 주상 반도체 CLmn으로 순서대로 도체, SiO2, SiN 및 반도체의 순으로 형성된 SONS(Semiconductor-Oxide-Nitride-Semiconductor) 구조를 구성하고 있다.
도 6은, 제1 실시 형태에서의 트랩막(21), 및 블록 절연막(22)에 의해 구성되는 에너지 밴드의 개략을 나타내는 도면이다. 전하 e는, 트랩막(SiN; 21)과 블록 절연막(SiO2: 22)과의 계면에서 구성되는 에너지 준위 L1a, L1b에 축적(트랩)된다.
(제1 실시 형태에서의 주상 반도체 CLmn 및 전하 축적층(20)의 제조 방법)
다음으로，도 7∼도 16을 참조하여, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 방법에 대하여 설명한다.
우선, 도 7에 도시한 바와 같이, 소스선 SL 및 소스 선택 게이트선 SGS를 갖는 초기 구조를 형성한다. 여기에서, 초기 구조는, 반도체 기판(Si: 100)의 표면에 소스선 SL로 되는 소스선 확산층(101)을 갖고，또한，그 소스선 확산층(101) 상에 순차적으로, 층간 절연막(102), 소스측 선택 게이트선 SGS로 되는 도전막(제3 도전막: 103), 층간 절연막(104)을 갖는다. 또한，초기 구조는, 층간 절연막(104), 도전막(103), 층간 절연막(102)을 관통하여 소스선 확산층(101)의 표면에 도달하도록 형성된 폴리실리콘층(105)을 갖는다. 또한，폴리실리콘층(105)은, 주상 반도체 CLmn으로 되는 것으로서, 폴리실리콘층(105)과 각 층간 절연막(104), 도전막(103), 층간 절연막(102) 사이에는, 게이트 절연막(제2 게이트 절연막; 106)이 형성되어 있다.
계속해서, 도 8에 도시한 바와 같이, 층간 절연막(104), 폴리실리콘층(105) 및 게이트 절연막(106) 상에, 순차적으로, 층간 절연막(201), 도전막(202), 층간 절연막(203), 도전막(204), 층간 절연막(205), 도전막(206), 층간 절연막(207), 도전막(208) 및 층간 절연막(209)을 퇴적시킨다. 즉, 반도체 기판 Ba에 대하여 평행하게 연장되는 도전막(제1 도전막; 202, 204, 206, 208)을 복수층에 걸쳐 반도체 기판 Ba 상에 적층시키도록 형성한다. 여기에서, 도전막(202, 204, 206, 208)은, 워드선 WL1, WL2, WL3, WL4로 된다.
계속해서, 도 9에 도시한 바와 같이, 도전막(202, 204, 206, 208)을 관통하도록 층간 절연막(209)으로부터 폴리실리콘층(주상 반도체 CLmn; 105)의 표면에 도달할 때까지 관통 구멍(플러그 홀) H를 형성한다.
다음으로，블록 절연막(22)으로 되는 TEOS막(고온 성막의 산화막; 210)을 퇴적시킨다. 예를 들면, TEOS막(210)의 두께는, 7㎚로 한다. 그 후, 디파이 어닐(defy anneal) 처리를 행하고, 도 10에 도시한 바와 같이 트랩막(전하 축적층; 21)으로 되는 실리콘 질화막(211)을 퇴적시킨다. 예를 들면, 디파이 어닐 처리는, 질소(N2), 800℃의 분위기하에 10분 노출하는 처리이며, 예를 들면, 실리콘 질화막(211)의 두께는, 10㎚로 한다.
다음으로，도 11에 도시한 바와 같이, RIE에 의한 이방성 에칭을 이용하여, 관통 구멍 H의 저부에 형성된 실리콘 질화막(211), 및 TEOS막(210)을 제거한다. 여기에서, 도 11에서의 공정을 거쳐, 폴리실리콘층(주상 반도체; 105)은, 노출되고, 도 12에 도시한 바와 같이 그 폴리실리콘층(105)의 표면에는, 자연 산화막(105a)이 형성된다.
상기 도 10∼도 12에 도시한 공정을 거쳐, 관통 구멍 H에 면하는 도전막(202, 204, 206, 208)의 측벽에 TEOS막(210; 블록 절연막(22))이 형성된다. 또한，TEOS막(210; 블록 절연막(22))의 측벽에 접하도록 실리콘 질화막(211; 트랩막(21))이 형성된다.
계속해서, 도 13에 도시한 바와 같이, 웨트 에칭(희불산 처리)을 행하여, 자연 산화막(105a)을 제거하고, 관통 구멍 H 내에 폴리실리콘층(212)을 매립한다. 이 폴리실리콘층(212)은, 주상 반도체 CLmn으로 된다. 즉, 도 13에 도시한 공정을 거쳐, 관통 구멍 H 내의 실리콘 질화막(전하 축적층; 211)에 접하도록 반도체 기판Ba에 대하여 수직 방향으로 연장되는 폴리실리콘층(212; 주상 반도체 CLmn)이 형성된다.
다음으로，층간 절연막(209) 및 폴리실리콘층(212) 상에, 순차적으로, 층간 절연막(213), 도전막(제2 도전막; 214) 및 층간 절연막(215)을 퇴적시킨다. 그 후, 층간 절연막(215)으로부터 폴리실리콘(212)에 도달하도록 관통 구멍을 형성하고， 그 관통 구멍 내에 게이트 절연막(제1 게이트 절연막; 216)을 개재하여 폴리실리콘층(217)을 퇴적시키고, 도 14에 도시한 상태로 한다. 또한，폴리실리콘층(217)은, 주상 반도체 CLmn으로 되고, 도전막(214)은, 드레인측 선택 게이트선 SGD로 된다. 그리고，도 15에 도시한 바와 같이 폴리실리콘층(217; 주상 반도체 CLmn) 상에 도전막(218)을 형성한다. 도선층(218)은, 비트선 BL로 된다.
이상과 같이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치는, 메모리 트랜지스터 MTr1mn∼MTr4mn(메모리 셀)을 3차원적으로 적층한 구조를 갖는다. 그리고，제1 실시 형태에 따른 불휘발성 반도체 기억 장치는, 주상 반도체 CLmn에 접하고 또한 전하 축적층으로서 기능하는 트랩막(21)을 갖고 있다. 여기에서, 트랩막(21)은, 실리콘 질화막이며, 그 실리콘 질화막은, 웨트 에칭(희불산 처리)에 대하여, 실리콘 산화막보다도 선택비가 높다. 따라서，웨트 에칭에 의해 폴리실리콘층(주상 반도체 CLmn; 105) 상의 자연 산화막(105a)을 제거할 때, 트랩막(21)이 손상하는 일은 없다. 즉，본 실시 형태에 의하면, 관통 구멍 H의 측벽 상의 트랩막(21) 상에 스페이서로 되는 막을 더 형성할 필요가 없어, 제조 공정을 삭감하여, 염가로 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한，제1 실시 형태에 따른 트랩막(전하 축적층; 21)은, 도 16에 도시한 바와 같이 2개의 서로 다른 트랩막(21A, 21B)을 적층하여 형성하여도 된다． 즉, 블록 절연막(22) 상에 전하를 축적 가능한 에너지 준위의 밀도가 높은 제1 트랩막(21A)을 형성하고, 그 제1 트랩막(21A) 상에 전하를 축적 가능한 에너지 준위의 밀도가 낮은 제2 트랩막(21B)을 형성하여도 된다． 제1 트랩막(21A)은, 예를 들면, 6염화2규소(Si2Cl6), 실리콘 리치의 실리콘 질화막 등이다. 이러한 구성으로 하면, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치는, 제1 트랩막(21A) 및 제2 트랩막(21B)의 구조에 의해, 그 기입 특성을 빠르게 할 수 있다. 또한，데이터 유지 특성(retention)도 충분히 높아져서, 전하의 방출에 의한 데이터 소실을 억제할 수 있다. 예를 들면, 이 제1 실시 형태에 따른 MONS 구조의 메모리 트랜지스터 MTrmn은, MONOS 구조 이상의 데이터 유지 특성을 갖는다.
[제2 실시 형태]
(제2 실시 형태의 구성)
다음으로，도 17을 참조하여, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치에 대하여 설명한다. 도 17에 도시한 바와 같이 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 주상 반도체 CLmn과 워드선 WL 사이에 형성된 층이 제1 실시 형태와 상이하다. 또한，제2 실시 형태에서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고，그 설명을 생략한다.
도 17에 도시한 바와 같이 주상 반도체 CLmn과 워드선 WL 사이에는, 주상 반도체 CLmn으로부터 워드선 WL을 향해서 순차적으로, 톱 절연막(31), 배리어 절연막(32), 전하 축적층으로서 기능하는 트랩막(33), 블록 절연막(34)이 형성되어 있다. 다시 말하면, 톱 절연막(31)은, 주상 반도체 CLmn에 접하고, 배리어 절연막(32)은 톱 절연막(31)에 접하고, 트랩막(33)은 배리어 절연막(32)에 접하며, 블록 절연막(34)은, 트랩막(33)에 접하도록 구성되어 있다. 톱 절연막(31) 및 트랩 막(33)은, 실리콘 질화막(SiN)에 의해 구성되며, 배리어 절연막(32) 및 블록 절연막(34)은, 실리콘 산화막(SiO2)에 의해 구성되어 있다. 즉, 메모리 트랜지스터 MTrmn은, 워드선 WL로부터 주상 반도체 CLmn에 순서대로 도체, SiO2, SiN, SiO2, SiN 및 반도체의 순으로 형성된 SONONS(Semiconductor-Oxide-Nitride-Oxide-Nitride-Semiconductor) 구조를 구성하고 있다. 또한, 배리어 절연막(32)은, 2㎚ 이하로 형성되어 있다.
도 18은, 제2 실시 형태에서의 톱 절연막(31), 배리어 절연막(32), 트랩막(33), 블록 절연막(34)에 의해 구성되는 에너지 밴드의 개략을 나타내는 도면이다． 전하 e는, 트랩막(SiN; 33)과 블록 절연막(SiO2; 34)의 계면에서 구성되는 에너지 준위 L2a, L2b에 축적(트랩)된다. 또한，톱 절연막(31)과 배리어 절연막(32) 사이의 계면에서도, 에너지 준위 L3a, L3b이 형성되며, 그 에너지 준위 L3a, L3b에 전하 e가 축적된다. 그러나, 톱 절연막(31)을 박막화하면, 단시간에 축적된 전하 e를 방출시킬 수 있다.
(제2 실시 형태의 구성에서의 주상 반도체 CLmn 및 전하 축적층(30)의 제조 방법)
다음으로，도 19∼도 21을 참조하여, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 주상 반도체 CLmn 및 톱 절연막(31), 배리어 절연막(32), 트랩막(33), 블록 절연막(34)의 제조 방법에 대하여 설명한다. 또한，제2 실시 형태에서의 제조 방법에서는，우선 제1 실시 형태의 도 7∼도 10과 마찬가지의 제조 공정을 행한 다.
제1 실시 형태의 도 10에 도시한 공정에 후속하여, 도 19에 도시한 바와 같이 TEOS막(301)을 퇴적시키고, 계속해서, 도 20에 도시한 바와 같이 디파이 어닐 처리를 행하여, 실리콘 질화막(302)을 퇴적시킨다. 또한，TEOS막(301)은, 배리어 절연막(32)으로 되고, 그 두께는, 예를 들면, 2㎚ 이하로 한다. 또한，배리어 절연막(32)은, TEOS막(301)에 한하지 않고, ISSG(In Situ Stream Generation) 산화 등에 의해 실리콘 질화막(211)을 직접 산화한 것이어도 된다. 또한，실리콘 질화 막(302)은, 톱 절연막(31)으로 된다. 또한，제2 실시 형태에서는，TEOS막(210)은, 블록 절연막(34)으로 되고, 실리콘 질화막(211)은, 트랩막(33)으로 된다.
그 후, 제1 실시 형태와 마찬가지로，도 21에 도시한 바와 같이 RIE 처리하고, 관통 구멍 H의 저부 상의 실리콘 질화막(302), TEOS막(301), 실리콘 질화막(211), 및 TEOS막(210)을 제거한다. 이것에 의해，폴리실리콘층(105) 상에 자연산화막(105a)이 형성된다.
상기 도 19∼도 21에 도시한 공정을 거쳐, 관통 구멍 H에 면하는 도전막(202, 204, 206, 208)의 측벽에 TEOS막(210; 블록 절연막(34))이 형성된다. 또한，TEOS막(210; 블록 절연막(34))의 측벽에 접하도록 실리콘 질화막(211; 트랩막(33))이 형성된다. 또한，실리콘 질화막(211; 트랩막(33))의 측벽에 접하도록 TEOS막(301; 배리어 절연막(32))이 형성된다. 또한，TEOS막(301; 배리어 절연막(32))의 측벽에 접하도록 실리콘 질화막(302; 톱 절연막(31))이 형성된다.
도 21에 후속하여, 제1 실시 형태와 마찬가지의 도 13∼도 15의 처리를 실시 하고, 제2 실시 형태에 따른 불휘발성 반도체 장치가 제조된다. 또한，제1 실시 형태와 마찬가지로 도 13∼도 15의 처리에 의해, 관통 구멍 H 내의 실리콘 질화막(302; 톱 절연막(31))의 측벽에 접하도록 반도체 기판 Ba에 대하여 수직 방향으로 연장되는 주상 반도체 CLmn이 형성된다.
이상과 같이, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 주상 반도체 CLmn에 접하는 실리콘 질화막으로 이루어지는 톱 절연막(31)을 갖고 있으므로, 제1 실시 형태와 마찬가지의 효과를 발휘할 수 있다. 또한，제2 실시 형태에서, 트랩막(33)으로서 이용되는 실리콘 질화막은, 특히, 전하를 축적 가능한 에너지 준위를 다수 형성하는 재료가 바람직하다. 또한，톱 절연막(31)으로서 이용되는 실리콘 질화막은, 특히, 전하를 축적 가능한 에너지 준위를 형성하지 않는 재료가 바람직하다.
[제3 실시 형태]
(제3 실시 형태의 구성)
다음으로，도 22 및 도 23을 참조하여, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치에 대하여 설명한다. 도 22 및 도 23에 도시한 바와 같이 제3 실시 형태에 따른 불휘발성 반도체 기억 장치는, 주상 반도체 CLmn과 워드선 WL 사이에 형성된 층이 제1 및 제2 실시 형태와 상이하다. 또한，제3 실시 형태에서, 제1 및 제2 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고， 그 설명을 생략한다.
도 22에 도시한 바와 같이 주상 반도체 CLmn과 워드선 WL 사이에는, 주상 반도체 CLmn으로부터 워드선 WL을 향해서 순차적으로, 톱 절연막(41), 배리어 절연막(42), 전하 축적층으로서 기능하는 트랩막(43) 및 블록 절연막(44)이 형성되어 있다. 다시 말하면, 톱 절연막(41)은, 주상 반도체 CLmn에 접하고, 배리어 막(42)은 톱 절연막(41)에 접하고, 트랩막(43)은 배리어막(42)에 접하며, 블록 절연막(44)은 트랩막(43)에 접하도록 구성되어 있다. 톱 절연막(41) 및 트랩막(43)은, 실리콘 질화 막(SiN)에 의해 구성되고, 배리어 절연막(42)은, 실리콘 산화막(SiO2)에 의해 구성되며, 블록 절연막(44)은, 고유전률의 재료, 예를 들면 산화 알루미나(Al2O3) 등의 High-K(고 유전) 절연막에 의해 구성되어 있다. 또한，톱 절연막(41)은, 2㎚ 이하로 형성되어 있다. 한편，배리어 절연막(42)은, 감압 하에서 웨트 산화하는 ISSG(In Situ Stream Generation) 산화에 의해, 톱 절연막(41)에 비하여 두껍게 형성된다. 또한，배리어 절연막(42)은, ISSG 산화에 의해 형성된 것에 한하지 않고, TEOS막이어도 된다.
도 23은, 제3 실시 형태에서의 톱 절연막(41), 배리어 절연막(42), 트랩막(43) 및 블록 절연막(44)에 의해 구성되는 에너지 밴드의 개략을 나타내는 도면이다. 전하 e는, 배리어 절연막(SiO2; 42)과 트랩막(SiN; 43)의 계면에서 구성되는 에너지 준위 L4a, L4b에 축적(트랩)된다. 또한，톱 절연막(41)과 배리어 절연막(42) 사이의 계면에서도, 에너지 준위 L5a, L5b가 형성되며, 그 에너지 준위 L5a, L5b에도 전하 e가 축적된다. 그러나, 톱 절연막(41)을 박막화하면, 단시간에 축적된 전하 e를 방출시킬 수 있다.
제3 실시 형태에서의 주상 반도체 CLmn 및 톱 절연막(41), 배리어 절연막(42), 트랩막(43), 블록 절연막(44)의 제조 방법은, 제1 및 제2 실시 형태와 대략 마찬가지의 제조 공정을 거쳐 이루어진다. 즉, 제3 실시 형태에서는，도 10에 도시한 TEOS막(210) 대신에 산화 알루미나막 등의 고유전률을 갖는 절연막을 형성 하면 된다.
이상과 같이, 제3실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 주상 반도체 CLmn에 접하는 실리콘 질화막으로 이루어지는 톱 절연막(41)을 갖고 있으므로, 제1 및 제2 실시 형태와 마찬가지의 효과를 발휘할 수 있다. 또한， 배리어 절연막(42)은, 톱 절연막(41)에 대하여 충분히 두껍게 형성되어 있으므로, 데이터 유지 특성(리텐션)도 높게 할 수 있다.
이상, 불휘발성 반도체 기억 장치의 일 실시 형태를 설명하여 왔지만, 본 발명은, 상기 실시 형태로 한정되는 것은 아니다. 예를 들면, 전술한 트랩막(43(21)) 및 톱 절연막(41)은, 실리콘 질화막으로 한정되지 않는다. 예를 들면, 톱 절연막(41)은, 실리콘 산화막에 대하여 소정 조건하의 높은 선택비를 갖는 것이면 된다. 또한，트랩막(43(21))은, 실리콘 산화막에 대하여 소정 조건하의 높은 선택비를 갖고 또한 전하 축적층으로 되는 것이면 된다. 전술한 트랩막(43(21)) 및 톱 절연막(41)은, 하프늄알루미네이트(HfAlO)이어도 된다.
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성 개략도.
도 2는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3은, 본 발명의 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 회로도.
도 4는, 본 발명의 제1 실시 형태에서의 하나의 메모리 트랜지스터 MTrmn의 단면 구조도.
도 5는, 본 발명의 제1 실시 형태에서의 주상 반도체 CLmn과 워드선 WL 사이의 층의 구성을 나타내는 개념도.
도 6은, 본 발명의 제1 실시 형태에서의 트랩막(21), 및 블록 절연막(22)에 의해 구성되는 에너지 밴드의 개략을 나타내는 도면.
도 7은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 8은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 9는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 10은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 11은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 12는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 13은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 14는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 15는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 트랩막(21) 및 블록 절연막(22)의 제조 공정을 나타내는 단면도.
도 16은, 본 발명의 제1 실시 형태의 변형예에 따른 주상 반도체 CLmn과 워드선 WL 사이의 층의 구성을 나타내는 개념도.
도 17은, 본 발명의 제2 실시 형태에서의 주상 반도체 CLmn과 워드선 WL 사이의 층의 구성을 나타내는 개념도.
도 18은, 본 발명의 제2 실시 형태에서의 톱 절연막(31), 배리어 절연막(32), 트랩막(33) 및 블록 절연막(34)에 의해 구성되는 에너지 밴드의 개략을 나타내는 도면.
도 19는, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 톱 절연막(31), 배리어 절연막(32), 트랩막(33) 및 블록 절연막(34)의 제조 공정을 나타내는 단면도.
도 20은, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 톱 절연막(31), 배리어 절연막(32), 트랩막(33) 및 블록 절연막(34)의 제조 공정을 나타내는 단면도.
도 21은, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치(10)의 주상 반도체 CLmn, 톱 절연막(31), 배리어 절연막(32), 트랩막(33) 및 블록 절연막(34)의 제조 공정을 나타내는 단면도.
도 22는, 본 발명의 제3 실시 형태에서의 주상 반도체 CLmn과 워드선 WL 사이의 층의 구성을 나타내는 개념도.
도 23은, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 톱 절연막(41), 배리어 절연막(42), 트랩막(43) 및 블록 절연막(44)에 의해 구성되는 에너 지 밴드도.
<도면의 주요 부분에 대한 부호의 설명>
10: 불휘발성 반도체 기억 장치
12: 메모리 트랜지스터 영역
BL: 비트선
SGD: 드레인측 선택 게이트선
13: 워드선 구동 회로
15: 드레인측 선택 게이트선 구동회로
14: 소스측 선택 게이트선 구동 회로
SGS: 소스측 선택 게이트선
16: 센스 앰프
WL: 워드선

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링스는,
    기판에 대하여 수직 방향으로 연장되는 주상 반도체와,
    상기 주상 반도체에 접하고 또한 전하를 축적하는 제1 전하 축적층과,
    상기 제1 전하 축적층에 접하는 제1 블록 절연막과,
    각각이 상기 제1 블록 절연막에 접하는 복수의 제1 도전막
    을 구비하고,
    상기 복수의 제1 도전막은 각각이 상기 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 도전막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 전하 축적층은, 실리콘 질화막으로 이루어지며,
    상기 제1 블록 절연막은, 실리콘 산화막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 전하 축적층은, 6염화2규소를 함유하도록 구성되며,
    상기 제1 블록 절연막은, 실리콘 산화막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 전하 축적층은, 하프늄알루미네이트로 이루어지며,
    상기 제1 블록 절연막은, 실리콘 질화막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 스트링스는,
    상기 주상 반도체에 접하고 또한 상기 제1 전하 축적층의 윗쪽에 위치하는 제1 게이트 절연막과,
    상기 제1 게이트 절연막에 접하고 또한 상기 제1 도전막의 윗쪽에 위치하는 제2 도전막
    을 구비하며,
    상기 제2 도전막은, 상기 메모리 셀에 전류를 도통시킬지의 여부를 제어하는 제1 선택 트랜지스터의 제어 게이트로서 기능하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 스트링스는,
    상기 주상 반도체에 접하고 또한 상기 제1 전하 축적층의 아래쪽에 위치하는 제2 게이트 절연막과,
    상기 제2 게이트 절연막에 접하고 또한 상기 제1 도전막의 아래쪽에 위치하는 제3 도전막
    을 구비하며,
    상기 제3 도전막은, 상기 메모리 셀에 전류를 도통시킬지의 여부를 제어하는 제2 선택 트랜지스터의 제어 게이트로서 기능하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링스는,
    기판에 대하여 수직 방향으로 연장되는 주상 반도체와,
    상기 주상 반도체에 접하는 톱 절연막과,
    상기 톱 절연막에 접하는 배리어 절연막과,
    상기 배리어 절연막에 접하고 또한 전하를 축적하는 제2 전하 축적층과,
    상기 제2 전하 축적층에 접하는 제2 블록 절연막과,
    각각이 상기 제2 블록 절연막에 접하는 복수의 제1 도전막
    을 구비하고,
    상기 복수의 제1 도전막은 각각이 상기 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 도전막인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 톱 절연막 및 상기 제2 전하 축적층은, 실리콘 질화막으로 이루어지며,
    상기 배리어 절연막 및 상기 제2블록 절연막은, 실리콘 산화막으로 이루어지는 것을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 톱 절연막 및 상기 제2 전하 축적층은, 실리콘 질화막으로 이루어지고,
    상기 배리어 절연막은, 실리콘 산화막으로 이루어지며,
    상기 제2 블록 절연막은, High-K(고 유전) 절연막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제7항에 있어서,
    상기 톱 절연막 및 상기 제2 전하 축적층은, 하프늄알루미네이트로 이루어지고,
    상기 배리어 절연막은, 실리콘 산화막으로 이루어지며,
    상기 제2 블록 절연막은, High-K 절연막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제7항에 있어서,
    상기 메모리 스트링스는,
    상기 주상 반도체에 접하고 또한 상기 제2 전하 축적층의 윗쪽에 위치하는 제1 게이트 절연막과,
    상기 제1 게이트 절연막에 접하고 또한 상기 제1 도전막의 윗쪽에 위치하는 제2 도전막
    을 구비하고,
    상기 제2 도전막은, 상기 메모리 셀에 전류를 도통시킬지의 여부를 제어하는 제1 선택 트랜지스터의 제어 게이트로서 기능하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제7항에 있어서,
    상기 메모리 스트링스는,
    상기 주상 반도체에 접하고 또한 상기 제2 전하 축적층의 아래쪽에 위치하는 제2 게이트 절연막과,
    상기 제2 게이트 절연막에 접하고 또한 상기 제1 도전막의 아래쪽에 위치하는 제3 도전막
    을 구비하고,
    상기 제3 도전막은, 상기 메모리 셀에 전류를 도통시킬지의 여부를 제어하는 제2 선택 트랜지스터의 제어 게이트로서 기능하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    각각이 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 복수의 제1 도전막을 상기 기판 상에 적층시키도록 형성하는 공정과,
    상기 복수의 제1 도전막을 관통하도록 관통 구멍을 형성하는 공정과,
    상기 관통 구멍에 면하는 상기 제1 도전막의 측벽에 제1 블록 절연막을 형성하는 공정과,
    상기 제1 블록 절연막의 측벽에 접하도록, 전하를 축적하는 제1 전하 축적층을 형성하는 공정과,
    상기 관통 구멍 내의 상기 제1 전하 축적층의 측벽에 접하도록 상기 기판에 대하여 수직 방향으로 연장되는 주상 반도체를 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 전하 축적층은, 실리콘 질화막에 의해 구성하고,
    상기 제1 블록 절연막은, 실리콘 산화막에 의해 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 전하 축적층은, 6염화2규소를 함유하도록 구성하고,
    상기 제1 블록 절연막은, 실리콘 산화막에 의해 구성하는 것을 특징으로 하 는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 전하 축적층은, 하프늄알루미네이트에 의해 구성하고,
    상기 제1 블록 절연막은, 실리콘 산화막에 의해 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    각각이 기판과 평행하게 2차원 형상으로 넓어지는 판 형상의 복수의 제1 도전막을 상기 기판 상에 적층시키도록 형성하는 공정과,
    상기 복수의 제1 도전막을 관통하도록 관통 구멍을 형성하는 공정과,
    상기 관통 구멍에 면하는 상기 도전막의 측벽에 제2 블록 절연막을 형성하는 공정과,
    상기 제2 블록 절연막의 측벽에 접하도록, 전하를 축적하는 제2 전하 축적층을 형성하는 공정과,
    상기 제2 전하 축적층의 측벽에 접하도록 배리어 절연막을 형성하는 공정과,
    상기 배리어 절연막의 측벽에 접하도록 톱 절연막을 형성하는 공정과,
    상기 관통 구멍 내의 상기 톱 절연막의 측벽에 접하도록 상기 기판에 대하여 수직 방향으로 연장되는 주상 반도체를 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 톱 절연막 및 상기 제2 전하 축적층은, 실리콘 질화막에 의해 구성하고,
    상기 배리어 절연막 및 상기 제2 블록 절연막은, 실리콘 산화막에 의해 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 톱 절연막 및 상기 제2 전하 축적층은, 실리콘 질화막에 의해 구성하고, 상기 배리어 절연막은, 실리콘 산화막에 의해 구성하며,
    상기 제2 블록 절연막은, High-K 절연막에 의해 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 톱 절연막 및 상기 제2 전하 축적층은, 하프늄알루미네이트에 의해 구성하고,
    상기 배리어 절연막은, 실리콘 산화막에 의해 구성하며,
    상기 제2 블록 절연막은, High-K 절연막에 의해 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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