KR100702102B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기억 장치는, 주표면을 갖는 실리콘 기판(1)과, 상기 주표면에 개구하도록 실리콘 기판(1)에 형성된 트렌치(6)와, 트렌치(6) 위에 형성된 메모리 셀을 구비한다. 메모리 셀은, 트렌치(6)의 한쪽 측벽 위에 형성된 제1 기억 보유부(7a)와, 트렌치(6)의 다른쪽 측벽 위에 형성된 제2 기억 보유부(7b)와, 트렌치(6)의 양측에 형성된 불순물 확산층(2)과, 제1 및 제2 기억 보유부(7a, 7b)를 덮도록 트렌치(6) 내로부터 불순물 확산층(2) 상에 연장되도록 형성된 게이트 전극(5)을 갖는다.
트렌치, 메모리 셀, 불순물 확산층, 실리콘 기판

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시예 1에서의 반도체 기억 장치의 부분 평면도.
도 2는 도 1의 II-II선을 따른 단면도.
도 3은 본 발명의 실시예 1에서의 반도체 기억 장치의 메모리 셀의 단면도.
도 4 내지 도 8은 본 발명의 실시예 1에서의 반도체 기억 장치의 제조 공정의 제1 내지 제5 공정을 도시하는 단면도.
도 9 내지 도 14는 본 발명의 실시예 2에서의 반도체 기억 장치의 제조 공정의 제1 내지 제6 공정을 도시하는 단면도.
도 15는 본 발명의 실시예 3에서의 반도체 기억 장치의 부분 단면도.
도 16 내지 도 19는 본 발명의 실시예 3에서의 반도체 기억 장치의 제조 공정의 특징적인 제1 내지 제4 공정을 도시하는 단면도.
도 20 내지 도 23은 본 발명의 실시예 4에서의 반도체 기억 장치의 제조 공정의 특징적인 제1 내지 제4 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 불순물 확산층
3 : 적층막
3a : 제1 실리콘 산화막
3b : 실리콘 질화막
3c, 3c1 : 제2 실리콘 산화막
4, 4a, 9 : 실리콘 산화막
5 : 게이트 전극
6 : 트렌치
7a : 제1 기억 보유부
7b : 제2 기억 보유부
8 : 게이트 산화막
10, 11 : 레지스트 패턴
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 전하 유지용 절연막으로의 전하 주입에 의해 데이터의 기억을 행하는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터, 전하 유지용 절연막으로의 전하 주입에 의해 데이터의 기억을 행하는 반도체 기억 장치는 알려져 있다. 상기 반도체 기억 장치는, 예를 들면 분리 절연막 사이의 실리콘 기판 위에 형성된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 적층 구조와, 그 적층 구조 위의 게이트 전극과, 상기 적층 구조의 양측에 소스/드레인으로 되는 1조의 불순물 영역을 포함하는 메모리 셀을 갖는다.
메모리 셀은, 1조의 불순물 영역의 근방에, 상기한 적층 구조의 일부에서 형성되는 2개의 기억 보유 영역을 갖고 있고, 상기 기억 보유 영역에 열전자를 주입함으로써 데이터의 기입을 행한다. 이 때, 하나의 메모리 셀에서의 2개의 기억 보유 영역에 각각 열전자를 주입하여 데이터의 기억을 행할 수 있기 때문에, 하나의 메모리 셀에서 2 비트분의 데이터의 기억을 행할 수 있다.
그러나, 상기한 메모리 셀에서는 2개의 기억 보유 영역이 실리콘 질화막을 통하여 접속되어 있기 때문에, 실리콘 질화막 내의 홀 전도에 의해, 기억 보유 영역에 축적된 전하가 상쇄되어, 데이터의 보유 특성이 저하한다는 문제가 있었다.
이 문제를 해결 가능한 반도체 장치로서, 예를 들면 일본 특개 2002-237540호 공보에 기재된 반도체 장치가 있다. 상기 문헌에 기재된 반도체 장치에서는, FET(Field Effect Transistor)의 게이트 전극의 측면 위에 형성된 3층 구조의 절연막의 중앙의 층에 캐리어를 트랩하여 정보를 기억하기 때문에, 상술과 같은 홀 전도에 의한 데이터 보유 특성의 저하를 저지할 수 있다.
그러나, 일본 특개 2002-237540호 공보에 기재된 반도체 장치에서는, 게이트 전극의 측면 위로부터 기판 위에 3층 구조의 절연막을 형성하고, 또한 그 위에 사이드월 스페이서를 형성하고 있기 때문에, 메모리 셀의 가로 방향(기판의 주표면과 평행한 방향)의 폭이 커지게 된다. 그 때문에, 메모리 셀이 대형화한다는 문제가 있었다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 데이터 보유 특성을 향상하고, 또한 메모리 셀을 미세화하는 것이 용이해지는 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 주표면을 갖는 제1 도전형의 반도체 기판(제1 도전형의 웰을 포함함)과, 그 주표면에 개구하도록 반도체 기판에 형성된 트렌치와, 트렌치 위에 형성된 메모리 셀을 구비한다. 메모리 셀은 트렌치의 한쪽 측벽 위에 형성된 제1 기억 보유부와, 트렌치의 다른쪽 측벽 위에 형성된 제2 기억 보유부와, 트렌치의 양측에 형성된 제2 도전형의 제1 및 제2 불순물 확산층과, 제1 및 제2 기억 보유부를 덮도록 트렌치 내로부터 제1 및 제2 불순물 확산층 위로 연장되도록 형성된 게이트 전극을 갖는다.
상기한 바와 같이 트렌치의 한쪽 측벽 위에 제1 기억 보유부를 형성하고, 트렌치의 다른쪽 측벽 위에 제2 기억 보유부를 형성하고 있기 때문에, 하나의 메모리 셀에 2 비트분의 데이터를 기억할 수 있다. 또한 기억 보유부를 트렌치의 한쪽 측벽 위와 다른쪽 측벽 위로 분리하여 형성하고 있기 때문에, 홀 전도 등에 의해 기억 보유부에 축적된 전하가 상쇄되는 것을 저지할 수 있다. 그에 따라, 양호한 데이터 보유 특성을 갖는 반도체 기억 장치가 얻어진다. 또한, 트렌치 내에 기억 보유부를 형성하고 있기 때문에, 메모리 셀의 가로 방향(기판의 주표면과 평행한 방향)에서의 확대를 억제할 수 있어, 메모리 셀을 미세화하는 것이 가능해진다.
본 발명의 상기 및 다른 목적은, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명에서 명확해질 것이다.
<실시예>
이하, 도 1∼도 23을 이용하여, 본 발명의 실시예에서의 반도체 기억 장치 및 그 제조 방법에 대하여 설명한다.
본 실시예에서의 반도체 기억 장치는, 예를 들면 NROM(Nitride Read Only Memory)형 메모리 등의 불휘발성 반도체 기억 장치로서, 복수의 메모리 셀(메모리 셀 트랜지스터)이 형성되는 메모리 셀 어레이와, 메모리 셀의 동작 제어를 행하는 주변 회로가 형성되는 주변 회로부를 갖는다. 메모리 셀은 전하 유지 절연막을 갖고, 그 전하 유지 절연막으로의 전하의 주입에 의해 데이터를 기억한다.
(실시예 1)
도 1에, 본 실시예 1에서의 메모리 셀 어레이의 부분 평면도를 도시하고, 도 2에 도 1에서의 II-II선 단면도를 도시하고, 도 3에 하나의 메모리 셀의 단면도를 도시한다.
도 1에 도시한 바와 같이, 메모리 셀의 소스/드레인 영역으로 되는 복수의 불순물 확산층(2)이 세로 방향으로 연장되고, 상기 불순물 확산층(2)의 연장 방향과 직교하는 가로 방향으로 게이트 전극(5)이 연장된다. 이 게이트 전극(5)의 바로 아래에 기억 보유부로 되는 한쌍의 적층막(3)을 형성한다. 그 적층막(3)은 불순물 확산층(2) 사이에 형성되는 트렌치의 측벽 위에 형성되고, 게이트 전극(5)의 연장쪽에도, 불순물 확산층(2)의 연장 방향(트렌치의 연장 방향)에도 분리 절연막 을 개재하여 단속적으로 형성된다. 따라서, 각 메모리 셀은 독립된 1조의 적층막(3), 즉 독립한 1조의 기억 보유부를 갖는다.
도 2에 도시한 바와 같이, p형(제1 도전형)의 실리콘 기판(반도체 기판)(1)의 주표면에 개구하도록 트렌치(6)를 형성한다. 또, 실리콘 기판의 주표면에 p형 웰을 형성하고, 그 p형 웰의 표면에 개구하도록 트렌치(6)를 형성해도 된다.
트렌치(6)의 양측에 위치하는 실리콘 기판(1) 표면에 n형(제2 도전형)의 불순물 확산층(2)이 형성되고, 트렌치(6)는 상기 불순물 확산층(2)과 평행한 방향으로 연장한다. 이 불순물 확산층(2)의 도전형은, 실리콘 기판(1) 또는 웰의 도전형과 서로 다른 것이면 되고, 예를 들면 n형의 실리콘 기판(1) 또는 웰을 채용한 경우에는, p형의 불순물 확산층(2)을 형성하면 된다.
트렌치(6)에서 서로 대향하는 한쌍의 측벽 위에, 적층막(3)을 각각 형성한다. 적층막(3)은, 각각 제1 실리콘 산화막(보텀 산화막: 제1 산화막)(3a)과, 실리콘 질화막(3b)과, 제2 실리콘 산화막(톱 산화막: 제2 산화막)(3c)을 적층한 ONO막으로 형성된다. 이 적층막(3)이 전하 유지 절연막 혹은 전하 포획막(전하를 포획하는 트랩을 갖는 막)으로서 기능한다.
적층막(3) 사이에 위치하는 트렌치(6)의 저면 근방의 영역은 메모리 셀의 채널 영역의 중앙부에 대응한다. 이 트렌치(6)의 저면 위에, 실리콘 산화막 등으로 구성되는 게이트 산화막(게이트 절연막)(8)을 형성한다. 또한, 불순물 확산층(2) 위에도, 게이트 전극(5)과 불순물 확산층(2) 사이를 전기적으로 분리하는 실리콘 산화막(4) 등의 절연막을 형성한다. 이 실리콘 산화막(4) 위와, 적층막(3) 위와, 게이트 산화막(8) 위로 연장되도록 게이트 전극(5)을 형성한다.
도 3에 도시한 바와 같이, 메모리 셀은 트렌치(6) 위에 형성되고, 트렌치(6)의 한쪽 측벽 위에 형성된 제1 기억 보유부(7a)와, 트렌치(6)의 다른쪽 측벽 위에 형성된 제2 기억 보유부(7b)와, 트렌치(6)의 양측에 형성된 한쌍의 불순물 확산층(2)과, 게이트 산화막(8) 및 실리콘 산화막(4)과, 제1 및 제2 기억 보유부(7a, 7b)를 덮도록 트렌치(6) 내에서 불순물 확산층(2) 위로 연장되도록 형성된 게이트 전극(5)을 갖는다. 제1 및 제2 기억 보유부(7a, 7b)는 각각 적층막(3)의 일부로 구성된다. 보다 상세하게는, 제1 및 제2 기억 보유부(7a, 7b)는 주로 실리콘 질화막(3b)으로 구성된다. 그 실리콘 질화막(3b)에 의해서 제1 및 제2 기억 보유부(7a, 7b)는 접속되어 있지 않고, 제1 및 제2 기억 보유부(7a, 7b) 내의 실리콘 질화막(3b)는 게이트 산화막(8)에 의해서 분리된 상태로 되어 있다.
다음으로, 메모리 셀에의 데이터의 기입 동작에 대하여 설명한다.
우선, 제1 기억 보유부(7a)에 데이터를 기입하기 위해서는, 상기 제1 기억 보유부(7a) 측에 위치하는 불순물 확산층(2)에 3∼5V 정도의 전압을 인가하고, 게이트 전극(5)에 5∼10V 정도의 전압을 인가하고, 제2 기억 보유부(7b) 측에 위치하는 불순물 확산층(2)과, 실리콘 기판(1) 또는 웰을 접지 레벨로 한다. 그에 따라, 제1 기억 보유부(7a) 근방에 열전자를 발생시킬 수 있고, 그 열전자를, 제1 및 제2 실리콘 산화막(3a, 3c)과 실리콘 질화막(3b)과의 계면 근방의 트랩 준위에 주입하여 포획할 수 있다.
한편, 제2 기억 보유부(7b)에 데이터를 기입하기 위해서는, 상기 제2 기억 보유부(7b) 측에 위치하는 불순물 확산층(2)에 3∼5V 정도의 전압을 인가하고, 게이트 전극(5)에 5∼10V 정도의 전압을 인가하고, 제1 기억 보유부(7a) 측에 위치하는 불순물 확산층(2)과, 실리콘 기판(1) 또는 웰을 접지 레벨로 한다. 그에 따라, 제2 기억 보유부(7b) 근방에 열전자를 발생시킬 수 있고, 그 열전자를, 제1 및 제2 실리콘 산화막(3a, 3c)과 실리콘 질화막(3b)의 계면 근방의 트랩 준위에 주입하여 포획할 수 있다. 이상과 같이 하여 메모리 셀로의 데이터의 기입을 행할 수 있다.
다음으로, 데이터의 판독 동작에 대하여 설명한다.
제1 기억 보유부(7a)에 데이터가 기입되어 있는지의 여부, 즉 제1 기억 보유부(7a)에 전자가 주입되어 있는지의 여부를 판독하기 위해서는, 제1 기억 보유부(7a)측의 불순물 확산층(2)을 소스, 제2 기억 보유부(7b) 측의 불순물 확산층(2)을 드레인으로 하여 데이터의 판독을 행한다.
제1 기억 보유부(7a)에 전자가 주입되어 있는 경우에는, 이 전자 때문에 메모리 셀의 구동 능력이 저하하고, 메모리 셀의 임계값 전압이 상대적으로 높아진다. 그것에 대하여, 제1 기억 보유부(7a)에 전자가 주입되어 있지 않은 경우에는, 메모리 셀의 구동 능력이 저하하지 않기 때문에, 메모리 셀의 임계값 전압이 상대적으로 낮아진다. 이 특성을 이용하여, 제1 기억 보유부(7a)에 데이터가 기입되어 있는지의 여부의 판정을 행할 수 있다.
한편, 제2 기억 보유부(7b)에 데이터가 기입되어 있는지의 여부를 판독하기 위해서는, 제2 기억 보유부(7b) 측의 불순물 확산층(2)을 소스, 제1 기억 보유부(7a) 측의 불순물 확산층(2)을 드레인으로 하여 데이터의 판독을 행한다.
이 경우에도, 제2 기억 보유부(7b)에 전자가 주입되어 있는 경우에는, 이 전자 때문에 메모리 셀의 구동 능력이 저하하고, 메모리 셀의 임계값 전압이 상대적으로 높아지는데 대하여, 제2 기억 보유부(7b)에 전자가 주입되어 있지 않은 경우에는, 메모리 셀의 구동 능력이 저하하지 않기 때문에, 메모리 셀의 임계값 전압이 상대적으로 낮아진다. 이 특성을 이용하여, 제2 기억 보유부(7b)에 데이터가 기입되어 있는지의 여부의 판정을 행할 수 있다.
메모리 셀에 기억한 데이터를 소거하기 위해서는, 불순물 확산층(2)에 3∼7V 정도의 전압을 인가하고, 게이트 전극(5)에 -5∼-10V 정도의 부전압을 인가한다. 그에 따라, 기억 보유부에 포획되어 있던 전자의 방출 혹은 기억 보유부로의 홀의 주입을 행할 수 있어, 메모리 셀에 기억한 데이터를 소거할 수 있다.
이상과 같이, 하나의 메모리 셀에 2개의 독립(예를 들면 분리)된 기억 보유부를 형성함으로써, 하나의 메모리 셀에서 2 비트분의 데이터를 기억할 수 있다. 또한 기억 보유부를 서로 독립시킴으로써, 기억 보유부에서의 홀 전도 등에 의해 축적된 전하가 서로 상쇄되는 것을 억제할 수 있다. 그에 따라, 양호한 데이터 보유 특성을 갖는 반도체 기억 장치가 얻어진다.
또한, 트렌치 내에 기억 보유부를 형성하고 있기 때문에, 메모리 셀의 가로 방향(기판의 주표면과 평행한 방향)에서의 확대를 억제할 수 있어, 메모리 셀을 미세화하는 것이 가능해진다. 또한, 트렌치를 따라서 3차원적으로 메모리 셀의 채널을 형성할 수 있으므로, 펀치 스루 내성을 향상하면서 메모리 셀의 미세화를 행할 수 있다.
다음으로, 도 4∼도 8을 이용하여, 본 실시예 1에서의 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 4에 도시한 바와 같이, p형 실리콘 기판(1)(또는 p형 웰)의 주표면 위에, 열산화법 등에 의해, 불순물 도입 시의 손상 및 오염 방지용 실리콘 산화막(9)을 5∼30㎚ 정도의 두께로 형성한다. 그 후, 이온 주입법 등에 의해, n형의 불순물을 0.1∼5×1015/㎠ 정도 메모리 셀 어레이 내의 실리콘 기판 전면에 도입한다. 그에 따라, 불순물 확산층(2)을 형성한다.
다음으로, 도 5에 도시한 바와 같이, 실리콘 산화막(9) 위에 사진 제판 기술을 이용하여 레지스트 패턴(10)을 형성하고, 그 레지스트 패턴(10)을 마스크로 하여 실리콘 산화막(9)과 실리콘 기판(1)을 에칭한다. 그에 따라, 불순물 확산층(2)을 관통하여 실리콘 기판(1)의 주표면에 개구하도록 복수의 트렌치(6)를 형성하면서, 트렌치(6)의 양측에 자기 정합적으로 불순물 확산층(2)을 남길 수 있다.
레지스트 패턴(10)을 제거한 후, 도 6에 도시한 바와 같이, 열산화법 등에 의해, 트렌치(6)의 표면 및 불순물 확산층(2)의 표면 위에 1∼5㎚ 정도의 두께의 제1 실리콘 산화막(3a)을 형성하고, 그 제1 실리콘 산화막(3a) 위에, CVD(Chemical Vapor Deposition)법 등에 의해, 3∼10㎚ 정도의 두께의 실리콘 질화막(3b)을 퇴적한다. 계속해서, 실리콘 질화막(3b)의 표면을 열산화함으로써 실리콘 질화막(3b) 표면 위에 0.5∼5㎚ 정도의 두께의 열산화막을 형성하거나, CVD법 등에 의해 2∼8㎚ 정도의 두께의 산화막을 실리콘 질화막(3b) 표면 위에 퇴적한다. 그에 따라, 실리콘 질화막(3b) 표면 위에 제2 실리콘 산화막(3c)을 형성할 수 있어, 상기 제2 실리콘 산화막(3c), 실리콘 질화막(3b) 및 제1 실리콘 산화막(3a)으로 구성되는 ONO막을 형성할 수 있다.
다음으로, 도 7에 도시한 바와 같이, 이방성 드라이 에칭에 의해 ONO막을 에치백함으로써, 불순물 확산층(2)의 표면 위 및 트렌치(6) 바닥부의 ONO막을 제거하여 트렌치(6)의 저면의 일부 및 불순물 확산층(2)을 노출시키고, 트렌치(6)의 측벽 위에 ONO막을 잔여시킨다. 그에 따라, 트렌치(6)에서 서로 대향하는 측벽 위에 ONO막으로 구성되는 1조의 적층막(3)을 형성할 수 있다.
다음으로, 열산화법 등에 의해, 실리콘 기판(1)의 주표면(불순물 확산층(2)의 표면) 위와 트렌치(6)의 바닥부에 실리콘 산화막을 형성한다. 그에 따라, 도 8에 도시한 바와 같이, 실리콘 산화막(4)과 게이트 산화막(8)을 형성할 수 있다. 이 때, 불순물 확산층(2)에는 비교적 고농도의 불순물이 도입되어 있기 때문에, 실리콘 산화막(4)의 두께가 게이트 산화막(8)의 두께보다도 두껍게 되어 있다.
다음으로, 실리콘 산화막(4) 위, 게이트 산화막(8) 위 및 적층막(3) 위에, CVD법 등에 의해 게이트 전극 재료로 되는 폴리실리콘 등의 도전막을 퇴적한다. 그 도전막을 에칭함으로써, 불순물 확산층(2)과 직교하는 방향으로 연장되는 직사각형상의 도전막 패턴을 형성한다. 그에 따라, 게이트 전극(5)을 형성할 수 있다. 그 후, 게이트 전극(5) 사이에 p형 불순물을 도입함으로써, 소자 분리 영역을 형성한다.
상기한 바와 같이 하여 게이트 전극(5)을 형성한 후에도, 트렌치(6)의 측벽 을 따라서 실리콘 질화막(3b)가 연속적으로 잔존하기 때문에, 인접하는 게이트 전극(5) 아래의 ONO막(적층막)은, 실리콘 질화막(3b)을 통하여 서로 접속된 상태로 되어 있다.
그래서, 게이트 전극(5)의 형성 후에, 게이트 전극(5) 사이의 실리콘 질화막(3b)을, 고온 웨트 산화(예를 들면 ISSG(In-situ Stream Generation)) 등에 의해 산화하여, 실리콘 산화막화한다. 그에 따라, 각 메모리 셀의 기억 보유부 사이가 실리콘 질화막(3b)에 의해 접속되는 것을 회피할 수 있어, 홀 전도에 의한 축적 전하의 소실을 저지할 수 있다. 또, 실리콘 질화막(3b)을 트렌치(6)의 측벽을 따르는 방향으로 선택적으로 산화하는 공정은, 게이트 전극(5)의 형성 전에 행해도 된다.
그 후, CVD법 등에 의해 게이트 전극(5)을 덮도록 층간 절연막을 퇴적하고, 그 층간 절연막에 컨택트홀을 형성하고, 그 컨택트홀 내 및/또는 층간 절연막 위에 CVD법 등에 의해 도전막을 퇴적하고, 에칭 등에 의해 도전막을 패터닝함으로써 배선 패턴을 형성한다. 필요에 따라 이들의 공정을 반복하여, 다층 배선 구조를 형성한다. 그리고, 최종적으로 디바이스의 표면에 보호막을 형성하고, 그 보호막에 외부 접속 단자부를 개구함으로써, 전체 공정 처리가 완료된다.
상술된 바와 같이, 본 실시예 1에서의 반도체 기억 장치의 제조 방법에서는, 트렌치(6)의 양 측벽에 선택적으로 전하 유지막이 되는 적층막(ONO막)(3)을 형성할 수 있으므로, 데이터 보유 특성이 양호한 반도체 기억 장치가 얻어진다. 또한, 소스/드레인 영역으로 되는 불순물 확산층(2)에 대하여 자기 정합적으로 적층막(3)을 형성할 수 있으므로, 메모리 셀의 미세화도 가능해진다.
(실시예 2)
다음으로, 본 발명의 실시예 2에 대하여 도 9∼도 12를 이용하여 설명한다.
본 실시예 2에서의 반도체 기억 장치의 구조는 실시예 1의 경우와 거의 마찬가지이기 때문에, 실시예 1의 경우와 마찬가지의 효과가 얻어진다.
다음으로, 본 실시예 2에서의 반도체 기억 장치의 제조 방법에 대하여 설명한다.
상술한 실시예 1에서는, 메모리 셀 어레이 전면에 형성한 불순물 확산층(2)을 관통하도록 실리콘 기판(1)을 에칭함으로써 트렌치(6)를 형성했지만, 본 실시예 2에서는, 실리콘 기판(1)의 주표면에 선택적으로 불순물 확산층(2)을 형성한 후에 트렌치(6)를 형성한다. 본 실시예 2의 경우도, 실시예 1의 경우와 마찬가지의 효과를 기대할 수 있다.
이하, 본 실시예 2에서의 반도체 기억 장치의 제조 방법에 대하여 도면을 참조하여 설명한다.
우선 도 9에 도시한 바와 같이, p형 실리콘 기판(1)(또는 p형 웰)의 주표면 위에, 열산화법 등에 의해, 불순물 도입 시의 손상 및 오염 방지용 실리콘 산화막(9)을 5∼30㎚ 정도의 두께로 형성한다. 그 후, 실리콘 산화막(9) 위에 사진 제판 기술을 이용하여 레지스트 패턴(11)을 형성하고, 그 레지스트 패턴(11)을 마스크로 하여, 이온 주입법 등에 의해, n형의 불순물을 0.1∼5×1015/㎠ 정도 실리콘 기판 (1)의 주표면에 도입한다. 그에 따라, 불순물 확산층(2)을 형성한다.
레지스트 패턴(11)을 제거한 후, 750℃∼950℃정도의 비교적 저온으로 열산화 처리를 행한다. 그에 따라, 도 10에 도시한 바와 같이, 메모리 셀 어레이 내의 실리콘 기판(1)의 주표면 전면 위에 실리콘 산화막(절연막)(4a)을 형성한다. 이 때, 불순물 확산층(2)의 표면은 증속 산화되기 때문에, 불순물 확산층(2) 사이에 위치하는 실리콘 기판(1)의 주표면 위의 산화막과 비교하여, 불순물 확산층(2)의 표면 위에 두꺼운 산화막이 자기 정합적으로 형성된다. 즉, 불순물 확산층(2) 위에 상대적으로 두꺼운 산화막(제1 산화막)을 형성하고, 불순물 확산층(2) 사이에 위치하는 실리콘 기판(1)의 주표면 위에 상대적으로 얇은 산화막(제2 산화막)을 형성할 수 있다.
다음으로, 습식 엣칭법 또는 드라이 에칭법에 의해, 불순물 확산층(2) 사이에 위치하는 실리콘 기판(1)의 주표면 위의 실리콘 산화막(4a)을 제거한다. 그에 따라, 도 11에 도시한 바와 같이, 불순물 확산층(2) 사이에 위치하는 실리콘 기판(1)의 주표면이 노출되면서, 불순물 확산층(2)의 표면 위에 실리콘 산화막(4a)을 남길 수 있다.
다음으로, 도 12에 도시한 바와 같이, 불순물 확산층(2)의 표면 위의 실리콘 산화막(4a)을 마스크로 하여, 불순물 확산층(2) 사이에 위치하는 실리콘 기판(1)을 드라이 에칭법에 의해 에칭한다. 그에 따라, 불순물 확산층(2)에 대하여 자기 정합적으로 복수의 트렌치(6)를 형성함과 함께 트렌치(6)의 양측에 불순물 확산층(2)을 남길 수 있다.
다음으로, 도 13에 도시한 바와 같이, 열산화법 등에 의해, 트렌치(6)의 표면 위 및 실리콘 산화막(4a) 위에 1∼5㎚ 정도의 두께의 제1 실리콘 산화막(3a)을 형성하고, 그 제1 실리콘 산화막(3a) 위에, CVD법 등에 의해, 3∼10㎚ 정도의 두께의 실리콘 질화막(3b)을 퇴적한다. 계속해서, 실리콘 질화막(3b)의 표면을 열산화함으로써 실리콘 질화막(3b) 표면 위에 0.5∼5㎚ 정도의 두께의 열산화막을 형성하거나, CVD법 등에 의해 2∼8㎚ 정도의 두께의 산화막을 실리콘 질화막(3b) 표면 위에 퇴적한다. 그에 따라, 실리콘 질화막(3b) 표면 위에 제2 실리콘 산화막(3c)을 형성할 수 있어, 그 제2 실리콘 산화막(3c), 실리콘 질화막(3b) 및 제1 실리콘 산화막(3a)으로 구성되는 ONO막을 형성할 수 있다.
다음으로, 도 14에 도시한 바와 같이, 이방성 드라이 에칭에 의해 ONO막을 에치백함으로써, 실리콘 산화막(4a)의 표면 위 및 트렌치(6) 바닥부의 ONO막을 제거하여 트렌치(6)의 저면의 일부 및 실리콘 산화막(4a)을 노출시키고, 트렌치(6)의 측벽 위에 ONO막을 잔여시킨다. 그에 따라, 트렌치(6)에서 서로 대향하는 측벽 위에 ONO막으로 구성되는 1조의 적층막(3)을 형성할 수 있다.
그 이후에는, 실시예 1인 경우와 마찬가지의 공정을 거쳐 본 실시예에서의 반도체 기억 장치를 제조할 수 있다.
(실시예 3)
다음으로, 본 발명의 실시예 3에 대하여, 도 15∼도 19를 이용하여 설명한다.
도 15에, 본 실시예 3에서의 반도체 기억 장치의 부분 단면도를 도시한다. 도 15에 도시한 바와 같이, 적층막(3)을 트렌치(6)의 측벽 위로부터 저면 위로 연장시키고 있다. 즉, 제1 및 제2 기억 보유부를, 트렌치(6)의 측벽 위로부터 저면 위로 연장시키고 있다. 그에 따라, 메모리 셀의 채널에 차지하는 전하 유지막(기억 보유부)의 면적이 증대하기 때문에, 메모리 셀의 전류값의 ON/OFF비가 커져서, 데이터의 판독이 용이해진다.
다음으로, 본 실시예 3에서의 반도체 기억 장치의 제조 방법에 대하여 도 16∼도 19를 이용하여 설명한다.
실시예 1과 마찬가지의 공정을 거쳐 실리콘 질화막(3b)까지를 형성한다. 이 실리콘 질화막(3b) 위에, 도 16에 도시한 바와 같이, CVD법 등에 의해 20∼200㎚ 정도의 두께의 제2 실리콘 산화막(3c1)을 퇴적한다. 그 제2 실리콘 산화막(3c1)의 두께는, 제1 실리콘 산화막(3a)나 실리콘 질화막(3b)의 두께보다도 두껍다(예를 들면 10배 이상 정도).
다음으로, 이방성 드라이 에칭에 의해, 제2 실리콘 산화막(3c1), 실리콘 질화막(3b) 및 제1 실리콘 산화막(3a)으로 구성되는 ONO막을 에치백한다. 그에 따라, 도 17에 도시한 바와 같이, 불순물 확산층(2)의 표면 및 트렌치(6)의 저면의 일부를 노출시킨다. 이 때, 제2 실리콘 산화막(3c1)을 두껍게 형성하고 있기 때문에, 실리콘 질화막(3b) 위에 제2 실리콘 산화막(3c1)으로 구성되는 사이드월 스페이서를 형성할 수 있다. 또, 사이드월 스페이서 아래에 굴곡 형상의 제1 실리콘 산화막(3a) 및 실리콘 질화막(3b)을 잔여시킬 수 있고, 트렌치(6)의 저면 위에 제1 실리콘 산화막(3a) 및 실리콘 질화막(3b)을 연장시킬 수 있다.
다음으로, 도 18에 도시한 바와 같이, 불산계 수용액을 이용한 웨트 에칭에 의해서 사이드월 스페이서를 제거한다. 그 후, 열산화법 등에 의해, 트렌치(6)의 저면 위, 실리콘 질화막(3b) 위 및 불순물 확산층(2) 위에 산화막을 형성한다. 그에 따라, 도 19에 도시한 바와 같이, 트렌치(6)의 저면 위의 게이트 산화막(8), 실리콘 질화막(3b) 위의 제2 실리콘 산화막(3c) 및 불순물 확산층(2) 위의 실리콘 산화막(4)을 동시에 형성할 수 있다. 그 결과, 트렌치(6)에서 서로 대향하는 측벽 위로부터 트렌치(6)의 저면 위로 연장되도록 ONO막으로 구성되는 1조의 적층막(3)을 형성할 수 있다.
그 이후에는, 실시예 1인 경우와 마찬가지의 공정을 거쳐 본 실시예에서의 반도체 기억 장치를 제조할 수 있다.
(실시예 4)
다음으로, 도 20∼도 23를 이용하여, 본 발명의 실시예 4에 대하여 설명한다.
본 실시예 4는, 실시예 2의 제조 방법과 실시예 3의 제조 방법을 조합한 것이다. 본 실시예 4에서의 반도체 기억 장치의 구조는, 실시예 3의 경우와 거의 마찬가지기 때문에, 본 실시예 4에서의 반도체 기억 장치에 따르면 실시예 3의 경우와 마찬가지의 효과가 얻어진다.
다음으로, 본 실시의 형태 4에서의 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 2와 마찬가지의 공정을 거쳐 실리콘 질화막(3b)까지를 형성한 다. 이 실리콘 질화막(3b) 위에, 도 20에 도시한 바와 같이, CVD법 등에 의해 20∼200㎚ 정도의 두께의 제2 실리콘 산화막(3c1)을 퇴적한다. 그 제2 실리콘 산화막(3c1)의 두께는, 제1 실리콘 산화막(3a)나 실리콘 질화막(3b)의 두께보다도 두껍다.
다음으로, 이방성 드라이 에칭에 의해, 제2 실리콘 산화막(3c1), 실리콘 질화막(3b) 및 제1 실리콘 산화막(3a)으로 구성되는 ONO막을 에치백한다. 그에 따라, 도 21에 도시한 바와 같이, 실리콘 산화막(4a)의 표면 및 트렌치(6)의 저면의 일부를 노출시킨다. 이 때, 제2 실리콘 산화막(3c1)을 두껍게 형성하고 있기 때문에, 실리콘 질화막(3b) 위에 제2 실리콘 산화막(3c1)으로 구성되는 사이드월 스페이서를 형성할 수 있다. 또, 사이드월 스페이서밑으로 굴곡 형상의 제1 실리콘 산화막(3a) 및 실리콘 질화막(3b)을 잔여시킬 수 있고, 트렌치(6)의 저면 위에 제1 실리콘 산화막(3a) 및 실리콘 질화막(3b)을 연장시킬 수 있다.
다음으로, 도 22에 도시한 바와 같이, 불산계 수용액을 이용한 웨트 에칭에 의해서 사이드월 스페이서를 제거한다. 그 후, 도 23에 도시한 바와 같이, 열산화법 등에 의해, 트렌치(6)의 저면 위에 게이트 산화막(게이트 절연막)(8)과, 실리콘 질화막(3b) 위에 제2 실리콘 산화막(3c)을 동시에 형성할 수 있다. 그 결과, 트렌치(6)에서 서로 대향하는 측벽 위로부터 트렌치(6)의 저면 위로 연장되도록 ONO막으로 구성되는 1조의 적층막(3)을 형성할 수 있다.
그 이후에는, 실시예 1∼3의 경우와 마찬가지의 공정을 거쳐 본 실시예에서의 반도체 기억 장치를 제조할 수 있다.
본 발명을 상세히 설명하여 나타내었지만, 이것은 예시를 위한 것일뿐, 이에 한정되지는 않고, 발명의 정신과 범위는 첨부한 청구 범위에 의해서만 한정된다는 것을 명백히 이해받고자 한다.
상기한 바와 같이 트렌치의 한쪽 측벽 위에 제1 기억 보유부를 형성하고, 트렌치의 다른쪽 측벽 위에 제2 기억 보유부를 형성하고 있기 때문에, 하나의 메모리 셀에 2 비트분의 데이터를 기억할 수 있다. 또한 기억 보유부를 트렌치의 한쪽 측벽 위와 다른쪽 측벽 위로 분리하여 형성하고 있기 때문에, 홀 전도 등에 의해 기억 보유부에 축적된 전하가 상쇄되는 것을 저지할 수 있다. 그에 따라, 양호한 데이터 보유 특성을 갖는 반도체 기억 장치가 얻어진다. 또한, 트렌치 내에 기억 보유부를 형성하고 있기 때문에, 메모리 셀의 가로 방향(기판의 주표면과 평행한 방향)에서의 확대를 억제할 수 있어, 메모리 셀을 미세화하는 것이 가능해진다.

Claims (9)

  1. 주표면을 갖는 제1 도전형의 반도체 기판과,
    상기 주표면에 개구하도록 상기 반도체 기판에 형성된 트렌치와,
    상기 트렌치 위에 형성된 메모리 셀을 포함하고,
    상기 메모리 셀은,
    상기 트렌치의 한쪽 측벽 위에 형성되고, 제1 실리콘 산화막, 실리콘 질화막, 제2 실리콘 산화막을 전하 축적층으로 이용한 제1 기억 보유부와,
    상기 트렌치의 다른쪽 측벽 위에 형성되고, 상기 제1 실리콘 산화막, 상기 실리콘 질화막, 상기 제2 실리콘 산화막을 전하 축적층으로 이용한 제2 기억 보유부와,
    상기 트렌치의 양측에 형성된 제2 도전형의 제1 및 제2 불순물 확산층과,
    상기 제1 및 제2 기억 보유부를 덮도록 상기 트렌치 내로부터 상기 제1 및 제2 불순물 확산층 위로 연장되도록 형성된 게이트 전극을 갖는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 기억 보유부는, 상기 트렌치의 측벽 위로부터 저면 위로 연장되는 반도체 기억 장치.
  3. 주표면을 갖는 제1 도전형의 반도체 기판과,
    상기 주표면에 개구하도록 상기 반도체 기판에 형성된 트렌치와,
    상기 트렌치 위에 간격을 두어 형성된 제1 및 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀은,
    상기 트렌치의 한쪽 측벽 위에 형성되고, 제1 실리콘 산화막, 실리콘 질화막, 제2 실리콘 산화막을 전하 축적층으로 이용한 제1 기억 보유부와,
    상기 트렌치의 다른쪽 측벽 위에 형성되고, 상기 제1 실리콘 산화막, 상기 실리콘 질화막, 상기 제2 실리콘 산화막을 전하 축적층으로 이용한 제2 기억 보유부와,
    상기 제1 및 제2 기억 보유부의 양측에 형성된 제2 도전형의 제1 및 제2 불순물 확산층과,
    상기 제1 및 제2 기억 보유부를 덮도록 상기 트렌치 내로부터 상기 제1 및 제2 불순물 확산층 위로 연장되도록 형성된 제1 게이트 전극을 갖고,
    상기 제2 메모리 셀은,
    상기 트렌치의 한쪽 측벽 위에 상기 제1 기억 보유부와의 사이에 분리 절연막을 개재하여 형성된 제3 기억 보유부와,
    상기 트렌치의 다른쪽 측벽 위에 상기 제2 기억 보유부와의 사이에 분리 절연막을 개재하여 형성된 제4 기억 보유부와,
    상기 제3 및 제4 기억 보유부의 양측에 형성된 제2 도전형의 제3 및 제4 불순물 확산층과,
    상기 제3 및 제4 기억 보유부를 덮도록 상기 트렌치 내로부터 상기 제3 및 제4 불순물 확산층 위로 연장되도록 형성된 제2 게이트 전극을 갖는 반도체 기억 장치.
  4. 제1 도전형의 반도체 기판의 주표면에 제2 도전형의 불순물 확산층을 형성하는 공정과,
    상기 불순물 확산층을 관통하고, 상기 주표면에 개구하도록 상기 반도체 기판에 트렌치를 형성하는 공정과,
    상기 트렌치 내로부터 상기 불순물 확산층 위로 연장되도록 제1 산화막, 질화막, 제2 산화막을 순서대로 형성하는 공정과,
    상기 제2 산화막, 상기 질화막 및 상기 제1 산화막을 선택적으로 에칭함으로써, 상기 트렌치의 저면의 일부 및 상기 불순물 확산층을 노출시키는 한편, 상기 트렌치의 측벽 위에 상기 제1 산화막, 상기 질화막 및 상기 제2 산화막의 적층막을 남기는 공정과,
    노출된 상기 트렌치의 저면의 일부 및 상기 불순물 확산층 위에 절연막을 형성하는 공정과,
    상기 절연막 위 및 상기 적층막 위에 게이트 전극을 형성하는 공정
    을 포함하는, 반도체 기억 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 산화막을, 상기 제1 산화막 및 상기 질화막보다도 두껍게 형성하고,
    상기 제2 산화막, 상기 질화막 및 상기 제1 산화막을 에칭하는 공정은, 상기 질화막 및 상기 제1 산화막을 상기 트렌치의 저면 위로 연장시킴과 함께, 상기 질화막 위에 상기 제2 산화막으로 구성되는 사이드월 스페이서를 형성하는 공정을 포함하고,
    상기 사이드월 스페이서를 제거하는 공정을 더 포함하는, 반도체 기억 장치 의 제조 방법.
  6. 제4항에 있어서,
    상기 질화막을 선택적으로 산화함으로써, 상기 트렌치의 측벽을 따라서 단속적으로 상기 적층막을 남기는 공정을 더 포함하는, 반도체 기억 장치의 제조 방법.
  7. 제1 도전형의 반도체 기판의 주표면에 복수의 제2 도전형의 불순물 확산층을 선택적으로 형성하는 공정과,
    상기 주표면 전면(全面)을 산화함으로써, 상기 불순물 확산층 위에 상대적으로 두꺼운 제1 산화막을 형성하고, 상기 불순물 확산층 사이에 위치하는 상기 주표면 위에 상대적으로 얇은 제2 산화막을 형성하는 공정과,
    상기 제2 산화막을 제거함으로써, 상기 불순물 확산층 사이에 위치하는 상기 주표면을 노출시키는 공정과,
    상기 제1 산화막을 마스크로 하여 상기 불순물 확산층 사이에 위치하는 상기 주표면을 에칭함으로써, 트렌치를 형성하는 공정과,
    상기 트렌치 내 및 상기 제1 산화막 위에 제3 산화막, 질화막, 제4 산화막을 순서대로 형성하는 공정과,
    상기 제4 산화막, 상기 질화막 및 상기 제3 산화막을 선택적으로 에칭함으로써, 상기 트렌치 저면의 일부 및 상기 제1 산화막을 노출시키는 한편, 상기 트렌치의 측벽 위에 상기 제3 산화막, 상기 질화막 및 상기 제4 산화막의 적층막을 남기는 공정과,
    상기 트렌치의 저면의 일부 위에 절연막을 형성하는 공정과,
    상기 절연막 위, 상기 적층막 위 및 상기 제1 산화막 위에 게이트 전극을 형성하는 공정
    을 포함한, 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제4 산화막을, 상기 제3 산화막 및 상기 질화막보다도 두껍게 형성하고,
    상기 제4 산화막, 상기 질화막 및 상기 제3 산화막을 에칭하는 공정은 상기 질화막 및 상기 제3 산화막을 상기 트렌치의 저면 위로 연장시킴과 함께, 상기 질화막 위에 상기 제4 산화막으로 구성되는 사이드월 스페이서를 형성하는 공정을 포함하고,
    상기 사이드월 스페이서를 제거하는 공정을 더 포함하는, 반도체 기억 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 질화막을 선택적으로 산화함으로써, 상기 트렌치의 측벽을 따라서 단속적으로 상기 적층막을 남기는 공정을 더 포함하는, 반도체 기억 장치의 제조 방법.
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