TWI240407B - Semiconductor memory device and method of fabricating the same - Google Patents

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1240407 九、發明說明： 【發明所屬之技術領域】 本發明有關於半導體記憶裝置及其製造方法，特別有關 於將電荷注入到電荷保持用之絕緣膜，藉以進行資料之記 憶之半導體記憶裝置及其製造方法。 【先前技術】 在先前技術中，習知之半導體記憶裝置是經由將電荷注 入到電荷保持用之絕緣膜，用來進行資料之記憶。該半導 體記憶裝置具有記憶單元包含有：疊層構造，其例如在隔 離絕緣膜間之矽基板上形成氧化矽膜，氮化矽膜和氧化矽 膜之疊層構造；該疊層構造上之閘電極；和1組之雜質區 域，其位於上述疊層構造之兩側，用來形成源極/汲極。 記憶單元在1組之雜質區域之近旁，具有由上述疊層構 造之一部份形成之2個記憶保持區域，對該記憶保持區域 注入熱電子用來進行資料之寫入。這時，因為可以對1個 之記憶單元之2個記憶保持區域分別注入熱電子，用來進 行資料之記憶，所以利用1個記憶單元可以進行2個位元 部份之資料之記憶。 但是，在上述記憶單元中，因為2個之記憶保持區域經 由氮化矽膜連接，所以由於氮化矽膜中之電洞傳導，抵銷 被儲存在記憶保持區域之電何’因此會有資料之保持特性 劣4匕之問題。 可以用來解決此種問題之半導體裝置有如被記載在日本 專利特開2 0 0 2 - 2 3 7 5 4 0號公報之半導體裝置，在該文獻所 5 312XP/發明說明書(補件)/94-01/93129201 1240407 記載之半導體裝置中，因為在形成於FET(Field Effect T r a n s i s t o r )之閘電極之側面上之3層構造之絕緣膜中央 之層，捕獲載子用來記憶資訊，所以可以阻止上述之由於 電洞傳導而造成之資料保持特性之劣化。 但是，在日本專利特開2 0 0 2 - 2 3 7 5 4 0號公報所記載之半 導體裝置中，因為在從電極之側面上到基板上形成3層構 造之絕緣膜，再在其上形成側壁間隔物，所以造成記憶單 元之橫方向（與基板之主表面平行之方向）之幅度變大。因 此，會使記憶單元大型化為其問題。 【發明内容】 本發明用來解決上述之問題，其目的是提供半導體記憶 裝置及其製造方法，可以改善資料保持特性和使記憶單元 之微細化變為容易。 本發明之半導體記憶裝置具備有：第1導電型之半導體 基板（包含第1導電型之井），其具有主表面；溝渠，其以 在該主表面進行開口之方式形成在半導體基板；和記憶單 元，其形成在溝渠上。記憶單元具有：第1記憶保持部， 其形成在溝渠之一方之側壁上；第2記憶保持部，其形成 在溝渠之另外一方之側壁上；第2導電型之第1和第2雜 質擴散層，其形成在溝渠之兩側；和閘電極，其以覆蓋第 1和第2記憶保持部之方式，形成從溝渠内延伸到第1和 第2雜質擴散層上。 依照上述之方式，因為在溝渠之一方之側壁上形成第1 記憶保持部，在溝渠之另外一方之側壁上形成第2記憶保 6 312XP/發明說明_ 補件)/94-01 /93129201 1240407 持部，所以在1個記憶單元可以記憶2個位元部份之資料。 另外，因為設置記憶保持部使溝渠之一方之侧壁和另外一 方之側壁分離，所以可以阻止由於電洞傳導等抵銷被儲存 在記憶保持部之電荷。利用此種方式可以獲得具有良好之 資料保持特性之半導體記憶裝置。另外，因為在溝渠内形 成記憶保持部，所以可以抑制記憶單元之橫方向（與基板之 主表面平行之方向）之擴大，可以使記憶單元微細化。 經由下面聯合附圖之對本發明之詳細說明當可對本發明 之上述和其他目的、特徵、態樣和優點更加明白。 【實施方式】 下面使用圖1至圖2 3用來說明本發明之實施形態之半導 體記憶裝置及其製造方法。 本實施形態之半導體記憶裝置，有如NROM(NitrideRead 0 η 1 y M e m 〇 r y )型記憶器等之非揮發性半導體記憶裝置，具 有：記憶單元陣列，形成有多個記憶單元（記憶單元電晶 體）；和周邊電路部，形成有周邊電路用來進行記憶單元之 動作控制。記憶單元具有電荷保持絕緣膜，經由對該電荷 保持絕緣膜注入電荷用來記憶資料。 (實施形態1 ) 圖1表示本實施形態1之記憶單元陣列之部份平面圖， 圖2表示圖1之I I - I I線剖面圖，圖3表示1個之記憶單 元之剖面圖。 如圖1所示，成為記憶單元之源極/汲極區域之多個雜質 擴散層2在縱方向延伸，閘電極5在與該雜質擴散層2之 7 312XP/發明說明書(補件)/94-01 /93129201 1240407 延伸方向正交之橫方向延伸。在該閘電極5之正下方形成 有作為記憶保持部之1對之疊層膜3。該疊層膜3形成在 位於雜質擴散層2之溝渠之側壁上，在閘電極5之延伸方 向和在雜質擴散層2之延伸方向（溝渠之延伸方向）均經由 隔離絕緣膜形成斷續。因此，各個記憶單元具有獨立之1 組之疊層膜3，亦即獨立之1組之記憶保持部。 如圖2所示，在p型（第1導電型）之矽基板（半導體基 板）1之主表面，形成開口之溝渠6。另外，亦可以在矽基 板之主表面形成p型井，在該p型井之表面形成開口之溝 渠6。 在位於溝渠6之兩側之矽基板1之表面，形成有η型（第 2導電型）之雜質擴散層2，溝渠6在與該雜質擴散層2平 行之方向延伸。該雜質擴散層2之導電型可以與矽基板1 或井之導電型不同，例如在採用η型之矽基板1或井之情 況時，亦可以形成ρ型之雜質擴散層2。 在溝渠6於互相面對1對側壁上，分別形成疊層膜3。 疊層膜3由0 Ν 0膜形成，疊層有第1氧化矽膜（底部氧化 膜：第1氧化膜）3 a，氮化矽膜3 b，和第2氧化矽膜（頂部 氧化膜：第2氧化膜）3 c。該疊層膜3具有作為電荷保持絕 緣膜或電荷捕獲膜（具有用以捕獲電荷之陷阱之膜）之功 能。 位於疊層膜3之間之溝渠6之底面近旁之區域，對應到 記憶單元之通道區域之中央部。在該溝渠6之底面上，形 成由氧化矽膜等構成之閘氧化膜（閘絕緣膜）8。另外，在雜 8 312XP/發明說明書(補件)/94-01 /93129201 1240407 質擴散層2上亦形成有氧化矽膜4等之絕緣膜，用來使閘 電極5和雜質擴散層2之間電隔離。閘電極5形成在該氧 化矽膜4上、疊層膜3上和閘氧化膜8上延伸。 如圖3所示，記憶單元具有：第1記憶保持部7a，其形 成在溝渠6上，同時形成在溝渠6之一方之側壁上；第2 記憶保持部7 b，其形成在溝渠6之另外一方之側壁上；1 對之雜質擴散層2，其形成在溝渠6之兩側；閘氧化膜8 和氧化矽膜4 ;和閘電極5，其以覆蓋第1和第2記憶保持 部7 a、7 b之方式，形成從溝渠6内延伸到雜質擴散層2 上。第1和第2記憶保持部7 a、7 b分別由疊層膜3之一部 份構成。亦即，第1和第2記憶保持部7 a、7 b主要由氮化 矽膜3 b構成。利用該氮化矽膜3 b連接第1和第2記憶保 持部7 a、7 b，該第1和第2記憶保持部7 a、7 b内之氮化 矽膜3 b成為被閘氧化膜8隔離之狀態。 下面說明對記憶單元之資料之寫入動作。 首先，要將資料寫入到第1記憶保持部7 a時，對位於該 第1記憶保持部7 a側之雜質擴散層2，施加3〜5 V程度之 電壓，對閘電極5施加5〜1 0 V程度之電壓，位於第2記憶 保持部7 b側之雜質擴散層2和矽基板1或井成為接地位 準。利用此種方式，可以在第1記憶保持部7 a近旁產生熱 電子，將該熱電子注入到第1和第2氧化矽膜3a 、3c和 氮化矽膜3 b之界面近旁之補獲位置，可以將其捕獲。 另外一方面，要將資料寫入到第2記憶保持部7b時，對 位於該第2記憶保持部7 b側之雜質擴散層2施加3〜5 V程 9 312XP/發明說明書(補件)/94-01 /93129201 1240407 度之電壓，對閘電極5施加5〜1 0 V程度之電壓，位於第1 記憶保持部7 a側之雜質擴散層2和矽基板1或井成為接地 位準。利用此種方式，可以在第2記憶保持部7b近旁產生 熱電子，將該熱電子注入到第1和第2氧化矽膜3 a、3 c 和氮化矽膜3 b之界面近旁之補獲位置，可以將其補獲。以 上述之方式進行將資料寫入到記憶單元。 下面說明資料之讀出動作。 在是否將資料寫入到第1記憶保持部7 a，亦即是否有電 子注入到第1記憶保持部7a之讀出時，以第1記憶保持部 7a側之雜質擴散層2作為源極，第2記憶保持部7b側之 雜質擴散層2作為汲極，進行資料之讀出。 在有電子被注入到第1記憶保持部7a之情況時，因為該 電子使記憶單位之驅動能力降低，所以記憶單元之臨限電 壓相對的變高。與此相對的，在沒有電子被注入到第1記 憶保持部7a之情況時，因為記憶單元之驅動能力不會降 低，所以記憶單元之臨限電壓相對的變低。利用此種特性， 可以進行判定是否有資料被寫入到第1記憶保持部7a。 另外一方面，在讀出是否有資料被寫入到第2記憶保持 部7b時，以第2記憶保持部7b側之雜質擴散層2作為源 極，以第1記憶保持部7a側之雜質擴散層2作為汲極，進 行資料之讀出。 在此種情況，於有電子被注入到第2記憶保持部7b時， 由於該電子使記憶單元之驅動能力降低，所以記憶單元之 臨限電壓相對的變高，與此相對的，在沒有電子被注入到 10 312X1)/發明說明書(補件)/94-01 /93129201 1240407 第2記憶保持部7b之情況時，因為記憶單元之驅動能力不 會降低，所以記憶單元之臨限電壓相對的變低。利用此種 特性，可以判定是否有資料被寫入到第2記憶保持部7b。 要抹除記憶單元所記憶之資料時，對雜質擴散層2施加 3〜7 V程度之電壓，對閘電極5施加-5〜-1 0 V程度之負電壓。 利用此種方式可以進行被捕獲在記憶保持部之電子之抽出 或對記憶保持部之電洞之注入，可以抹除記憶單元所記憶 之資料。 依照此種方式，在1個之記憶單元設置2個獨立（例如隔 離）之記憶保持部，可以以1個之記憶單元記憶2個位元部 份之資料。另外，使記憶保持部互相獨立，可以抑制記憶 保持部之電洞傳導等所造成之被儲存電荷之抵銷。利用此 種方式可以獲得具有良好之資料保持性之半導體記憶裝 置。 另外，因為在溝渠内形成記憶保持部，所以可以抑制記 憶單元之橫方向（與基板之主表面平行之方向）之擴大，可 以使記憶單元微細化。另外，因為可以沿著溝渠3次元的 形成記憶單元之通道，所以可以提高擊穿之耐性同時可以 進行記憶單元之微細化。 下面使用圖4至圖8用來說明本實施形態1之半導體記 憶裝置之製造方法。 如圖4所示，在p型石夕基板1(或p型井）之主表面上， 利用熱氧化法等，以5〜3 0 n m程度之厚度，形成雜質導入時 之防止損壞和污染用之氧化矽膜9。然後，利用離子注入 11 312XP/發明說明書(補件)/94-01 /93129201 1240407 法等，將η型之雜質以0 . 1〜5 x 1 0 15 / cm 2程度，導入到記憶 單元陣列内之矽基板全面。用來形成雜質擴散層2。 其次，如圖5所示，在氧化石夕膜9上，使用光微影技術 形成抗蝕劑圖案1 0，以該抗蝕劑圖案1 0作為蝕罩，對氧 化矽膜9和矽基板1進行蝕刻，用來形成貫穿雜質擴散層 2和在矽基板1之主表面進行開口之多個溝渠，同時可以 在溝渠6之兩側，自行對準地殘留雜質擴散層2。 在去除抗蝕劑圖案1 0之後，如圖6所示，利用熱氧化法， 在溝渠6之表面和雜質擴散層2之表面上，形成厚度1〜5 n m 程度之第1氧化矽膜3a，在該第1氧化矽膜3a上，利用 CVD(Chemical Vapor Deposition)法，沈積厚度 3〜10nm 程度之氮化矽膜3b。然後，使氮化矽膜3b之表面進行熱 氧化，用來在氮化石夕膜3b之表面上，形成厚度0.5〜5nm 程度之熱氧化膜，或是利用CVD法等，在氮化矽膜3b之表 面上沈積厚度為2〜8 n m程度之氧化膜。利用此種方式，可 以在氮化矽膜3 b之表面上形成第2氧化矽膜3 c，藉以形 成由該第2氧化矽膜3 c，氮化矽膜3 b，和第1氧化矽膜 3 a構成之0 N 0膜。 其次，如圖7所示，利用異向性I虫刻對0 N 0膜進行深# 刻，用來去除雜質擴散層2之表面上和溝渠6之底部之0N0 膜，藉以使溝渠6之底面之一部份和雜質擴散層2露出， 在溝渠6之側壁上殘留0Ν0膜。利用此種方式，可以在溝 渠6之互相面對之側壁上，形成由0 Ν 0膜構成之1組之疊 層膜3。 12 312ΧΡ/發明說明書(補件)/94-01 /93129201 1240407 其次，利用熱氧化法等，在矽基板1之主表面（雜質擴散 層2之表面）上和溝渠6之底部，形成氧化石夕膜。利用此種 方式，如圖8所示，可以形成氧化石夕膜4和閘氧化膜8。 這時，在雜質擴散層2因為被導入較高濃度之雜質，所以 氧化矽膜4之厚度比閘氧化膜8之厚度厚。 其次，在氧化碎膜4上，閘氧化膜8上和疊層膜3上， 利用CVD法等沈積成為閘電極材料之多晶矽等之導電膜。 對該導電膜進行蝕刻，用來形成依照雜質擴散層2之正交 方向延伸之短矩形狀之導電膜圖案。利用此種方式可以形 成閘電極5。然後，在閘電極5之間導入p型雜質，用來 形成元件隔離區域。 依照此種方式形成閘電極5之後，因為沿著溝渠6之側 壁連續地殘留氮化矽膜3 b，所以鄰接閘電極5下面之0 N 0 膜（疊層膜）成為經由氮化矽膜3 b互相連接之狀態。 在閘電極5形成後，利用高溫濕式氧化（例如I S S G (In-situ Stream Generation))等，使閘電極 5 間之氮化 矽膜3 b進行氧化，用來進行氧化矽膜化。利用此種方式， 可以避免各個記憶單元之記憶保持部間被氮化矽膜3b連 接，可以阻止由於電洞傳導使儲存電荷消失。另外，沿著 溝渠6之側壁之方向選擇性使氮化矽膜3 b氧化之步驟，亦 可以在閘電極5之形成前進行。 然後，利用CVD法等，以覆蓋在閘電極5之方式沈積層 間絕緣膜，在該層間絕緣膜形成接觸孔，在該接觸孔内和/ 或層間絕緣膜上，利用CVD法等沈積導電膜，利用蝕刻等 13 3 ] 2XP/發明說明書(補件)/94-0 ] /93129201 1240407 對導電膜進行圖案製作，用來形成布線圖案。依照需要重 複進行該等之步驟，用來形成多層布線構造。然後，在裝 置之表面形成保護膜，在該保護膜進行外部連接端子部之 開口 ，藉以完成前步驟處理。 在上述方式之本實施形態1之半導體記憶裝置之製造方 法中，因為可以在溝渠6之兩個側壁，選擇性地形成作為 電荷保持膜之疊層膜（0 N 0膜）3，所以可以獲得資料保持 特性良好之半導體記憶裝置。另外，對於作為源極/汲極區 域之雜質擴散層2，因為可以自行對準地形成疊層膜3，所 以可以使記憶單元微細化。 (實施形態2 ) 下面使用圖9至圖1 2用來說明發明之實施形態2。 本實施形態2之半導體記憶裝置之構造，因為與實施形 態1之情況大致相同，所以可以獲得與實施形態1之情況 同樣之效果。 下面說明本實施形態2之半導體記憶裝置之製造方法。 在上述之實施形態1中是以貫穿形成在記憶單元陣列全 面之雜質擴散層2之方式，對矽基板1進行蝕刻，用來形 成溝渠6，但是在本實施形態2中是在矽基板1之主表面 選擇性形成雜質擴散層2之後，形成溝渠6。在本實施形 態2之情況，亦可以獲得與實施形態1之情況同樣之效果。 下面參照圖式用來說明本實施形態2之半導體記憶裝置 之製造方法。 首先如圖9所示，在p型矽基板1(或p型井）之主表面 14 312XP/發明說明書(補件)/94-01 /9312920 ] 1240407 上，利用熱氧化法等，以厚度5〜3 0 n m之程度，形成雜質導 入時之損壞和污染防止用之氧化矽膜9。然後在氧化矽膜9 上使用光微影技術形成抗蝕劑圖案1 1，以該抗蝕劑圖案1 1 作為遮罩，利用離子植入法等，以0 . 1〜5 X 1 0 15 / cm 2之程度 將η型之雜質導入到矽基板1之主表面。用來形成雜質擴 散層2。 在去除抗蝕劑圖案1 1之後，以7 5 0 °C〜9 5 0 °C之程度之較 低溫度進行熱氧化處理。利用此種方式，如圖1 0所示，在 記憶單元陣列内之矽基板1之主表面全面上，形成氧化矽 膜（絕緣膜）4 a。這時，因為雜質擴散層2之表面被增速氧 化，所以當與位於雜質擴散層 2之間之矽基板1之主面上 之氧化膜進行比較時，可以在雜質擴散層 2之表面上自行 對準地形成厚氧化膜。亦即，可以在雜質擴散層2上形成 相對較厚之氧化膜（第1氧化膜），在位於雜質擴散層2間 之矽基板1之主表面上形成相對較薄之氧化膜（第2氧化 膜）。 其次，利用濕式蝕刻法或乾式蝕刻法，去除位於雜質擴 散層2間之矽基板1之主表面上之氧化矽膜4 a。利用此種 方式，如圖1 1所示，使位於雜質擴散層2間之矽基板1 之主表面露出，同時可以在雜質擴散層2上之表面上殘留 氧化碎膜4 a。 其次，如圖1 2所示，以雜質擴散層2之表面上之氧化矽 膜4a作為遮罩，利用乾式蝕刻法對位於雜質擴散層2間之 矽基板1進行蝕刻。利用此種方式，可以對雜質擴散層2 15 312XP/發明說明書(補件)/94-01 /93129201 1240407 自行對準的形成多個溝渠6，和在溝渠6之兩側殘留雜質 擴散層2。 其次，如圖1 3所示，利用熱氧化法等，在溝渠6之表面 上和氧化矽膜4 a上，形成厚度1〜5 n m程度之第1氧化矽膜 3 a，在該第1氧化矽膜3 a上，利用C V D法等沈積厚度3〜1 0 n m 程度之氮化矽膜3 b。然後，使氮化矽膜3 b之表面熱氧化， 用來在氮化石夕膜3b之表面上形成厚度0.5〜5nm程度之熱氧 化膜，或利用C V D法等在氮化石夕膜3 b之表面上，沈積厚度 2〜8 n m程度之氧化膜。利用此種方式，可以在氮化矽膜3 b 之表面上形成第2氧化矽膜3 c，可以形成由該第2氧化矽 膜3 c，氮化矽膜3 b和第1氧化矽膜3 a構成之0 N 0膜。 其次，如圖1 4所示，利用異向性乾式蝕刻對0 N 0膜進行 姓刻，去除氧化碎膜4 a之表面上和溝渠6之底部之0 N 0 膜，用來使溝渠6之底面之一部份和氧化石夕膜4 a露出，在 溝渠6之側壁上殘留0N0膜。利用此種方式，在溝渠6之 互相面對之側壁上，形成由0 Ν 0膜構成之1組之疊層膜3。 然後，經由與實施形態1之情況同樣之步驟，可以製造 本實施形態之半導體記憶裝置。 (實施形態3 ) 下面使用圖1 5至圖1 9用來說明本發明之實施形態3。 圖1 5表示本實施形態3之半導體記憶裝置之部份剖面 圖。如圖1 5所示，疊層膜3從溝渠6之側壁上延伸到底面 上。亦即，使第1和第2記憶保持部從溝渠6之側壁上延 伸到底面上。利用此種方式，因為電荷保持膜（記憶保持部） 16 312ΧΡ/發明說明書(補件)/94-01 /93129201 1240407 佔用記憶單元之通道之面積增大，所以記憶單元之電流值 之0N/0FF比變大，資料之讀出變為容易。 下面使用圖1 6至圖1 9用來說明本實施形態3之半導體 記憶裝置之製造方法。 經由與實施形態1同樣之步驟，至形成氮化矽膜3 b。在 該氮化矽膜3 b上，如圖1 6所示，利用C V D法等沈積厚度 20〜200nm之第2氧化矽膜3cl。該第2氧化矽膜3cl之厚 度比第1氧化矽膜3 a或氮化矽膜3 b之厚度厚（例如1 0倍 以上之程度）。 其次，利用異向性乾式蝕刻，對由第2氧化矽膜3 c 1， 氮化矽膜3 b和第1氧化矽膜3 a構成之0 N 0膜進行深蝕刻。 利用此種方式，如圖1 7所示，使雜質擴散層2之表面和溝 渠6之底面之一部份露出。這時，因為使第2氧化矽膜3cl 形成較厚，所以可以在氮化矽膜3 b上，形成由第2氧化矽 膜3 c 1構成之側壁間隔物。另外，可以在側壁間隔物下， 殘留彎曲形狀之第1氧化矽膜3 a和氮化矽膜3 b，可以使 第1氧化矽膜3 a和氮化矽膜3 b在溝渠6之底面上延伸。 其次，如圖1 8所示，使用氟酸系水溶液，利用濕式蝕刻 去除側壁間隔物。然後，利用熱氧化法等，在溝渠6之底 面上，氮化矽膜3 b上和雜質擴散層2上形成氧化膜。利用 此種方式，如圖1 9所示，可以同時形成溝渠6之底面上之 閘氧化膜8，氮化矽膜3 b上之第2氧化矽膜3 c和雜質擴 散層2上之氧化矽膜4。結果可以形成1組之疊層膜3，由 從溝渠6之互相面對之側壁上延伸到溝渠6之底面上之 17 312XP/發明說明書(補件)/94-01/93129201 1240407 0 N〇膜構成。 然後，經由與實施形態1之情況同樣之步驟 本實施形態之半導體記憶裝置。 (實施形態4 ) 下面使用圖20至圖23用來說明本發明之實 本實施形態4是組合實施形態2之製造方法 3之製造方法。本實施形態4之半導體記憶裝 為與實施形態3之情況大致相同，所以依照本 之半導體記憶裝置時，可以獲得與實施形態3 之效果。 下面說明本實施形態4之半導體記憶裝置之 首先，經由與實施形態2同樣之步驟，至形 3 b。在該氮化矽膜3 b上，如圖2 0所示，利用 沈積厚度20〜200nm程度之第2氧化矽膜3cl。 矽膜3 c 1之厚度比第1氧化矽膜3 a或氮化矽用 其次，利用異向性乾式蝕刻，對由第2氧化 氮化矽膜3 b和第1氧化矽膜3 a構成之0 N 0膜 利用此種方式，如圖21所示，使氧化矽膜4 a 渠6之底面之一部份露出。這時，因為第2氧 形成較厚，所以可以在氮化矽膜3b上，形成由 膜3 c 1構成之側壁間隔物。另外，可以在側壁 留彎曲形狀之第1氧化矽膜3 a和氮化矽膜3 b， 氧化碎膜3 a和氮化石夕膜3 b在溝渠6之底面上 其次，如圖2 2所示，使用氣酸系水溶液，利 312XP/發明說明書(補件)/94-0 ]/93129201 ，可以製造 施形態4。 和實施形態 置之構造因 實施形態4 之情況同樣 製造方法。 成氮化矽膜 CVD法等， 該第2氧化 美3b厚。 石夕膜3 c 1， 進行蝕刻。 之表面和溝 化矽膜3 c 1 第2氧化矽 間隔物下殘 可以使第1 延伸。 用濕式蝕刻 18 1240407 去除側壁間隔物。然後，如圖2 3所示，利用熱氧化法等， 可以同時在溝渠6之底面上形成閘氧化膜（閘絕緣膜）8，和 在氮化矽膜3 b上形成第2氧化矽膜3 c。結果可以形成1 組之疊層膜3，由從溝渠6之互相面對之側壁上延伸到溝 渠6之底面上之0N0膜構成。 然後，經由與實施形態1〜3之情況同樣之步驟，可以製 造本實施形態之半導體記憶裝置。 上面已詳細說明本發明，但是該說明只作舉例之用，無 意用來限制本發明，當可明白理解本發明之精神和範圍只 由同呈之申請專利範圍限制。 【圖式簡單說明】 圖1是本發明之實施形態1之半導體記憶裝置之部份平 面圖 。 圖2是沿著圖1之I I _ I I線之剖面圖。 圖3是本發明之實施形態1之半導體記憶裝置之記憶單 元之剖面圖。 圖4至圖8是表示本發明之實施形態1之半導體記憶裝 置之製造步驟之第1至第5步驟之剖面圖。 圖9至圖1 4是表示本發明之實施形態2之半導體記憶裝 置之製造步驟之第1至第6步驟之剖面圖。 圖1 5是本發明之實施形態3之半導體記憶裝置之部份剖 面圖。 圖1 6至圖1 9是表示本發明之實施形態3之半導體記憶 裝置之製造步驟之特徵之第1至第4步驟之剖面圖。 19 312ΧΡ/發明說明書(補件)/94-01 /93129201 1240407 圖 20至圖23 是 表 裝 置 之製 造步 驟 之 特 [ 主 要元 件符 號 說 明 1 矽 基 板 2 雜 質 擴 散 3 疊 層 膜 3 a 第 1 氧 化 3b 氮 化 矽 膜 3c 、 3c 1 第 2 氧 化 4、 4 a、9 氧 化 矽 膜 5 閘 電 極 6 溝 渠 7a 第 1 記 憶 7b 第 2 記 憶 8 閘 氧 化 膜 10 、 11 抗 ii 劑 圖 保持部 保持部 案 示本發明之實施形態 徵之第1至第4步驟 1 層 矽膜 矽膜 312XP/發明說明書(補件)/94-01 /93129201 4之半導體記憶 之剖面圖。

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Claims (1)

1240407 十、申請專利範圍： 1 . 一種半導體記憶裝置，其特徵是具備有： 弟1導電型之半導體基板’其具有主表面， 溝渠，其以在上述主表面進行開口之方式形成在上述半 導體基板上；和 記憶單元，其形成在上述溝渠上； 上述記憶單元具有： 第1記憶保持部，其形成在上述溝渠之一方之側壁上； 第2記憶保持部，其形成在上述溝渠之另外一方之側壁 上； 第2導電型之第1和第2雜質擴散層，其形成在上述溝 渠之兩側；和 閘電極，其以覆蓋上述第1和第2記憶保持部之方式， 形成從上述溝渠内延伸到上述第1和第2雜質擴散層上。 2 .如申請專利範圍第1項之半導體記憶裝置，其中上述 第1和第2記憶保持部從上述溝渠之側壁上延伸到底面上。 3 . —種半導體記憶裝置，其特徵是具備有： 第1導電型之半導體基板，其具有主表面； 溝渠，其以在上述主表面進行開口之方式形成在上述半 導體基板上；和 第1和第2記憶單元，其隔開間隔而形成在上述溝渠上； 上述第1記憶單元具有： 第1記憶保持部，其形成在上述溝渠之一方之側壁上； 第2記憶保持部，其形成在上述溝渠之另外一方之側壁 21 3 ] 2XP/發明說明書(補件)/94-01 /93129201 1240407 上； 第2導電型之第1和第2雜質擴散層，其形成在上述第 1和第2 I己憶保持部之兩側；和 第1閘電極，其以覆蓋上述第1和第2記憶保持部之方 式，形成從上述溝渠内延伸到上述第1和第2雜質擴散層 上； 上述第2記憶單元具有： 第3記憶保持部，其在與上述第1記憶保持部之間介有 隔離絕緣膜而形成在上述溝渠之一方之側壁上； 第4記憶保持部，其在與上述第2記憶保持部之間介有 隔離絕緣膜而形成在上述溝渠之另外一方之側壁上； 第2導電型之第3和第4雜質擴散層，其形成在上述第 3和第4記憶保持部之兩侧；和 第2閘電極，其以覆蓋上述第3和第4記憶保持部之方 式，形成從上述溝渠内延伸到上述第3和第4雜質擴散層 上。 4 . 一種半導體記憶裝置之製造方法，其特徵是具備如下 步驟： 在第1導電型之半導體基板之主表面形成第2導電型之 雜質擴散層， 貫穿上述雜質擴散層，且以在上述主表面進行開口之方 式，在上述半導體基板形成溝渠； 以從上述溝渠内延伸到上述雜質擴散層上之方式，順序 地形成第1氧化膜、氮化膜、第2氧化膜； 22 3 ] 2XP/發明說明書(補件)/94-01/93129201 1240407 選擇性地I虫刻上述第2氧化膜、上述氣化膜和上述第1 氧化膜，用來使上述溝渠之底面之一部份和上述雜質擴散 層露出，另外一方面，在上述溝渠之側壁上殘留上述第1 氧化膜、上述氮化膜和上述第2氧化膜之疊層膜； 在露出之上述溝渠之底面之一部份和上述雜質擴散層 上形成絕緣膜；和 在上述絕緣膜上和上述疊層膜上形成閘電極。 5 .如申請專利範圍第4項之半導體記憶裝置之製造方 法，其中 使上述第2氧化膜形成比上述第1氧化膜和上述氮化膜 厚； 對上述第2氧化膜、上述氮化膜和上述第1氧化膜進行 蝕刻之步驟包含如下步驟： 使上述氮化膜和上述第1氧化膜在上述溝渠之底面上延 伸，同時在上述氮化膜上形成由上述第2氧化膜構成之側 壁間隔物；和 去除上述側壁間隔物。 6 .如申請專利範圍第4項之半導體記憶裝置之製造方 法，其更具備使上述氮化膜選擇性地氧化，用來使上述疊 層膜沿著上述溝渠之側壁斷續地殘留的步驟。 7. —種半導體記憶裝置之製造方法，其特徵是具備如下 步驟： 在第1導電型之半導體基板之主表面，選擇性地形成多 個第2導電型之雜質擴散層； 23

312XP/發明說明書(補件)/94-01 /93129201 1240407 使上述主表面全面進行氧化，用來在上述雜質擴散層上 形成相對較厚之第1氧化膜，在位於上述雜質擴散層間之 上述主表面上形成相對較薄之第2氧化膜； 經由去除上述第2氧化膜，用來使位於上述雜質擴散層 間之上述主表面露出； 以上述第1氧化膜作為遮罩，對位於上述雜質擴散層間 之上述主表面進行蝕刻，用來形成溝渠； 在上述溝渠内和上述第1氧化膜上，順序形成第3氧化 膜、氮化膜、第4氧化膜； 選擇性地蝕刻上述第4氧化膜、上述氮化膜和上述第3 氧化膜，用來使上述溝渠之底面之一部份和上述第1氧化 膜露出，另外一方面，在上述溝渠之側壁上殘留上述第3 氧化膜、上述氮化膜和上述第4氧化膜之疊層膜； 在上述溝渠之底面之一部份上形成絕緣膜；和 在上述絕緣膜上、上述疊層膜上和上述第1氧化膜上形 成閘電極。 8 .如申請專利範圍第7項之半導體記憶裝置之製造方 法，其中 使上述第4氧化膜形成比上述第3氧化膜和上述氮化膜 厚； 對上述第4氧化膜、上述氮化膜和上述第3氧化膜進行 蝕刻之步驟包含如下步驟： 使上述氮化膜和上述第3氧化膜在上述溝渠之底面上延 伸，同時在上述氮化膜上形成由上述第4氧化膜構成之側 24 312XP/發明說明書(補件)/94-01 /93129201 1240407 壁間隔物；和 去除上述側壁間隔物。 置之製造方 用來使上述疊 9 .如申請專利範圍第7項之半導體記憶裝 法，其更具備使上述氮化膜選擇性地氧化， 層膜沿著上述溝渠之側壁斷續地殘留的步驟 25 312XP/發明說明書(補件)/94-01 /93129201