JP2008198771A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】拡散層の熱拡散が生じにくく且つワード線の微細加工が容易な不揮発性半導体記憶装置を実現できるようにする。
【解決手段】不揮発性半導体記憶装置は、半導体基板１１に行列状に配置された複数のメモリセル部１１と、列方向に延びる拡散層からなる複数のビット線１２と、埋め込み絶縁膜１６と、埋め込み絶縁膜１６の上に形成され、行方向に延びる複数のワード線１３とを備えている。各メモリセル部１１は、選択トランジスタ２１と、選択トランジスタ２１の両側方にそれぞれ形成された２つのメモリトランジスタ２１、２３を有している。メモリトランジスタ２１、２３は、それぞれ、順次形成された側方ゲート絶縁膜２１Ａ、２３Ａ及び中央ゲート電極２２Ｂと絶縁された側方ゲート電極２１Ｂ、２３Ｂを有する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に電荷トラップ膜を有する不揮発性半導体記憶装置及びその製造方法に関する。

近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷をトラップするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）メモリ技術が注目されている。その中でも、書き込みにＣＨＥ（チャネル・ホット・エレクトロン）ではなく、消費電流の小さいＳＳＨＥ（ソース・サイド・ホット・エレクトロン）を用いることが可能なツインＭＯＮＯＳメモリが注目されている。

従来のツインＭＯＮＯＳメモリは、図１０に示すように半導体基板１０１に、列方向に延びる複数の拡散層であるビット線１０２が形成されている。半導体基板１０１の上におけるビット線１０２同士の間の領域には、列方向に延びる中央ゲート電極１０５が中央ゲート絶縁膜１０６を介在させてそれぞれ形成されている。半導体基板１０１の上には、中央ゲート電極１０５を覆う電荷トラップ膜１０４が形成されている。電荷トラップ膜１０４の上には、行方向に延びるワード線１０３が形成されている。ワード線１０３は列方向に互いに間隔をおいて複数形成されている。

隣接する２つのビット線１０２の間には、メモリセル部が形成されている。メモリセル部は、中央ゲート絶縁膜１０６をゲート絶縁膜とし、中央ゲート電極１０５をゲート電極とする選択トランジスタと、選択トランジスタの側方には、それぞれ電荷トラップ膜１０４をゲート絶縁膜とし、ワード線１０３をゲート電極とする２つのメモリトランジスタとからなる。

メモリセル部の選択トランジスタ及び２つのメモリトランジスタは、２つのビット線１０の間にメモリトランジスタ、選択トランジスタ、メモリトランジスタの順に直列に接続されている。一の列に形成された各選択トランジスタのゲート電極は一体に形成され、ワード線１０３と絶縁された選択トランジスタ信号線として機能する。

このような構成とすることによりＳＳＨＥにより発生した電子をメモリトランジスタに注入することが可能な、局所的に電荷を捕獲するツインＭＯＮＯＳメモリが実現できる（例えば、特許文献１を参照。）。
特開２００１−２３０３３２号公報

しかしながら、前記の不揮発性半導体記憶装置では、ビット線を形成した後で電荷トラップ膜を形成する必要がある。電荷トラップ膜を形成する際には、熱処理を行わなければならないため、その際に拡散層であるビット線が熱拡散してしまう。このため、従来の不揮発性半導体記憶装置は、微細化に適していないという問題がある。さらに、ワード線電極を堆積する際に下地の段差が大きいため、ワード線を微細加工することが困難であるという問題もある。

本発明は、前記従来の問題を解決し、拡散層の熱拡散が生じにくく且つワード線の微細加工が容易な不揮発性半導体記憶装置及びその製造方法を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は不揮発性半導体記憶装置を、導電性のサイドウォールである側方ゲート電極を有するメモリトランジスタを備えた構成とする。

本発明に係る不揮発性半導体記憶装置は、半導体基板に行列状に配置された複数のメモリセル部と、それぞれが半導体基板に形成され且つ列方向に延びる拡散層からなる複数のビット線と、半導体基板の上における、各メモリセル部同士の間の領域を覆うように形成された埋め込み絶縁膜と、埋め込み絶縁膜の上に形成され、行方向に延びる複数のワード線とを備え、各メモリセル部は、隣接する２本のビット線の間に直列に接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを有し、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタは、半導体基板における２本のビット線の間の領域をチャネル領域として形成され、第２のトランジスタは、チャネル領域の中央部の上に下側から順次形成された中央ゲート絶縁膜、中央ゲート電極及びエッチングストッパ絶縁膜を有し、第１のトランジスタ及び第３のトランジスタは、それぞれチャネル領域における中央ゲート絶縁膜の側方に形成された側方ゲート絶縁膜及び該側方ゲート絶縁膜の上に形成され且つ中央ゲート電極と絶縁された側方ゲート電極とを有し、埋め込み絶縁膜は、側方ゲート電極の上部と、エッチングストッパ絶縁膜の上面とが露出するように形成され、各ワード線は、対応する行に形成された側方ゲート電極における埋め込み絶縁膜の上に露出した部分と接し、中央ゲート電極は、ワード線と絶縁され且つ一の列に形成された中央ゲート電極同士は一体に形成され、側方ゲート絶縁膜は、電荷をトラップする機能を有する電荷トラップ膜であることを特徴とする。

本発明の不揮発性半導体記憶装置は、第１のトランジスタ及び第３のトランジスタは、それぞれチャネル領域における中央ゲート絶縁膜の側方に形成された側方ゲート絶縁膜及び該側方ゲート絶縁膜の上に形成され且つ中央ゲート電極と絶縁された側方ゲート電極とを有している。このため、両側方に側方ゲート電極が形成された中央ゲート電極をマスクとして拡散層であるビット線を形成するイオン注入を行うことができる。従って、拡散層が電荷トラップ膜を形成する熱処理の影響を受けることがなく、微細な拡散層を容易に形成することができる。また、半導体基板の上における、各メモリセル部同士の間の領域を覆うように形成された埋め込み絶縁膜を備えているため、ワード線を形成する下地の段差を小さくすることができる。従って、ワード線の微細加工を容易に行うことができる。

本発明の不揮発性半導体記憶装置において、側方ゲート電極におけるワード線と接する部分の行方向の幅の最大値は、側方ゲート電極における下端部の行方向の幅の２分の１以上であることが好ましい。このような構成とすることにより、列方向に隣接するメモリセル部同士の間において側方ゲート電極が残存して、メモリセル部同士の短絡が発生するおそれを低減できる。

本発明の不揮発性半導体記憶装置において、中央ゲート電極と側方ゲート電極とは、中央ゲート電極と側方ゲート電極との間に設けられ且つ側方ゲート絶縁膜と一体に形成された絶縁膜により絶縁されていることが好ましい。このような構成とすることにより、工程数を削減することができる。

本発明の不揮発性半導体記憶装置において、側方ゲート絶縁膜は、下側から順次積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなることが好ましい。また、微小なシリコン粒が埋め込まれたシリコン酸化膜であってもよい。

本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の上に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を下側から順次形成する工程（ａ）と、第２の絶縁膜、第１の導電膜及び第１の絶縁膜を選択的に除去することにより、それぞれが中央ゲート絶縁膜、中央ゲート電極及びエッチングストッパ絶縁膜からなり、列方向に延びる複数の電極ストライプ構造を形成する工程（ｂ）と、半導体基板の上に、各電極ストライプ構造を覆うように第３の絶縁膜及び第２の導電膜を下側から順次形成する工程（ｃ）と、第２の導電膜及び第３の絶縁膜をパターニングすることにより、各電極ストライプ構造の両側面上にそれぞれ断面Ｌ字状の側方ゲート絶縁膜と、該側方ゲート絶縁膜の上を覆う側方ゲート電極とを形成する工程（ｄ）と、側方ゲート絶縁膜及び側方ゲート電極が形成された電極ストライプ構造をマスクとして半導体基板に選択的に不純物を注入することにより、それぞれが列方向に延び、ビット線となる複数の不純物拡散層を形成する工程（ｅ）と、工程（ｅ）よりも後に、半導体基板の上に、電極ストライプ構造を覆うように第４の絶縁膜を形成した後、形成した第４の絶縁膜を平坦化すると共に、エッチングストッパ絶縁膜の上面及び側方ゲート電極の上部を露出する工程（ｆ）と、第４の絶縁膜の上に、エッチングストッパ絶縁膜及び側方ゲート電極を覆うように第３の導電膜を形成した後、形成した第３の導電膜を選択的に除去することにより、それぞれが側方ゲート電極と電気的に接続され、且つ行方向に延びる複数のワード線を形成する工程（ｇ）と、側方ゲート電極における各ワード線に覆われた部分を除く部分を除去する工程（ｈ）とを備え、第１の絶縁膜は、電荷をトラップする機能を有していない絶縁膜であり、第３の絶縁膜は、電荷をトラップする機能を有する電荷トラップ膜であることを特徴とする。

本発明の不揮発性半導体記憶装置の製造方法は、半導体基板に、側方ゲート絶縁膜及び側方ゲート電極が形成された電極ストライプ構造をマスクとして選択的に不純物を注入することにより、それぞれが列方向に延び、ビット線となる複数の不純物拡散層を形成する工程を備えている。このため、拡散層であるビット線が電荷トラップ膜を形成する際の熱処理の影響を受けることがない。従って、ビット線が熱拡散することを抑え、微細な不揮発性半導体記憶装置を形成することができる。また、第４の絶縁膜の上に、エッチングストッパ絶縁膜及び側方ゲート電極を覆うように第３の導電膜を形成するため、ワード線となる第３の導電膜の平坦性を向上することができる。従って、第３の導電膜をパターニングするためのマスクを精度良く形成することが可能となり、ワード線の微細加工が容易となる。

本発明の不揮発性半導体記憶装置の製造方法において、工程（ｆ）では、側方ゲート電極における第４の絶縁膜から露出した部分の行方向の幅の最大値が、側方ゲート電極における下端部の行方向の幅の２分の１以上となるようにすることが好ましい。

本発明の不揮発性半導体記憶装置の製造方法において、工程（ｃ）では、電荷トラップ膜として、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を下方から順次形成することが好ましい。また、電荷トラップ膜として、微小なシリコン粒が埋め込まれたシリコン酸化膜を形成してもよい。

本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、拡散層の熱拡散が生じにくく且つワード線の微細加工が容易な不揮発性半導体記憶装置及びその製造方法を実現できる。

本発明の一実施形態について図面を参照して説明する。図１〜５は一実施形態に係る不揮発性半導体記憶装置を示している。図１は平面構成を示しており、図２は図１のII−II線における断面構成を示し、図３はIII−III線における断面構成を示し、図４はIV−IV線における断面構成を示し、図５はＶ−Ｖ線における断面構成を示している。

本実施形態の半導体記憶装置は、図１〜５に示すように半導体基板１０に行列状に形成された複数のメモリセル部１１と、列方向に形成された複数のビット線１２と、行方向に形成された複数のワード線１３とを備えている。

各ビット線１２は、半導体基板１０に形成された不純物拡散層からなる。各メモリセル部１１は、隣接する２つのビット線１２同士の間の領域に形成されている。各メモリセル部１１は、隣接する２つのビット線の間に直列に接続された第１のトランジスタ２１、第２のトランジスタ２２及び第３のトランジスタ２３からなる。第１のトランジスタ２１、第２のトランジスタ２２及び第３のトランジスタ２３は、半導体基板１０における隣接する２つのビット線同士の間の領域をチャネル領域として形成されている。

第２のトランジスタ２２は、第１のトランジスタ２１及び第３のトランジスタ２３の間に形成されており、チャネル領域の中央部の上に形成された中央ゲート絶縁膜２２Ａと、中央ゲート絶縁膜２２Ａの上に形成された中央ゲート電極２２Ｂとを有している。中央ゲート電極２２Ｂの上には、エッチングストッパ絶縁膜１９が形成されている。

第１のトランジスタ２１は、中央ゲート絶縁膜２２Ａの側方に形成された第１の側方ゲート絶縁膜２１Ａと、第１の側方ゲート絶縁膜２１Ａの上に形成されたサイドウォール状の第１の側方ゲート電極２１Ｂとを有している。

第３のトランジスタ２３は、中央ゲート絶縁膜２２Ａを挟んで第１の側方ゲート絶縁膜２１Ａと反対側に形成された第２の側方ゲート絶縁膜２３Ａと、第２の側方ゲート絶縁膜２３Ａの上に形成されたサイドウォール状の第２の側方ゲート電極２３Ｂとを有している。

第１の側方ゲート電極２１Ｂと中央ゲート電極２２Ｂとは、第１の側方ゲート絶縁膜２１Ａと一体に形成された絶縁膜を介在させて接しており、第１の側方ゲート電極２１Ｂと中央ゲート電極２２Ｂとは絶縁されている。第２の側方ゲート電極２３Ｂと中央ゲート電極２２Ｂとは、第２の側方ゲート絶縁膜２３Ａと一体に形成された絶縁膜を介在させて接しており、第２の側方ゲート電極２３Ｂと中央ゲート電極２２Ｂとは絶縁されている。

第１の側方ゲート絶縁膜２１Ａ及び第２の側方ゲート絶縁膜２３Ａは、電荷をトラップする機能を有する電荷トラップ膜であり、第１のトランジスタ２１及び第３のトランジスタ２３はメモリトランジスタとして機能する。中央ゲート絶縁膜２２Ａは、電荷をトラップする機能を有していない絶縁膜であり、第２のトランジスタは選択トランジスタとして機能する。

図３に示すように中央ゲート電極２２Ｂは列方向に一体に形成されている。これにより、中央ゲート電極２２Ｂは、一の列に形成された選択トランジスタのゲート電極同士を電気的に接続する選択トランジスタ信号線として機能する。一方、第１の側方ゲート電極２１Ｂ及び第２の側方ゲート電極２３Ｂは、列方向に隣接するメモリセル部１１同士の間の領域には形成されておらず、各メモリトランジスタのゲート電極は行ごとに独立している。

半導体基板１０における中央ゲート絶縁膜２２Ａ、中央ゲート電極２２Ｂ、第１の側方ゲート絶縁膜２１Ａ及び第２の側方ゲート絶縁膜２３Ａに覆われていない領域の上には埋め込み絶縁膜１６が形成されている。埋め込み絶縁膜１６は、第１の側方ゲート電極２１Ｂ及び第２の側方ゲート電極２３Ｂの上部並びにエッチングストッパ絶縁膜１９の上面が露出するように形成されている。これにより、行方向に隣接するメモリセル部１１同士の間の段差は小さくなっている。

各ワード線１３は、埋め込み絶縁膜１６の上に形成され、第１の側方ゲート電極２１Ｂの上部、第２の側方ゲート電極２３Ｂの上部及びエッチングストッパ絶縁膜１９の上面と接するようにして行方向に延びている。従って、各ワード線１３は、対応する行に形成された各メモリセル部１１の第１の側方ゲート電極２１Ｂ及び第２の側方ゲート電極２３Ｂと電気的に接続されており、中央ゲート電極２２Ｂとは絶縁されている。

以上の構成を、現在の先端プロセスにおけるデザインルールである９０ｎｍプロセスにより形成した例を示すと、ビット線１２は９０ｎｍピッチで配置する。この場合、中央ゲート絶縁膜２２Ａは膜厚が約８ｎｍのシリコン酸化膜とし、第１の側方ゲート絶縁膜２１Ａ及び第２の側方ゲート絶縁膜２３Ａは、下から順次形成された膜厚が約５ｎｍのシリコン酸化膜、膜厚が約１０ｎｍのシリコン窒化膜及び膜厚が約１０ｎｍのシリコン酸化膜とすればよい。中央ゲート電極２２Ｂは膜厚が約５０ｎｍのポリシリコン膜とし、エッチングストッパ絶縁膜１９は膜厚が約１００ｎｍのシリコン窒化膜とすればよい。第１の側方ゲート電極２１Ｂ及び第２の側方ゲート電極２３Ｂは、ポリシリコンにより形成し、幅を約５０ｎｍとすることが好ましい。第１の側方ゲート電極２１Ｂ及び第２の側方ゲート電極２３Ｂのゲート長は２０ｎｍ程度とし、中央ゲート電極２２Ｂのゲート長は４５ｎｍ程度とすることが好ましい。埋め込み絶縁膜１６はＮＳＧ（nondoped silicate glass）膜により形成し、ワード線１３は９０ｎｍピッチ、つまり幅を４５ｎｍとし、間隔を４５ｎｍとすることが好ましい。

なお、第１の側方ゲート電極２１Ｂと中央ゲート電極２２Ｂとの間を絶縁する絶縁膜及び中央ゲート電極２２Ｂと第２の側方ゲート電極２３Ｂとの間を絶縁する絶縁膜には、電荷トラップ膜である第１の側方ゲート絶縁膜２１Ａ及び第２の側方ゲート絶縁膜２３Ａをそれぞれ用いている。しかし、この部分の絶縁膜は第１のゲート絶縁膜及び第３のゲート絶縁膜とは別のプロセスにより形成してもよい。この場合には、シリコン酸化膜等を用いればよい。

次に、本実施形態に係るメモリセルの基本動作を説明する。図６は図１〜５に構造を示した本実施形態の不揮発性半導体記憶装置を回路図に書き換えたものである。なお、図６においては、説明を簡略化するために３行３列分のメモリセル部１１が記載されているが、メモリセル部１１の数は任意に変更してかまわない。

本実施形態の不揮発性半導体記憶装置は、図６に示すように列方向に延びるビット線ＢＬと、行方向に延びるワード線ＷＬと、ビット線ＢＬに挟まれ、列方向に延びる選択トランジスタ信号線ＳＧとを備えている。

隣接する２つのビット線ＢＬの間には、メモリセル部１１が接続されている。メモリセル部１１は、直列に接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタからなる。第１のトランジスタ及び第３のトランジスタは電荷をトラップする電荷トラップ膜を有するメモリトランジスタであり、第２のトランジスタは、電荷トラップ膜を有していない選択トランジスタである。第１のトランジスタ及び第３のトランジスタのゲートはワード線ＷＬと接続され、第２のトランジスタのゲートは選択トランジスタ信号線ＳＧと接続されている。

図６に示した構成の不揮発性半導体記憶装置の書き込み動作について説明する。例えば、２行２列目のメモリセル部１１における第３のトランジスタの電荷トラップ膜に電子を注入する場合を例に示す。ワード線ＷＬ（ｉ＋１）に１０Ｖの電圧を印加し、ビット線ＢＬ（ｉ＋２）に４Ｖの電圧を印加し、選択トランジスタ信号線ＳＧ（ｉ＋１）に２Ｖの電圧を印加し、半導体基板に０Ｖの電圧を印加する。これにより、ビット線ＢＬ（ｉ＋１）からビット線ＢＬ（ｉ＋２）に電子が流れる。ＳＳＨＥにより発生した電子は第３のトランジスタの電荷トラップ膜に注入され、第３のトランジスタのしきい値電圧が上昇する。

次に、読み出し動作について説明する。ワード線ＷＬ（ｉ＋１）に５Ｖ、ビット線ＢＬ（ｉ＋１）に１.５Ｖ、ビット線ＢＬ（ｉ＋２）に０Ｖ、選択トランジスタ信号線ＳＧ（ｉ＋１）に５Ｖ、半導体基板１に０Ｖの電圧をそれぞれ印加する。これにより、ビット線ＢＬ（ｉ＋２）からビット線ＢＬ（ｉ＋１）に電子が流れる。第３のメモリトランジスタに書き込みが行われ、しきい値電圧が上昇している場合には、書き込みが行われていない場合と比べて電流が流れにくくなるため、選択されたメモリトランジスタの状態を判別することができる。

次に、消去動作について説明する。ワード線ＷＬ（ｉ＋１）に接続された全てのメモリセルの内容を消去する場合を例に説明する。ワード線ＷＬ（ｉ＋１）に−７Ｖの電圧を印加し、ビット線ＢＬ（ｉ）〜ビット線ＢＬ（ｉ＋３）に５Ｖの電圧を印加し、半導体基板に０Ｖを印加する。これにより、ワード線ＷＬ（ｉ＋１）に接続されたメモリセル部が選択され、選択されたメモリセル部の第１のトランジスタ及び第３のトランジスタの電荷トラップ膜に、バンド−バンド間トンネル電流により発生したホールが注入される。これにより、第１のトランジスタ及び第３のトランジスタのしきい値電圧が下降する。

次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について図面を参照して説明する。図７〜９は本実施形態の不揮発性半導体装置の製造方法を行程順に示している。なお、図７及び図８は図１のII−II線における断面を示しており、図９は図１のIII−III線における断面を示している。

まず、図７（ａ）に示すように半導体基板１０の上に、第２のゲート絶縁膜となる第１の絶縁膜３１、第２のゲート電極となる第１の導電膜３２及びエッチングストッパ絶縁膜となる第２の絶縁膜３３を順次堆積する。第１の絶縁膜３１は膜厚が１０ｎｍ程度のシリコン酸化膜とすればよい。また、部分的に窒化されていてもよい。第１の導電膜３２はポリシリコン膜、第２の絶縁膜３３はシリコン窒化膜又はシリコン酸化膜とシリコン窒化膜との積層膜を用いることが好ましい。

次に、図７（ｂ）に示すように第１の絶縁膜３１、第１の導電膜３２及び第２の絶縁膜３３を選択的にエッチングする。これにより、それぞれが中央ゲート絶縁膜２２Ａ、中央ゲート電極２２Ｂ及びエッチングストッパ絶縁膜１９からなり、列方向に延びる複数の電極ストライプ構造３４が形成される。

次に、図７（ｃ）に示すように電荷をトラップする機能を有する第３の絶縁膜３５及び第１のゲート電極及び第３のゲート電極となる第２の導電膜３６を順次堆積する。第３の絶縁膜３５は、例えば下側から順次形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなり、膜厚が２０ｎｍ程度のＯＮＯ絶縁膜とすればよい。また、粒径が１ｎｍ程度の微小なシリコン粒が埋め込まれた膜厚が２０ｎｍ程度のシリコン酸化膜としてもよい。第３の絶縁膜３５を形成する際には、９００℃の温度で３０分程度の熱処理を行う。なお、第３の絶縁膜３５を成長する前後において、メモリトランジスタのチャネルとなる部分にしきい値電圧制御用のイオン注入を行ってもよい。

次に、図７（ｄ）に示すように第２の導電膜３６を異方性エッチングして、電極ストライプ構造３４の両側面を第３の絶縁膜３５を介在させてそれぞれ覆う側方ゲート電極３６ａを形成する。側方ゲート電極３６ａは、第１のトランジスタの第１の側方ゲート電極及び第３のトランジスタの第２の側方ゲート電極となる。さらに第３の絶縁膜３５における露出部分を除去することにより、電極ストライプ構造３４の両側面をそれぞれ覆う断面Ｌ字状の側方ゲート絶縁膜３５ａを形成する。側方ゲート絶縁膜３５ａは、第１のトランジスタの第１の側方ゲート絶縁膜及び第３のトランジスタの第２の側方ゲート絶縁膜となる。

続いて、両側面が側方ゲート絶縁膜３５ａ及び側方ゲート電極３６ａに覆われた電極ストライプ構造３４をマスクとして、半導体基板１０にイオン注入を行い、列方向に延びる拡散層であるビット線１２を形成する。第３の絶縁膜３５の露出部分を除去しなくても、ビット線１２を形成するイオン注入を行うことが可能である。しかし、第３の絶縁膜３５を除去した方がより微細なビット線１２を形成することができるので好ましい。

次に、図８（ａ）及び図９（ａ）に示すように、半導体基板１０の上に、両側面が側方ゲート絶縁膜３５ａ及び側方ゲート電極３６ａに覆われた電極ストライプ構造３４を覆うように第４の絶縁膜３７を形成する。第４の絶縁膜３７はＣＶＤ法により堆積したシリコン酸化膜とすればよい。

次に、図８（ｂ）及び図９（ｂ）に示すように、化学機械的研磨（ＣＭＰ）法又はエッチバック法等を用いて、エッチングストッパ絶縁膜１９の上部が露出するまで、第４の絶縁膜３７を平坦化しつつ除去する。続いて、第４の絶縁膜３７の上に、エッチングストッパ絶縁膜１９及び側方ゲート電極３６ａを覆うように、第３の導電膜３８を堆積する。

第４の絶縁膜３７を平坦化する際に、オーバーエッチ気味にＣＭＰ研磨を行うか又はエッチバックを行ったり、追加のエッチングを行ったりして、側方ゲート電極３６ａの上部が十分に露出するようにする。

側方ゲート電極３６ａの上部を十分に露出することにより、次のような効果が得られる。まず第１に、次工程で実施する側方ゲート電極３６ａとワード線１３とを確実に電気的に接続し、側方ゲート電極３６ａとワード線１３との間の電気的抵抗を低減することができる。また第２に、ワード線１３と側方ゲート電極３６ａとを同時に加工する際に、第４の絶縁膜３７における側方ゲート電極３６ａの上部に残存する部分がマスクとなることを防止できる。これにより、列方向に隣接するメモリセルの間において側方ゲート電極３６ａがエッチング除去されずに残存することを防止でき、列方向に隣接するメモリセル間で短絡が生じることを防止できる。

このような効果を得るためには、側方ゲート電極３６ａの上部における行方向の露出幅ｗ１を、側方ゲート電極３６ａの下端部における行方向の幅ｗ２の２分の１以上とすればよい。例えば、側方ゲート電極３６ａの下端部における行方向の幅が２０ｎｍの場合には、行方向の幅が１０ｎｍ程度となるまで露出しておけば、等方性エッチング、酸化及び洗浄等のウェットエッチングにより、列方向に隣接するメモリセル間において側方ゲート電極３６ａを完全に除去して、ショートを回避することができる。

続いて、第３の導電膜３８の上にマスクを形成して、エッチングを行うことにより、第３の導電膜３８及び側方ゲート電極３６ａを選択的に除去する。これにより、行方向に延びる複数のワード線１３が形成されると共に、側方ゲート電極３６ａのワード線１３に覆われた部分を除く部分が除去されて、列方向に隣接するメモリセル部同士が分離される。その結果、図８（ｃ）及び図９（ｃ）に示すように、第１の側方ゲート絶縁膜２１Ａ及び第１の側方ゲート電極２１Ｂを有する第１のトランジスタ２１と、中央ゲート絶縁膜２２Ａ及び中央ゲート電極２２Ｂを有する第２のトランジスタ２２と、第２の側方ゲート絶縁膜２３Ａ及び第２の側方ゲート電極２３Ｂを有する第３のトランジスタ２３とを有するメモリセル部１１が形成される。

本実施形態の不揮発性メモリ装置の製造方法においては、行方向に隣接する側方ゲート電極３６ａ同士の間の領域を、第４の絶縁膜３７により埋め込んだ後、第３の導電膜３８を形成している。このため、第３の導電膜３８の上面の平坦性を向上させることができる。従って、ワード線１３を形成するためのマスクを精度良く形成することができる。また、ワード線１３を形成する際にエッチング残りが発生することを抑えることができる。

また、拡散層であるビット線１２を、電荷トラップ膜である第３の絶縁膜３５を形成した後に形成しているため、第３の絶縁膜３５を形成する際の熱処理（９００℃、３０分程度）によりビット線１２が熱拡散することがない。

第１の導電膜３２、第２の導電膜３６及び第３の導電膜３８は、１×１０²⁰ｃｍ^-3程度の砒素又はリンを含むポリシリコン膜とすることが好ましい。また、ワード線１３の上部をシリサイド化してもよい。

本実施形態においては、側方ゲート絶縁膜を断面Ｌ字状に形成することにより、中央ゲート電極と側方ゲート電極とを絶縁する絶縁膜と側方ゲート絶縁膜とを一体に形成した。しかし、別工程により形成してもよい。

本発明に係る不揮発性半導体記憶装置及びその製造方法は、拡散層の熱拡散が生じにくく且つワード線の微細加工が容易な不揮発性半導体記憶装置及びその製造方法を実現でき、特に電荷トラップ層を記憶素子に用い、バーチャルグラウンド型アレイを採用する不揮発性半導体記憶装置及びその製造方法等として有用である。

本発明の一実施形態に係る不揮発性半導体記憶装置を示す平面図である。 図１のII−II線における断面図である。 図１のIII−III線における断面図である。 図１のIV−IV線における断面図である。 図１のＶ−Ｖ線における断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る不揮発性半導体記憶装置を示す回路図である。 従来の不揮発性半導体記憶装置を示す断面図である。

符号の説明

１０ 半導体基板
１１ メモリセル部
１２ ビット線
１３ ワード線
１６ 埋め込み絶縁膜
１９ エッチングストッパ絶縁膜
２１ 第１のトランジスタ
２１Ａ 第１の側方ゲート絶縁膜
２１Ｂ 第１の側方ゲート電極
２２ 第２のトランジスタ
２２Ａ 中央ゲート絶縁膜
２２Ｂ 中央ゲート電極
２３ 第３のトランジスタ
２３Ａ 第２の側方ゲート絶縁膜
２３Ｂ 第２の側方ゲート電極
３１ 第１の絶縁膜
３２ 第１の導電膜
３３ 第２の絶縁膜
３４ 電極ストライプ構造
３５ 第３の絶縁膜
３５ａ 側方ゲート絶縁膜
３６ 第２の導電膜
３６ａ 側方ゲート電極
３７ 第４の絶縁膜
３８ 第３の導電膜

Claims (9)

1. 半導体基板に行列状に配置された複数のメモリセル部と、
   それぞれが前記半導体基板に形成され且つ列方向に延びる拡散層からなる複数のビット線と、
   前記半導体基板の上における、前記各メモリセル部同士の間の領域を覆うように形成された埋め込み絶縁膜と、
   前記埋め込み絶縁膜の上に形成され、行方向に延びる複数のワード線とを備え、
   前記各メモリセル部は、隣接する２本の前記ビット線の間に直列に接続された第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを有し、
   前記第１のトランジスタ、第２のトランジスタ及び第３のトランジスタは、前記半導体基板における前記２本のビット線の間の領域をチャネル領域として形成され、
   前記第２のトランジスタは、前記チャネル領域の中央部の上に下側から順次形成された中央ゲート絶縁膜、中央ゲート電極及びエッチングストッパ絶縁膜を有し、
   前記第１のトランジスタ及び第３のトランジスタは、それぞれ前記チャネル領域における前記中央ゲート絶縁膜の側方に形成された側方ゲート絶縁膜及び該側方ゲート絶縁膜の上に形成され且つ前記中央ゲート電極と絶縁された側方ゲート電極とを有し、
   前記埋め込み絶縁膜は、前記側方ゲート電極の上部と、前記エッチングストッパ絶縁膜の上面とが露出するように形成され、
   前記各ワード線は、対応する行に形成された前記側方ゲート電極における前記埋め込み絶縁膜の上に露出した部分と接し、
   前記中央ゲート電極は、前記ワード線と絶縁され且つ一の列に形成された前記中央ゲート電極同士は一体に形成され、
   前記側方ゲート絶縁膜は、電荷をトラップする機能を有する電荷トラップ膜であることを特徴とする不揮発性半導体記憶装置。
2. 前記側方ゲート電極における前記ワード線と接する部分の行方向の幅の最大値は、前記側方ゲート電極における下端部の行方向の幅の２分の１以上であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記中央ゲート電極と前記側方ゲート電極とは、前記中央ゲート電極と前記側方ゲート電極との間に設けられ且つ前記側方ゲート絶縁膜と一体に形成された絶縁膜により絶縁されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記側方ゲート絶縁膜は、下側から順次積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記側方ゲート絶縁膜は、微小なシリコン粒が埋め込まれたシリコン酸化膜からなることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
6. 半導体基板の上に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を下側から順次形成する工程（ａ）と、
   前記第２の絶縁膜、第１の導電膜及び第１の絶縁膜を選択的に除去することにより、それぞれが中央ゲート絶縁膜、中央ゲート電極及びエッチングストッパ絶縁膜からなり、列方向に延びる複数の電極ストライプ構造を形成する工程（ｂ）と、
   前記半導体基板の上に、前記各電極ストライプ構造を覆うように第３の絶縁膜及び第２の導電膜を下側から順次形成する工程（ｃ）と、
   前記第２の導電膜及び第３の絶縁膜をパターニングすることにより、前記各電極ストライプ構造の両側面上にそれぞれ断面Ｌ字状の側方ゲート絶縁膜と、該側方ゲート絶縁膜の上を覆う側方ゲート電極とを形成する工程（ｄ）と、
   側方ゲート絶縁膜及び側方ゲート電極が形成された前記電極ストライプ構造をマスクとして前記半導体基板に選択的に不純物を注入することにより、それぞれが列方向に延び、ビット線となる複数の不純物拡散層を形成する工程（ｅ）と、
   前記工程（ｅ）よりも後に、半導体基板の上に、前記電極ストライプ構造を覆うように第４の絶縁膜を形成した後、形成した第４の絶縁膜を平坦化すると共に、前記エッチングストッパ絶縁膜の上面及び前記側方ゲート電極の上部を露出する工程（ｆ）と、
   前記第４の絶縁膜の上に、前記エッチングストッパ絶縁膜及び側方ゲート電極を覆うように第３の導電膜を形成した後、形成した第３の導電膜を選択的に除去することにより、それぞれが前記側方ゲート電極と電気的に接続され、且つ行方向に延びる複数のワード線を形成する工程（ｇ）と、
   前記側方ゲート電極における前記各ワード線に覆われた部分を除く部分を除去する工程（ｈ）とを備え、
   前記第１の絶縁膜は、電荷をトラップする機能を有していない絶縁膜であり、
   前記第３の絶縁膜は、電荷をトラップする機能を有する電荷トラップ膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
7. 前記工程（ｆ）では、前記側方ゲート電極における前記第４の絶縁膜から露出した部分の行方向の幅の最大値が、前記側方ゲート電極における下端部の行方向の幅の２分の１以上となるようにすることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
8. 前記工程（ｃ）では、前記電荷トラップ膜として、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を下方から順次形成することを特徴とする請求項６又は７に記載の不揮発性半導体記憶装置の製造方法。
9. 前記工程（ｃ）では、前記電荷トラップ膜として、微小なシリコン粒が埋め込まれたシリコン酸化膜を形成することを特徴とする請求項６又は７に記載の不揮発性半導体記憶装置の製造方法。

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