KR101012247B1 - 불휘발성 반도체 기억 장치, 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는다. 상기 메모리 스트링스 각각은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 그 제1 기둥 형상 반도체층상에 공극을 개재하여 형성되고 또한 전하를 축적하는 전하 축적층과, 그 전하 축적층에 접하는 블록 절연층과, 그 블록 절연층과 접하는 복수의 제1 도전층을 구비한다.
불휘발성 반도체 기억 장치, 기둥 형상 반도체, 게이트 트랜지스터, 게이트 절연층, 공극, 도전층

Description

불휘발성 반도체 기억 장치, 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원>
본 출원은 일본 특허 출원 제2007-280091호(2007년 10월 29일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 반도체 기억 장치에 관한 것으로, 반도체 기억 장치 중에서도, 특히, 불휘발성 반도체 기억 장치, 및 그 제조 방법에 관한 것이다.
종래, 실리콘 기판 위의 2차원 평면 내에 소자를 집적하여, LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 각 소자의 치수를 작게 하는(미세화하는) 수 밖에 없지만, 최근 그 미세화도 코스트적, 기술적으로 곤란한 것으로 되어 오고 있다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요하다. 그러나 예를 들면, 현재의 가용한 ArF 액침 노광 기술에서는 40nm 부근의 룰이 해상 한계로 되어 있어, 한층 더 미세화하기 위해서는 EUV 노광기의 도입이 필요하다. 그러나, EUV 노광기는 코스트가 많이 들어, 코스트를 생각한 경우에는 현실적 이지 않다. 또한, 만약 미세화가 달성되었다고 해도, 구동 전압 등이 스케일링되지 않는 한, 소자 간의 절연파괴전압 등 물리적인 한계점을 맞을 것이 예상된다. 따라서, 디바이스로서의 동작이 곤란해질 가능성이 높다.
따라서, 최근, 메모리의 집적도를 높이기 위하여, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 왔다(특허 문헌 1: 일본 특허 공개 2003-078044호 공보, 특허 문헌 2: 미국 특허 제5599724호, 및 특허 문헌 3: 미국 특허 제5707885호 참조).
메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치 중 하나로, SGT(원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치가 있다(특허 문헌 1 내지 3). SGT(원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치에서는, 게이트 전극에 해당하는 다층의 폴리실리콘, 및 필러 형상의 기둥 형상 반도체가 제공된다. 각 기둥 형상 반도체는, 각 트랜지스터의 채널(보디)부로서 기능한다. 기둥 형상 반도체의 주위에는, 터널 절연층을 개재하여 형성되어 또한 전하를 축적하는 복수의 전하 축적층이 제공되어 있다. 또한, 전하 축적층의 주위에는 블록 절연층이 형성되어 있다. 이들 폴리실리콘, 기둥 형상 반도체, 터널 절연층, 전하 축적층, 및 블록 절연층을 포함하는 구성은, 메모리 스트링스라고 불린다.
상기 종래 기술에서는, 우선, 기둥 형상 반도체를 형성하고, 그 주위에 터널 절연층, 전하 축적층, 블록 절연층, 게이트 전극을 순차적으로 형성한다. 그러나, 이러한 형성 방법은, 그 제조 공정수가 많아 번잡하다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서, 상기 메모리 스트링스 각각은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 그 제1 기둥 형상 반도체층상에 제1 공극을 개재하여 형성되고 또한 전하를 축적하는 전하 축적층과, 그 전하 축적층에 접하는 블록 절연층과, 그 블록 절연층과 접하는 복수의 제1 도전층을 구비한다.
또한, 본 발명의 다른 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치를 제공하며, 상기 메모리 스트링스 각각은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 그 제1 기둥 형상 반도체층에 접하는 터널 절연층과, 그 터널 절연층에 접하고 또한 전하를 축적하는 전하 축적층과, 그 전하 축적층에 접하는 블록 절연층과, 그 블록 절연층과 접하는 복수의 제1 도전층을 구비하고, 상기 터널 절연층은, 제1 공극 또는 심(seam)을 갖는다.
또한, 본 발명의 다른 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스, 및 상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고, 그 선택 게이트 트랜지스터는, 상기 기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과, 그 제2 기둥 형상 반도체층상에 제2 공극을 개재하여 형성된 제2 도전층을 구비한다.
또한, 본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스, 및 상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고, 그 선택 게이트 트랜지스터는, 상기 기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과, 그 제2 기둥 형상 반도체층에 접하는 게이트 절연층과, 상기 게이트 절연층에 접하는 제2 도전층을 구비하고, 상기 게이트 절연층은, 제2 공극 또는 심을 갖는다.
또한, 본 발명의 또 다른 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서, 제1 층간 절연층과 제1 도전체층을 교대로 적층하는 공정과, 상기 제1 층간 절연층과 제1 도전체층을 관통시켜 제1 홀을 형성하는 공정과, 상기 제1 홀의 측면상에 순차적으로, 제1 절연층, 전하 축적층, 제1 희생층, 및 제1 기둥 형상 반도체층을 형성하는 공정과, 상기 제1 희생층을 제거하여 상기 제1 기둥 형상 반도체층과 상기 전하 축적층 사이에 제1 공극을 형성하는 공정을 구비한다.
이하, 도면을 참조하여, 본 발명에 따른 불휘발성 반도체 기억 장치의 실시 형태에 대하여 설명한다.
[제1 실시 형태]
<제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구성>
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 개략도를 도시한다. 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 주로, 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(16)를 포함한다. 메모리 트랜지스터 영역(12)는, 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는, 워드선 WL에 거는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선(SGS)에 거는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15)는, 드레인측 선택 게이트선(SGD)에 거는 전압을 제어한다. 센스 앰프(16)는, 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 또한, 상기 외에, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 비트선 BL에 거는 전압을 제어하는 비트선 구동 회로, 소스선 SL에 거는 전압을 제어하는 소스선 구동 회로를 갖는다(미도시됨).
또한, 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는, 메모리 트랜지스터 영역(12)을 구성하는 메모리 트랜지스터는, 반도체층을 복수 적층함으로써 형성되어 있다. 또한, 도 1에 도시하는 바와 같이 각 층의 워드선 WL은, 임의의 영역에서 2차원적으로 넓혀져 있다. 각 층의 워드선 WL은, 각각 동일층으로 이루어지는 평면 구조를 갖고 있고, 판 형상의 평면 구조로 되어 있다.
도 2는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 구성도이다. 제1 실시 형태에서는, 메모리 트랜지스터 영역(12)은, 메모리 트랜지스터 MTr1mn∼MTr4mn, 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn을 포함하는 메모리 스트링스 MS를 m×n개(m, n은 자연수) 갖고 있다. 도 2에서는, m=3, n=4의 일례를 도시하고 있다.
각 메모리 스트링스 MS의 메모리 트랜지스터 MTr1mn∼MTr4mn의 게이트에 접속되어 있는 워드선 WL1∼WL4는, 각각 동일한 도전막에 의해 형성되어 있고, 각각 공통이다. 즉, 각 메모리 스트링스 MS의 메모리 트랜지스터 MTr1mn의 게이트 전부가 워드선 WL1에 접속되어 있다. 또한, 각 메모리 스트링스 MS의 메모리 트랜지스터 MTr2mn의 게이트 전부가 워드선 WL2에 접속되어 있다. 또한, 각 메모리 스트링스 MS의 메모리 트랜지스터 MTr3mn의 게이트 전부가 워드선 WL3에 접속되어 있다. 또한, 각 메모리 스트링스 MS의 메모리 트랜지스터 MTr4mn의 게이트 전부가 워드선 WL4에 접속되어 있다. 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는, 도 1 및 도 2에 도시한 바와 같이, 워드선 WL1∼WL4는, 각각, 2차원적으로 넓혀져 있고, 판 형상의 평면 구조를 갖고 있다. 또한, 워드선 WL1∼WL4는, 각각, 메모리 스트링스 MS에 대략 수직으로 배치되어 있다.
각 메모리 스트링스 MS는, 반도체 기판 Ba의 P-well 영역 Ba1에 형성된 N+ 영역 위에 기둥 형상의 기둥 형상 반도체 CLmn(도 2에 도시하는 경우, m=1∼3, n=1 ∼4)을 갖고 있다. 각 기둥 형상 반도체 CLmn은, 반도체 기판 Ba로부터 수직 방향으로 형성되어 있고, 반도체 기판 Ba 및 워드선 WL1∼WL4의 면 위에서 매트릭스 형상으로 되도록 배치되어 있다. 즉, 메모리 스트링스 MS도, 대응하는 기둥 형상 반도체 CLmn에 수직인 면 내에 매트릭스 형상으로 배치되어 있다. 또한, 이 기둥 형상 반도체 CLmn은, 원주 형상이어도, 각주 형상이어도 된다. 또한, 기둥 형상 반도체 CLmn이란, 계단 형상을 갖는 기둥 형상의 반도체를 포함한다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링스 MS의 상방에는, 기둥 형상 반도체 CLmn과 절연막(미도시됨)을 통해 접하여 드레인측 선택 트랜지스터 SDTrmn을 구성하는 사각형 판 형상의 드레인측 선택 게이트선 SGD(도 2에 도시하는 경우, SGD1∼SGD4)가 제공된다. 드레인측 선택 게이트선 SGD는, 서로 절연 분리되고, 워드선 WL1∼WL4과는 달리, 반도체 기판 Ba에 평행하게 스트라이프 형상으로 형성되어 있다. 또한, 드레인측 선택 게이트선 SGD의 폭 방향의 중심에는, 그 중심을 관통하여 형성된 기둥 형상 반도체층 CLmn이 제공된다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링스 MS의 하방에는, 기둥 형상 반도체 CLmn과 절연막(미도시됨)을 통해 접하여 소스측 선택 트랜지스터 SSTrmn을 구성하는 소스측 선택 게이트선 SGS가 제공된다. 소스측 선택 게이트선 SGS는, 워드선 WL1∼WL4와 마찬가지로 2차원적으로 넓어지는 평면 판 형상의 구조를 갖고 있다.
다음으로, 도 2 및 도 3을 참조하여, 제1 실시 형태에서의 메모리 스트링스 MS에 의해 구성되는 회로 구성 및 그 동작을 설명한다. 도 3은, 제1 실시 형태에 서의 하나의 메모리 스트링스 MS의 회로도이다.
도 2 및 도 3에 도시한 바와 같이, 제1 실시 형태에서, 메모리 스트링스 MS는, 4개의 메모리 트랜지스터 MTr1mn∼MTr4mn 및 소스측 선택 트랜지스터 SSTrm 및 드레인측 선택 트랜지스터 SDTrmn을 갖고 있다. 이들 4개의 메모리 셀 트랜지스터 MTr1mn∼MTr4mn 및 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn은, 서로 직렬로 접속되어 있다(도 3 참조). 제1 실시 형태에 따르면, 각 메모리 스트링스 MS에서는, 반도체 기판 Ba 위의 P형 영역(P-well 영역) Ba1에 형성된 N+ 영역에 기둥 형상 반도체 CLmn이 형성되어 있다.
또한, 소스측 선택 트랜지스터 SSTrmn의 소스에는 소스선 SL(반도체 기판 Ba의 P-well 영역 Ba1에 형성된 N+ 영역)이 접속되어 있다. 또한, 드레인측 선택 트랜지스터 SDTrmn의 드레인에는 비트선 BL이 접속되어 있다.
각 메모리 트랜지스터 MTrmn은, 기둥 형상 반도체 CLmn, 그 기둥 형상 반도체 CLmn을 둘러싸도록 형성된 전하 축적층, 그 전하 축적층을 둘러싸도록 형성된 워드선 WL을 갖는다. 각각의 절연막에 둘러싸여지고, 각각의 전하 축적층에 접하는 워드선 WL의 단부는, 각각의 메모리 트랜지스터 MTrmn의 제어 게이트 전극 CG로서 기능한다. 메모리 트랜지스터 MTrmn의 소스 및 드레인은, 기둥 형상 반도체 CLmn에 형성된다.
상기 구성을 갖는 불휘발성 반도체 기억 장치(100)에서는, 비트선 BL1∼BL3, 드레인측 선택 게이트선 SGD, 워드선 WL1∼WL4, 소스측 선택 게이트선 SGS, 소스선 SL의 전압은, 비트선 구동 회로(미도시됨), 드레인측 선택 게이트선 구동 회 로(15), 워드선 구동 회로(13), 소스측 선택 게이트선 구동 회로(14), 소스선 구동 회로(미도시됨)에 의해 제어된다. 즉, 소정의 메모리 트랜지스터 MTrmn의 전하 축적층의 전하를 제어함으로써, 데이터의 판독, 기입, 소거를 실행한다.
<제1 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성>
다음으로, 도 4를 참조하여, 메모리 스트링스 MS의 더욱 구체적인 구성을 설명한다. 도 4는, 제1 실시 형태에 따른 하나의 메모리 스트링스 MS의 단면 구조도이다. 도 4에 도시한 바와 같이, 각각의 메모리 셀 스트링스 MS는, 하층으로부터 상층으로, 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30), 및 드레인측 선택 트랜지스터층(40)을 갖는다. 소스측 선택 트랜지스터층(20)은, 소스측 선택 트랜지스터 SSTrmn으로서 기능한다. 메모리 트랜지스터층(30)은, 메모리 트랜지스터 MTrmn으로서 기능한다. 드레인측 선택 트랜지스터층(40)은, 드레인측 선택 트랜지스터 SDTrmn으로서 기능한다.
소스측 선택 트랜지스터층(20)은, 반도체 기판 Ba 위에 형성된 소스측 제1 절연층(21)과, 소스측 제1 절연층(21)의 상면에 형성된 소스측 도전층(제2 도전층)(22)과, 소스측 도전층(22)의 상면에 형성된 소스측 제2 절연층(23)을 갖는다. 예를 들면, 소스측 제1 절연층(21) 및 소스측 제2 절연층(23)은, 산화실리콘으로 구성되어 있다. 또한, 예를 들면, 소스측 도전층(22)은, 폴리실리콘으로 구성되어 있다. 또한, 소스측 도전층(22)의 일단은, 전술한 소스측 선택 트랜지스터 SSTrmn의 제어 게이트로서 기능한다.
또한, 소스측 선택 트랜지스터층(20)은, 소스측 제1 절연층(21), 소스측 도 전층(22), 및 소스측 제2 절연층(23)을 관통하여 소스측 홀(24)이 형성되어 있다. 소스측 홀(24) 내에는, 소스측 게이트 절연층(25)을 개재하여 소스측 기둥 형상 반도체층(제2 기둥 형상 반도체층)(26)을 갖는다. 소스측 게이트 절연층(25)은, HTO에 의해 형성되어 있다. 소스측 기둥 형상 반도체층(26)은, 아몰퍼스 실리콘에 의해 형성되어 있다. 또한, HTO는, 고온 성막의 산화막 TEOS이다.
메모리 트랜지스터층(30)은, 소스측 제2 절연층(23)의 상방에 제공된 제1∼제5 워드선간 절연층(31a∼31e)과, 제1∼제5 워드선간 절연층(31a∼31e)의 상하간에 제공된 제1∼제4 워드선 도전층(제1 도전층)(32a∼32d)을 갖는다. 예를 들면, 제1∼제5 워드선간 절연층(31a∼31e)은, 산화실리콘으로 구성되어 있다. 또한, 예를 들면, 제1∼제4 워드선 도전층(32a∼32d)은, 폴리실리콘으로 구성되어 있다. 제1∼제4 워드선 도전층(32a∼32d)은, 전술한 워드선 WL1∼WL4로서 기능한다.
또한, 메모리 트랜지스터층(30)은, 제1∼제5 워드선간 절연층(31a∼31e), 및 제1∼제4 워드선 도전층(32a∼32d)을 관통하여 형성된 메모리 홀(33), 및 메모리 홀(33) 내에 형성된 메모리 기둥 형상 반도체층(제1 기둥 형상 반도체층)(34)을 갖는다. 메모리 기둥 형상 반도체층(34)은, 아몰퍼스 실리콘에 의해 형성되어 있다.
또한, 메모리 트랜지스터층(30)은, 메모리 기둥 형상 반도체층(34)로부터 공극(35)을 개재하여 형성되고 또한 전하를 축적하는 전하 축적층(36)과, 그 전하 축적층(36)에 접하는 블록 절연층(37)을 갖는다. 이 블록 절연층(37)은, 제1∼제4 워드선 도전층(32a∼32d)과 접한다. 전하 축적층(36)은, 질화실리콘(SiN)에 의해 형성되어 있다. 블록 절연층(37)은, HTO에 의해 형성되어 있다. 블록 절연층(37) 은, ALD-SiO2, 또는 LPCVD에 의해 형성되어 있어도 된다. 또한, 메모리 트랜지스터층(30)의 상부이며 또한 메모리 기둥 형상 반도체층(34)과 전하 축적층(36) 사이에는, 공극(35)에 의해 구성된 공간의 상부를 밀봉하도록 밀봉 절연층(38)이 형성되어 있다. 밀봉 절연층(38)은, 산화실리콘에 의해 형성되어 있다. 밀봉 절연층(38)은, 그 상면이 메모리 기둥 형상 반도체층(34)의 상면과 대략 동일해지도록 형성되어 있다.
드레인측 선택 트랜지스터층(40)은, 제5 워드선간 절연층(31e) 위에 형성된 드레인측 제1 절연층(41)과, 드레인측 제1 절연층(41)의 상면에 형성된 드레인측 도전층(제2 도전층)(42)과, 드레인측 도전층(42)의 상면에 형성된 드레인측 제2 절연층(43)과, 드레인측 제2 절연층(43)의 상면에 형성된 분리 절연층(44)을 갖는다. 드레인측 제1 절연층(41) 및 드레인측 제2 절연층(43)은, 산화실리콘에 의해 형성되어 있다. 드레인측 도전층(42)은, 폴리실리콘에 의해 형성되어 있다. 분리 절연층(44)은, 질화실리콘에 의해 형성되어 있다. 드레인측 도전층(42)의 일단은, 전술한 드레인측 선택 트랜지스터 SDTrmn의 제어 게이트로서 기능한다.
또한, 드레인측 선택 트랜지스터층(40)은, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 분리 절연층(44)을 관통하여 형성된 드레인측 홀(45)을 갖는다. 드레인측 홀(45)은, 드레인측 게이트 절연층(46)을 개재하여 드레인측 기둥 형상 반도체층(제2 기둥 형상 반도체층)(47)을 갖는다. 드레인측 게이트 절연층(46)은, HTO에 의해 형성되어 있다. 드레인측 기둥 형상 반 도체층(47)은, 아몰퍼스 실리콘에 의해 형성되어 있다.
<제1 실시 형태에 따른 메모리 스트링스 MS의 제조 공정>
다음으로, 도 5∼도 10을 참조하여, 제1 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에 대하여 설명한다. 또한, 도 5∼도 10은, 제1∼제5 워드선간 절연층(31a∼31e), 및 제1∼제4 워드선 도전층(32a∼32d)의 일부를 생략하여 기재하고 있다.
우선, 기판 Ba 위에 소스측 선택 트랜지스터층(20)을 형성한다. 계속해서, 그 소스측 선택 트랜지스터층(20)의 상부에, 아몰퍼스 실리콘과, 실리콘 산화막을 교대로 순차 적층시켜, 제1∼제5 워드선간 절연층(층간 절연층)(31a∼31e)과, 제1∼제4 워드선 도전층(제1 도전층)(32a∼32d)을 형성한다. 다음으로, 제1∼제5 워드선간 절연층(31a∼31e), 및 제1∼제4 워드선 도전층(32a∼32d)을 관통시켜, 메모리 홀(제1 홀)(33)을 형성한다. 그 후, 메모리 홀(33) 내에, 순차적으로, HTO, 질화실리콘, 실리콘 게르마늄(SiGe)을 적층시켜, 블록 절연층(제1 절연층)(37), 전하 축적층(36), 희생층(제1 희생층)(39)을 형성한다. 상기 공정의 결과적 상태는, 도 5에 도시되어 있다. 예를 들면, 7nm 두께의 HTO막을 퇴적한 후, 덴시파이 어닐링(densify-annealing)(예를 들면, N2, 800℃, 10분)을 행하여, 5nm 두께의 질화실리콘층을 성막하고, 2nm 두께의 실리콘 게르마늄 박막을 퇴적시킨다.
다음으로, 메모리 홀(33)의 저면의 상부, 및 제5 워드선간 절연층(31e)의 상면에 위치하는 블록 절연층(37), 전하 축적층(36), 희생층(39)을 반응성 이온 에 칭(Reactive Ion Etching; RIE)에 의해 제거하고, 공정을 도 6에 도시하는 상태로 한다. 또한, 메모리 홀(33)의 저면에 노출된 소스측 기둥 형상 반도체층(26)의 상면에 형성된 자연 산화막을 불산 처리에 의해 제거한다.
계속해서, 도 7에 도시한 바와 같이, 메모리 홀(33) 내로서, 희생층(39)의 측면에 접하도록, 아몰퍼스 실리콘을 퇴적시켜, 메모리 기둥 형상 반도체층(34)을 형성한다.
다음으로, 도 8에 도시한 바와 같이, 희생층(39)을 선택 에칭에 의해 제거한다. 희생층(39)이, 실리콘 게르마늄이므로, 예를 들면, ClF3 증기 분위기에서 선택 에칭을 행한다. 이러한 공정에서, 희생층(39)을 선택 에칭에 의해 제거함으로써, 메모리 기둥 형상 반도체층(34)과 블록 절연층(37) 사이에 중공 원통 형상의 공극(트렌치)(35)이 제공된다.
계속해서, 도 9에 도시한 바와 같이, 매립 특성(커버리지)이 나쁜 프로세스(예를 들면, 플라즈마 CVD 등)에 의해 실리콘 산화막을 성막한다. 이 매립 특성(커버리지)이 나쁜 프로세스에 의해, 공극(35)이 실리콘 산화막에 의해 다 매립되지 않고, 공극(35)의 상부 개구부에 밀봉 절연층(38)이 형성된다. 또한, 성막된 실리콘 산화막 중, 밀봉 절연층(38) 이외의 개소는, 드레인측 제1 절연층(41)으로 된다.
다음으로, 도 10에 도시한 바와 같이, 드레인측 제1 절연층(41)의 상부에, 순차적으로, 폴리실리콘, 산화실리콘, 질화실리콘을 적층시켜, 드레인측 도전 층(42), 드레인측 제2 절연층(43), 및 분리 절연층(44)을 형성한다.
계속해서, 메모리 기둥 형상 반도체층(34)의 상부에 정합하는 위치에서 분리 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)을 관통시켜, 드레인측 홀(제2 홀)(45)을 형성한다. 다음으로, 드레인측 홀(45)의 측벽에 순차적으로, 드레인측 게이트 절연층(46), 및 드레인측 기둥 형상 반도체층(47)을 형성하여, 도 4와 마찬가지의 불휘발성 반도체 기억 장치(100)를 제조한다.
<제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과>
다음으로, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과에 대하여 설명한다. 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 상기 적층 구조에 도시한 바와 같이 고집적화가 가능하다. 또한, 불휘발성 반도체 기억 장치(100)는, 상기 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터 MTrmn으로 되는 각 층, 및 소스측 선택 트랜지스터 SSTrmn, 드레인측 선택 트랜지스터 SDTrmn으로 되는 각 층을, 적층수에 상관없이 소정의 리소그래피 공정수로 제조할 수 있다. 즉, 저렴하게 불휘발성 반도체 기억 장치(100)를 제조하는 것이 가능하다.
여기에서, 본 발명의 제1 실시 형태와는 상이한 다른 제조 방법에 의해, 메모리 스트링스를 형성하는 경우를 생각한다. 예를 들면, 그 다른 제조 방법에서는, 홀 표면에, 블록 절연층, 전하 축적층, 및 터널 절연층을 순차적으로 퇴적시켜, 홀 저면의 터널 절연층, 전하 축적층, 및 블록 절연층을 제거하고, 홀 저면에 노출된 반도체 표면의 자연 산화막을 제거한 후, 홀 내에 폴리실리콘을 퇴적시켜, 기둥 형상 반도체를 형성하는 공정을 포함한다.
그러나, 상기 다른 제조 방법에서는, 반도체 표면의 자연 산화막을 제거하는 공정에 이용되는 불산 처리에 의해, 홀 측벽에 형성된 터널 절연층 등도 제거되게 된다. 또한, 상기 다른 제조 방법에서, 불산 처리의 문제를 해소하기 위하여, 터널 절연층을, 산화막이 아니라, 다른 재료로 구성하면, 다른 재료에의 전하 트랩을 야기할 우려가 있다. 즉, 신뢰성을 저하시키는 문제가 생긴다.
반대로, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 메모리 기둥 형상 반도체층(34)로부터 공극(35)을 개재하여 형성된 전하 축적층(36)을 갖는다. 공극(35)은, 소정의 유전율을 갖고, 소위, 터널 절연층과 마찬가지의 기능을 갖는다.
따라서, 본 발명의 제1 실시 형태에서는, 전하 축적층(36)이 희생층(39)에 의해 보호된 상태에서, 불산 처리가 실행된다. 그리고, 메모리 기둥 형상 반도체층(34)이 형성된 후, 희생층(39)을 제거하고, 공극(35)이 형성된다. 즉, 불휘발성 반도체 기억 장치(100)는, 메모리 기둥 형상 반도체층(34)과 소스측 기둥 형상 반도체층(26)의 컨택트가 취해져, 불산 처리에 의한 영향을 받지 않고, 공극(터널 절연층과 마찬가지의 기능을 가짐)(35), 전하 축적층(36), 블록 절연층(37)의 막 두께를 미리 설정한 각각의 소정의 두께로 형성하는 것이 가능하여, 다른 제조 방법에서 생기는 다른 재료에의 전하 트랩 등의 신뢰성의 저하를 억제할 수 있다.
또한, 터널 절연층으로서 기능하는 부분은, 공극(35)에 의해 형성되어 있다(절연층에 의해 형성되어 있지 않음). 따라서, 통과 차지에 의해 생기는 SILC에 대하여 걱정이 없으므로, 불휘발성 반도체 기억 장치(100)는, 신뢰성의 저하를 억제할 수 있다.
[제2 실시 형태]
<제2 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성>
다음으로, 도 11a 및 도 11b를 참조하여, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 스트링스 MS의 구체적 구성에 대하여 설명한다. 도 11a는, 제2 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도이며, 도 11b는, 도 11a의 확대도이다. 도 11a에 도시한 바와 같이, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 제1 실시 형태와 다른 메모리 트랜지스터층(30A)을 갖는다. 또한, 제2 실시 형태에서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
도 11a에 도시한 바와 같이, 제2 실시 형태에 따른 메모리 스트링스 MS의 메모리 트랜지스터층(30A)에서는, 공극(35) 내에 터널 절연층(351)이 형성되어 있다. 터널 절연층(351)은, 산화실리콘에 의해 형성되어 있다. 터널 절연층(351)은, 도 11b에 도시한 바와 같이, 메모리 기둥 형상 반도체층(34)의 측벽과 전하 축적층(36)의 측벽 및 저부를 덮도록 형성되고, 공극(352)을 갖고 있다. 또한, 터널 절연층(351)은, 공극(352) 내를 더 채우도록 형성하고, 그 상단으로부터 하방으로 심을 갖는 형상이어도 된다. 또한, 터널 절연층(351)의 상부에는, 제1 실시 형태와 달리, 밀봉 절연층(38)이 형성되어 있지 않다.
상기 제2 실시 형태의 구성을 환언하면, 터널 절연층(351)은, 메모리 기둥 형상 반도체층(34)에 접하도록 형성되고, 전하 축적층(36)은, 그 터널 절연층(351)에 접하도록 형성되어 있다.
<제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정>
다음으로, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에 대하여 설명한다. 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에서는, 제1 실시 형태의 도 5∼도 8과 마찬가지의 공정을 행한다. 도 8에 도시하는 공정에 계속해서, 매립 특성(커버리지)이 좋은 프로세스(예를 들면, 저압 화학 기상 성장(LPCVD: Low Pressure Chemical Vapor Deposition) 등)에 의해 실리콘 산화막을 성막하는 공정을 행한다. 이 공정에 의해, 공극(35) 내에 터널 절연층(제2 절연층)(351)이 형성된다.
그리고, 터널 절연층(351)이 형성된 후, 도 9 및 도 10과 마찬가지의 공정을 행하여, 도 11a와 마찬가지의 불휘발성 반도체 기억 장치를 제조한다.
<제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 효과>
상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 제1 실시 형태와 마찬가지로, 적층수에 상관없이 소정의 리소그래피 공정수로 제조할 수 있어, 저렴하게 불휘발성 반도체 기억 장치를 제조하는 것이 가능하다.
또한, 상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 제1 실시 형태와 마찬가지로 공극(35)을 형성하고, 그 후, 공극(35) 내에 터널 절연층(351)을 형성한 것이다.
따라서, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 제1 실시 형태와 마찬가지로, 메모리 기둥 형상 반도체층(34)과 소스측 기둥 형상 반도체층(26)의 컨택트가 취해져, 불산 처리에 의한 영향을 받지 않고, 터널 절연층(351), 전하 축적층(36), 블록 절연층(37)의 막 두께를 미리 설정한 각각의 소정의 두께로 형성하는 것이 가능하여, 다른 제조 방법에서 생기는 다른 재료에의 전하 트랩 등의 신뢰성의 저하를 억제할 수 있다.
[제3 실시 형태]
<제3 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성>
다음으로, 도 12를 참조하여, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 스트링스 MS의 구체적 구성에 대하여 설명한다. 도 12에 도시한 바와 같이, 제3 실시 형태에 따른 메모리 스트링스 MS는, 제1, 제2 실시 형태와 다른 메모리 트랜지스터층(30B), 및 드레인측 선택 트랜지스터층(40A)을 갖는다. 또한, 제3 실시 형태에서, 제1 및 제2 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
제3 실시 형태에 따른 메모리 트랜지스터층(30B)에서, 메모리 트랜지스터층(30B)의 상부이며 또한 메모리 기둥 형상 반도체층(34)과 전하 축적층(36) 사이에, 공극(35)에 의해 구성된 공간의 상부를 밀봉하도록, 밀봉 절연층(38a)이 형성되어 있다. 또한, 밀봉 절연층(38a)은, 그 상면이 메모리 기둥 형상 반도체층(34)의 상면보다 아래로 되도록 형성되어 있다. 이 밀봉 절연층(38a)의 상부에, 드레인측 기둥 형상 반도체층(47)으로부터 연장되는 밀봉 반도체층(38b)이 더 형성되어 있다.
제3 실시 형태에 따른 드레인측 선택 트랜지스터층(40A)에서는, 드레인측 홀(45) 내에 드레인측 게이트 절연층(46)이 형성되어 있지 않다. 즉, 드레인측 홀(45)의 측벽(드레인측 도전층(42))과 드레인측 기둥 형상 반도체층(47) 사이는, 공극(45a)으로 되어 있다. 이러한 구성을 환언하면, 드레인측 도전층(42)은, 드레인측 기둥 형상 반도체층(47)으로부터 공극(45a)을 개재하여 형성되어 있다.
또한, 제3 실시 형태에 따른 드레인측 선택 트랜지스터층(40A)에서는, 드레인측 제2 절연층(43) 위에 분리 절연층(44)이 형성되어 있지 않고, 그 대신에, 공극(45a)의 상부를 매립하도록, 밀봉 절연층(48)이 형성되어 있다. 밀봉 절연층(48)은, 그 하방으로부터 공극(45a)의 상부에 돌출된 돌출부(48a), 및 드레인측 기둥 형상 반도체층(47)의 상부에 정합하는 위치에 형성된 플러그 홀(48b)을 갖는다. 플러그 홀(48b) 내에는, 플러그 도전층(49)이 형성되어 있다. 플러그 도전층(49)의 상면에는, 비트선 도전층(50)이 형성되어 있다. 상기의 밀봉 절연층(48)은, 질화실리콘에 의해 형성되어 있고, 플러그 도전층(49)은, 텅스텐(W)에 의해 형성되어 있다. 또한, 플러그 도전층(49)은, 그 상부에, 예를 들면 Ti/TiN 등의 배리어 메탈층을 갖는 구성이어도 된다.
<제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정>
다음으로, 도 13∼도 20을 참조하여, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에 대하여 설명한다. 또한, 도 13∼도 20은, 제1∼제5 워드선간 절연층(31a∼31e), 및 제1∼제4 워드선 도전층(32a∼32d)의 일부를 생략하여 기재하고 있다.
우선, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정은, 제1 실시 형태에 따른 메모리 스트링스 MS의 제조 공정의 도 9에 도시하는 공정까지, 마찬가지의 처리를 행한다. 도 9의 공정에 계속해서, 도 13에 도시한 바와 같이, 드레인측 제1 절연층(41)의 상부에, 순차적으로, 폴리실리콘, 산화실리콘을 적층시켜, 드레인측 도전층(제2 도전층)(42), 및 드레인측 제2 절연층(43)을 형성한다.
계속해서, 도 14에 도시한 바와 같이, 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)을 관통시켜, 드레인측 홀(45)을 형성한다. 이 공정에서, 공극(35) 내의 상부에 남겨진 드레인측 제1 절연층(41)이, 밀봉 절연층(38a)으로 된다.
다음으로, 실리콘 게르마늄(예를 들면, 5nm)을 퇴적시켜 희생층(51)을 형성한 후, 드레인측 홀(45)의 저부의 상면 및 드레인측 제2 절연층(43)의 상면의 희생층(51)을 RIE에 의해 제거한다. 상기 공정의 결과적 상태는, 도 15에 도시하고 있다. 또한, 드레인측 홀(45)의 저면에 노출된 메모리 기둥 형상 반도체층(34)의 상면에 형성된 자연 산화막을 불산 처리에 의해 제거한다.
계속해서, 도 16에 도시한 바와 같이, 드레인측 홀(45) 내로서, 희생층(51)에 접하도록, 폴리실리콘을 퇴적시켜, 드레인측 홀(45) 내에 드레인측 기둥 형상 반도체층(47)을 형성한다. 이 공정에서, 밀봉 절연층(38a)의 상부에 퇴적한 폴리실리콘은, 밀봉 반도체층(38b)으로 된다.
계속해서, 도 17에 도시한 바와 같이, 희생층(51)을 선택 에칭에 의해 제거하여, 중공 원통 형상의 공극(트렌치)(45a)을 형성한다. 또한, 희생층(51)이, 실 리콘 게르마늄이므로, 예를 들면, ClF3 증기 분위기에서 선택 에칭을 행한다.
다음으로, 도 18에 도시한 바와 같이, 매립 특성(커버리지)이 나쁜 프로세스(예를 들면, 플라즈마 CVD 등)에 의해 실리콘 산화막을 성막한다. 이 매립 특성(커버리지)이 나쁜 프로세스에 의해, 공극(45a)이 실리콘 산화막에 의해 다 매립되지 않아, 공극(45a)의 상부 개구부를 밀봉하도록 밀봉 절연층(48)이 형성된다. 또한, 공극(45a)의 상부에는, 밀봉 절연층(48)의 돌출부(48a)가 형성된다.
계속해서, 도 19에 도시한 바와 같이, 드레인측 기둥 형상 반도체층(47)의 상부에 정합하는 위치에서, 밀봉 절연층(48)을 관통시켜, 플러그 홀(48b)을 형성한다.
다음으로, 도 20에 도시한 바와 같이, 플러그 홀(48b) 내에 텅스텐층을 퇴적시켜, 플러그 도전층(49)을 형성한다. 도 20에 도시하는 공정 후, 플러그 도전층(49) 위에 비트선 도전층(50)을 형성하고, 도 12와 마찬가지의 불휘발성 반도체 기억 장치를 제조한다.
상기 제3 실시 형태에 따른 불휘발성 반도체 기억 장치는, 공극(35)을 가지므로, 제1 실시 형태와 마찬가지의 효과를 발휘할 수 있다.
또한, 상기 제3 실시 형태에 따른 불휘발성 반도체 기억 장치는, 드레인 기둥 형상 반도체층(47)과, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43) 사이에 공극(45a)을 갖는 것이다. 또한, 공극(45a)은, 소정의 유전율을 갖고, 소위, 드레인측 게이트 절연층과 마찬가지의 기능을 갖는다.
따라서, 드레인측 제1 절연층(41), 드레인측 도전층(42), 및 드레인측 제2 절연층(43)이 희생층(51)에 의해 보호된 상태에서, 불산 처리가 실행된다. 그리고, 드레인 기둥 형상 반도체(47)가 형성된 후, 희생층(51)을 제거하여, 공극(45a)이 형성된다. 즉, 불휘발성 반도체 기억 장치는, 드레인측 기둥측 형상 반도체층(47)과 메모리 기둥 형상 반도체층(34)의 컨택트가 취해져, 불산 처리에 의한 영향을 받지 않고, 공극(게이트 절연층과 마찬가지의 기능을 가짐)(45a)을 미리 설정한 각각의 소정의 두께로 형성하는 것이 가능하여, 다른 제조 방법에서 생기는 다른 재료에의 전하 트랩 등의 신뢰성의 저하를 억제할 수 있다.
또한, 디바이스 기동시, 드레인측 선택 게이트선 SGD의 단부에서는, GIDL에 의해, 전자가 생성된다. 종래, 그 전자는, 드레인측 게이트 절연층에 트랩된다. 즉, 임계값 변동에 대해서는, 걱정이 있다. 그러나, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치는, 드레인측 게이트 절연층 대신에, 공극(45a)을 갖는다. 따라서, 제3 실시 형태에서, 임계값 변동에 대해서는, 걱정이 없다.
[제4 실시 형태]
<제4 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성>
다음으로, 도 21a 및 도 21b를 참조하여, 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 스트링스 MS의 구체적 구성에 대하여 설명한다. 도 21a는, 제4 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도이며, 도 21b는, 도 21a의 확대도이다. 도 21a에 도시한 바와 같이, 제4 실시 형태에 따른 메모리 스트링스 MS는, 제3 실시 형태와 다른 드레인측 선택 트랜지스터 층(40B)을 갖는다. 또한, 제4 실시 형태에서, 제1∼제3 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고, 그 설명을 생략한다.
도 21a에 도시한 바와 같이, 제4 실시 형태에 따른 메모리 스트링스 MS의 드레인측 선택 트랜지스터층(40B)에서는, 공극(45a) 내에 드레인측 게이트 절연층(451)이 형성되어 있다. 드레인측 게이트 절연층(451)은, 산화실리콘에 의해 형성되어 있다. 드레인측 게이트 절연층(451)은, 도 21b에 도시한 바와 같이, 제1 드레인측 절연층(41)의 측벽, 드레인측 도전층(42)의 측벽, 제2 드레인측 절연층(43)의 측벽, 전하 축적층(36)의 상부, 및 드레인측 기둥 형상 반도체층(47)의 측벽을 덮도록 형성된다. 드레인측 게이트 절연층(451)은 공극(452)을 갖고 있다. 또한, 드레인측 게이트 절연층(451)은, 공극(452) 내를 더 채우도록 형성하고, 그 상단으로부터 하방으로 심을 갖는 형상이어도 된다. 또한, 드레인측 게이트 절연층(451)의 상부에는, 제3 실시 형태와 달리, 밀봉 절연층(48)의 돌출부(48a)가 형성되어 있지 않다.
상기 제4 실시 형태의 구성을 환언하면, 드레인측 게이트 절연층(451)은, 드레인측 기둥 형상 반도체층(47)에 접하도록 형성되고, 드레인측 도전층(42)은, 드레인측 게이트 절연층(451)에 접하도록 형성되어 있다.
<제4 실시 형태에 따른 메모리 스트링스 MS의 제조 공정>
다음으로, 제4 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에 대하여 설명한다. 제4 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에서는, 우선, 제3 실시 형태의 도 13∼도 17과 마찬가지의 공정을 행한다. 도 17에 도시하는 공 정에 계속해서, 매립 특성(커버리지)이 좋은 프로세스(예를 들면, LPCVD 등)에 의해 실리콘 산화막을 성막하는 공정을 행한다. 이 공정에 의해, 공극(45a) 내에 드레인측 게이트 절연층(451)이 형성된다.
그리고, 드레인측 게이트 절연층(451)이 형성된 후, 제3 실시 형태의 도 18∼도 20과 마찬가지의 공정을 행하여, 도 21a와 마찬가지의 불휘발성 반도체 기억 장치를 제조한다.
<제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 효과>
상기 제4 실시 형태에 따른 불휘발성 반도체 기억 장치는, 공극(35a)을 가지므로, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
또한, 상기 제4 실시 형태에 따른 불휘발성 반도체 기억 장치는, 드레인 기둥 형상 반도체층(47)과, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43) 사이에 공극(45a) 내에 드레인측 게이트 절연층(451)을 형성하는 공정에 의해 제조된 것이다.
따라서, 드레인측 게이트 절연층(451)의 형성 전에, 불산 처리가 이루어진다. 즉, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치는, 드레인측 기둥 형상 반도체층(47)과 메모리 기둥 형상 반도체층(34)의 컨택트가 취해져, 불산 처리에 의한 영향을 받지 않고, 드레인측 게이트 절연층(451)의 막 두께를 미리 설정한 각각의 소정의 두께로 형성하는 것이 가능하여, 다른 제조 방법에서 생기는 다른 재료에의 전하 트랩 등의 신뢰성의 저하를 억제할 수 있다.
이상, 불휘발성 반도체 기억 장치의 일 실시 형태를 설명해 왔지만, 본 발명 은, 상기 실시 형태에 한정되는 것이 아니며, 발명의 취지를 일탈하지 않는 범위 내에서 여러가지의 변경, 추가, 치환 등이 가능하다.
예를 들면, 상기 실시 형태에서는, 드레인측 선택 트랜지스터층(40A)에서, 공극(45a)을 갖는 구성으로 하였지만, 도 22에 도시한 바와 같이, 소스측 선택 트랜지스터층(20A)에서도, 소스측 기둥 형상 반도체층(26)과, 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23) 사이에 공극(24a)을 갖는 구성으로 하여도 된다. 또한, 소스측 선택 트랜지스터층(20A)은, 공극(24a)에 의해 구성된 공간의 상부를 밀봉하도록 형성된 밀봉 절연층(27)을 구비한다.
또한, 예를 들면, 상기 실시 형태에서는, 드레인측 선택 트랜지스터층(40B)에서, 공극(45a) 내에 드레인측 게이트 절연층(451)을 갖는 구성으로 하였지만, 도 23a에 도시한 바와 같이, 소스측 선택 트랜지스터층(20B)에서도, 소스측 기둥 형상 반도체층(26)과, 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23) 사이에 공극(24a)이 형성되고, 그 공극(24a)에 소스측 게이트 절연층(241)을 갖는 구성으로 하여도 된다. 소스측 게이트 절연층(241)은, 도 23b에 도시한 바와 같이, 제1 소스측 절연층(21)의 측벽, 소스측 도전층(22)의 측벽, 제2 소스측 절연층(23)의 측벽, 및 소스측 기둥 형상 반도체층(26)의 측벽을 덮도록 형성된다. 소스측 게이트 절연층(241)은 공극(242)을 갖고 있다. 또한, 소스측 게이트 절연층(241)은, 공극(242) 내를 더 채우도록 형성하고, 그 상단으로부터 하방으로 심을 갖는 형상이어도 된다.
또한, 예를 들면, 상기 실시 형태에서는, 실리콘 게르마늄으로 구성한 희생 층(39, 51)을 이용하여 ClF3 증기 분위기에서 선택 에칭을 행하는 구성이었지만, 질화실리콘으로 이루어지는 다른 희생층을 이용하여 핫(Hot) 인산에 의해 에칭을 행해도 되는 구성을 갖는다.
도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성 개략도.
도 2는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3은 본 발명의 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 회로도.
도 4는 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 5는 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 6은 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 7은 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 8은 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 9는 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 10은 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 11a는 제2 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 11b는 도 11a의 확대도.
도 12는 제3 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 13은 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 14는 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 15는 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 16은 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 17은 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 18은 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 19는 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 20은 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 21a는 제4 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 21b는 도 21a의 확대도.
도 22는 그 밖의 실시 형태에 따른 메모리 스트링스 MS의 단면 구조도.
도 23a는 그 밖의 실시 형태에 따른 메모리 스트링스 MS의 단면 구조도.
도 23b는 도 23a의 확대도.
<도면의 주요 부분에 대한 부호의 설명>
12: 메모리 트랜지스터 영역
13: 워드선 구동 회로
14: 소스측 선택 게이트선(SGS) 구동 회로
15: 드레인측 선택 게이트선(SGD) 구동 회로
16: 센스 앰프
100: 불휘발성 반도체 기억 장치

Claims (21)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링스 각각은,
    기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과,
    상기 제1 기둥 형상 반도체층상에 제1 공극을 개재하여 형성되고 또한 전하를 축적하는 전하 축적층과,
    상기 전하 축적층에 접하는 블록 절연층과,
    상기 블록 절연층과 접하는 복수의 제1 도전층
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 스트링스 각각은, 상기 제1 공극에 의해 구성된 공간의 상부를 밀봉하도록 형성된 제1 밀봉 절연층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 상면, 혹은 하면에 접하여 형성되고, 상기 기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층상에 제2 공극을 개재하여 형성된 제2 도전층
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 선택 게이트 트랜지스터는, 상기 제2 공극에 의해 구성된 공간의 상부를 밀봉하도록 형성된 제2 밀봉 절연층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 상면, 혹은 하면에 접하여 형성되고, 상기 기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층에 접하는 게이트 절연층과,
    상기 게이트 절연층에 접하는 제2 도전층을 구비하고,
    상기 게이트 절연층은, 제2 공극 또는 심(seam)을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링스 각각은,
    기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과,
    상기 제1 기둥 형상 반도체층에 접하는 터널 절연층과,
    상기 터널 절연층에 접하고 또한 전하를 축적하는 전하 축적층과,
    상기 전하 축적층에 접하는 블록 절연층과,
    상기 블록 절연층과 접하는 복수의 제1 도전층을 구비하고,
    상기 터널 절연층은, 제1 공극 또는 심을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 상면, 혹은 하면에 접하여 형성되고, 상기 기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층상에 제2 공극을 개재하여 형성된 제2 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 선택 게이트 트랜지스터는, 상기 제2 공극에 의해 구성된 공간의 상부를 밀봉하도록 형성된 제2 밀봉 절연층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 상면, 혹은 하면에 접하여 형성되고, 상기 기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층에 접하는 게이트 절연층과,
    상기 게이트 절연층에 접하는 제2 도전층을 구비하고,
    상기 게이트 절연층은, 제2 공극 또는 심을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스, 및 상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층상에 제2 공극을 개재하여 형성된 제2 도전층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스, 및 상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    기판에 대하여 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층에 접하는 게이트 절연층과,
    상기 게이트 절연층에 접하는 제2 도전층을 구비하고,
    상기 게이트 절연층은, 제2 공극 또는 심을 갖는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 전기적으로 재기입 가능한 복수의 메모리 셀들이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    층간 절연층과 제1 도전체층을 교대로 적층하는 공정과,
    상기 층간 절연층과 제1 도전체층을 관통시켜 제1 홀을 형성하는 공정과,
    상기 제1 홀의 측면상에 순차적으로, 제1 절연층, 전하 축적층, 제1 희생층, 및 제1 기둥 형상 반도체층을 형성하는 공정과,
    상기 제1 희생층을 제거하여 상기 제1 기둥 형상 반도체층과 상기 전하 축적층 사이에 제1 공극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 공극에 의해 구성된 공간의 상부를 밀봉하도록 형성된 제1 밀봉 절연층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 공극 내에 제2 절연층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 희생층을, 실리콘 게르마늄 또는 질화실리콘으로 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 밀봉 절연층을, 플라즈마 CVD를 이용하여 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 제1 기둥 형상 반도체층의 상방 혹은 하방에 제2 도전층을 형성하는 공정과,
    상기 제1 기둥 형상 반도체층과 정합하도록 상기 제2 도전층을 관통시켜 제2 홀을 형성하는 공정과,
    상기 제2 홀의 측면상에 순차적으로, 제2 희생층, 및 제2 기둥 형상 반도체층을 형성하는 공정과,
    상기 제2 희생층을 제거하여 상기 제1 기둥 형상 반도체층과 상기 제2 도전층 사이에 제2 공극을 형성하는 공정
    을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 공극에 의해 구성된 공간의 상부를 밀봉하도록 형성된 제2 밀봉 절연층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제2 공극 내에 제3 절연층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제2 희생층을, 실리콘 게르마늄 또는 질화실리콘으로 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 제2 밀봉 절연층을, 플라즈마 CVD를 이용하여 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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