JP2005108915A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】本発明はゲート長が短くなっても、ゲート電極の両端に位置するシリコン窒化膜に確実に独立してデータを書き込み、読み出し可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１には、一対の拡散層２が形成され、ゲート絶縁膜３が積層されている。ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成されている。ゲート電極４は、底部に行くに従って狭くなるテーパー形状となっている。ゲート電極４の側面には、ポリシリコンを酸化してシリコン酸化膜５を形成している。ゲート電極４上には、金属シリサイド層６及びハードマスク層７が形成されている。ゲート電極４の側面には、シリコン酸化膜５を介してシリコン窒化膜８が形成されている。このシリコン窒化膜８の一部は、ゲート電極４の窪み部分に埋め込まれている。そのため、窪みの部分では、ゲート絶縁膜３−シリコン窒化膜８−シリコン酸化膜５が積層された構造となる。
【選択図】図１
【解決手段】半導体基板１には、一対の拡散層２が形成され、ゲート絶縁膜３が積層されている。ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成されている。ゲート電極４は、底部に行くに従って狭くなるテーパー形状となっている。ゲート電極４の側面には、ポリシリコンを酸化してシリコン酸化膜５を形成している。ゲート電極４上には、金属シリサイド層６及びハードマスク層７が形成されている。ゲート電極４の側面には、シリコン酸化膜５を介してシリコン窒化膜８が形成されている。このシリコン窒化膜８の一部は、ゲート電極４の窪み部分に埋め込まれている。そのため、窪みの部分では、ゲート絶縁膜３−シリコン窒化膜８−シリコン酸化膜５が積層された構造となる。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に係る発明であって、特に、データ保持層を備える不揮発性半導体メモリに用いて好適な半導体装置及びその製造方法に関するものである。
不揮発性メモリには、大きく分けてフローティングゲート構造とＳＯＮＯＳ（silicon-oxide-nitride-oxide-silicon）構造とがある。データの保持特性が良いことからフローティングゲート構造を採用する不揮発性メモリが多かった。しかし、最近、１つのメモリトランジスタで２ビットを記憶させる発明が提案されＳＯＮＯＳ構造も注目を浴びている。この１つのメモリトランジスタで２ビットを記憶させるＳＯＮＯＳ構造（以下、単にＳＯＮＯＳ構造ともいう）は非特許文献に紹介されている。
ＳＯＮＯＳ構造は、半導体基板上にシリコン酸化膜−シリコン窒化膜−シリコン酸化膜（ＯＮＯ膜）が積層され、その上にゲート電極であるポリシリコンが形成される構造である。そして、ＳＯＮＯＳ構造はシリコン窒化膜が電荷捕獲膜として機能する。この電荷捕獲膜は、ソースとドレインに印加する電圧方向を入れ換えることで両端に独立して電荷を捕獲することができる。これにより、ＳＯＮＯＳ構造は、１つのメモリトランジスタに２ビットを記憶させることが可能となる。
Boaz Eitan、外５名,"Can NROM,a 2-bit,Trapping Storage NVM Cell,Give a Real Challenge to Floating Gate Cells ?",International Conference on Solid State devices and Materials,Tokyo,1999
従来のＳＯＮＯＳ構造では、電荷捕獲膜であるシリコン窒化膜が連続した１つの膜で構成されている。つまり、シリコン窒化膜の両端は、何の隔たりもなく繋がった状態である。そのため、半導体装置の集積化よりゲート長が短くなると、シリコン窒化膜の両端に捕獲されている電荷が独立して存在することができなる。つまり、シリコン窒化膜の両端にそれぞれ保持されるべきデータを確実に独立して書き込むことや読み出すことが困難になる。
そこで、本発明はゲート長が短くなっても、ゲート電極の両端に位置するシリコン窒化膜に確実に独立してデータを書き込んだり読み出したりすることが可能なＳＯＮＯＳ構造の半導体装置及びその製造方法を提供することを目的とする。
本発明に係る解決手段は、半導体基板に形成された一対の拡散層と、一対の拡散層間の半導体基板上に形成された酸化絶縁膜と、一対の拡散層の近傍に窪みを有する、酸化絶縁膜上に形成されたゲート電極と、窪みを含むゲート電極の側面に形成された酸化膜と、酸化膜を介してゲート電極の側面に形成され、窪みを埋め込むシリコン窒化膜とを備え、ゲート電極の窪みに埋め込まれたシリコン窒化膜はデータ保持層として利用される。
また、本発明に係る別の解決手段は、半導体基板に形成された一対の拡散層と、一対の拡散層間の半導体基板上に形成された酸化絶縁膜と、酸化絶縁膜上に形成されたゲート電極と、ゲート電極の側面に形成された第１酸化膜と、一対の拡散層上の位置に、一対の拡散層のそれぞれに接続されたプラグと、プラグの側面に形成された第２酸化膜と、ゲート電極の側面に第１酸化膜と第２酸化膜との間に形成され、データ保持層として利用されるシリコン窒化膜とを備える。
また、本発明に係る別の解決手段は、（ａ）半導体基板上に酸化絶縁膜及び導電膜を積層する工程と、（ｂ）フォトリソグラフィ技術を用いて、導電膜を酸化絶縁膜と接する底部が逆テーパー形状となるゲート電極に形成する工程と、（ｃ）ゲート電極表面を酸化させ、酸化膜を形成する工程と、（ｄ）半導体基板の全面にシリコン窒化膜を積層する工程と、（ｅ）全面エッチバックを用いて、ゲート電極の側面にシリコン窒化膜の側壁を形成する工程と、（ｆ）ゲート電極をマスクとして用いて、半導体基板に不純物注入を行い一対の拡散層を形成する工程と、（ｇ）半導体基板の全面に層間絶縁膜を積層する工程と、（ｈ）一対の拡散層上の酸化絶縁膜及び層間絶縁膜を取り除き導電材料を埋め込むことで、一対の拡散層のそれぞれに接続されたプラグを形成する工程とを備える。
また、本発明に係る別の解決手段は、（ｏ）半導体基板上に酸化絶縁膜、導電膜及び第１シリコン窒化膜を積層する工程と、（ｐ）フォトリソグラフィ技術を用いて、導電膜及び第１シリコン窒化膜をエッチングすることで、上面に第１シリコン窒化膜を積層した矩形状のゲート電極を形成する工程と、（ｑ）ゲート電極の側面を酸化させ、第１酸化膜を形成する工程と、（ｒ）半導体基板の全面に第２シリコン窒化膜を積層する工程と、（ｓ）第２シリコン窒化膜が積層されたゲート電極をマスクとして用いて、半導体基板に不純物注入を行い一対の拡散層を形成する工程と、（ｔ）半導体基板の全面に層間絶縁膜を積層する工程と、（ｕ）第１シリコン窒化膜及び第２シリコン窒化膜をエッチングストッパーとして用いて、一対の拡散層上の層間絶縁膜を取り除きホールを形成する工程と、（ｖ）ホール内面の第２シリコン窒化膜表面を酸化して第２酸化膜を形成する工程と、（ｗ）一対の拡散層上の酸化絶縁膜を取り除き、一対の拡散層を露出させる工程と、（ｘ）ホールに導電材料を埋め込み、一対の拡散層のそれぞれに接続されたプラグを形成する工程とを備える。
本発明に記載される半導体装置は、半導体基板に形成された一対の拡散層と、一対の拡散層間の半導体基板上に形成された酸化絶縁膜と、一対の拡散層の近傍に窪みを有する、酸化絶縁膜上に形成されたゲート電極と、窪みを含むゲート電極の側面に形成された酸化膜と、酸化膜を介してゲート電極の側面に形成され、窪みを埋め込むシリコン窒化膜とを備え、ゲート電極の窪みに埋め込まれたシリコン窒化膜はデータ保持層として利用されるので、ゲート長が短くなった場合であってもゲート電極の両端に位置するシリコン窒化膜に確実に独立してデータを書き込んだり読み出したりすることができる構造を得ることができる効果がある。
また、本発明に記載される半導体装置は、半導体基板に形成された一対の拡散層と、一対の拡散層間の半導体基板上に形成された酸化絶縁膜と、酸化絶縁膜上に形成されたゲート電極と、ゲート電極の側面に形成された第１酸化膜と、一対の拡散層上の位置に、一対の拡散層のそれぞれに接続されたプラグと、プラグの側面に形成された第２酸化膜と、ゲート電極の側面に第１酸化膜と第２酸化膜との間に形成され、データ保持層として利用されるシリコン窒化膜とを備えるので、Self Align Contact構造を用いてプラグを形成でき、ゲート長が短くなった場合であってもゲート電極の両端に位置するシリコン窒化膜に確実に独立してデータを書き込んだり読み出したりすることができる構造を得ることができる効果がある。
さらに、本発明に記載される半導体装置の製造方法は、（ａ）半導体基板上に酸化絶縁膜及び導電膜を積層する工程と、（ｂ）フォトリソグラフィ技術を用いて、導電膜を酸化絶縁膜と接する底部が逆テーパー形状となるゲート電極に形成する工程と、（ｃ）ゲート電極表面を酸化させ、酸化膜を形成する工程と、（ｄ）半導体基板の全面にシリコン窒化膜を積層する工程と、（ｅ）全面エッチバックを用いて、ゲート電極の側面にシリコン窒化膜の側壁を形成する工程と、（ｆ）ゲート電極をマスクとして用いて、半導体基板に不純物注入を行い一対の拡散層を形成する工程と、（ｇ）半導体基板の全面に層間絶縁膜を積層する工程と、（ｈ）一対の拡散層上の酸化絶縁膜及び層間絶縁膜を取り除き導電材料を埋め込むことで、一対の拡散層のそれぞれに接続されたプラグを形成する工程とを備えるので、ゲート長が短くなった場合であってもゲート電極の両端に位置するシリコン窒化膜に確実に独立してデータを書き込んだり読み出したりすることができる構造を容易に形成することができる効果がある。
また、本発明に記載される半導体装置の製造方法は、（ｏ）半導体基板上に酸化絶縁膜、導電膜及び第１シリコン窒化膜を積層する工程と、（ｐ）フォトリソグラフィ技術を用いて、導電膜及び第１シリコン窒化膜をエッチングすることで、上面に第１シリコン窒化膜を積層した矩形状のゲート電極を形成する工程と、（ｑ）ゲート電極の側面を酸化させ、第１酸化膜を形成する工程と、（ｒ）半導体基板の全面に第２シリコン窒化膜を積層する工程と、（ｓ）第２シリコン窒化膜が積層されたゲート電極をマスクとして用いて、半導体基板に不純物注入を行い一対の拡散層を形成する工程と、（ｔ）半導体基板の全面に層間絶縁膜を積層する工程と、（ｕ）第１シリコン窒化膜及び第２シリコン窒化膜をエッチングストッパーとして用いて、一対の拡散層上の層間絶縁膜を取り除きホールを形成する工程と、（ｖ）ホール内面の第２シリコン窒化膜表面を酸化して第２酸化膜を形成する工程と、（ｗ）一対の拡散層上の酸化絶縁膜を取り除き、一対の拡散層を露出させる工程と、（ｘ）ホールに導電材料を埋め込み、一対の拡散層のそれぞれに接続されたプラグを形成する工程とを備えるので、Self Align Contact構造を用いてプラグを形成でき、ゲート長が短くなった場合であってもゲート電極の両端に位置するシリコン窒化膜に独立してデータを書き込んだり読み出したりすることができる構造を容易に形成することができる効果がある。
（実施の形態１）
図１に、本実施形態に係る半導体装置の断面図を示す。図１では、半導体基板１に一対の拡散層２が形成されている。また、半導体基板１上には酸化絶縁膜のゲート絶縁膜３が積層されている。なお、本実施の形態においてゲート絶縁膜３は、半導体基板１を酸化させることにより形成されたシリコン酸化膜である。ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成されている。本実施の形態のゲート電極４は、単なる矩形ではなく底部に行くに従って狭くなるテーパー形状となっている。つまり、ゲート電極４は、一対の拡散層２の近傍に窪みを有する形状である。また、ゲート電極４の側面には、ポリシリコンを酸化することにより形成したシリコン酸化膜５が形成されている。
図１に、本実施形態に係る半導体装置の断面図を示す。図１では、半導体基板１に一対の拡散層２が形成されている。また、半導体基板１上には酸化絶縁膜のゲート絶縁膜３が積層されている。なお、本実施の形態においてゲート絶縁膜３は、半導体基板１を酸化させることにより形成されたシリコン酸化膜である。ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成されている。本実施の形態のゲート電極４は、単なる矩形ではなく底部に行くに従って狭くなるテーパー形状となっている。つまり、ゲート電極４は、一対の拡散層２の近傍に窪みを有する形状である。また、ゲート電極４の側面には、ポリシリコンを酸化することにより形成したシリコン酸化膜５が形成されている。
ゲート電極４上には、さらにタングステンシリサイド等の金属シリサイド層６が形成されている。この金属シリサイド層６は、ゲート電極４の配線抵抗を低くするために設けられている。さらに、金属シリサイド層６上にはシリコン窒化膜等のハードマスク層７が形成されている。このハードマスク層７は、金属シリサイド層６を加工しやすくする等の理由で設けられている。ゲート電極４の側面には、シリコン酸化膜５を介してシリコン窒化膜８が形成されている。このシリコン窒化膜８の一部は、ゲート電極４の窪み部分（テーパー形状になっている部分）に埋め込まれている。そのため、窪みの部分では、ゲート絶縁膜３−シリコン窒化膜８−シリコン酸化膜５が積層された構造となっている。つまり、この窪みの部分では、酸化物−窒化物−酸化物のＯＮＯ層を形成している。
図１に示すように、ゲート電極４の窪み部分は一対の拡散層２の近傍に設けられている。つまり、本実施の形態の半導体装置は、ゲート電極４の左右に独立したＯＮＯ層が形成されることになる。この左右に独立したＯＮＯ層のうちシリコン窒化膜８は、電荷捕獲膜として機能する。そのため、本実施の形態の半導体装置では、左右の独立したシリコン窒化膜８に１ビットずつ計２ビットのデータを保持することが可能となる。本実施の形態の半導体装置は、従来のＳＯＮＯＳ構造の半導体装置のように、ゲート長が短くなった場合に、ゲート電極４の両端で保持しているデータが互いに干渉する問題は生じない。
なお、図１に示したシリコン窒化膜８は、ゲート電極４の側面のみだけでなく、金属シリサイド層６の側面、ハードマスク層７の側面及び上面にも形成されている。さらに半導体基板１の全面には、層間絶縁膜９が積層されている。一対の拡散層２上には、ゲート絶縁膜３及び層間絶縁膜９が取り除かれホール１０が形成される。このホール１０には、導電材料が埋め込まれ一対の拡散層２のそれぞれに接続されたプラグ１１が形成されている。
本実施の形態に係る半導体装置の動作は、基本的に従来のＳＯＮＯＳ構造の動作と同じである。簡単に説明すると、図１において、一対の拡散層２の左側をソース、右側をドレインとして書き込みを行うとゲート電極４の右側窪み部分にあるシリコン窒化膜８に電荷が蓄積される。また、一対の拡散層２の右側をソース、左側をドレインとして書き込みを行うとゲート電極４の左側窪み部分にあるシリコン窒化膜８に電荷が蓄積される。これにより、本実施の形態の半導体装置は、左右にあるゲート電極４の窪み部分のシリコン窒化膜８に電荷が蓄積され２ビットのデータが記憶される。
図２に、本実施の形態に係る半導体装置の平面図を示す。図２では、一対の拡散層２に接続されたプラグ１１間にソース電極４が設けられた構造が複数配列されている様子が示されている。ある一対の拡散層２と他の一対の拡散層２との間にはトレンチ分離１２を設けることにより絶縁状態が保たれている。
次に、本実施の形態に係る半導体装置の製造方法について説明する。図３では、半導体基板１上の全面に、酸化絶縁膜のゲート絶縁膜３，導電膜のポリシリコン１３，金属シリサイド層６及びハードマスク層７が積層されている。なお、半導体基板１は、既にウェル及びチャネル注入が行われている。また、ゲート絶縁膜３は、半導体基板１の表面を酸化することにより形成されたシリコン酸化膜であり、本実施の形態ではその膜厚を例えば約５〜１５ｎｍとしている。ポリシリコン１３，金属シリサイド層６及びハードマスク層７は、一般的なの半導体装置の成膜方法であるＣＶＤ（Chemical Vapor Deposition）等を用いてそれぞれ成膜される。ここで、本実施の形態では、ポリシリコンの膜厚を例えば約１００〜１５０ｎｍ、金属シリサイド層６の膜厚を例えば約１００〜１５０ｎｍ、ハードマスク層７の膜厚を例えば約１５０〜２００ｎｍとしている。
次に、フォトリソグラフィ技術を用いてポリシリコン１３をエッチングすることで、ゲート電極４を形成する。図４に、フォトリソグラフィ技術により形成されたゲート電極４を示す。図４に示すゲート電極４の形状は、底部に行くに従って狭くなるテーパー形状である。このようなテーパー形状に加工するには、ゲート電極４の底部をドライエッチングする際に、パワーを下げてゆっくりエッチングして加工を行っている。また、金属シリサイド層６及びハードマスク層７もゲート電極４上の部分を残してエッチングされる。
次に、ゲート電極４のポリシリコン表面を酸化させシリコン酸化膜５を形成する。図５に、シリコン酸化膜５が形成されたゲート電極４を示す。本実施の形態では、シリコン酸化膜５の膜厚を例えば５〜１５ｎｍとしている。次に、半導体基板１の全面にシリコン窒化膜８を積層する。このシリコン窒化膜８は、一般的なの半導体装置の成膜方法であるＣＶＤ等を用いて成膜される。図６に、ゲート絶縁膜３上にシリコン窒化膜８が積層されている様子を示す。なお、図６では、ゲート電極４の窪み部分にもシリコン窒化膜８が埋め込まれている様子が示されている。
次に、全面エッチバックを用いてシリコン窒化膜８をエッチングして、ゲート電極４にシリコン窒化膜８の側壁を形成する。図７に、ゲート電極４にシリコン窒化膜８の側壁が形成されている様子が示されている。なお、本実施の形態では、ハードマスク層７上にもシリコン窒化膜８が形成されている。また、本実施の形態では、シリコン窒化膜８の側壁の膜厚を例えば５〜１５ｎｍとしている。ここで、シリコン窒化膜８の側壁は、ドレイン構造をＬＤＤ（Lightly Doped Drain）構造にするために用いられる。このＬＤＤ構造を採用すると、ドレイン近傍の電界が緩和されて、ドレイン−ウェル間の耐圧を上げられ、ホットキャリアの発生を抑制できる。また、ＳＡＣ（Self Align Contact）構造に用いる場合、シリコン窒化膜８の側壁は、エッチングストッパーとして利用される。
次に、シリコン窒化膜８の側壁を有するゲート電極４をマスクとして用いて、半導体基板１に不純物注入を行う。そして、半導体基板１に一対の拡散層２を形成する。図８に、一対の拡散層２が形成されている半導体基板１の様子が示されている。次に、半導体基板１の全面に層間絶縁膜９が積層される。図９に、半導体基板１の全面に層間絶縁膜９が積層されている様子が示されている。なお、本実施の形態では、ゲート電極４上での層間絶縁膜９の膜厚を例えば２００〜３００ｎｍとしている。
次に、一対の拡散層２上にゲート絶縁膜３及び層間絶縁膜９をエッチングにより取り除き、ホール１０を形成する。そして、ホール１０に導電材料（Ａｌ、Ｃｕなど）を埋め込みプラグ１１を形成する。このプラグ１１は、一対の拡散層２に対応してそれぞれ設けられ、一対の拡散層２と直接接続されている。図１０に、一対の拡散層２上にプラグ１１が形成されている様子を示す。
以上のように、本実施の形態に記載の半導体装置では、半導体基板１に形成された一対の拡散層２と、一対の拡散層２間の半導体基板１上に形成されたゲート絶縁膜３と、一対の拡散層２の近傍に底部を逆テーパー状に加工することで窪みを有する、ゲート絶縁膜３上に形成されたゲート電極４と、窪みを含むゲート電極４の側面に形成されたシリコン酸化膜５と、シリコン酸化膜５を介してゲート電極４の側面に形成され窪みを埋め込むシリコン窒化膜８とを備え、ゲート電極４の窪みに埋め込まれたシリコン窒化膜８は、データ保持層として利用されるので、ゲート電極４の左右の窪みにあるシリコン窒化膜８がゲート絶縁膜３とシリコン酸化膜５とに挟み込まれ酸化物−窒化物−酸化物層を構成し、ゲート電極４に所定の電圧を印加することでそれぞれ電荷を蓄積することができる。つまり、本実施の形態に記載の半導体装置は、ゲート長が短くなってもゲート電極４の両端に位置するシリコン窒化膜８に確実に独立してデータを書き込んだり読み出したりすることが可能となる。
また、本実施の形態に記載の半導体装置の製造方法では、半導体基板１上にゲート絶縁膜３及び導電膜を積層する工程（ａ）と、フォトリソグラフィ技術を用いて、導電膜をゲート絶縁膜３と接する底部が逆テーパー形状となるゲート電極４に形成する工程（ｂ）と、ゲート電極４表面を酸化させ、シリコン酸化膜５を形成する工程（ｃ）と、半導体基板１の全面にシリコン窒化膜８を積層する工程（ｄ）と、全面エッチバックを用いて、ゲート電極の側面にシリコン窒化膜８の側壁を形成する工程（ｅ）と、ゲート電極４をマスクとして用いて、半導体基板１に不純物注入を行い一対の拡散層２を形成する工程（ｆ）と、半導体基板１の全面に層間絶縁膜９を積層する工程（ｇ）と、一対の拡散層２上のゲート絶縁膜３及び層間絶縁膜９を取り除き導電材料を埋め込むことで、一対の拡散層２のそれぞれに接続されたプラグ１１を形成する工程（ｈ）とを備えるので、ゲート長が短くなっても、ゲート電極４の両端に位置するシリコン窒化膜８に確実に独立してデータを書き込んだり読み出したりすることが可能な半導体装置を容易に製造することができる。
なお、本実施の形態では、金属シリサイド層６及びハードマスク層７をゲート電極４上に設けているが、本発明の目的を達成するためには、金属シリサイド層６及びハードマスク層７は必ずしも必要ではない。また、本発明は、ｎチャネル型であってもｐチャネル型であっても良い。
（変形例）
本実施の形態に係る半導体装置の製造方法について変形例を以下に示す。本変形例は、上記で説明した半導体装置の製造方法と基本的には同じであるが、図４に示す工程のみが異なる。そのため、以下に異なる製造方法のみ説明し、他の工程については説明は省略する。
本実施の形態に係る半導体装置の製造方法について変形例を以下に示す。本変形例は、上記で説明した半導体装置の製造方法と基本的には同じであるが、図４に示す工程のみが異なる。そのため、以下に異なる製造方法のみ説明し、他の工程については説明は省略する。
図１１に、フォトリソグラフィ技術により形成されたゲート電極４を示す。図１１に示すゲート電極４の形状では、図４に示したゲート電極４の形状とは異なり単純な矩形である。次に、矩形のゲート電極４に対してポリシリコン表面を酸化させ、シリコン酸化膜１２を形成する。このシリコン酸化膜１２は均一の厚さで形成されるのではなく、図１２に示すようなゲート電極４の底部に行くに従い厚くなるようにシリコン酸化膜１２が形成されている。このような形状はゲートバーズビークと呼ばれることがある。図１２のような形状にゲート電極４が酸化されるのは、ゲート絶縁膜３を形成しているシリコン酸化膜がゲート電極４を形成しているポリシリコンよりも、酸化種（つまり酸素ガス）を透過しやすいため、ゲート絶縁膜３に接しているゲート電極４の底部で深い領域まで酸化され易くなるからである。特に、図１２のような形状にゲート電極４を酸化するために、ゲートバーズビークを強く入れる酸化プロセスを用いることになる。
次に、シリコン酸化膜１２及びゲート絶縁膜３をウェットエッチングにより取り除く。但し、ゲート電極４と直接接している部分のゲート絶縁膜３は取り除かれない。これにより、電極４の形状は、底部に行くに従って狭くなるテーパー形状となる。図１３に、シリコン酸化膜１２及びゲート絶縁膜３が取り除かれたゲート電極４を示す。
次に、実施の形態１の図５に示す、ゲート電極４のポリシリコン表面を酸化させシリコン酸化膜５を形成する工程を行う。但し、本変形例では、図１３で示したようにゲート絶縁膜３が取り除かれ半導体基板１が露出しているため、ゲート電極４のポリシリコン表面を酸化させると、半導体基板１の表面も酸化され再びシリコン酸化膜のゲート絶縁膜３が形成される。以降の工程は、実施の形態１と同じである。
以上のように、本変形例に記載の半導体装置の製造方法は、工程（ｂ）に代えて、フォトリソグラフィ技術を用いて、導電膜を矩形状のゲート電極４に形成する工程（ｉ）と、ゲート電極４の底部に近づくにつれ厚く酸化されるように、ゲート電極４の表面を酸化する工程（ｊ）と、酸化したゲート電極４及びゲート絶縁膜３をウェットエッチングにより取り除く工程（ｋ）とを有し、工程（ｃ）において、半導体基板１表面も合わせて酸化することで、再びゲート絶縁膜３を形成するので、ゲート長が短くなっても、ゲート電極４の両端に独立したシリコン窒化膜８を備えることができるゲート電極４形状を容易に製造することができる。
なお、本実施の形態で示したゲート電極４の窪み部分にシリコン窒化膜８が埋め込まれた構造は、ＳＯＮＯＳ構造の不揮発性メモリに用いる以外に、他のトランジスタを用いたデバイスにも利用することができる。他のトランジスタを用いたデバイスに本実施の形態に係る半導体装置の構造を用いると、トランジスタのＧＩＤＬ（Gate Induced Drain Leak）を減少させる効果がある。このような効果が生じるのは、ゲート電極４の窪み部分にあるシリコン窒化膜８がゲート電極４の中心に比べ端部の方が厚く形成され、ゲート電極４の端部で電界が緩和されるためである。
例えば、図１に示した構造において金属シリサイド層６をタングステンなどの金属層変更したポリメタルゲートデバイスは、ＧＩＤＬを減少させることができる。従来のポリメタルゲートデバイスでは、ＧＩＤＬを減少させるためにゲート電極の端部に位置するゲート酸化膜の膜厚をエッチング後の側壁酸化により厚くしていた。しかし、この方法でゲート電極の端部に位置するゲート酸化膜の膜厚を厚くすると、ゲート電極であるポリシリコンとタングステンなどの金属層との間の界面抵抗が上昇してしまい、トランジスタの動作速度が遅くなる問題を生じていた。そこで、図１に示した構造において金属シリサイド層６をタングステンなどの金属層変更したポリメタルゲートデバイスでは、側壁酸化をさせる必要は特にないため、ゲート電極であるポリシリコンとタングステンなどの金属層との間の界面抵抗を上昇させずにＧＩＤＬを減少させることができる。
（実施の形態２）
図１４に、本実施の形態に係る半導体装置の断面図を示す。図１４で示すゲート電極４は、図１に示すポリシリコン１層のゲート電極４ではなく、上層電極２０の不純物濃度が薄いポリシリコンと下層電極２１の不純物濃度が濃いポリシリコンとの２層で構成されている。また、図１４に示すゲート電極４の形状は、図１のように底部に行くに従って狭くなるテーパー形状ではなく、下層電極２１が上層電極２０より一対の拡散層２間の方向に小さく形成された形状である。但し、図１のゲート電極４の構造とは異なるが、図１４のゲート電極４の構造でも、一対の拡散層２の近傍に窪みを有する形状となる。
図１４に、本実施の形態に係る半導体装置の断面図を示す。図１４で示すゲート電極４は、図１に示すポリシリコン１層のゲート電極４ではなく、上層電極２０の不純物濃度が薄いポリシリコンと下層電極２１の不純物濃度が濃いポリシリコンとの２層で構成されている。また、図１４に示すゲート電極４の形状は、図１のように底部に行くに従って狭くなるテーパー形状ではなく、下層電極２１が上層電極２０より一対の拡散層２間の方向に小さく形成された形状である。但し、図１のゲート電極４の構造とは異なるが、図１４のゲート電極４の構造でも、一対の拡散層２の近傍に窪みを有する形状となる。
本実施の形態は、ゲート電極４が２層で構成されている点とゲート電極４の形状が異なる点以外は、実施の形態１と同じである。そのため、図１４において図１と同一の構成要素については同一符号が付されている。また、実施の形態１と同じ構成要素については説明を省略する。
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態の製造方法についても、実施の形態１と同じ部分が多い。そのため、実施の形態１と異なる製造工程のみ以下に説明する。図１５では、半導体基板１上の全面に、酸化絶縁膜であるゲート絶縁膜３，下層電極２１となる不純物濃度が濃いポリシリコン，上層電極２０となる不純物濃度が薄いポリシリコン，金属シリサイド層６及びハードマスク層７が積層されている。なお、半導体基板１は、既にウェル及びチャネル注入が行われている。また、ゲート絶縁膜３は、半導体基板１の表面を酸化することにより形成されたシリコン酸化膜であり、本実施の形態ではその膜厚を例えば約５〜１５ｎｍとしている。上層電極２０，下層電極２１，金属シリサイド層６及びハードマスク層７は、一般的なの半導体装置の成膜方法であるＣＶＤ等を用いてそれぞれ成膜される。ここで、本実施の形態では、上層電極２０の膜厚を例えば約１００〜１５０ｎｍ、下層電極２１の膜厚を例えば約５〜１５ｎｍ、金属シリサイド層６の膜厚を例えば約１００〜１５０ｎｍ、ハードマスク層７の膜厚を例えば約１５０〜２００ｎｍとしている。
次に、フォトリソグラフィ技術を用いて不純物濃度が薄いポリシリコン及び不純物濃度が濃いポリシリコンをエッチングすることで、上層電極２０と下層電極２１との２層で構成されるゲート電極４を形成している。図１６に、フォトリソグラフィ技術により形成されたゲート電極４を示す。図１６のゲート電極４では、下層電極２１が上層電極２０より一対の拡散層２間の方向に小さく形成されている。このような形状に形成されるのは、下層電極２１の不純物濃度が濃いポリシリコンが上層電極２０の不純物濃度が薄いポリシリコンよりエッチングレートが高いためである。つまり、不純物濃度が薄いポリシリコンと不純物濃度が濃いポリシリコンとを同じ時間エッチングすると、エッチングレートの高い不純物濃度が濃いポリシリコンの方がより多くエッチングされ、上層電極２０より小さい下層電極２１が形成される。
以上のように、本実施の形態に記載の半導体装置は、ゲート電極４が、上層電極２０（ポリシリコン）と下層電極２１（上層電極２０より高い不純物濃度のポリシリコン）とで構成され、ゲート電極４の窪みは、下層電極２１が上層電極２０より一対の拡散層２間の方向に小さいことで形成されるので、ゲート長が短くなっても、ゲート電極４の両端部で独立して電荷を蓄積できるゲート電極形状を形成し、ゲート電極４の左右のビットを判別しやすくできる。
また、本実施の形態に記載の半導体装置の製造方法は、実施の形態１の工程（ａ）において、導電膜は上層膜と上層膜よりエッチングレートが高い下層膜との２層で形成され、実施の形態１の工程（ｂ）に代えて、フォトリソグラフィ技術を用いて、上層膜をゲート電極４の上層電極２０、下層膜をゲート電極４の下層電極２１にそれぞれ加工し、下層電極２１が上層電極２０より一対の拡散層２間の方向に小さくなるように形成する工程（ｌ）を備えるので、ゲート長が短くなっても、ゲート電極４の両端部で独立して電荷を蓄積できるシリコン窒化膜８を埋め込むゲート電極４の窪みを容易に形成することができる。
なお、本実施の形態では、金属シリサイド層６及びハードマスク層７をゲート電極４上に設けているが、本発明の目的を達成するためには、金属シリサイド層６及びハードマスク層７は必ずしも必要ではない。また、本発明は、ｎチャネル型であってもｐチャネル型であっても良い。
（変形例）
図１７に、本変形例に係る半導体装置の断面図を示す。図１７で示すゲート電極４では、図１４と同様で上層電極２２と下層電極２３との２層で構成されている。しかし、図１４では、上層電極２０が不純物濃度の薄いポリシリコンで、下層電極２１が不純物濃度の濃いポリシリコンであったが、図１７では、上層電極２２がポリシリコンで、下層電極２３がシリコンゲルマニウムである。なお、図１７に示すゲート電極４の形状は、図１４と同様で下層電極２３が上層電極２２より一対の拡散層２間の方向に小さい形状である。
図１７に、本変形例に係る半導体装置の断面図を示す。図１７で示すゲート電極４では、図１４と同様で上層電極２２と下層電極２３との２層で構成されている。しかし、図１４では、上層電極２０が不純物濃度の薄いポリシリコンで、下層電極２１が不純物濃度の濃いポリシリコンであったが、図１７では、上層電極２２がポリシリコンで、下層電極２３がシリコンゲルマニウムである。なお、図１７に示すゲート電極４の形状は、図１４と同様で下層電極２３が上層電極２２より一対の拡散層２間の方向に小さい形状である。
本変形例は、上層電極２２がポリシリコンで、下層電極２３がシリコンゲルマニウムで構成される以外は、本実施の形態と同じである。そのため、図１７において図１４と同一の構成要素については同一符号が付されている。また、本変形例の製造方法も、不純物濃度の濃いポリシリコンの代わりにシリコンゲルマニウムをゲート絶縁膜３上に積層し、不純物濃度の薄いポリシリコンの代わりにポリシリコンをシリコンゲルマニウム上に積層する以外は、本実施の形態の製造方法と同じである。そのため、本変形例の製造方法については説明を省略する。なお、シリコンゲルマニウムは、ポリシリコンに比べてエッチングレートが高いため、本実施の形態と同様に上層電極２２に比べて下層電極２３の方かより多くエッチングされ、上層電極２２より小さい下層電極２３が形成される。
以上のように、本変形例に記載の半導体装置は、上層電極２２がポリシリコン、下層電極２３がシリコンゲルマニウムよりなるので、ゲート電極４の両端部で独立して電荷を蓄積できるゲート電極４形状を形成しやすく、ゲート電極４の左右のビットを判別しやすくできる。
（実施の形態３）
本実施の形態は、図１４で示したゲート電極４の形状において、さらに下層電極２１を小さく形成する製造方法である。以下に、実施の形態２の製造方法で形成したゲート電極４の形状から、さらに下層電極２１を小さく加工する方法を説明する。図１８では、上層電極２０と下層電極２１との２層で構成されたゲート電極４の表面を酸化させ、シリコン酸化膜３１を形成する。不純物濃度の濃いポリシリコンは、不純物濃度の薄いポリシリコンに比べて酸化速度が高い。そのため、下層電極２１の表面は増速酸化され、下層電極２１の表面に形成されるシリコン酸化膜３１の膜厚が上層電極２０の表面に形成されるシリコン酸化膜３１の膜厚に比べて厚く形成される。
本実施の形態は、図１４で示したゲート電極４の形状において、さらに下層電極２１を小さく形成する製造方法である。以下に、実施の形態２の製造方法で形成したゲート電極４の形状から、さらに下層電極２１を小さく加工する方法を説明する。図１８では、上層電極２０と下層電極２１との２層で構成されたゲート電極４の表面を酸化させ、シリコン酸化膜３１を形成する。不純物濃度の濃いポリシリコンは、不純物濃度の薄いポリシリコンに比べて酸化速度が高い。そのため、下層電極２１の表面は増速酸化され、下層電極２１の表面に形成されるシリコン酸化膜３１の膜厚が上層電極２０の表面に形成されるシリコン酸化膜３１の膜厚に比べて厚く形成される。
次に、シリコン酸化膜３１をウェットエッチングにより取り除く。このウェットエッチングのエッチャントには、フッ化水素（ＨＦ）等が用いられる。図１９に、シリコン酸化膜３１が取り除かれたゲート電極４構造が示されている。この図１９では、厚いシリコン酸化膜３１が形成された下層電極２１が、上層電極２０に対してより小さくなる。なお、下層電極２１と半導体基板１とに挟まれた部分のゲート絶縁膜３は取り除かれていないが、それ以外のゲート絶縁膜３はシリコン酸化膜３１とともに取り除かれている。
次に、再度上層電極２０と下層電極２１との２層で構成されたゲート電極４の表面を酸化させ、シリコン酸化膜５を形成する。図２０に、シリコン酸化膜５が形成されたゲート電極４構造が示されている。なお、ゲート電極４の表面を酸化すると、図１９で露出していた半導体基板１の表面も酸化され、再びゲート絶縁膜３が形成される。次に、半導体基板１の全面にシリコン窒化膜８を積層する。そして、全面エッチバックを用いて、ゲート電極４の側面にシリコン窒化膜８の側壁が残るように形成する。図２１に、ゲート電極４の側面にシリコン窒化膜８の側壁が形成された様子を示す。図２１からも分かるように、本実施の形態ではゲート電極４の窪みが、実施の形態２と比べて大きく形成される。そのため、本実施の形態では、ゲート電極４の窪みに多くのシリコン窒化膜８が埋め込まれ、多くの電荷をシリコン窒化膜８に蓄積することができるようになる。
本実施の形態に記載された半導体装置の製造方法は、下層膜がさらに上層膜より酸化速度の高い層で形成され、実施の形態２の工程（ｌ）後に、上層電極２０及び下層電極２１の表面を酸化させる工程（ｍ）と、酸化した上層電極２０及び下層電極２１の表面とゲート絶縁膜３をウェットエッチングにより取り除く工程（ｎ）とをさらに備え、再度ゲート電極４の表面を酸化する際に、半導体基板表面も合わせて酸化することで、再びゲート絶縁膜３を形成するので、より電荷を蓄積することが可能なシリコン窒化膜８を左右に分離したゲート電極４構造を製造することができる。
（実施の形態４）
図２２に、本実施の形態に係る半導体装置の断面図を示す。図２２では、半導体基板１に一対の拡散層２が形成されている。また、半導体基板１上にはゲート絶縁膜３が積層されている。ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成されている。本実施の形態のゲート電極４は、単なる矩形である。また、ゲート電極４の側面には、ポリシリコンを酸化することにより形成したシリコン酸化膜５が形成されている。
図２２に、本実施の形態に係る半導体装置の断面図を示す。図２２では、半導体基板１に一対の拡散層２が形成されている。また、半導体基板１上にはゲート絶縁膜３が積層されている。ゲート絶縁膜３上にはポリシリコンのゲート電極４が形成されている。本実施の形態のゲート電極４は、単なる矩形である。また、ゲート電極４の側面には、ポリシリコンを酸化することにより形成したシリコン酸化膜５が形成されている。
ゲート電極４上には、さらにタングステンシリサイド等の金属シリサイド層６が形成されている。この金属シリサイド層６は、ゲート電極４の配線抵抗を低くするために設けられている。さらに、金属シリサイド層６上にはシリコン窒化膜４０が形成されている。ゲート電極４の側面には、シリコン酸化膜５を介してシリコン窒化膜８が形成されている。なお、図２２に示したシリコン窒化膜８は、ゲート電極４の側面のみだけでなく、金属シリサイド層６の側面、シリコン窒化膜４０の側面及び上面にも形成されている。
また、一対の拡散層２上には、ゲート絶縁膜３及び層間絶縁膜９が取り除かれホール４１が形成される。このホール４１の内面は酸化され、シリコン酸化膜４２が形成されている。そして、ホール４１には導電材料が埋め込まれ、一対の拡散層２のそれぞれに接続されたプラグ４３が形成される。なお、プラグ４３は、シリコン窒化膜８，４０が設けられたことにより、ＳＡＣ構造を用いて形成することができるようになる。シリコン窒化膜４０上にはシリコン窒化膜８を介して層間絶縁膜９が積層されている。
また、ゲート電極４の側面からプラグ４３の間には、シリコン酸化膜５−シリコン窒化膜８−シリコン酸化膜４２が形成されている。つまり、このゲート電極４とプラグ４３との間には、酸化物−窒化物−酸化物のＯＮＯ層が形成されていることになる。実施の形態１では、ゲート電極４の窪みの部分にＯＮＯ層が形成されていたが、本実施の形態では、図２２に示すように、ゲート電極４とプラグ４３との間に設けられている。つまり、本実施の形態の半導体装置は、ゲート電極４の左右の側面に独立したＯＮＯ層が形成されることになる。この左右に独立したＯＮＯ層のうちシリコン窒化膜８は、電荷捕獲膜として機能する。そのため、本実施の形態の半導体装置でも、左右に独立したシリコン窒化膜８にそれぞれ１ビットずつ計２ビットのデータを保持することが可能となる。
次に、本実施の形態に係る半導体装置の動作について説明する。本実施の形態において、データを書き込む際には、Channel Hot Electronを用いてシリコン窒化膜８に電荷を蓄積させる。また、データを消去する際には、ゲート電極４とプラグ４３との間に高電界を印加してFowler-Nordheim Tunnelingによってシリコン窒化膜８から電荷を引き抜いている。なお、データを消去する際に、Avalanche増倍によって生じたDrain Avalanche Hot Holeを利用してシリコン窒化膜８から電荷を引き抜いても良い。
次に、本実施の形態に係る半導体装置の製造方法について説明する。図２３では、ゲート絶縁膜３上の所定の位置に矩形形状のゲート電極４が形成されている。このゲート電極４上には金属シリサイド層６及びシリコン窒化膜４０が形成され、ゲート電極４の側面にはシリコン酸化膜５が形成されている。図２３のゲート電極４形状を形成するためには、まず、既にウェル及びチャネル注入が行われている半導体基板１の表面を酸化し、シリコン酸化膜のゲート絶縁膜３（膜厚は、例えば約５〜１５ｎｍ）を形成する。その後、ゲート絶縁膜３上の全面に、ゲート電極４となるポリシリコン，金属シリサイド層６及びシリコン窒化膜４０を積層する。
なお、ポリシリコン，金属シリサイド層６及びシリコン窒化膜４０は、一般的なの半導体装置の成膜方法であるＣＶＤ等を用いてそれぞれ成膜される。ここで、本実施の形態では、ポリシリコンの膜厚を例えば約１００〜１５０ｎｍ、金属シリサイド層６の膜厚を例えば約１００〜１５０ｎｍ、シリコン窒化膜４０の膜厚を例えば約１５０〜２００ｎｍとしている。次に、フォトリソグラフィ技術を用いてポリシリコンをエッチングすることで、ゲート電極４を形成する。そして、ゲート電極４のポリシリコン表面を酸化させシリコン酸化膜５を形成する。本実施の形態では、このシリコン酸化膜５の膜厚を例えば５〜１５ｎｍとしている。なお、金属シリサイド層６及びシリコン窒化膜４０のゲート電極４の形状に合わせて形成される。
次に、半導体基板１の全面にシリコン窒化膜８を積層する。このシリコン窒化膜８は、一般的なの半導体装置の成膜方法であるＣＶＤ等を用いて成膜される。図２４に、半導体基板１の全面にシリコン窒化膜８が積層されている様子を示す。次に、シリコン窒化膜８に覆われたゲート電極４をマスクとして用いて、半導体基板１に不純物注入を行い一対の拡散層２を形成する。図２５に、半導体基板１に一対の拡散層２が形成されている様子が示されている。図２５では、拡散層２上にもシリコン窒化膜８が形成されている。しかし、拡散層２上のシリコン窒化膜８の膜厚は、ゲート電極４上に積層されたシリコン窒化膜４０とシリコン窒化膜８との合計の膜厚に比べて薄い。そのため、不純物は、一対の拡散層２上のシリコン窒化膜８を通り抜けて半導体基板１に注入される。なお、本実施の形態では、拡散層２上のシリコン窒化膜８の膜厚を例えば約５〜１５ｎｍ、ゲート電極４上のシリコン窒化膜４０とシリコン窒化膜８との合計の膜厚を例えば約１５０〜２００ｎｍとしている。
次に、半導体基板１の全面に層間絶縁膜９が積層される。図２６に、半導体基板１の全面に層間絶縁膜９が積層されている様子が示されている。なお、本実施の形態では、ゲート電極４上での層間絶縁膜９の膜厚を例えば２００〜３００ｎｍとしている。次に、フォトリソグラフィ技術を用いて層間絶縁膜９をエッチングして、一対の拡散層２上にホール４１を形成する。このとき、ゲート電極４の側面にあるシリコン窒化膜８の側壁とゲート電極４の上部にあるシリコン窒化膜４０はエッチングストッパーとして利用される。つまり、ホール４１の大きさは、シリコン窒化膜８の側壁により制限される。図２７に、一対の拡散層２上に形成されたホール４１を示す。図２７では、層間絶縁膜９をエッチングする大きさは、シリコン窒化膜８の側壁間より大きい。そのため、エッチングストッパーが存在しないホール４１上部では、ホール４１の大きさはシリコン窒化膜８の側壁間より大きく形成される。しかし、ホール４１下部では、シリコン窒化膜８，４０がエッチングストッパーとして機能するため、ホール４１の大きさはシリコン窒化膜８の側壁間の大きさに合わせて形成される。なお、シリコン窒化膜８の側壁の上部は、層間絶縁膜９がエッチングされる際に一部がエッチングされる。
次に、ホール４１の内面を酸化させ、シリコン酸化膜４２を形成する。図２８に、シリコン酸化膜４２が形成されたホール４１の様子を示す。図２８では、シリコン窒化膜８の表面が酸化されシリコン酸化膜４２が形成されている。次に、一対の拡散層２上のゲート絶縁膜３をエッチングにより取り除き、一対の拡散層２を露出させる。図２９に、ゲート絶縁膜３が取り除かれた、一対の拡散層２の様子が示されている。一対の拡散層２上のゲート絶縁膜３を取り除くエッチングは、異方性エッチングである。そのため、ホール４１の内面に形成されているシリコン酸化膜４２は、ゲート絶縁膜３と直交する方向にのみエッチングされ、ゲート絶縁膜３と平行する方向にはほとんどエッチングされることはない。シリコン酸化膜４２のうちゲート絶縁膜３と平行する部分のみが、ゲート絶縁膜３とともにエッチングされる。
次に、ホール４１に導電材料（Ａｌ、Ｃｕなど）を埋め込みプラグ４３を形成する。このプラグ４３は、一対の拡散層２上の位置に設けられ、一対の拡散層２のそれぞれに直接接続されている。図３０に、一対の拡散層２上にプラグ４３が形成されている様子を示す。
以上のように、本実施の形態に記載の半導体装置は、半導体基板１に形成された一対の拡散層２と、一対の拡散層２間の半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４上に形成されたシリコン窒化膜４、一対の拡散層２のそれぞれに接続されたプラグ４３と、プラグ４３の側面に形成されたシリコン酸化膜４２と、ゲート電極の側面にシリコン酸化膜５とシリコン酸化膜４２との間に形成され、データ保持層として利用されるシリコン窒化膜８とを備えるので、シリコン窒化膜８は、シリコン酸化膜５及びシリコン酸化膜４２とともに酸化物−窒化物−酸化物層を構成し、ゲート電極４に所定の電圧を印加することで、ゲート電極４の左右の側面に独立して設けられたシリコン窒化膜８にそれぞれ電荷を蓄積することができる。つまり、本実施の形態に記載の半導体装置は、ゲート長が短くなった場合であってもゲート電極４の両端に位置するシリコン窒化膜８に確実に独立してデータを書き込んだり読み出したりすることが可能となる。
また、本実施の形態に記載の半導体装置の製造方法は、半導体基板上１にゲート絶縁膜３、導電膜及びシリコン窒化膜４０を積層する工程（ｏ）と、フォトリソグラフィ技術を用いて、導電膜及びシリコン窒化膜４０をエッチングすることで、上面にシリコン窒化膜４０を積層した矩形状のゲート電極４を形成する工程（ｐ）と、ゲート電極４の側面を酸化させ、シリコン酸化膜５を形成する工程（ｑ）と、半導体基板１の全面にシリコン窒化膜８を積層する工程（ｒ）と、シリコン窒化膜８が積層されたゲート電極４をマスクとして用いて、半導体基板１に不純物注入を行い一対の拡散層２を形成する工程（ｓ）と、半導体基板１の全面に層間絶縁膜９を積層する工程（ｔ）と、シリコン窒化膜４０及びシリコン窒化膜８をエッチングストッパーとして用いて、一対の拡散層２上の層間絶縁膜９を取り除きホール４１を形成する工程（ｕ）と、ホール４１内面のシリコン窒化膜８表面を酸化してシリコン酸化膜４２を形成する工程（ｖ）と、一対の拡散層２上のゲート絶縁膜３を取り除き、一対の拡散層２を露出させる工程（ｗ）と、ホール４１に導電材料を埋め込み、一対の拡散層２のそれぞれに接続されたプラグ４３を形成する工程（ｘ）とを備えるので、ＳＡＣ構造を有し、ゲート長が短くなっても、ゲート電極４の両端に位置するシリコン窒化膜８に確実に独立してデータを書き込んだり読み出したりすることが可能な半導体装置を容易に製造することができる。
なお、本実施の形態では、金属シリサイド層６をゲート電極４上に設けているが、本発明の目的を達成するためには、金属シリサイド層６は必ずしも必要ではない。また、本発明は、ｎチャネル型であってもｐチャネル型であっても良い。
１ 半導体基板、２ 拡散層、３ ゲート絶縁膜、４ ゲート電極、５，３１，４２ シリコン酸化膜、６ 金属シリサイド層、７ ハードマスク層、８，４０ シリコン窒化膜、９ 層間絶縁膜、１１，４３ プラグ、１２ トレンチ分離、１３ ポリシリコン、２０，２２ 上層電極、２１，２３ 下層電極、１０，４１ ホール。
Claims (11)
- 半導体基板に形成された一対の拡散層と、
前記一対の拡散層間の半導体基板上に形成された酸化絶縁膜と、
前記一対の拡散層の近傍に窪みを有する、前記酸化絶縁膜上に形成されたゲート電極と、
前記窪みを含む前記ゲート電極の側面に形成された酸化膜と、
前記酸化膜を介して前記ゲート電極の側面に形成され、前記窪みを埋め込むシリコン窒化膜とを備え、
前記ゲート電極の窪みに埋め込まれた前記シリコン窒化膜はデータ保持層として利用されることを特徴とする、
半導体装置。 - 請求項１に記載の半導体装置であって、
前記ゲート電極の窪みは、前記ゲート電極の底部を逆テーパー状に加工することで形成されることを特徴とする、
半導体装置。 - 請求項１に記載の半導体装置であって、
前記ゲート電極は、上層電極と下層電極とで構成され、
前記ゲート電極の窪みは、前記下層電極が前記上層電極より前記一対の拡散層間の方向に小さいことで形成されることを特徴とする、
半導体装置。 - 請求項３に記載の半導体装置であって、
前記上層電極及び前記下層電極は、ポリシリコンで構成され、
前記下層電極のポリシリコンに含まれる不純物濃度は、前記上層電極のポリシリコンに含まれる不純物濃度より高いことを特徴とする、
半導体装置。 - 請求項３に記載の半導体装置であって、
前記上層電極はポリシリコン、前記下層電極はシリコンゲルマニウムよりなることを特徴とする、
半導体装置。 - 半導体基板に形成された一対の拡散層と、
前記一対の拡散層間の半導体基板上に形成された酸化絶縁膜と、
前記酸化絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された第１酸化膜と、
前記一対の拡散層上の位置に、前記一対の拡散層のそれぞれに接続されたプラグと、
前記プラグの側面に形成された第２酸化膜と、
前記ゲート電極の側面に前記第１酸化膜と前記第２酸化膜との間に形成され、データ保持層として利用されるシリコン窒化膜とを備える、
半導体装置。 - （ａ）半導体基板上に酸化絶縁膜及び導電膜を積層する工程と、
（ｂ）フォトリソグラフィ技術を用いて、前記導電膜を前記酸化絶縁膜と接する底部が逆テーパー形状となるゲート電極に形成する工程と、
（ｃ）前記ゲート電極表面を酸化させ、酸化膜を形成する工程と、
（ｄ）前記半導体基板の全面にシリコン窒化膜を積層する工程と、
（ｅ）全面エッチバックを用いて、前記ゲート電極の側面に前記シリコン窒化膜の側壁を形成する工程と、
（ｆ）前記ゲート電極をマスクとして用いて、前記半導体基板に不純物注入を行い一対の拡散層を形成する工程と、
（ｇ）前記半導体基板の全面に層間絶縁膜を積層する工程と、
（ｈ）前記一対の拡散層上の前記酸化絶縁膜及び前記層間絶縁膜を取り除き導電材料を埋め込むことで、前記一対の拡散層のそれぞれに接続されたプラグを形成する工程とを備える、
半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法であって、
前記工程（ｂ）に代えて、
（ｉ）フォトリソグラフィ技術を用いて、前記導電膜を矩形状の前記ゲート電極に形成する工程と、
（ｊ）前記ゲート電極の底部に近づくにつれ厚く酸化されるように、前記ゲート電極の表面を酸化する工程と、
（ｋ）酸化した前記ゲート電極及び前記酸化絶縁膜をウェットエッチングにより取り除く工程とを有し、
前記工程（ｃ）において、前記半導体基板表面も合わせて酸化することで、再び前記酸化絶縁膜を形成することを特徴とする、
半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記導電膜は上層膜と前記上層膜よりエッチングレートが高い下層膜との２層で形成され、
前記工程（ｂ）に代えて、
（ｌ）フォトリソグラフィ技術を用いて、前記上層膜を前記ゲート電極の上層電極、前記下層膜を前記ゲート電極の下層電極にそれぞれ加工し、前記下層電極が前記上層電極より一対の拡散層間の方向に小さくなるように形成する工程を備えることを特徴とする、
半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法であって、
前記下層膜は、さらに前記上層膜より酸化速度の高い膜で形成され、
前記工程（ｌ）後に、
（ｍ）前記上層電極及び前記下層電極の表面を酸化させる工程と、
（ｎ）酸化した前記上層電極及び前記下層電極の表面と前記酸化絶縁膜をウェットエッチングにより取り除く工程とをさらに備え、
前記工程（ｃ）において、前記半導体基板表面も合わせて酸化することで、再び前記酸化絶縁膜を形成することを特徴とする、
半導体装置の製造方法。 - （ｏ）半導体基板上に酸化絶縁膜、導電膜及び第１シリコン窒化膜を積層する工程と、
（ｐ）フォトリソグラフィ技術を用いて、前記導電膜及び前記第１シリコン窒化膜をエッチングすることで、上面に前記第１シリコン窒化膜を積層した矩形状のゲート電極を形成する工程と、
（ｑ）前記ゲート電極の側面を酸化させ、第１酸化膜を形成する工程と、
（ｒ）前記半導体基板の全面に第２シリコン窒化膜を積層する工程と、
（ｓ）前記第２シリコン窒化膜が積層された前記ゲート電極をマスクとして用いて、前記半導体基板に不純物注入を行い一対の拡散層を形成する工程と、
（ｔ）前記半導体基板の全面に層間絶縁膜を積層する工程と、
（ｕ）前記第１シリコン窒化膜及び第２シリコン窒化膜をエッチングストッパーとして用いて、前記一対の拡散層上の前記層間絶縁膜を取り除きホールを形成する工程と、
（ｖ）前記ホール内面の前記第２シリコン窒化膜表面を酸化して第２酸化膜を形成する工程と、
（ｗ）前記一対の拡散層上の前記酸化絶縁膜を取り除き、前記一対の拡散層を露出させる工程と、
（ｘ）前記ホールに導電材料を埋め込み、前記一対の拡散層のそれぞれに接続されたプラグを形成する工程とを備える、
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003336754A JP2005108915A (ja) | 2003-09-29 | 2003-09-29 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2003336754A JP2005108915A (ja) | 2003-09-29 | 2003-09-29 | 半導体装置及びその製造方法 |
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|---|---|
| JP2005108915A true JP2005108915A (ja) | 2005-04-21 |
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| JP2003336754A Pending JP2005108915A (ja) | 2003-09-29 | 2003-09-29 | 半導体装置及びその製造方法 |
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| JP (1) | JP2005108915A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110024A (ja) * | 2005-10-17 | 2007-04-26 | Sharp Corp | 半導体記憶装置 |
| JP2014038987A (ja) * | 2012-08-20 | 2014-02-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
2003
- 2003-09-29 JP JP2003336754A patent/JP2005108915A/ja active Pending
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