JP2009158529A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、リードディスターブの懸念を軽減させることができる不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】メモリストリングスは、電気的に書き換え可能な複数のメモリセル、ビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる。柱状半導体は、メモリストリングスのチャネル領域として機能し半導体基板に対し垂直方向に延びるように形成される。導電層は半導体基板に対して平行に形成され、メモリセルのワード線、及びビット線側選択トランジスタ、ソース線側トランジスタの選択ゲート線として機能する。柱状半導体の上端には複数のビット線が接続される。半導体基板上には、第1方向を長手方向として且つ第1方向と直交する第2方向において素子分離絶縁膜を挟むように形成されるソース線が形成される。ソース線は、半導体基板の下端に接続される。
【選択図】図1
【解決手段】メモリストリングスは、電気的に書き換え可能な複数のメモリセル、ビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる。柱状半導体は、メモリストリングスのチャネル領域として機能し半導体基板に対し垂直方向に延びるように形成される。導電層は半導体基板に対して平行に形成され、メモリセルのワード線、及びビット線側選択トランジスタ、ソース線側トランジスタの選択ゲート線として機能する。柱状半導体の上端には複数のビット線が接続される。半導体基板上には、第1方向を長手方向として且つ第1方向と直交する第2方向において素子分離絶縁膜を挟むように形成されるソース線が形成される。ソース線は、半導体基板の下端に接続される。
【選択図】図1
Description
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のArF液浸露光技術では40nm付近のルールが解像限界となっており、更なる微細化のためにはEUV露光機の導入が必要である。しかし、EUV露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1乃至3参照)。
メモリセルを3次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある(特許文献1乃至3)。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。これらポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層によりメモリセルが構成されるとともに、柱状半導体に沿って直列接続された複数のメモリセルにより、メモリストリングスが構成される。
このようなメモリセルを3次元的に配置した半導体記憶装置では、構造上、リードディスターブ、すなわち、非選択のメモリストリングスに対する誤書き込みが生じる懸念が生じている。特に、上記の特許文献1のように、ワード線、及びソース側選択トランジスタの選択ゲート線が、半導体基板上に2次元的に配置された1組のメモリストリングス(1ブロック)に共通に接続される板状電極とされている場合には、この懸念が大きくなる。
特開2007−266143号公報
米国特許第5599724号公報
米国特許第5707885号公報
本発明は、リードディスターブの懸念を軽減させることができる不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及びビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる複数のメモリストリングスを有する不揮発性半導体記憶装置であって、半導体基板と、前記メモリストリングスのチャネル領域として機能し前記半導体基板に対し垂直方向に延びるように形成された複数の柱状半導体と、前記半導体基板に対して平行に形成され前記メモリセルのワード線、及び前記ビット線側選択トランジスタ、前記ソース線側選択トランジスタの電極として機能する導電層と、前記柱状半導体の上端に接続される複数のビット線と、前記半導体基板の表面上に第1方向を長手方向として且つ前記第1方向と直交する第2方向において素子分離絶縁膜を挟むように形成されると共に前記柱状半導体の下端に接続される複数のソース線とを備えたことを特徴とする。
この発明によれば、リードディスターブの懸念を軽減させることができる不揮発性半導体記憶装置を提供することができる。
(発明を実施するための最良の形態)
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
(発明を実施するための最良の形態)
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[第1実施形態]
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16、及びソース線駆動回路17を有する。
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置100の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ16、及びソース線駆動回路17を有する。
メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。ワード線駆動回路13は、ワード線WLにかける電圧を制御する。ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSにかける電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)にかける電圧を制御する。センスアンプ16は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路17は、ソース線SLにかける電圧を制御する。この実施の形態では、後述するように、ソース線は1つのブロックに共通ではなく、一方向を長手方向としたライン・アンド・スペース状に複数本形成されている。従って、ソース線駆動回路17も、この複数本のソース線SLの電圧を独立に制御する機能を有している。なお、上記の他、第1実施形態に係る不揮発性半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路を有する(図示略)。
また、図1に示すように、第1実施形態に係る不揮発性半導体記憶装置100においては、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図1に示すとおり各層のワード線WLは、ある領域で水平方向に2次元的に広がっている。各層のワード線WLは、それぞれ同一層からなる平面構造、すなわち、1つのブロックにおいて水平方向に並ぶメモリセルに共通に接続された板状の平面構造となっている。
図2は、第1実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略構成図である。第1実施形態においては、メモリトランジスタ領域12は、メモリトランジスタ(MTr1mn〜MTr4mn)、選択トランジスタSSTrmn及びSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。図2においては、m=3、n=4の一例を示しているが、本発明はこれに限定されるものではない。また、1つのメモリストリングスMSに形成されるメモリセルの数(ワード線の数)も、特定の数に限定されるものではない。
各メモリストリングスMSのメモリトランジスタ(MTr1mn〜MTr4mn)のゲートに接続されているワード線(WL1〜WL4)は、それぞれ同一の導電膜によって形成されており、それぞれ共通である。即ち、各メモリストリングスMSのメモリトランジスタMTr1mnのゲートの全てがワード線WL1に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr2mnのゲートの全てがワード線WL2に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr3mnのゲートの全てがワード線WL3に接続されている。また、各メモリストリングスMSのメモリトランジスタMTr4mnのゲートの全てがワード線WL4に接続されている。第1実施形態に係る不揮発性半導体記憶装置100においては、図1及び図2に示すように、ワード線(WL1〜WL4)は、それぞれ、2次元的に広がっており、板状の平面構造を有している。また、ワード線(WL1〜WL4)は、それぞれ、メモリストリングスMSに略垂直に配置されている。
各メモリストリングスMSは、半導体基板Baに形成された柱状の柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有している。各柱状半導体CLmnは、半導体基板Baから垂直方向に形成されており、半導体基板Ba及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスMSも、柱状半導体CLmnに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体CLmnは、円柱状であっても、角柱状であってもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
また、図2に示すように、メモリストリングスMSの上方には、柱状半導体CLmnと絶縁膜(図2では図示せず)を介し接してドレイン側選択トランジスタSDTrmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、半導体基板Baに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線SGDの幅方向の中心には、その中心を貫通して形成された柱状半導体層CLmnが設けられている。
また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLmnと絶縁膜(図2では図示せず)を介し接してソース側選択トランジスタSSTrmnを構成するソース側選択ゲート線SGSが設けられている。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に半導体基板Baに平行な2次元方向に広がる平面板状の構造を有している。
次に、図2及び図3を参照して、第1実施形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。図3は、第1実施形態における一つのメモリストリングスMSの回路図である。
図2及び図3に示すように、第1実施形態において、1つのメモリストリングスMSは、4つのメモリトランジスタMTr1mn〜MTr4mn並びに2つの選択トランジスタSSTrm及びSDTrmnを有している。これら4つのメモリセルトランジスタMTr1mn〜MTr4mn並びに2つのソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図3参照)。選択トランジスタSDTrmnのドレインにはビット線BLが接続されている。
半導体基板Ba上には、柱状半導体CLmnの下端と接続されるソース線SLが不純物のイオン注入等の方法により複数形成されている。このソース線SLは、ドレイン側選択ゲート線SGDiと同じ方向を長手方向とするライン・アンド・スペース状に複数形成されている。すなわち、ソース線SLの間には素子分離絶縁膜61が形成されており、これにより複数のソース線SLは互いに絶縁分離されている。そして、この複数のソース線SLは、前述したソース線駆動回路17により独立に制御される。選択されるメモリストリングスMSが接続されるソース線SLの電圧は、ソース線駆動回路17により0Vに駆動される。一方、非選択のメモリストリングスMSが接続されるソース線SLの電圧は、ソース線駆動回路17により、例えばフローティング状態に制御される。
各メモリトランジスタMtrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように絶縁膜に囲まれた電荷蓄積層、その電荷蓄積層を取り囲むようにワード線WLにて構成されている。ワード線WLの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタMtrmnの制御ゲート電極CGとして機能する。
上記構成を有する不揮発性半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図示略)、ドレイン側選択ゲート線駆動回路15、ワード線駆動回路13、ソース側選択ゲート線駆動回路14、ソース線駆動回路17によって制御される。すなわち、所定のメモリトランジスタMTrの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
(第1実施形態に係るメモリストリングスMSの具体的構成)
次に、図4を参照して、メモリストリングスMSの更に具体的構成を説明する。図4は、図2のA−A´断面図である。また、図5は、同じく図2のB−B´断面図である。
次に、図4を参照して、メモリストリングスMSの更に具体的構成を説明する。図4は、図2のA−A´断面図である。また、図5は、同じく図2のB−B´断面図である。
図4及び図5に示すように、メモリセルストリングスMSは、下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40を有する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMtrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
ソース側選択トランジスタ層20は、半導体基板Ba上に形成されたソース側第1絶縁層21と、ソース側第1絶縁層21の上面に形成されたソース側導電層(ゲート導電層)22と、ソース側導電層22の上面に形成されたソース側第2絶縁層23を有する。例えば、ソース側第1絶縁層21及びソース側第2絶縁層23は、酸化シリコンにて構成されている。また、例えば、ソース側導電層22は、ポリシリコンにて構成されている。なお、ソース側導電層22は、上述した選択トランジスタSSTrmnの制御ゲートとして機能する。
また、ソース側選択トランジスタ層20は、ソース側第1絶縁層21、ソース側導電層22、及びソース側第2絶縁層23を貫通してソース側ホール24が形成されている。ソース側ホール24内には、ソース側ゲート絶縁層25を介してソース側柱状半導体層(ゲート柱状半導体)26が設けられている。ソース側ゲート絶縁層25は、例えば酸化シリコンにて形成されている。ソース側柱状半導体層26は、例えばアモルファスシリコンにて形成されている。
メモリトランジスタ層30は、ソース側第2絶縁層23の上方に設けられた第1〜第5ワード線間絶縁層31a〜31eと、第1〜第5ワード線間絶縁層31a〜31eの上下間に設けられた第1〜第4ワード線導電層32a〜32dとを有する。例えば、第1〜第5ワード線間絶縁層31a〜31eは、酸化シリコンにて構成されている。また、例えば、第1〜第4ワード線導電層32a〜32dは、ポリシリコンにて構成されている。第1〜第4ワード線導電層31a〜31dは、上述したワード線WL1〜WL4として機能する。
また、メモリトランジスタ層30は、第1〜第5ワード線間絶縁層31a〜31e、及び第1〜第4ワード線導電層32a〜32dを貫通して形成されたメモリホール33、及びメモリホール33内に形成されたメモリ柱状半導体層34を有する。メモリ柱状半導体層34は、アモルファスシリコンにて形成されている。
更に、メモリトランジスタ層30は、メモリ柱状半導体層34に接するトンネル絶縁層35と、そのトンネル絶縁層35に接し且つ電荷を蓄積する電荷蓄積層36と、その電荷蓄積層36に接するブロック絶縁層37とを有する。このブロック絶縁層37は、第1〜第4ワード線導電層(メモリ導電層)32a〜32dと接する。トンネル絶縁層35は、酸化シリコンにて形成されている。電荷蓄積層36は、窒化シリコン(SiN)にて形成されている。ブロック絶縁層37は、酸化シリコンにて形成されている。
ドレイン側選択トランジスタ層40は、第5ワード線間絶縁層31e上に形成された第1分離絶縁層41と、第1分離絶縁層41の上面に形成されたドレイン側導電層(ゲート導電層)42と、ドレイン側導電層42の上面に形成された第2分離絶縁層43とを有する。
第1分離絶縁層41及び第2分離絶縁層43は、酸化シリコンにて形成されている。ドレイン側導電層42は、ポリシリコンにて形成されている。なお、ドレイン側導電層42は、上述した選択トランジスタSDTrmnの制御ゲートとして機能する。
また、ドレイン側選択トランジスタ層40は、第1分離絶縁層41、ドレイン側導電層42、及び第2分離絶縁層43を貫通してドレイン側ホール46が形成されている。ドレイン側ホール46内には、ドレイン側ゲート絶縁層47を介してドレイン側柱状半導体層(ゲート柱状半導体)48が設けられている。なお、ドレイン側柱状半導体層48の上端には、ストライプ状に形成された導電層71が形成されている。この導電層71は、ビット線BLとして機能する。ドレイン側ゲート絶縁層47は、酸化シリコンにて形成されている。ドレイン側柱状半導体層48は、アモルファスシリコンにて形成されている。
半導体基板Ba上には、ソース線SLとして機能するn型拡散層51が形成されている。このn型拡散層51はドレイン側選択ゲート線(SGD)の長手方向と同じ方向を長手方向として、ストライプ状に複数本形成されている。この複数本のソース線SLすなわちn型拡散層51は、ソース線駆動回路17により独立に電圧を制御される。また、このn型拡散層51は、素子分離絶縁膜61により挟まれており、これにより、複数のn型拡散層51は互いに絶縁分離されている。この素子分離絶縁膜61も、n型拡散層51と同様にストライプ状に形成されている。
本実施の形態では、ソース側選択ゲート線(SGS)は、1つのブロック中の全てメモリストリングスMSに対し共通に接続された板状の電極となっている。従って、ソース側選択ゲート線(SGS)の電圧が”H”となると、全てのメモリストリングスMSの柱状半導体CLmnは、ソース線SLに同時に接続され得る。このようにソース側選択ゲート線(SGS)が板状の電極となっているのは、その抵抗を小さくすることができ、また駆動回路の数を減らすことができるためである。
このとき、ソース線SLも1ブロック中のすべてのメモリストリングスMSに共通な板状構造となっていると、すべてのメモリストリングスMSは、選択か非選択かに拘わらず、常にソース線SLの電圧(0V)を与えられることになり、その他条件によってはライトディスターブが生じる虞がある。そこで、本実施の形態では、ソース線SLとなるn型拡散層51が、ブロック毎に共通ではなく、ドレイン側選択ゲート線(SGD)の長手方向と同一の方向を長手方向としたストライプ状に形成され、これと垂直な方向では絶縁分離されている。そして、n型拡散層51は、ソース線駆動回路17により独立に電圧を制御され得る。これにより、ソース側選択ゲート線(SGS)が、1つのブロック中のすべてのメモリストリングスMSに共通な板状の構造となっていても、ライトディスターブを効果的に抑制することができる。
[第2実施形態]
次に、図6〜図9を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、図6〜図9を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図6は、本発明の第2実施形態に係る不揮発性半導体記憶装置100の概略図を示す。また図7は、第2実施形態に係る不揮発性半導体記憶装置100のメモリトランジスタ領域12の一部の概略構成図である。図8は、図7のA−A´断面図である。また、図9は、同じく図7のB−B´断面図である。
この実施の形態では、ソース側選択ゲート線SGS1、SGS2・・・がドレイン側選択ゲート線SGD1、SGD2と同様に、互いに絶縁分離され、ロウ方向に所定ピッチの間隔を設けてストライプ状に形成されている点で、第1の実施の形態と異なっている。また、ソース側選択ゲート線SGSの幅方向の中心を貫通するように、柱状半導体層CLmnが形成されている。その他は第1の実施の形態と同様である。なお、図6〜図9では、ソース線SLの長手方向が選択ゲート線SGD、SGSと同一方向である例を示しているが、この実施の形態では、ソース線SLの長手方向を、選択ゲート線SGD、SGSの長手方向と垂直方向とすることも可能である。この場合には、1つのブロック中の1つの選択メモリストリングスMSのみにソース線SLの0Vの電圧を接続し、その他の非選択のメモリストリングスMSにはソース線SLの0Vの電圧を接続しないようにすることが可能になる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、ソース線SLとなるn型拡散層51を半導体基板Baの表面に形成しているが、本発明はこれに限定されるものではない。たとえば、図10に示すように、半導体基板Ba上に層間絶縁膜50を介してソース線SLとなるn型拡散層51をRIE等により形成し、このn型拡散層51の間を層間絶縁膜62により絶縁するようにしてもよい。この場合、n型拡散層51のRIEと同時に周辺回路におけるMOSFETのゲート電極を形成することも可能である。
また、図11に示すように、n型拡散層51の表面にシリサイド層63を形成して、柱状半導体層26とのコンタクト抵抗を低減させるようにしてもよい。
また、図12に示すように、半導体基板Ba上に、下から層間絶縁膜50、n型拡散層51、シリサイド層63、及びn型拡散層64をその順で形成することで、ソース線SLを形成してもよい。
100…不揮発性半導体記憶装置、12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、16…センスアンプ、17…ソース線駆動回路、20…ソース側選択トランジスタ層、30…メモリトランジスタ層、40…ドレイン側選択トランジスタ層、21…ソース側第1絶縁層、22…ソース側導電層、23…ソース側第2絶縁層、25…ソース側ホール、26…ソース側柱状半導体層、31a〜31e…第1〜第5ワード線間絶縁層、32a〜32d…第1〜第4ワード線導電層、33…メモリホール、34…メモリ柱状半導体層、35…トンネル絶縁層、36…電荷蓄積層、37…ブロック絶縁層、41…ドレイン側第1絶縁層、42…ドレイン側導電層、43…ドレイン側第2絶縁層、46…ドレイン側ホール、47…ドレイン側ゲート絶縁層、48…ドレイン側柱状半導体層、51…n型拡散層、61・・・素子分離絶縁膜61、Ba…半導体基板、CLmn…柱状半導体、MTr1〜MTr4…メモリトランジスタ、SSTrmn…ソース側選択トランジスタ。
Claims (5)
- 電気的に書き換え可能な複数のメモリセル、及びビット線側選択トランジスタ、及びソース線側選択トランジスタを直列に接続してなる複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
半導体基板と、
前記メモリストリングスのチャネル領域として機能し前記半導体基板に対し垂直方向に延びるように形成された複数の柱状半導体と、
前記半導体基板に対して平行に形成され前記メモリセルのワード線、及び前記ビット線側選択トランジスタ、前記ソース線側選択トランジスタの電極として機能する導電層と、
前記柱状半導体の上端に接続される複数のビット線と、
前記半導体基板の表面上に第1方向を長手方向として且つ前記第1方向と直交する第2方向において電気的に分離絶縁されるように形成されると共に前記柱状半導体の下端に接続される複数のソース線と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記ビット線側選択トランジスタの選択ゲート線となる前記導電層は、前記第1方向を長手方向とし且つ前記第2方向では所定の間隔を空けたライン・アンド・スペース状に形成され、
前記ソース線側選択トランジスタの選択ゲート線となる前記導電層は、前記第1方向及び前記第2方向に格子状に並ぶ前記メモリストリングスに共通に接続する板状に形成された
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記複数のソース線を独立に制御可能に構成されたソース線制御回路を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記半導体基板の表面に形成され前記複数のソース線を絶縁分離する素子分離絶縁膜を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ソース線の表面に形成されたシリサイド膜を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
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Cited By (11)
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