KR100453309B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

메모리 셀(MC)을 구성하기 위한 복수의 MIS 트랜지스터를 갖는 반도체 메모리 장치에 있어서, 각 MIS 트랜지스터는,
반도체층(12)과,
상기 반도체층에 형성된 소스 영역(15)과,
상기 반도체층에 상기 소스 영역과 분리되어 형성된 드레인 영역(14)으로서, 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층이 부유 상태의 채널 보디가 되는 드레인 영역과,
상기 소스 영역과 상기 드레인 영역 사이에 설치되어, 상기 채널 보디에 채널을 형성하기 위한 주 게이트(13)와,
상기 채널 보디의 전위를 용량 결합에 의해 제어하기 위해, 상기 주 게이트와는 별도로 설치된, 보조 게이트(20)로서, 상기 주 게이트와 동기하여 구동되는 보조 게이트를 구비하고 있다.
상기 MIS 트랜지스터는, 상기 반도체층을 제1 전위로 설정한 제1 데이터 상태와, 상기 반도체층을 제2 전위로 설정한 제2 데이터 상태를 갖는다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 채널 보디를 기억 노드로서 사용하여 동적으로 데이터 기억을 행하는 반도체 메모리 장치에 관한 것이다.
대용량의 RAM으로서 일반적으로 이용되고 있는 DRAM의 메모리 셀은 하나의 MOS 트랜지스터와 하나의 캐패시터에 의해 형성되고, MOS 트랜지스터를 선택 스위치로 하여 캐패시터에 전하를 저장한다. 이 셀 캐패시터에 축적된 전하를 비트선의 전하와 재분배함으로써, 비트선 전위의 변동을 보고, 데이터의 판독을 행한다. 따라서, 비트선의 초기 전하량에 대하여 셀 캐패시터의 축적 전하량에는 하한이 존재한다.
DRAM은, 미세화에 따라 비트선의 기생 용량은 저하해 왔지만, 소비 전력 삭감과 미세화에 따라 셀에 대한 기입 전하도 저하해 왔기 때문에, 셀 캐패시터의 용량이 감소하는 것은 아니다. 캐패시터의 용량은 면적과 유전체(캐패시터 절연막)의 유전률에 비례하며, 캐패시터 절연막의 막 두께에 반비례한다. 캐패시터 절연막의 막 두께를 얇게 하면 터널 전류가 흘러 절연성을 유지할 수 없게 되기 때문에, 박막화에는 한계(2㎚ 정도)가 있으며, 제곱에 비례하여 축소되는 면적을 상쇄할 정도로 실리콘 산화막의 유전률보다 더 큰 값을 가지며, 구조적으로 안정하며, 실리콘 CMOS 프로세스에 알맞으며 실제 사용하기에 신뢰성이 높은 유전체막을 찾아 개발해 나가는 것은, 시간과 비용이 많이 걸린다.
그 때문에, 1980년대 중반부터, DRAM의 캐패시터에는 스택 셀 구조나 트렌치 셀 구조 등의 3차원 구조를 이용하게 되었다. 이들 스택 셀 구조, 트렌치 셀 구조에서도, 평면적인 사이즈와 3차원적인 깊이와의 비가, 최근에는 10을 가볍게 넘게 되어, 길쭉한 담배(紙卷煙) 형상을 나타내게 되고, 트렌치 셀의 경우에는 실리콘 기판에 대한 에칭 한계, 스택 셀의 경우에는 캐패시터 구조물 하방에 있는 것과 상방에 있는 것을 컨택트하는 컨택트 홀의 개구와 이것으로의 도체의 충전, 유전체의 균일한 피복성이 문제가 되며, 100㎚미만의 사이즈로 한층 더 미세하게 되면 견딜 수 없는 것으로 알려져 있다.
MOS의 게인을 이용하여 캐패시터를 축소하는 시도는 예전부터 이루어지고 있으며, 그러한 타입의 셀을 게인 셀이라고 한다. 판독 MOS 트랜지스터의 게이트 혹은 백 게이트의 전위에 의해 드레인 전류가 변화하기 때문에, 게인 셀은 게이트 전극을 축적 노드로 하는 것과, 채널 보디를 축적 노드로 하는 것으로 크게 두개로 나눌 수 있다. 판독 MOS 트랜지스터의 게이트 전극을 축적 노드로 하는 것은, 오래 전에는 Inte1사가 1k 비트 DRAM에 사용한 3 트랜지스터와 1 캐패시터로 이루어지는 것과, 2 트랜지스터와 1 캐패시터로 이루어지는 것이 있다. 캐패시터에 대해서는, 적극적으로 형성하는 것과, 기생 캐패시터를 이용하는 것이 있다. 어떤 경우든, 이들 게인 셀은, 소자 수가 2 이상으로, 게이트(워드선), 드레인(비트선)은 공통이 아니며, 기입용과 판독용으로 나뉘어 있거나 하고, 결선 수도 많아, 미세화에는 부적합한 면이 있다.
SOI 기판을 이용하여, 판독용 MOS(감지용 MOS)의 채널 보디를 스토리지 노드로 하여 전하를 저장하고, 백 게이트 바이어스 효과를 이용하는 타입의 게인 셀도 제안되고 있다. 예를 들면, 다음과 같은 문헌이 있다.
(1) H.Wann and C.Hu, "A Capacitorless DRAM Cell on SOI Substrate," IEDM Digest of Technical Papers, pp.635-638, Dec., 1933
(2) M.R. Tack, et al, "The Multistable Charge Controlled Memory Effect in SOI MOS Transistors at Low Temperatures," IEEE Transactions on Electron Devices, vo1. no.5, pp.1371-1382 May 1990)
문헌(1)은 게이트 전극은 하나이고 일견 1 트랜지스터 구성으로 보이지만, 실제는 게이트 아래에 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역을 갖고 있으며, 단순한 1 트랜지스터 구조와 비교하면 사이즈는 커진다. 또한, "1"을 쓰기 이전에는 "0"을 쓸 필요가 있다. 기입 스피드에 대해서도, 통상의 SRAM, DRAM에 비해 불리하다. 같은 저자에 의한 특표평9-509284호 공보에는, "1"을 쓰기 전에 "0"을 쓸 필요가 없는 동작 예도 나와 있지만, 게이트 아래에 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역을 갖는 것에는 변함이 없다.
문헌(2)은 워드선을 공유하는 셀에 대하여, "1"과 "0"을 동시에 쓸 수 없으며, SOI 기판을 이용한 소거 동작이 필요해진다. 기입 스피드도 통상의 SRAM, DRAM에 비해 불리하다.
특개평3-171768호 공보에도, 채널 보디를 스토리지 노드로 하여 전하를 저장하고, 백 게이트 바이어스 효과를 이용하는 타입의 게인 셀이 나타내어져 있다. 이것은, 비트선에 접속하지 않은 측의 소스/드레인이 비트선 방향이나 또는 워드선 방향으로 분리되어 있을 필요가 있으며, 셀 사이즈가 크다. 또한, "1"을 쓰기 이전에 "0"을 쓸 필요가 있으며, 기입 스피드로는 통상의 SRAM, DRAM에 비해 불리하다.
특개평8-213624호 공보의 것은, 채널 보디를 스토리지 노드로 하여 전하를 저장하고, 채널 보디의 전위에 의해 기생 바이폴라의 콜렉터 전류에 차가 있는 것을 이용하는 타입의 게인 셀이다. 이것도, "0"을 쓰기 전에 "1"을 쓸 필요가 있고, 기입 스피드로서는 통상의 SRAM, DRAM에 비해 불리하다.
이상과 같이, 새로운 DRAM으로서 최근 제안되고 있는 것은, 특수 트랜지스터 구조를 필요로 하는 등, 구조가 복잡하거나, 혹은 구조가 비교적 단순해도 제어성에 난점이 있어, 고집적화와 고성능화를 도모하는 것이 어렵다.
도 1은 각 실시예에서 이용하는 DRAM 셀의 기본 구조를 나타내는 도면.
도 2는 상기의 DRAM 셀의 동작 원리를 설명하기 위한 보디 전위와 게이트 바이어스의 관계를 나타내는 도면.
도 3은 본 발명의 실시예1에 따른 DRAM 셀의 단면 구조를 나타내는 도면.
도 4는 상기의 DRAM 셀을 이용한 셀 어레이의 등가 회로.
도 5는 도 4의 셀 어레이의 레이아웃.
도 6a는 도 5의 A-A'선 단면도.
도 6b는 도 5의 B-B'선 단면도.
도 7a는 제1 게이트와 제2 게이트를 동일한 재료로 형성한 경우에서의 상기의 DRAM 셀의 기입 동작을 나타내는 파형도.
도 7b는 제1 게이트와 제2 게이트를 상이한 일 함수를 갖는 재료로 형성한 경우에서의, 상기의 DRAM 셀의 기입 동작을 나타내는 파형도.
도 7c는 도 7b의 기입 동작 파형을 생성하기 위한 워드선 드라이버와 로우 디코더의 회로 구성의 일례를 나타내는 도면.
도 7d는 도 7c에 나타낸 워드선 드라이버의 변형예를 나타내는 도면.
도 7e는 도 7c 또는 도 7d에 나타낸 로우 디코더와 워드선 드라이버를, 메모리 셀 어레이에 대하여 배치한 경우의 레이아웃의 일례를 나타내는 도면(편측 배치).
도 7f는 도 7c 또는 도 7d에 나타낸 로우 디코더와 워드선 드라이버를, 메모리 셀 어레이에 대하여 배치한 경우의 레이아웃의 일례를 나타내는 도면(양측 배치).
도 7g는 도 7a의 기입 동작 파형을 생성하기 위한 워드선 드라이버와 로우 디코더의 회로 구성의 일례를 나타내는 도면.
도 7h는 도 7g에 나타낸 워드선 드라이버의 변형예를 나타내는 도면.
도 7i는 도 7g 또는 도 7h에 나타낸 로우 디코더와 워드선 드라이버를, 메모리 셀 어레이에 대하여 배치한 경우의 레이아웃의 일례를 나타내는 도면(제1 워드선과 제2 워드선으로 이루어지는 워드선 쌍에 대하여, 좌우 교대로 로우 디코더와 워드선 드라이버를 설치한 경우).
도 7j는 도 7g 또는 도 7h에 나타낸 로우 디코더와 워드선 드라이버를, 메모리 셀 어레이에 대하여 배치한 경우의 레이아웃의 일례를 나타내는 도면(편측에 제1 워드선용의 로우 디코더와 워드선 드라이버를 설치하고, 다른 편측에 제2 워드선의 로우 디코더와 워드선 드라이버를 설치한 경우).
도 7k는 도 7j에 나타낸 레이아웃을 채용하는 경우에서의, 제1 워드선용의 로우 디코더와 워드선 드라이버의 회로 구성의 일례를 나타내는 도면.
도 7l은 도 7j에 나타낸 레이아웃을 채용하는 경우에서의, 제2 워드선용의로우 디코더와 워드선 드라이버의 회로 구성의 일례를 나타내는 도면.
도 7m은 도 7k에 나타낸 워드선 드라이버의 변형예를 나타내는 도면.
도 7n은 각 실시예에서의 메모리 셀을 이용하여 구성된 메모리 셀 어레이와, 그 로우 디코더와 워드선 드라이버를 배치한, 메모리 칩의 레이아웃의 일례를 나타내는 도면이다.
도 8은 실시예2에 따른 DRAM 셀의 단면 구조를 나타내는 도면.
도 9는 실시예3에 따른 DRAM 셀의 단면 구조를 나타내는 도면.
도 10a는 실시예4에 따른 DRAM 셀 어레이의 레이아웃.
도 10b는 도 10a의 A-A'선 단면도.
도 10c는 도 10a의 B-B'선 단면도.
도 11은 실시예5에 따른 DRAM 셀의 단면 구조를 나타내는 도면.
도 12는 도 3에 나타낸 실시예1에 따른 메모리 셀의 제조 공정에서의 마크 형성 공정을 나타내는 도면.
도 13은 도 12의 제조 공정의 마크 형성 공정을 나타내는 도면.
도 14는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면.
도 15는 상기의 제조 공정의 기판 접합 공정을 나타내는 도면.
도 16은 상기의 제조 공정의 기판 연마 공정을 나타내는 도면.
도 17은 상기의 제조 공정의 게이트(G1) 형성 공정을 나타내는 도면.
도 18은 상기의 제조 공정의 비트선 형성 공정을 나타내는 도면.
도 19는 도 8에 나타낸 실시예2에 따른 메모리 셀의 제조 공정에서의 마크형성 공정을 나타내는 도면.
도 20은 도 19의 제조 공정의 마크 형성 공정을 나타내는 도면.
도 21은 상기의 제조 공정의 게이트(G1) 형성 공정을 나타내는 도면.
도 22는 상기의 제조 공정의 기판 접합 공정을 나타내는 도면.
도 23은 상기의 제조 공정의 기판 연마 공정을 나타내는 도면.
도 24는 상기의 제조 공정의 절연막 형성 공정을 나타내는 도면.
도 25는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면.
도 26은 상기의 제조 공정의 비트선 형성 공정을 나타내는 도면.
도 27은 도 9에 나타낸 실시예3에 따른 메모리 셀의 제조 공정에서의 마크 형성 공정을 나타내는 도면.
도 28은 상기의 제조 공정의 마크 형성 공정을 나타내는 도면.
도 29는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면.
도 30은 상기의 제조 공정의 기판 접합 공정을 나타내는 도면.
도 31은 상기의 제조 공정의 기판 연마 공정을 나타내는 도면.
도 32는 상기의 제조 공정의 게이트(G1) 형성 공정을 나타내는 도면.
도 33은 상기의 제조 공정의 비트선 형성 공정을 나타내는 도면.
도 34a는 도 10a 내지 도 10c에 나타낸 실시예4에 따른 메모리 셀의 제조 공정에서의 소자 분리 공정을 나타내는 도면(도 10a에서의 A-A'선 단면도).
도 34b는 도 10a 내지 도 10c에 나타낸 실시예4에 따른 메모리 셀의 제조 공정에서의 소자 분리 공정을 나타내는 도면(도 10a에서의 B-B'선 단면도).
도 35a는 상기의 제조 공정의 게이트 매립부 형성 공정을 나타내는 도면(도 10a에서의 A-A'선 단면도).
도 35b는 상기의 제조 공정의 게이트 매립부 형성 공정을 나타내는 도면(도 10a에서의 B-B'선 단면도).
도 36a는 상기의 제조 공정의 게이트(G1) 매립 공정을 나타내는 도면(도 10a에서의 A-A'선 단면도).
도 36b는 상기의 제조 공정의 게이트(G1) 매립 공정을 나타내는 도면(도 10a에서의 B-B'선 단면도).
도 37a는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면(도 10a에서의 A-A'선 단면도).
도 37b는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면(도 10a에서의 B-B'선 단면도).
도 38a는 상기의 제조 공정의 고정 전위선 형성 공정을 나타내는 도면(도 10a에서의 A-A'선 단면도).
도 38b는 상기의 제조 공정의 고정 전위선 형성 공정을 나타내는 도면(도 10a에서의 B-B'선 단면도).
도 39a는 도 11의 실시예에 대응하는 셀 어레이의 레이아웃.
도 39b는 도 39a의 A-A'선 단면도.
도 39c는 도 39a의 B-B'선 단면도.
도 40a는 도 39의 셀 어레이의 제조 공정에서의 기둥형 실리콘 형성 공정을나타내는 도면(도 39a에서의 A-A'선 단면도).
도 40b는 도 39의 셀 어레이의 제조 공정에서의 기둥형 실리콘 형성 공정을 나타내는 도면(도 39a에서의 B-B'선 단면도).
도 41a는 상기의 제조 공정의 기둥형 실리콘 형성 공정을 나타내는 도면(도 39a에서의 A-A'선 단면도).
도 41b는 상기의 제조 공정의 기둥형 실리콘 형성 공정을 나타내는 도면(도 39a에서의 B-B'선 단면도).
도 42a는 상기의 제조 공정의 게이트 전극 재료 퇴적 공정을 나타내는 도면(도 39a에서의 A-A'선 단면도).
도 42b는 상기의 제조 공정의 게이트 전극 재료 퇴적 공정을 나타내는 도면(도 39a에서의 B-B'선 단면도).
도 43a는 상기의 제조 공정의 게이트 형성 공정을 나타내는 도면(도 39a에서의 A-A'선 단면도).
도 43b는 상기의 제조 공정의 게이트 형성 공정을 나타내는 도면(도 39a에서의 B-B'선 단면도).
도 44a는 상기의 제조 공정의 평탄화 공정을 나타내는 도면(도 39a에서의 A-A'선 단면도).
도 44b는 상기의 제조 공정의 평탄화 공정을 나타내는 도면(도 39a에서의 B-B'선 단면도).
도 45a는 도 11에 나타낸 실시예5에 따른 메모리 셀에서의 다른 셀 어레이의레이아웃.
도 45b는 도 45a의 A-A'선 단면도.
도 45c는 도 45a의 B-B'선 단면도.
도 46a는 도 45의 셀 어레이의 제조 공정에서의 기둥형 실리콘 형성 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 46b는 도 45의 셀 어레이의 제조 공정에서의 기둥형 실리콘 형성 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도).
도 47a는 상기의 제조 공정의 기둥형 실리콘 형성 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 47b는 상기의 제조 공정의 기둥형 실리콘 형성 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도).
도 48a는 상기의 제조 공정의 게이트 전극 재료 퇴적 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 48b는 상기의 제조 공정의 게이트 전극 재료 퇴적 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도).
도 49a는 상기의 제조 공정의 게이트(G1) 형성 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 49b는 상기의 제조 공정의 게이트(G1) 형성 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도).
도 50a는 상기의 제조 공정의 평탄화 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 50b는 상기의 제조 공정의 평탄화 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도).
도 51a는 상기의 제조 공정의 게이트(G2) 형성 영역의 개구 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 51b는 상기의 제조 공정의 게이트(G2) 형성 영역의 개구 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도).
도 52a는 상기의 제조 공정의 게이트 전극 재료 퇴적 공정을 나타내는 도면(도 45a에서의 A-A'선 단면도).
도 52b는 상기의 제조 공정의 게이트 전극 재료 퇴적 공정을 나타내는 도면(도 45a에서의 B-B'선 단면도.
도 53a는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면(도 45a 에서의 A-A'선 단면도).
도 53b는 상기의 제조 공정의 게이트(G2) 형성 공정을 나타내는 도면(도 45a 에서의 B-B'선 단면도).
도 54a는 도 39a의 실시예에 분로 배선을 추가한 실시예의 레이아웃.
도 54b는 도 54a의 A-A'선 단면도.
도 54c는 도 54a의 B-B'선 단면도.
도 55a는 다른 분로 배선 구조를 이용한 경우의 도 54a의 A-A'선 단면도.
도 55b는 다른 분로 배선 구조를 이용한 경우의 도 54a의 B-B'선 단면도.
도 56은 실시예1에 따른 n채널형의 MIS 트랜지스터를, p 채널형으로 변형한 경우에서의, 메모리 셀 구조를 도 3에 대응시켜 나타내는 도면.
도 57은 실시예2에 따른 n 채널형의 MIS 트랜지스터를, p 채널형으로 변형한 경우에서의 메모리 셀 구조를 도 8에 대응시켜 나타내는 도면.
도 58은 실시예3에 따른 n 채널형의 MIS 트랜지스터를, p 채널형으로 변형한 경우에서의, 메모리 셀 구조를 도 9에 대응시켜 나타내는 도면.
도 59a는 실시예4에 따른 n 채널형의 MIS 트랜지스터를, p 채널형으로 변형한 경우에서의, 메모리 셀 구조를 도 10b에 대응시켜 나타내는 도면.
도 59b는 실시예4에 따른 n 채널형의 MIS 트랜지스터를, p 채널형으로 변형한 경우에서의, 메모리 셀 구조를 도 10c에 대응시켜 나타내는 도면.
도 60a는 실시예5에 따른 n 채널형의 MIS 트랜지스터를, p 채널형으로 변형한 경우에서의, 메모리 셀 구조를 도 11에 대응시켜 나타내는 도면.
도 60b는 p 채널형의 MIS 트랜지스터를 이용한 경우에서의, 구동 전압 파형을 도 7a에 대응시켜 나타내는 도면.
도 60c는 p 채널형의 MIS 트랜지스터를 이용한 경우에서의, 구동 전압 파형을 도 7b에 대응시켜 나타내는 도면.
도 61은 도 3의 실시예의 셀의 시뮬레이션에 이용한 디바이스 파라미터를 나타내는 도면.
도 62는 상기의 시뮬레이션에 의한 "0" 기입과 그 후의 판독 동작의 전압 파형을 나타내는 도면.
도 63은 상기의 시뮬레이션에 의한 "1" 기입과 그 후의 판독 동작의 전압 파형을 나타내는 도면.
도 64는 상기의 시뮬레이션에 의한 "0", "1" 데이터 기입 시의 셀의 드레인 전류-게이트 전압 특성을 나타내는 도면.
도 65는 보조 게이트를 고정 전위로 한 시뮬레이션에 의한 "0" 기입과 그 후의 판독 동작의 전압 파형을 나타내는 도면.
도 66은 상기의 시뮬레이션에 의한 "1" 기입과 그 후의 판독 동작의 전압 파형을 나타내는 도면.
도 67은 상기의 시뮬레이션에 의한 "0", "1" 데이터 기입 시의 셀의 드레인 전류-게이트 전압 특성을 나타내는 도면.
도 68a는 실시예6에 의한 셀 어레이의 평면도.
도 68b는 도 68a의 I-I' 단면도.
도 68c는 도 68a의 II-II' 단면도.
도 69는 상기의 실시예의 제조 공정에서의 제1 실리콘 기판에 게이트 전극 재료막을 형성하는 공정을 나타내는 단면도.
도 70은 상기의 제조 공정에서의 제2 실리콘 기판에 수소 이온 주입을 행하는 공정을 나타내는 단면도.
도 71은 상기의 제조 공정에서의 기판 접합 공정을 나타내는 단면도.
도 72는 상기의 제조 공정에서의 접합 기판의 두께 조정 공정을 나타내는 도면.
도 73a는 상기의 제조 공정에서의 소자 분리 공정을 나타내는 평면도.
도 73b는 도 73a의 II-II' 단면도.
도 74는 상기의 제조 공정에서의 더미 워드선용 절연막 퇴적 공정을 나타내는 단면도.
도 75는 상기의 제조 공정에서의 더미 워드선 형성과 이것을 이용한 보조 게이트 분리 공정을 나타내는 단면도.
도 76은 상기의 제조 공정에서의 실리콘 질화막 형성 공정을 나타내는 단면도.
도 77은 상기의 제조 공정에서의 분리 홈으로의 절연막 매립 공정을 나타내는 단면도.
도 78은 상기의 제조 공정에서의 실리콘 질화막 제거 공정을 나타내는 단면도.
도 79는 상기의 제조 공정에서의 실리콘층 성장 공정을 나타내는 단면도.
도 80은 상기의 제조 공정에서의 더미 워드선 제거 공정을 나타내는 단면도.
도 81은 상기의 제조 공정에서의 게이트 절연막 형성 공정과 실리콘 질화막 형성 공정을 나타내는 단면도.
도 82는 상기의 제조 공정에서의 주 게이트 매립 공정을 나타내는 단면도.
도 83은 상기의 제조 공정에서의 실리콘 질화막 퇴적 공정을 나타내는 단면도.
도 84a는 상기의 제조 공정에서의 실리콘 질화막 에칭 공정을 나타내는 평면도.
도 84b는 도 84a의 I-I' 단면도.
도 85는 상기의 제조 공정의 소자 분리 공정을 나타내는 평면도.
도 86은 상기의 제조 공정에서의 소스, 드레인 확산층 형성 공정을 나타내는 단면도.
도 87은 상기의 제조 공정에서의 층간 절연막 형성 공정을 나타내는 단면도.
도 88은 상기의 제조 공정에서의 소스 배선 매립 홈 형성 공정을 나타내는 단면도.
도 89는 상기의 제조 공정에서의 소스 배선층 매립 공정을 나타내는 단면도.
도 90은 상기의 제조 공정에서의 층간 절연막 형성 공정을 나타내는 단면도.
도 91은 상기의 제조 공정에서의 비트선 컨택트 홀 및 배선 홈 형성 공정을 나타내는 단면도.
도 92는 다른 실시예에 의한 셀 어레이의 도 68b에 대응하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 실리콘 산화막
12 : p형 실리콘층
13 : 주 게이트(제1 게이트)
14 : 드레인 영역
15 : 소스
16 : 제1 게이트 절연막
17 : 층간 절연막
18 : 비트선
19 : 제2 게이트 절연막
20: 보조 게이트(제2 게이트)
복수의 메모리 셀(MC)을 구성하기 위한 복수의 MIS 트랜지스터를 갖는 반도체 메모리 장치에 있어서, 각 MIS 트랜지스터는,
반도체층(12)과,
상기 반도체층에 형성된 소스 영역(15)과,
상기 반도체층에 상기 소스 영역과 분리되어 형성된 드레인 영역(14)으로서, 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층이 부유 상태의 채널 보디로 되는 드레인 영역과,
상기 소스 영역과 상기 드레인 영역 사이에 설치되어, 상기 채널 보디에 채널을 형성하기 위한 주 게이트(13)와,
상기 채널 보디의 전위를 용량 결합에 의해 제어하기 위해, 상기 주 게이트와는 별도로 설치된 보조 게이트(20)로서, 상기 주 게이트와 동기하여 구동되는 보조 게이트,
를 구비하며,
상기 MIS 트랜지스터는, 상기 채널 보디를 제1 전위로 설정한 제1 데이터 상태와, 상기 채널 보디를 제2 전위로 설정한 제2 데이터 상태를 포함하는,
것을 특징으로 한다.
복수의 메모리 셀(MC)을 구성하기 위한 복수의 MIS 트랜지스터를 갖는 반도체 메모리 장치에 있어서, 각 MIS 트랜지스터는 제1 데이터 상태와 제2 데이터 상태를 갖는 반도체 메모리 장치이고,
제1 반도체 기판(601)과,
상기 제1 반도체 기판의 표면에 저면 및 측면이 절연막(602, 803)으로 피복된 상태에서 한 방향으로 연속하도록 형성된, 상기 MIS 트랜지스터의 보조 게이트(20)와,
상기 보조 게이트의 표면에 제1 게이트 절연막(19)을 통해 설치된 제2 반도체 기판(701)과,
상기 제2 반도체 기판의 표면에 제2 게이트 절연막(807, 809)을 통해 상기 보조 게이트와 병행하여 연속하도록 형성된, 상기 MIS 트랜지스터의 주 게이트(13)와,
상기 제2 반도체 기판에 있어서의, 상기 주 게이트와 상기 보조 게이트의 간극부에 형성된 소스 영역(15)과,
상기 제2 반도체 기판에 있어서의, 상기 주 게이트와 상기 보조 게이트의 간극부에 상기 소스 영역과 분리되어 형성된 드레인 영역(14)과,
상기 소스 영역에 컨택트하여, 상기 주 게이트 및 보조 게이트와 병행하여 연속하도록 설치된 소스 배선(902)과,
상기 소스 배선을 피복하는 층간 절연막(900)과,
상기 층간 절연막 위에, 상기 주 게이트 및 보조 게이트와 교차하는 방향에 형성되어, 상기 드레인 영역에 컨택트하는 비트선(18)
을 구비하는 것을 특징으로 한다.
제1 반도체 기판(101) 위에 제1 게이트 절연막을 통해 보조 게이트(20)를 형성하는 공정과,
상기 보조 게이트를 피복하여 평탄화된 절연막(106)을 형성하는 공정과,
상기 절연막 위에 제2 반도체 기판(201)을 접합하는 공정과,
상기 제1 반도체 기판(101)을 연마하여 소정 두께의 반도체층으로 하는 공정과,
상기 제1 반도체 기판(101)에, 소자 분리를 위한 소자 분리 절연막(115)을 형성하는 공정과,
상기 반도체층 위에, 제1 게이트 절연막을 통해 상기 보조 게이트와 대향하는 주 게이트(13)를 형성하는 공정과,
상기 주 게이트를 마스크로 하여, 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(l4)을 형성하는 공정
을 포함하는 것을 특징으로 한다.
제1 반도체 기판(101) 위에, 제1 게이트 절연막(16)을 통해 주 게이트(13)를 형성하는 공정과,
상기 주 게이트를 피복하여 평탄화된 제1 절연막(106)을 형성하는 공정과,
상기 제1 절연막 위에 제2 반도체 기판(201)을 접합하는 공정과,
상기 제1 반도체 기판(101)을 연마하여 소정 두께의 반도체층으로 하는 공정과,
상기 제1 반도체 기판(101)에, 소자 분리를 위한 소자 분리 절연막(115)을 형성하는 공정과,
상기 반도체층 위에 제2 절연막(203)을 형성하는 공정과,
상기 제2 절연막에 상기 반도체층에 달하는 개구(204)를 개방하여, 상기 개구를 통해 상기 반도체층과 접속되는 중계 전극(25)을 형성하는 공정과,
상기 중계 전극 위에 제2 게이트 절연막(26)을 통해 보조 게이트(20)를 형성하는 공정과,
상기 보조 게이트를 마스크로 하여 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정
을 포함하는 것을 특징으로 한다.
제1 반도체 기판(101) 위에, 제1 절연막(209)을 형성하는 공정과,
상기 제1 절연막에 상기 제1 반도체 기판에 달하는 개구(209a)를 개방하여, 상기 개구를 통해 상기 제1 반도체 기판에 접속되는 중계 전극(25)을 형성하는 공정과,
상기 중계 전극 위에 제1 게이트 절연막(26)을 통해 보조 게이트(20)를 형성하는 공정과,
상기 보조 게이트를 피복하여 평탄화된 제2 절연막(210)을 형성하는 공정과,
상기 제2 절연막 위에 제2 반도체 기판(201)을 접합하는 공정과,
상기 제1 반도체 기판(101)을 연마하여 소정 두께의 반도체층으로 하는 공정과,
상기 제1 반도체 기판(101)에 소자 분리를 위한 소자 분리 절연막(115)을 형성하는 공정과,
상기 반도체층 위에 제2 게이트 절연막(16)을 통해 주 게이트(13)를 형성하는 공정과,
상기 주 게이트를 마스크로 하여 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정
을 포함하는 것을 특징으로 한다.
반도체 기판(10) 위에, 제1 절연막(11)을 통해 반도체층(12) 을 형성하는 공정과,
상기 반도체층에 제1 방향으로 소자 분리된 소자 형성 영역을 구획하기 위해 소자 분리 절연막(302)을 매립하는 공정과,
상기 소자 분리 절연막(302)에 제1 게이트 절연막(16)을 통해 상기 반도체층의 측면에 대향하는 주 게이트(l3)를 매립하는 공정과,
상기 반도체층의 상면에, 제2 게이트 절연막(19)을 통해 상기 반도체층에 대향하는 보조 게이트(20)를 상기 주 게이트와 전기적으로 접속된 상태에서 또한 상기 주 게이트는 일 함수가 다른 재료에 의해 형성하는 공정과,
상기 보조 게이트(20)를 마스크로 하여, 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정
을 포함하는 것을 특징으로 한다.
제1 반도체 기판(601) 위에 제1 절연막(602)을 통해 게이트 전극 재료막(603)을 형성하는 공정과,
상기 게이트 전극 재료막 위에 제1 게이트 절연막(19)을 통해 제2 반도체 기판(701)을 접착하는 공정과,
상기 제2 반도체 기판에 소자 분리 절연막(704)을 형성하여 스트라이프 형상으로 제1 방향으로 연속하는 소자 형성 영역을 구획하는 공정과,
상기 소자 형성 영역이 구획된 제2 반도체 기판 위에 제2 절연막(801)을 퇴적하여, 이것을 상기 제1 방향과 교차하는 제2 방향으로 연속하는 더미 게이트로서 패턴 형성하는 공정과,
상기 더미 게이트를 마스크로 하여, 상기 제2 반도체 기판(701), 상기 제1 게이트 절연막(19), 및 상기 게이트 전극 재료막(603)을 순차 에칭하여, 상기 게이트 전극 재료막에 의한 보조 게이트(20)를, 상기 제2 방향으로 연속하도록 형성하는 공정과,
상기 더미 게이트의 간극에, 상기 제2 반도체 기판의 두께 방향의 도중까지 제3 절연막(804)을 매립하는 공정과,
상기 더미 게이트 간극의 상기 제3 절연막 위에, 측면이 상기 제2 반도체 기판(701)에 접하도록 반도체층(805)을 형성하는 공정과,
상기 더미 게이트를 제거하여, 노출된 상기 제2 반도체 기판(701)의 표면에 제2 게이트 절연막(16)을 형성하는 공정과,
상기 반도체층의 간극부에 상기 보조 게이트와 병행하여 연속하는 주 게이트(13)를 매립하는 공정과,
상기 반도체층에 불순물을 이온 주입하여, 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정과,
상기 소스 영역(15)에 컨택트하여, 상기 제2 방향으로 연속하는 소스 배선(902)을 형성하는 공정과,
상기 소스 배선을 피복하는 층간 절연막(900b)을 형성하여, 상기 층간 절연막 위에 상기 드레인 영역(14)에 컨택트하여, 상기 제1 방향으로 연속하는비트선(18)을 형성하는 공정
을 포함하는 것을 특징으로 한다.
<실시예>
이하, 도면을 참조하여, 본 발명에 관한 몇개의 실시예를 설명한다. 우선, 구체적인 실시예를 설명하기 전에, 후술하는 실시예에서 이용되는 메모리 셀의 기본 원리를 설명한다.
도 1은 DRAM의 단위 메모리 셀의 기본적인 단면 구조를 나타내고 있다. 메모리 셀 MC는, SOI 구조의 n 채널 MIS 트랜지스터에 의해 구성되어 있다. 즉, 실리콘 기판(10) 위에 절연막으로서 실리콘 산화막(11)이 형성되고, 이 실리콘 산화막(11) 위에 p형 실리콘층(12)이 형성된 SOI 기판이 이용되고 있다. 이 SOI 기판의 실리콘층(12) 위에, 게이트 산화막(16)을 통해 게이트 전극(13)이 형성되며, 게이트 전극(13)에 자기 정합되어 n형 드레인 확산층(14)과 n형 소스 확산층(15)이 형성되어 있다.
드레인 확산층(14)과 소스 확산층(15)은 저부의 실리콘 산화막(11)에 달하는 깊이로 형성되어 있다. 따라서, p형 실리콘층(12)으로 이루어지는 채널 보디 영역은 채널 폭 방향(도면의 지면에 직교하는 방향)의 분리를 산화막으로 행한다고 하면, 저면 및 채널 폭 방향의 측면이 다른 쪽으로부터 절연 분리되고, 채널 길이 방향은 pn 접합 분리된 부유 상태가 된다.
이 MIS 트랜지스터로 이루어지는 DRAM 셀의 동작 원리는 트랜지스터의 채널 보디(다른 것으로부터 절연 분리된 p형 실리콘층(12))의 다수 캐리어인 홀의 축적상태를 이용한다. 즉, 트랜지스터를 5극관 영역에서 동작시킴에 따라, 드레인(14)으로부터 큰 전류가 흘러, 드레인(14) 근방에서 임팩트 이온화를 일으킨다. 이 임팩트 이온화에 의해 생성되는 다수 캐리어인 홀을 p형 실리콘층(12)에 유지시키고, 그 홀 축적 상태를, 예를 들면 데이터 "1"로 한다. 드레인(14)과 P형 실리콘층(12) 사이의 pn 접합을 순방향 바이어스하여, p형 실리콘층(12)의 홀을 드레인측에 방출시킨 상태를 데이터 "0"으로 한다.
데이터 "0", "1"은 채널 보디의 전위의 차를 나타내고, MIS 트랜지스터의 임계치 전압의 차로서 기억된다. 도 2는 게이트에 공급되는 구동 전위 VWL과 보디 전위 VB의 관계를 나타내고 있다. 도 2에 도시한 바와 같이 홀 축적에 의해 보디 전위 VB가 높은 데이터 "1" 상태의 임계치 전압 Vth1은, 데이터 "0" 상태의 임계치 전압 Vth0보다 낮다. 보디에 다수 캐리어인 홀을 축적한 "1" 데이터 상태를 유지하기 위해서는, 게이트(13)에는 마이너스의 바이어스 전압을 인가하는 것이 필요하게 된다. 이 데이터 보유 상태는 역 데이터의 기입 동작(소거)을 행하지 않는 한, 판독 동작을 행해도 상관없다. 즉, 캐패시터의 전하 축적을 이용하는 1 트랜지스터/1 캐패시터의 DRAM과 달리, 비파괴 판독이 가능하다.
이상의 기본적인 DRAM 셀 구성에서는 데이터 "0", "1"의 임계치 전압 차를 얼마만큼 크게 할 수 있는지가 중요한 포인트가 된다. 상기 동작 원리로부터 분명히 알 수 있듯이 게이트(13)로부터의 용량 결합에 의해 보디 전위를 제어함으로써, 데이터의 기입 특성 및 유지 특성이 결정된다. 그러나, 보디 전위에 대하여 임계치 전압은 거의 평방근으로도 충분하기 때문에, "0", "1" 데이터 사이의 큰 임계치전압 차를 실현하는 것은 용이하지 않다. 또한, 상술한 기입 동작에서는 "0" 기입의 메모리 셀 MC는 3극관 동작하며, 따라서 채널이 형성되면 게이트(13)와 채널 보디는 용량 결합하지 않게 되어, 보디 전위가 상승할 수 없게 된다.
그래서 이하의 실시예에서는, 상기한 기본 메모리 셀 구조에 대하여, 채널 형성에 이용되는 주 게이트(제1 게이트)와는 별도로, MIS 트랜지스터의 보디에 대하여 용량 결합하여 보디 전위를 제어하기 위한 보조 게이트(제2 게이트)를 설치한다. 그리고, 제2 게이트를 제1 게이트와 동기하여 구동시킴으로써, 보다 확실한 데이터 기입을 실현하고, 또한 임계치 전압 차가 큰 데이터 "0", "1"의 기억을 가능하게 한다.
이하에 구체적인 실시예를 설명한다.
[실시예1]
도 3은, 실시예1에 따른 메모리 셀 MC의 구조를 도 1의 기본 구조와 대응시켜 나타내고 있다. 도 1과 다른 점은, 트랜지스터의 채널 제어에 이용되는 프론트 게이트인 제1 게이트(G1 : 13)와는 별도로, 보디 전위를 제어하기 위한 제2 게이트(G2 : 20)를 설치하고 있다는 점이다. 제2 게이트(20)는 이 실시예의 경우, 게이트 절연막(19)을 통해 실리콘층(12)의 저면에 용량 결합하도록 대향하는 백 게이트로서, 실리콘층(12) 아래의 산화막(11)에 매립되어 있다.
도 4는, 이와 같은 메모리 셀 MC를 복수, 매트릭스 배열한 메모리 셀 어레이의 등가 회로를 나타내고 있다. 한 방향으로 배열하는 복수의 메모리 셀 MC의 제1 게이트(G1 : 13)는 제1 워드선 WL1에 접속되고, 제2 게이트(G2 : 20)는 제2 워드선WL2에 접속된다. 이들 워드선 WL1, WL2와 교차하는 방향으로, 메모리 셀 MC의 드레인이 접속되는 비트선 BL이 배치된다. 모든 메모리 셀 MC의 소스(15)는 고정 전위선(접지 전위선 VSS)에 접속된다.
도 5는 메모리 셀 어레이의 레이아웃을 나타내며, 도 6a, 도 6b는 각각 도 5의 A-A', B-B'선 단면을 나타내고 있다. p형 실리콘층(12)은, 실리콘 산화막(21)의 매립에 의해, 격자 형상으로 패턴 형성된다. 즉 드레인(14)을 공유하는 두개의 트랜지스터의 영역이 워드선 WL1, WL2의 방향으로 실리콘 산화막(21)에 의해 소자 분리되어 배열된다. 혹은 실리콘 산화막(21)의 매립에 대신하여, 실리콘층(12)을 에칭함으로써, 가로 방향의 소자 분리를 행해도 좋다. 제1 게이트(13) 및 제2 게이트(20)는 한 방향으로 연속적으로 형성되어, 이들이 워드선 WL1 및 WL2로 된다. 소스(15)는 워드선 WL1, WL2의 방향으로 연속적으로 형성되어, 이것이 고정 전위선(공통 소스선)으로 된다. 트랜지스터 상에는 층간 절연막(17)으로 피복되고 이 위에 비트선(BL : 18)이 형성된다. 비트선(18)은 두개의 트랜지스터로 공유하는 드레인(14)에 컨택트하여, 워드선 WL1, WL2와 교차하도록 배치된다.
이에 따라, 각 트랜지스터의 채널 보디인 실리콘층(12)은 저면 pn 및 채널 폭 방향의 측면이 산화막에 의해 상호 분리되며, 채널 길이 방향으로는 pn 접합에 의해 상호 분리되어, 부유 상태로 유지된다.
그리고 이 메모리 셀 어레이 구성에서는 워드선 WL1, WL2 및 비트선 BL을 최소 가공 치수 F의 피치로 형성했다고 해도, 단위 셀 면적은 도 5에 파선으로 나타낸 바와 같이 2F×2F=4F2가 된다.
이상과 같이, 하나의 MIS 트랜지스터를 1 비트의 메모리 셀 MC로서, 다이내믹 기억이 가능한 메모리 셀 어레이가 구성된다.
도 7a 및 도 7b는, 데이터 기입 시의 워드선 WL1, WL2 및 비트선 BL의 전압 파형을 나타내고 있다. 쌍을 이루는 제1 워드선 WL1과 제2 워드선 WL2는 동기하여 구동한다. 도 7a는, 제1 게이트(13)와 제2 게이트(20)가 동일한 재료인 경우에, 제2 게이트(20)를 제1 게이트(13)보다 낮은 전위로 제어하여, 채널 보디의 제2 게이트(20)측에 다수 캐리어 축적을 가능하게 하는 것이다. 한편, 도 7b는 제1 게이트(13)와 제2 게이트(20)에 일 함수가 다른 전극 재료를 이용한 경우에, 양자에 동일한 전위를 공급하여, 채널 보디의 제2 게이트(20)측에 다수 캐리어 축적을 가능하게 하는 것이다.
도 7a의 경우, "1" 데이터 기입 시, 선택된 제1 워드선 WL1에 기준 전위 VSS보다 높은 플러스의 전위 VWL1H을 인가하고, 동시에 선택된 제2 워드선 WL2에는 그것보다 낮은 전위 VWL2H(도면의 예에서는 기준 전위 VSS보다 낮은 마이너스 전위)를 공급하고, 선택된 비트선 BL에는 기준 전위 VSS보다 높은 플러스의 전위 VBLH를 공급한다. 이에 따라, 선택된 메모리 셀 MC에서, 5극관 동작에 의한 임팩트 이온화가 생겨, 홀이 채널 보디에 축적된다.
데이터 보유는, 제1 워드선 WL1에 기준 전위 VSS보다 낮은 마이너스 전위 VWL1L을 공급하고, 제2 워드선 WL2에는 그것보다 더 낮은 전위 VWL2L을 공급한다.이에 따라, 채널 보디에 과잉 홀을 축적한 상태인 "1" 데이터를 보유한다.
"0" 데이터 기입 시에는, 선택된 제1 및 제2 워드선 WL1 및 WL2에 각각 "1" 기입 시와 동일한 전위 VWL1H 및 VWL2H를 공급하고, 선택된 비트선 BL에는 기준 전위 VSS보다 낮은 마이너스의 전위 VBLL을 공급한다.
이에 따라, 선택된 메모리 셀 MC에서, 드레인 접합이 순바이어스가 되고, 채널 보디의 홀이 드레인(14)으로 배출되어, 보디 전위가 낮은 상태인 "0" 데이터가 쓰여진다.
도 7b의 경우, "1" 데이터 기입 시, 선택된 제1 및 제2 워드선 WL1 및 WL2에 기준 전위 VSS보다 높은 플러스의 전위 VWLH를 공급하고, 선택 비트선 BL에는 기준 전위 VSS보다 높은 플러스의 전위 VBLH를 공급한다. 이에 따라, 선택된 메모리 셀 MC에서, 5극관 동작에 의한 임팩트 이온화가 생겨, 홀이 보디에 축적된다.
데이터 보유는, 제1 및 제2 워드선 WL1 및 WL2에 기준 전위 VSS보다 낮은 마이너스의 전위 VWLL을 공급한다. 이에 따라, 채널 보디에 과잉 홀을 축적한 상태인 "1" 데이터를 보유한다.
"0" 데이터 기입 시에는, 선택된 제1 및 제2 워드선 WL1 및 WL2에 "1" 기입 시와 동일한 전위 VWLH를 공급하고, 선택 비트선 BL에는 기준 전위 VSS보다 낮은 마이너스의 전위 VBLL을 공급한다. 이에 따라, 선택된 메모리 셀 MC에서 드레인 접합이 순 바이어스가 되고, 채널 보디의 홀이 드레인에 배출되어, 보디 전위가 낮은 상태인 "0" 데이터가 쓰여진다.
이와 같이, 두개의 게이트(13 및 20)에 일 함수가 다른 재료를 이용하면,제1 워드선 WL1과 제2 워드선 WL2를, 동일한 전위로 동기 구동하여 채널 보디로의 홀 축적을 제어할 수 있다.
이상과 같이 이 실시예에서는, 보조 게이트(제2 게이트 : 20)를 주 게이트(제1 게이트 ：13)와 함께 구동함으로써, 임계치 전압 차가 큰 "0", "1" 데이터를 기입할 수 있다. 즉, 제2 게이트(20)를 데이터 보유 상태에서는 마이너스 전위로 하여, "1" 데이터의 홀 축적 상태를 양호하게 유지하면서, 데이터 기입 시에 그 제2 게이트(20)의 전위를 상승시킴으로써 용량 결합에 의해 보디 전위를 상승시켜, 데이터 기입을 확실하게 할 수 있다. "0" 데이터 기입의 경우에, 제1 게이트(13)측에 채널이 형성되어도, 제2 게이트(20)의 구동에 의해 보디 전위를 상승시킬 수 있으므로, 확실한 "0" 데이터 기입이 가능하다.
이상에 따라, 임계치 전압 차가 큰 "0", "1" 데이터를 기억할 수 있다.
또한, 비선택의 제1 워드선 WL1의 전위를 저하시킴으로써 데이터 보유를 행하지만, 이 때 쌍을 이루는 제2 워드선 WL2의 전위도 저하시켜 보디 전위를 낮게 제어하기 때문에, 동일한 비트선 BL에 접속된 다른 셀에서 "0" 데이터 기입을 행하는 경우에, "1" 데이터를 보유하는 비선택 메모리 셀 MC에서의 데이터 파괴가 확실하게 방지된다. 또한, "1" 기입 비트선 BL에 접속되는 비선택의 "0" 데이터 셀에서는, 표면 항복(surface breakdown)이나 GIDL(Gate Induced Drain Leakage) 전류에 의해 데이터가 파괴될 우려가 있지만, 이 실시예의 경우, 제2 워드선 WL2에 의해 보디 전위를 저하시킴으로써, 이들 우려도 해소된다.
또한, "0" 기입 시 비트선 BL의 전위를 크게 저하시키면, 소스(15)로부터 비트선 BL로 전류가 흐르지만, 이 실시예의 경우 제2 게이트(20)에 의해 보디 전위를 상승시키기 때문에, 비트선 BL의 전위를 그만큼 저하시킬 필요는 없다. 이 때문에, 예를 들면, 비트선 BL의 전위를 소스의 기준 전위 VSS와 동일한 정도로 하는 것이 가능하며, 소스(15)로부터 비트선 BL에 흐르는 전류를 억제할 수 있다.
또한 데이터 판독 시에는, 잘못하여 "1" 기입이 되지 않도록 3극관 동작시키는 것이 필요하다. 이 때문에, 비트선 BL의 전위는 "1" 기입 시보다 낮지만, 이 때문에 드레인(14)과 채널 보디 사이의 공핍층의 신장은 "1" 기입 시보다 작고, 따라서 비트선 BL과 채널 보디 사이의 용량 결합이 커진다. 이것은, 기입 시에 채널 보디에 주입된 캐리어가 용량 재분배되어, 보디 전위의 저하의 원인이 된다. 이 실시예에서는 제2 게이트(20)에 의한 제어에 의해, 채널 보디의 다수 캐리어 축적 상태를 양호하게 유지할 수 있다.
이어서, 이 실시예에서의 로우 디코더와 워드선 드라이버의 구체적인 회로 구성의 일례를 설명한다. 도 7c는 로우 디코더의 일례와, 도 7b에 나타낸 워드선 WL1, WL2의 전압 파형을 생성하기 위한 워드선 드라이버 WDDV1의 일례를 나타내는 도면이다.
이 도 7c에 도시한 바와 같이, 로우 디코더 RDEC는 NAND 회로 C10에 의해 구성되어 있으며, 워드선 드라이버 WDDV1은 인버터 회로 C11과, 레벨 변환 회로 C12와, 레벨 변환 회로 C13과, 출력 버퍼 회로 C14에 의해 구성되어 있다. 이 구성에 의해, 로우 디코더 RDEC에 의해 선택된 워드선 드라이버 WDDV1은 하이 레벨의 전위를, 플러스의 전위 VCC보다 높은 전위인 VWLH로 변환하여, 워드선 WL1, WL2로 공급한다.
보다 구체적으로는, NAND 회로 C10에는 로우 어드레스 신호 RADD와 워드선 인에이블 신호 WLEN이 입력된다. 선택된 워드선 WL1, WL2에 대응하는 워드선 드라이버 WDDV1에는 모두 하이 레벨의 로우 어드레스 신호 RADD와, 하이 레벨의 워드선 인에이블 신호 WLEN이 입력된다. 따라서, 선택된 워드선 WL1, WL2에 대응하는 워드선 드라이버 WDDV1의 NAND 회로 C10의 출력은, 로우 레벨, 즉 기준 전위 VSS가 된다. NAND 회로 C10의 출력은 인버터 회로 C11에 입력된다.
이 인버터 회로 C11은 입력된 신호를 반전하여 출력한다. 따라서, 선택된 워드선 드라이버 WDDV1에서는 인버터 회로 C11의 출력은 하이 레벨, 즉 플러스의 전위 VCC가 된다. 이 인버터 회로 C11의 출력은, 레벨 변환 회로 C12와 레벨 변환 회로 C13에 입력된다. 또한, 레벨 변환 회로 C12와 레벨 변환 회로 C13에는 NAND 회로 C10의 출력도 입력된다.
이 레벨 변환 회로 C12 및 레벨 변환 회로 C13의 출력은 출력 버퍼 회로 C14에 입력된다. 레벨 변환 회로 C12와 출력 버퍼 회로 C14에 의해 인버터 회로 C11의 하이 레벨 출력 전위인 VCC의 출력을, VCC보다도 높은 플러스의 전위인 VWLH로 변환하여, 워드선 WL1, WL2에 공급한다. 또한, 레벨 변환 회로 C13과 출력 버퍼 회로 C14에 의해 인버터 회로 C11의 로우 레벨 출력 전위인 VSS의 출력을, VSS보다도 낮은 전위인 VWLL로 변환하여, 워드선 WL1, WL2로 공급한다.
이 실시예에서는 레벨 변환 회로 C12는 p형 MOS 트랜지스터 PM10, PM11과, n형 MOS 트랜지스터 NM10, NM11을 구비하여 구성되어 있다. p형 MOS 트랜지스터PM10, PM11의 소스 단자는 각각, 전위 VWLH의 공급선에 접속되어 있고, 그 드레인 단자는 각각 n형 MOS 트랜지스터 NM10, NM11의 드레인 단자에 접속되어 있다. 또한, p형 MOS 트랜지스터 PM10의 게이트 단자는 p형 MOS 트랜지스터 PM11과 n형 MOS 트랜지스터 NM11 사이의 노드에 접속되어 있고, p형 MOS 트랜지스터 PM11의 게이트 단자는 p형 MOS 트랜지스터 PM10과 n형 MOS 트랜지스터 NM10 사이의 노드에 접속되어 있다.
n형 MOS 트랜지스터 NM10의 게이트 단자에는 인버터 회로 C11의 출력이 입력되고, n형 MOS 트랜지스터 NM11의 게이트 단자에는 NAND 회로 C10의 출력이 입력된다. 이들 n형 MOS 트랜지스터 NM10, NM11의 소스 단자는 각각 전위 VSS의 공급선에 접속되어 있다.
한편, 레벨 변환 회로 C13은 p형 MOS 트랜지스터 PM12, PM13과, n형 MOS 트랜지스터 NM12, NM13을 구비하여 구성되어 있다. p형 MOS 트랜지스터 PM12, PM13의 소스 단자는, 각각 전위 VCC의 공급선에 접속되어 있고, 그 드레인 단자는, 각각 n형 MOS 트랜지스터 NM12, NM13의 드레인 단자에 접속되어 있다. 또한, p형 MOS 트랜지스터 PM12의 게이트 단자에는 인버터 회로 C11의 출력이 입력되고, p형 MOS 트랜지스터 PM13의 게이트 단자에는 NAND 회로 C10의 출력이 입력된다.
n형 MOS 트랜지스터 NM12의 게이트 단자는 p형 MOS 트랜지스터 PM13과 n형 MOS 트랜지스터 NM13 사이의 노드에 접속되어 있고, n형 MOS 트랜지스터 NM13의 게이트 단자는 p형 MOS 트랜지스터 PM12와 n형 MOS 트랜지스터 NM12 사이의 노드에 접속되어 있다. 또한, 이들 n형 MOS 트랜지스터 NM12, NM13의 소스 단자는, 각각전위 VWLL의 공급선에 접속되어 있다.
출력 버퍼 회로 C14는 p형 MOS 트랜지스터 PM14, PM15와, n형 MOS 트랜지스터 NM14, NM15를 직렬로 접속함으로써, 구성되어 있다.
p형 MOS 트랜지스터 PM14의 소스 단자는 전위 VWLH의 공급선에 접속되어 있고, 그 게이트 단자는 레벨 변환 회로 C12에서의 p형 MOS 트랜지스터 PM11의 게이트 단자에 접속되어 있다. p형 MOS 트랜지스터 PM14의 드레인 단자는 p형 MOS 트랜지스터 PM15의 소스 단자에 접속되어 있다. 이 p형 MOS 트랜지스터 PM15의 게이트 단자에는, 전위 VSS가 입력되어 있다. 이 때문에, p형 MOS 트랜지스터 PM15는 노멀 온의 MOS 트랜지스터로 된다. 또한, p형 MOS 트랜지스터 PM15의 드레인 단자는 n형 MOS 트랜지스터 NM14의 드레인 단자에 접속되어 있다. 이들 p형 MOS 트랜지스터 PM15와 n형 MOS 트랜지스터 NM14 사이의 노드로부터 워드선 WL1, WL2를 구동하기 위한 전압이 출력된다.
n형 MOS 트랜지스터 NM14의 게이트 단자에는 전위 VCC가 공급되어 있다. 이 때문에, n형 MOS 트랜지스터 NM14는 노멀 온의 MOS 트랜지스터로 된다. n형 MOS 트랜지스터 NM14의 소스 단자는 n형 MOS 트랜지스터 NM15의 드레인 단자에 접속되어 있다. 이 n형 MOS 트랜지스터 NM15의 게이트 단자는 레벨 변환 회로 C13에서의 n형 MOS 트랜지스터 NM13의 게이트 단자에 접속되어 있다. 또한, n형 MOS 트랜지스터 NM15의 소스 단자는 전위 VWLL의 공급선에 접속되어 있다.
이상과 같은 구성의 로우 디코더 RDEC와 워드선 드라이버 WDDV1을 이용하여, 도 7b에 나타내는 전위 VWLH, VWLL을 생성하여, 워드선 WL1, WL2에 공급한다. 또,도 7c에서는 각 MOS 트랜지스터로 백 게이트 접속이 이루어지고 있지만, 이것은 반드시 필요한 것은 아니다.
또, 이 워드선 드라이버 WDDV1의 출력 버퍼 회로 C14는 노멀 온의 MOS 트랜지스터 PM15, NM14를 구비하고 있는데, 이것은, MOS 트랜지스터 PM14, NM15에, 직접, 전위 VWLH와 전위 VWLL의 전위차가 인가되지 않도록 하기 위해서이다. 즉, 노멀 온의 MOS 트랜지스터 PM15, NM14에 의해 그 임계치가 하강하는 만큼의 전압만, 전위차가 감소한다. 따라서, 직접 이 전위차가, MOS 트랜지스터 PM14, PM15에 인가되어도 되는 것이면, MOS 트랜지스터 PM15, NM14는 도 7d에 도시한 바와 같이 생략하는 것도 가능하다.
이들 도 7c 또는 도 7d에 나타낸 로우 디코더 RDEC와 워드선 드라이버 WDDV1을, 메모리 셀 어레이 MCA에 배치한 레이아웃도를, 도 7e에 도시한다. 이 도 7e에 도시한 바와 같이 워드선 드라이버 WDDV1의 레이아웃 피치가 워드선 WL1, WL2의 배선 피치와 일치하는 경우에는, 메모리 셀 어레이 MCA의 편측에, 로우 디코더 RDEC와 워드선 드라이버 WDDV1을 배치할 수 있다.
이에 대하여, 워드선 드라이버 WDDV1의 레이아웃 면적이 커져, 워드선 드라이버 WDDV1의 레이아웃 피치를, 워드선 WL1, WL2의 배선 피치에 일치시킬 수 없는 경우, 도 7f에 도시한 바와 같은 레이아웃을 생각할 수 있다. 즉, 메모리 셀 어레이 MCA 양측에 로우 디코더 RDEC와 워드선 드라이버 WDDV1을 배치하고, 예를 들면 메모리 셀 어레이 MCA 좌측의 로우 디코더 RDEC와 워드선 드라이버 WDDV1로, 홀수번째의 워드선 WL1, WL2의 디코더와 구동을 행하며, 메모리 셀 어레이 MCA의 우측로우 디코더 RDEC와 워드선 드라이버 WDDV1에서, 짝수번째의 워드선 WL1, WL2의 디코더와 구동을 행하도록 한다.
이어서, 도 7a에 대응하는 로우 디코더와 워드선 드라이버의 회로 구성을 설명한다. 도 7g는 로우 디코더의 일례와, 도 7a에 나타낸 워드선 WL1, WL2의 전압 파형을 생성하기 위한 워드선 드라이버 WDDV2의 일례를 나타내는 도면이다.
이 도 7g에 도시한 바와 같이, 로우 디코더 RDEC는 NAND 회로 C10에 의해 구성되어 있고, 워드선 드라이버 WDDV2는 인버터 회로 C11과, 레벨 변환 회로 C22와, 레벨 변환 회로 C23과, 출력 버퍼 회로 C24와, 레벨 변환 회로 C25와, 출력 버퍼 회로 C26에 의해 구성되어 있다. 여기서의 전압의 고저 관계는 도 7a의 예에 따라 VWL1H>VSS>VWL2H>VWL1L>VWL2L이다.
도 7c와 다른 점만 설명하면, 레벨 변환 회로 C22는 기본적으로 도 7c의 레벨 변환 회로 C12와 동일한 구성으로, p형 MOS 트랜지스터 PM20, PM21와, n형 MOS 트랜지스터 NM20, NM21을 구비하고 있다. 단, p형 MOS 트랜지스터 PM20, PM21의 소스 단자는 전위 VWL1H의 공급선에 접속되어 있다.
레벨 변환 회로 C23도, 기본적으로 도 7c의 레벨 변환 회로 C13과 동일한 구성이고, p형 MOS 트랜지스터 PM22, PM23과, n형 MOS 트랜지스터 NM22, NM23을 구비하고 있다. 단, n형 MOS 트랜지스터 NM22, NM23의 소스 단자는 전위 VWL1L의 공급선에 접속되어 있다.
출력 버퍼 회로 C24도, 기본적으로 도 7c의 출력 버퍼 회로 C14와 동일한 구성이고, 직렬로 접속된 p형 MOS 트랜지스터 PM24, PM25와, n형 MOS 트랜지스터NM24, NM25를 구비하고 있다. 단, p형 MOS 트랜지스터 PM24의 소스 단자는 전위 VWL1H의 공급선에 접속되어 있고, n형 MOS 트랜지스터 NM25의 소스 단자는 전위 VWL1L의 공급선에 접속되어 있다.
이에 덧붙여서, 도 7g의 워드선 드라이버 WDDV2는 레벨 변환 회로 C25와 출력 버퍼 회로 C26을 구비하고 있다. 레벨 변환 회로 C25의 구성은 레벨 변환 회로 C23의 구성과 동일하며, p형 MOS 트랜지스터 PM26, PM27과, n형 MOS 트랜지스터 NM26, NM27을 구비하고 있다. 단, n형 MOS 트랜지스터 NM26, NM27의 소스 단자는 전위 VWL2L의 공급선에 접속되어 있다.
출력 버퍼 회로 C26은 출력 버퍼 회로 C24와 동일한 구성이지만, p형 MOS 트랜지스터 PM28과 n형 MOS 트랜지스터 NM28의 두개의 MOS 트랜지스터에 의해 구성되어 있다. 그리고, p형 MOS 트랜지스터 PM28의 소스 단자는 전위 VWL2H의 공급선에 접속되어 있고, n형 MOS 트랜지스터 NM28의 소스 단자는 전위 VWL2L의 공급선에 접속되어 있다.
노멀 온의 MOS 트랜지스터가 삽입되어 있지 않은 것은, 도 7a로부터도 알 수 있듯이 전위 VWL2H와 전위 VWL2L과의 전위차는 그만큼 크지 않으므로, 이 전위차가 직접 MOS 트랜지스터 PM28, NM28에 인가되어도, 문제가 생기지 않기 때문이다.
이 구성으로부터 알 수 있듯이 출력 버퍼 회로 C24의 출력은 전위 VWL1H와 전위 VWL1L 사이에서 변동하고, 이에 따라 제1 워드선 WL1이 구동된다. 또한, 출력 버퍼 회로 C26의 출력은 전위 VWL2H와 전위 VWL2L 사이에서 출력 버퍼 회로 C24의 출력과 동기하여 변동하고, 이에 따라 제2 워드선 WL2가 구동된다. 또, 도 7g에서는 각 MOS 트랜지스터로 백 게이트 접속이 이루어져 있지만, 이것은 반드시 필요한 것은 아니다.
또한, 도 7d에 나타낸 워드선 드라이버 WDDV1과 마찬가지로, 도 7h에 도시한 바와 같이 워드선 드라이버 WDDV2에서도 p형 MOS 트랜지스터 PM25와 n형 MOS 트랜지스터 NM24를 생략하는 것도 가능하다.
이들 도 7g 또는 도 7h에 나타낸 로우 디코더 RDEC와 워드선 드라이버 W DDV2를, 메모리 셀 어레이 MCA에 배치한 레이아웃도를, 도 7i에 나타낸다. 도 7g 및 도 7h에 나타낸 워드선 드라이버 WDDV2에서는, 제1 워드선 WL1과 제2 워드선 WL2를 상이한 전위로 동기하여 구동하는 관계상, 그 레이아웃 면적이 도 7c 및 도 7d에 나타낸 워드선 드라이버 WDDV1보다도 커져 버린다. 따라서, 워드선 WL1, WL2의 배선 피치에, 워드선 드라이버 WDDV2의 레이아웃 피치를 일치시키는 것은 곤란하다고 생각된다. 이 때문에, 도 7i에 나타낸 레이아웃에서는 메모리 셀 어레이 MCA의 양측에, 로우 디코더 RDEC와 워드선 드라이버 WDDV2를 배치하고 있다. 즉, 메모리 셀 어레이 MCA 좌측의 로우 디코더 RDEC와 워드선 드라이버 WDDV2로, 홀수번째의 워드선 WL1, WL2의 디코더와 구동을 행하며, 메모리 셀 어레이 MCA의 우측의 로우 디코더 RDEC와 워드선 드라이버 WDDV2로, 짝수번째의 워드선 WL1, WL2의 디코드와 구동을 행한다.
또한, 도 7j에 도시한 바와 같이, 예를 들면 제1 워드선 WL1용의 워드선 드라이버 WDDV3을, 메모리 셀 어레이 MCA의 좌측에 배치하고, 제2 워드선 WL2의 워드선 드라이버 WDDV4를, 메모리 셀 어레이 MCA의 우측에 배치하도록 해도 된다. 이와 같이 배치함으로써, 전원 배선의 설치를 쉽게 할 수 있다. 즉, 제1 워드선 WL1용의 워드선 드라이버 WDDV3이 있는 메모리 셀 어레이 MCA의 좌측에만, 전위 VWL1H와 전위 VWL1L의 전위 공급선을 배선하고, 제2 워드선 WL2용의 워드선 드라이버 WDDV4가 있는 메모리 셀 어레이 MCA의 우측에만, 전위 VWL2H와 전위 VWL2L의 전위 공급선을 배선하면 된다.
단, 이 레이아웃의 경우, 워드선 드라이버 WDDV3과 워드선 드라이버 WDDV4 쌍방에, 개별로 로우 디코더 RDEC가 필요하게 된다. 그와 같은 워드선 드라이버 WDDV3의 예를 도 7k에 나타내고, 워드선 드라이버 WDDV4의 예를 도 7l에 나타낸다.
도 7k에 도시한 바와 같이, 제1 워드선 WL1용의 워드선 드라이버 WDDV3은 인버터 회로 C11을 통해 로우 디코더 RDEC에 접속된 레벨 변환 회로 C22와, 직접 로우 디코더 RDEC에 접속된 레벨 변환 회로 C23과, 출력 버퍼 회로 C24를 구비하고 있다. 이들 구성은 상술한 도 7g의 워드선 드라이버 WDDV2와 마찬가지이다.
한편, 도 7l에 도시한 바와 같이 제2 워드선 WL2용 워드선 드라이버 WDDV4는 로우 디코더 RDEC와, 인버터 회로 C11과, 레벨 변환 회로 C25와, 출력 버퍼 회로 C26을 구비하여 구성되어 있다. 레벨 변환 회로 C25와 출력 버퍼 회로 C26의 구성은, 상술한 도 7g의 워드선 드라이버 WDDV2와 마찬가지이다. 단, 워드선 드라이버 WDDV4는 메모리 셀 어레이 MCA의 우측에 설치되어 있기 때문에, 로우 디코더 RDEC를 워드선 드라이버 WDDV3과 공용할 수 없기 때문에, 독자적으로 로우 디코더 RDEC와 인버터 회로 C11을 설치하고 있다.
워드선 드라이버 WDDV3의 로우 디코더 RDEC와, WDD4의 로우 디코더 RDEC에는로우 어드레스 신호 RADD와 WLEN이 동기하여 입력되므로, 결과적으로 다른 전압 진폭으로 동기한 워드선 구동 전위가 출력된다.
또, 도 7k 및 도 7l에서는, 각 MOS 트랜지스터로 백 게이트 접속이 이루어져 있지만, 이것은 반드시 필요한 것은 아니다. 또한, 도 7k에 나타낸 워드선 드라이버 WDDV3에서도, 도 7m에 도시한 바와 같이 p형 MOS 트랜지스터 PM25와 n형 MOS 트랜지스터 NM24를 생략하는 것도 가능하다.
도 7n은, 상술한 메모리 셀 어레이 MCA와 로우 디코더 RDEC와 워드선 드라이버 WDDV를 갖는 메모리 칩 MCP의 전체 레이아웃의 일례를 나타내는 도면이다. 이 도 7n에 도시한 바와 같이 저전압측의 공급 전압인 VSS와, 고전압측 공급 전압인 VCC가 입력된다. 이 전위 VSS와 전위 VCC는, 승압 회로군과 이들의 드라이버로 이루어지는 회로 BST에 공급되고, 이 메모리 칩 MCP에서 필요한 각종 전압이 생성된다. 여기서는, 도 7b의 전압 파형에 대응하여, 4 종류의 전위 VWLH, VWLL, VBLH, VBLL을 생성하는 예를 나타내고 있다. 도 7a의 전압 파형을 이용하는 메모리 셀 어레이 MCA를 이용하는 경우에는 6 종류의 전위 VWL1H, VWL1L, VWL2H, VWL2L, VBLH, VBLL을 생성하게 된다. 이 회로 BST로 생성된 각종 전위는, 전위 공급선에 의해 필요한 회로로 공급된다. 특히, 이 도면에 나타낸 4 종류의 전위는 상술한 바와 같이 로우 디코더 RDEC와 워드선 드라이버 WDDV에 공급된다.
또한, 이 메모리 칩 MCP에는 메모리 칩 MCP에 대하여 데이터 기입, 데이터 판독을 행하는 메모리 셀을 특정하기 위한 어드레스가 입력된다. 이 어드레스는, 어드레스 리시버 ADRV에 입력되어, 로우 어드레스 신호와 컬럼 어드레스 신호로 분리된다. 그리고, 로우 어드레스 신호는, 로우 어드레스 디코더 RDEC에 공급되고, 컬럼 어드레스 신호는 컬럼 어드레스 디코더 CDEC에 공급된다.
데이터 I/O 단자로부터는 데이터의 입출력이 행해진다. 즉, 메모리 셀 어레이 MCA에 기입하는 데이터는, 이 데이터 I/O 단자로부터 입력되어, 입력 리시버 INRV에 입력된다. 그리고, 데이터 드라이버 DTDV를 통해 컬럼 선택 게이트 CSG에 공급되어, 메모리 셀 어레이 MCA에 대한 데이터 기입이 행해진다.
한편, 메모리 셀 어레이 MCA로부터 판독된 신호는 컬럼 선택 게이트 CSG로부터 감지 증폭기 SA에 출력되고, 이 감지 증폭기 SA에서 데이터의 검출이 행해진다. 검출된 데이터는, 출력 드라이버 OTDV를 통해 데이터 I/O 단자로부터 출력된다.
또한, 이 메모리 칩 MCP는 각종 제어 신호가 입력되는 제어 신호 리시버 CSRV를 갖고 있다. 이 제어 신호 리시버 CSRV는 이 메모리 칩 MCP의 외부로부터 입력된 제어 신호에 기초하여, 내부에서 필요한 각종 제어 신호를 생성하여, 출력한다.
또, 이 도 7n의 메모리 칩 MCP에서는 메모리 셀 어레이 MCA 양측에 로우 디코더 RDEC와 워드선 드라이버 WDDV를 설치하는 경우의 레이아웃을 예시했지만, 상술한 바와 같이 메모리 셀 어레이 MCA의 한측에만 로우-디코더 RDEC와 워드선 드라이버 WDDV를 설치하는 경우도 있다.
또한, 지금까지 설명한 워드선 드라이버 WDDV1, WDDV2, WDDV3, WDDV4의 구성과, 메모리 칩 MCP의 구성은 이하에 설명하는 각 실시예에서도 각각 적용할 수 있다.
[실시예2]
도 8은 실시예2에 의한 DRAM 셀 구조를, 도 3에 대응시켜 나타내고 있다. 이 실시예에서는 제1 게이트(G1 : 13)가 실리콘층(12) 아래의 매립 산화막(11) 내에 매립되어 있다. 제2 게이트(G2 : 20)는 실리콘층(12)의 상방에 배치되지만, 직접적으로는 실리콘층(12)에 대향하지 않는다. 즉, 실리콘층(12)과 제2 게이트(20) 사이에는 실리콘층(12)에 접속되는 중계 전극(25)이 설치되어 있다. 그리고, 제2 게이트(20)는 절연막(26)을 통해 중계 전극(25)에 대향하고 있으며, 이에 따라 캐패시터를 구성하고 있다.
이 실시예의 경우도, 제2 게이트(20)가 실리콘층(12)에 대하여 용량 결합에 의한 전위 제어를 행하는 것은, 앞의 실시예와 마찬가지이다. 그리고, 메모리 셀 MC의 제1 게이트(13), 제2 게이트(20)는 각각 제1, 제2 워드선 WL1, WL2에 접속되고, 드레인(14)은 비트선 BL에 접속되어, 도 4와 같은 메모리 셀 어레이를 구성한다.
이 실시예에 의해서도, 앞의 실시예와 동일한 효과를 얻을 수 있다. 또한, 제1 게이트(20)는 채널 보디에 대하여 직접 대향시키지 않고, 중계 전극(25) 사이에서 캐패시터를 구성하도록 하고 있으므로, 중계 전극(25)의 면적을 실제의 채널 보디 영역의 면적보다 크게 함으로써, 보다 큰 용량 결합을 공급하는 것이 가능해진다.
[실시예3]
도 9는, 실시예3에 따른 DRAM 셀 구조를, 도 3에 대응시켜 나타내고 있다.이 실시예에서는 제1 게이트(13)가 도 3과 마찬가지로 실리콘층(12)의 상면에 대향하도록 형성되고, 제2 게이트(20)가 도 8과 동일한 캐패시터 구조를 형성하도록 실리콘층(12) 아래에 산화막(11)으로 매립되어 만들어져 있다.
이 실시예에 의해서도, 앞의 실시예와 동일한 효과를 얻을 수 있다. 또한 실시예2와 같은 이유로 제2 게이트(20)의 채널 보디에 대한 용량 결합을 크게 할 수 있다.
[실시예4]
도 10a는, 실시예4에 따른 DRAM 셀 어레이의 레이아웃을 나타내고, 도 10b는 그 A-A'선 단면을 나타내고 있으며, 도 10c는 그 B-B'선 단면을 나타내고 있다.
이 실시예의 경우, 도 10b에 도시한 바와 같이 실리콘층(12)의 상면에 대향하도록 제2 게이트(G2 : 20)가 형성되고, 도 10a 및 도 10c에 도시한 바와 같이 실리콘층(12)의 양측면에 대향하도록, 제1 게이트(G1 ： 13)가 형성되어 있다. 즉 실리콘층(12)의 측면을 채널로 하는 MIS 트랜지스터가 구성되어 있다. 이것으로부터 알 수 있듯이 이 실시예에서는 실리콘층의 양측면에 채널이 형성된다. 도 10a에 도시한 바와 같이 제1 게이트(13)는, 비트선 BL의 방향에는 각 메모리 셀 MC 마다 불연속으로 배치된다. 그리고, 제2 게이트(20)가 이들 제1 게이트(13)를 공통 접속하여 워드선 WL로서 연속적으로 형성된다. 따라서, 제1 및 제2 게이트(13 및 20)는 동일한 전위로 제어되게 된다.
층간 절연막(17)은, 제1층(17a)과 제2층(17b)의 2층 구조이고, 제1층(17a) 위에, 소스(15)를 공통 접속하는 고정 전위선(23)이 배치되고, 제2층(17b) 위에 비트선(18)이 배치된다.
이 실시예의 경우, 제1 게이트(13)에 의한 실리콘층(12) 측면에 채널이 형성될 때에 동시에, 제2 게이트(20)의 바로 아래에 채널이 형성되는 것을 피하고, 제2 게이트(20)에 의해 그 바로 아래의 보디의 전위를 제어할 수 있도록 하는 것이 필요하다. 이 때문에, 제1 게이트(13)와 제2 게이트(20)에는 일 함수가 다른 재료가 이용된다. 예를 들면, 이 실시예와 같이 메모리 셀 MC가 n 채널 MIS 트랜지스터의 경우이면, 제1 게이트(13)에는 n형 폴리실리콘을 이용하고, 제2 게이트(20)에는 실리콘층(12)을 p형 보디로 하여 축적 상태를 유지할 수 있도록, n형 폴리실리콘보다 일 함수가 큰 p형 폴리실리콘 혹은 플라튬 등의 금속을 이용한다. 또한, 제2 게이트(20) 아래의 게이트 절연막(캐패시터 절연막 : 19)에는 예를 들면 실리콘 질화막을 이용한다.
메모리 셀이 p 채널인 경우이면, 제1 게이트(13)로서 p형 폴리실리콘을 이용하고, 제2 게이트(20)로서 예를 들면 하프늄 등의 금속을 이용하면 된다.
이 실시예에 의해서도, 앞의 실시예와 동일한 효과를 얻을 수 있다.
[실시예5]
도 11은 실시예5에 따른 DRAM 셀의 단면 구조를 나타내고 있다. 이 실시예에서는 SOI 기판이 아니고, 실리콘 기판(10) 위에 형성된 p형 기둥형 실리콘부(30)에 종(縱)형 MIS 트랜지스터를 구성하고 있다. 즉, 기둥형 실리콘부(30) 상부에 n형 드레인(14)이 형성되고, 저부에 n형 소스(15)가 형성되어 있다. 또한, 기둥형 실리콘부(30) 양측면에 서로 대향하도록 제1 게이트(G1 : 13)와 제2 게이트(G2 ：20)가 형성되어 있다. 따라서, SOI 기판은 아니지만, 기둥형 실리콘부(30)를 부유의 채널 보디로 하는 종형 MIS 트랜지스터에 의해 메모리 셀 MC가 구성된다.
이 종형 MIS 트랜지스터 구조는 SGT(Surrounding Gate Transistor)로서 알려져 있다.
이 실시예에 의해서도, 앞의 실시예와 동일한 효과를 얻을 수 있다.
이어서, 상기 각 실시예에 대응하는 제조 공정을 설명한다.
[실시예1에 대응하는 제조 공정]
도 12∼도 18은 도 3에 나타내는 실시예1에 대응하는 DRAM 셀의 제조 공정을 나타내고 있다. 이 실시예에서는, 두개의 게이트(13, 20)를 실리콘층의 상하로 배치하기 위해 2매의 실리콘 기판을 이용한다. 도 12에 도시한 바와 같이 제1 실리콘 기판(101)에는 셀 어레이 영역의 외측에 맞추어 마크로 하여, 홈(102)을 가공한다. 그리고 도 13에 도시한 바와 같이 홈(102)에 산화막(103)을 매립한다. 홈(102)의 깊이는, 나중에 실리콘 기판(101)을 깎아 두께가 조정되는 SOI 층보다 깊게 한다. 보다 구체적으로는, 후술하는 바와 같이, 이 실리콘 기판(101)은 도 3의 실리콘층(12)이 되기 때문에, 이 실리콘층(12)의 두께보다도 깊어지도록 홈(102)을 형성한다.
이 후, 도 14에 도시한 바와 같이 실리콘 기판(101) 위에, 게이트 절연막(19)을 통해 제2 게이트(G2 : 20)를 워드선 WL2로서 연속하도록 패턴 형성한다. 제2 게이트(20)를 형성한 면은 실리콘 산화막(106) 등의 절연막으로 피복하여 평탄화한다. 평탄화에는 CMP(Chemical Mechanical Polishing)를 이용한다. 그후, 도 15에 도시한 바와 같이 평탄화된 실리콘 산화막(106)의 면에 제2 실리콘 기판(201)을 접합한다.
이 후, 도 16에 도시한 바와 같이 제1 실리콘 기판(101)을 예정하고 있는 SO I 층의 두께가 될 때까지 연마한다. 이와 같이 연마된 실리콘 기판(101)이 도 3의 실리콘층(12)이 된다. 이 때, 먼저 매립한 실리콘 산화막(103)이 돌출되기 때문에, 다음 제1 게이트(13)를 형성하는 공정에서, 이것을 이미 형성된 제2 게이트(20)에 위치 정렬하기 위한 마크로서 이용할 수 있다.
즉, 도 17에 도시한 바와 같이 실리콘 기판(101)에 가로 방향의 소자 분리를 행하는 소자 분리 산화막(115)을 STI 법에 의해 매립하고, 그 후 게이트 절연막(16)을 통해 제1 게이트(G1 : 13)를 워드선 WL1로서 연속하도록 패턴 형성한다. 소자 분리 절연막(115)은 도면에서는 비트선 방향에 대해서만 나타내고 있지만, 워드선 방향에도 소정 간격으로 형성하여, 각 메모리 셀 MC 영역마다 다른 것으로부터 분리된 실리콘층(12)을 형성한다. 또한 이온 주입을 행하여 드레인(14) 및 소스(15)를 형성한다. 그리고, 도 18에 도시한 바와 같이 층간 절연막(17)을 형성하고, 이 위에 비트선(18)을 형성한다.
[실시예2 대응의 제조 공정]
도 19∼도 26은, 도 8에 나타내는 실시예2에 대응하는 DRAM 셀의 제조 공정을 나타내고 있다. 이 실시예에서도 두개의 게이트(13, 20)를 실리콘층의 상하로 배치하기 위해 2매의 실리콘 기판을 이용한다. 도 19에 도시한 바와 같이, 제1 실리콘 기판(101)에는 셀 어레이 영역의 외측에 맞추어 마크로 하여, 홈(102)을 가공한다. 그리고 도 20에 도시한 바와 같이, 홈(102)에 산화막(103)을 매립한다. 홈(102)의 깊이는, 나중에 실리콘 기판(101)을 깎아 두께가 조정되는 SOI 층보다 깊게 한다. 보다 구체적으로는, 후술한 바와 같이 이 실리콘 기판(101)은 도 8의 실리콘층(12)이 되기 때문에, 이 실리콘층(12)의 두께보다도 깊어지도록 홈(102)을 형성한다.
이 후, 도 21에 도시한 바와 같이 실리콘 기판(101) 위에 게이트 절연막(16)을 통해 제1 게이트(G1 : 13)를 워드선 WL1로서 연속하도록 패턴 형성한다. 제1 게이트(13)를 형성한 면은, 실리콘 산화막(106) 등의 절연막으로 피복하여 평탄화한다. 평탄화에는 CMP(Chemical Mechanical Polishing)를 이용한다. 그 후, 도 22에 도시한 바와 같이 평탄화한 실리콘 산화막(106)의 면에 제2 실리콘 기판(201)을 접합한다.
이 후, 도 23에 도시한 바와 같이 제1 실리콘 기판(101)을 예정하고 있는 SO I 층의 두께가 될 때까지 연마한다. 이와 같이 연마된 실리콘 기판(101)이 도 8의 실리콘층(12)이 된다. 이 때, 먼저 매립한 실리콘 산화막(103)이 돌출되기 때문에, 다음 제2 게이트(20)를 형성하는 공정에서, 이것을 이미 형성된 제1 게이트(13)에 위치 정렬하기 위한 마크로서 이용할 수 있다.
두께가 조정된 실리콘 기판(101)에는, 도 24에 도시한 바와 같이, 소자 분리 산화막(115)을 매립한 후, 실리콘 산화막(203)을 퇴적하고, 트랜지스터의 채널 보디에 대응하는 위치에 개구(204)를 개방한다. 소자 분리 절연막(115)은, 도면에는 비트선 방향에 대해서만 나타내고 있지만, 워드선 방향에도 소정 간격으로 형성하여, 각 메모리 셀 MC 영역마다 다른 것으로부터 분리된 실리콘층(12)을 형성한다.
그리고,도 25에 도시한 바와 같이, 개구를 통해 채널 보디에 접속되는 중계 전극(25)을 형성하고, 그 위에 캐패시터 절연막(26)을 통해 제2 게이트(20)(G2)를 형성한다. 중계 전극(25)과 제2 게이트(20)는, 캐패시터 절연막(26)을 사이에 두고 연속적으로 성막한 후, 이들을 일체로 워드선 WL2로서 패터닝하면 된다. 그리고, 제2 게이트(20)를 마스크로 하여, 실리콘 산화막(203)의 위로부터 실리콘층(12)에 이온 주입을 행하여, 드레인(14) 및 소스(15)를 형성한다. 그 후, 도 26에 도시한 바와 같이, 층간 절연막(17)을 형성하고, 그 위에 비트선(18)을 형성한다.
[실시예3에 대응하는 제조 공정]
도 27∼도 33은, 도 9에 나타내는 실시예3에 대응하는 DRAM 셀의 제조 공정을 나타내고 있다. 이 실시예에서도, 두개의 게이트(13, 20)를 실리콘층의 상하에 배치하기 위해, 2매의 실리콘 기판을 이용한다. 도 27에 도시한 바와 같이, 제1 실리콘 기판(101)에는, 셀 어레이 영역의 외측에 맞추어 마크로 하여, 홈(102)을 가공한다. 그리고 도 28에 도시한 바와 같이, 홈(102)에 산화막(103)을 매립한다.
홈(102)의 깊이는, 나중에 실리콘 기판(101)을 깎아 두께가 조정되는 SOI층보다 깊게 한다. 보다 구체적으로는, 후술하는 바와 같이, 이 실리콘 기판(101)은 도 9의 실리콘층(12)이 되기 때문에, 이 실리콘층(12)의 두께보다도 깊게 되도록, 홈(102)을 형성한다.
그 후, 도 29에 도시한 바와 같이, 실리콘 산화막(209)을 퇴적하고, 트랜지스터의 채널 보디에 대응하는 위치에 개구(209a)를 형성한다. 그리고, 이 개구(209a)를 통해 채널 보디에 접속되는 중계 전극(25)을 형성하고, 그 위에 캐패시터 절연막(26)을 통해 제2 게이트(20)(G2)를 형성한다. 중계 전극(25)과 제2 게이트(20)는, 캐패시터 절연막(26)을 사이에 두고 연속적으로 성막한 후, 일체로 워드선 WL2로서 패터닝하면 된다.
제2 게이트(20)를 형성한 면은, 실리콘 산화막(210) 등의 절연막으로 피복하여 평탄화한다. 평탄화에는, CMP(Chemical Mechanical Polishing)을 이용한다. 그 후, 도 30에 도시한 바와 같이, 평탄화한 실리콘 산화막(210)의 면에 제2 실리콘 기판(201)을 접합한다.
이 후, 도 31에 도시한 바와 같이, 제1 실리콘 기판(101)을 예정하고 있는 SOI 층의 두께가 될 때까지 연마한다. 이와 같이 연마된 실리콘 기판(101)이 도 9의 실리콘층(12)이 된다. 이 때, 먼저 매립한 실리콘 산화막(103)이 돌출되기 때문에, 다음 제1 게이트(13)를 형성하는 공정에서, 이것을 이미 형성된 제2 게이트(20)에 위치 정렬하기 위한 마크로서 이용할 수 있다.
두께가 조정된 실리콘 기판(101)에는, 도 32에 도시한 바와 같이 소자 분리 산화막(115)을 매립한 후, 게이트 절연막(16)을 통해 제1 게이트(G1 : 13)를 워드선 WL1로서 연속하도록 패턴 형성한다. 소자 분리 절연막(115)은 도면에서는 비트선 방향에 대해서만 나타내고 있지만, 워드선 방향에도 소정 간격으로 형성하여, 각 메모리 셀 MC 영역마다 다른 것으로부터 분리된 실리콘층(12)을 형성한다. 또한 이온 주입에 의해 드레인(14) 및 소스(15)를 형성한다. 그 후, 도 33에 도시한바와 같이 층간 절연막(17)을 형성하고, 이 위에 비트선(18)을 형성한다.
[실시예4에 대응하는 제조 공정]
도 34a 및 도 34b∼도 38a 및 도 38b는, 도 10a 내지 도 10c에 나타낸 실시예4에 대응하는 셀 어레이 제조 공정을, 도 10b 및 도 10c의 단면에 대응시켜 나타내고 있다.
도 34a 및 도 34b에 도시한 바와 같이 실리콘 기판(10) 위에 산화막(11)을 형성하고, 이 산화막(11) 위에 소정 두께의 p형 실리콘층(12)을 형성한다. 이 실리콘층(12) 위에 캐패시터 절연막으로서, 예를 들면 실리콘 질화막(19)과 실리콘 산화막(301)으로 이루어진, 적층막을 형성한다. 계속해서, 이 적층막의 실리콘 산화막(301)을 워드선 방향으로 연속하는 스트라이프 패턴으로 형성하고, 이것을 마스크로 하여 실리콘 질화막(19) 및 실리콘층(12)을 산화막(11)에 도달하도록 에칭하여, 소자 분리 절연막(302)을 매립한다. 이에 따라 실리콘층(12)은 비트선의 방향으로 연속하는 복수의 스트라이프 패턴의 소자 형성 영역으로서 구획된다.
계속해서, 도 35a 및 도 35b에 도시한 바와 같이, 제1 게이트(13)를 매립해야되는 영역의 실리콘 산화막(301과 302)과 실리콘 질화막(19)을 에칭하여, p형 실리콘층(12)의 트랜지스터 형성 영역의 측면을 노출시킨다. 이 때 워드선 방향에 인접하는 p형 실리콘층(12) 사이에서는 실리콘 산화막(302)을 제거하고, 또한 기초가 되는 산화막(11)을 일부 오버 에칭한다.
그리고, 도 36a 및 도 36b에 도시한 바와 같이 실리콘층(12)의 양측면에 게이트 절연막(16)을 형성한 후, 다결정 실리콘의 퇴적과 에칭에 의해 제1 게이트(G1: 13)를 각 메모리 셀 MC 영역의 실리콘층(12) 사이에 매립하여 형성한다.
이어서, 도 37a 및 도 37b에 도시한 바와 같이 산화막(301) 사이에, 제1 게이트(13)를 공통 접속하여 워드선 WL이 되는 제2 게이트(20)를 매립한다. 제2 게이트(20)에는 상술한 바와 같이 제1 게이트(13)보다 일 함수가 큰 플라튬 등의 금속 재료를 이용한다. 또, 제1 게이트(13)의 다결정 실리콘과 제2 게이트(20)의 플라튬과의 반응을 억제하기 위해, 제1 게이트(13) 퇴적 후에 반응 방지용의 배리어 금속(예를 들면, TiN이나 TaN 등)을 퇴적해 두어도 좋다. 그 후, 산화막(301) 위로부터 실리콘층(12)에 이온 주입을 행하여, 실리콘층(12)에 드레인(14) 및 소스(15)를 형성한다.
이어서, 도 38a 및 도 38b에 도시한 바와 같이 층간 절연막(17a)을 퇴적하고, 이것에 컨택트 홀을 개방하여, 소스(15)를 워드선 방향으로 공통 접속하는 고정 전위선(23)을 형성한다. 이 후, 도 10b 및 도 10c에 도시한 바와 같이 층간 절연막(17b)을 퇴적하고, 컨택트 홀을 개방하여, 드레인(14)을 접속하는 비트선(18)을 형성한다.
[실시예5에 대응하는 셀 어레이와 제조 공정]
도 39a는 도 11에 나타내는 DRAM 셀의 구체적인 셀 어레이의 레이아웃을 나타내며, 도 39b는 그 A-A'선 단면을 나타내고, 도 39c는 그 B-B'선 단면을 나타내고 있다. 제1 게이트(13)와 제2 게이트(30)는 동일한 재료를 이용하여 기둥형 실리콘부(30)의 측면에 형성된다. 이들 게이트(13, 20)는 한 방향으로 연속적으로 패터닝되어, 각각 제1 워드선 WL1, 제2 워드선 WL2가 된다.
도 40a 및 도 40b∼도 44a 및 도 44b는, 도 39b 및 도 39c에 대응하는 단면을 이용한, 제조 공정을 설명하는 도면이다. 도 40a 및 도 40b에 도시한 바와 같이 실리콘 기판(10)에는 사전에 소스(15)로 되는 n형층이 전면에 형성되어 있다. 그리고, 이 n형층 위에 p형 실리콘층(400)이 에피택셜 성장된다. 이와 같은 에피택셜 기판에, 실리콘 질화막(401)의 마스크를 패턴 형성하고, 실리콘층(400)을 에칭하여 비트선 방향으로 연속하는 스트라이프 형상의 홈을 가공하고, 그 홈에 소자 분리 산화막(402)을 매립한다.
또, 다른 예로서, 에피택셜 성장법을 사용하지 않고, 통상의 p형 실리콘 기판에 이온 주입함에 따라, 소스(15)로 되는 n형층을 형성하도록 해도 좋다.
또한, 도 41a 및 도 41b에 도시한 바와 같이 실리콘 질화막(401)을 비트선 방향으로도 분리한 패턴으로 변형한다. 그리고, 이 실리콘 질화막(401)을 마스크로서 이용하여, 스트라이프 형상으로 되어 있는 실리콘층(400)을 재차 에칭한다. 이에 따라, 실리콘층(400)은 비트선 방향 및 워드선 방향으로 분리되고, 각 메모리 셀 MC 영역마다 분리된 기둥형 실리콘부(30)를 얻을 수 있다.
계속해서, 소자 분리 산화막(402) 중 워드선을 매립하는 영역의 부분을 선택적으로 에칭한 후, 실리콘 질화막(401)을 제거하고, 도 42a 및 도 42b에 도시한 바와 같이 기둥형 실리콘부(30) 주위에 게이트 절연막(403)(도 11의 게이트 절연막(16, 19)에 대응함)을 형성하고, 다결정 실리콘막(404)을 퇴적한다.
이어서, 도 43a 및 도 43b에 도시한 바와 같이, 이 다결정 실리콘막(404)을 R IE에 의해 에칭하여, 워드선 WL1 및 WL2로서 연속하는 제1 게이트(13) 및 제2 게이트(20)를 형성한다. 즉, 다결정 실리콘막(404)을 측벽 남기기 기술에 의해 에칭하여, 게이트(13, 20)를 형성한다.
그 후, 도 44a 및 도 44b에 도시한 바와 같이, 이온 주입을 행하여 기둥형 실리콘부(30)의 상부에 n형 드레인(14)을 형성한다. 계속해서, 실리콘 산화막(405)을 퇴적한 후, 이것을 평탄화한다. 이 후에는, 도 39b 및 도 39c에 도시한 바와 같이 층간 절연막(17)을 퇴적하고, 이것에 컨택트 홀을 개방하여 비트선(18)을 형성한다.
[실시예5에 대응하는 다른 셀 어레이와 그 제조 공정]
도 39a 및 도 39b에서는 제1 게이트(13)와 제2 게이트(20)로서 동일한 전극 재료를 이용했지만, 동일한 셀 어레이 구조에서 제1 게이트(13)와 제2 게이트(20)에 다른 전극 재료를 이용하는 경우의 구조를, 도 39a 내지 도 39c에 대응시켜 도 45a 내지 도 45c에 나타낸다.
기둥형 실리콘부(30)의 양측에 게이트 산화막(16, 19)을 통해 제1 게이트(G1 : 13)와 제2 게이트(G2 : 20)가 형성되는 점은, 도 39a 내지 도 39c와 동일하다. 단, 이들 게이트(13, 20)에 다른 재료를 이용하는 관계로, 비트선 BL 방향에 인접하는 메모리 셀 MC 사이에서 제1 게이트(13)와 제2 게이트(20)가 교대로 역배치된다는 점이 상이하다. 즉, 제1 워드선 WL1과 제2 워드선 WL2가 다른 공정으로 형성되고, 기둥형 실리콘부(30) 사이에 2개씩 교대로 배치되도록 하고 있다.
도 46a 및 도 46b∼도 53a 및 도 53b는 그 제조 공정을, 도 45b 및 도 45c의 단면에 대응시켜, 설명하는 도면이다. 도 46a 및 도 46b에 도시한 바와 같이 실리콘 기판(10)에는 사전에 소스(15)로 되는 n형층이 전면에 형성되어 있다. 이 n형층 위에, p형 실리콘층(400)이 에피택셜 성장된다. 이와 같은 에피택셜 기판에 실리콘 질화막(401)의 마스크를 패턴 형성하고, 실리콘층(400)을 에칭하여 비트선 방향으로 연속하는 스트라이프 형상의 홈을 가공하고, 그 홈에 소자 분리 산화막(402)을 매립한다.
또한, 다른 예로서, 에피턱셜 성장법을 사용하지 않고, 통상의 p형 실리콘 기판에 이온 주입함에 따라, 소스(15)로 되는 n형층을 형성하도록 해도 좋다.
또한, 도 47a 및 도 47b에 도시한 바와 같이 실리콘 질화막(401)을 비트선 방향으로도 분리된 패턴으로 변형된다. 그리고, 이 실리콘 질화막(401)을 마스크로서 이용하여, 스트라이프 형상으로 되어 있는 실리콘층(400)을 재차 에칭한다. 이에 따라, 실리콘층(400)은 비트선 방향 및 워드선 방향으로 분리되고, 각 메모리 셀 MC 영역마다 분리된 기둥형 실리콘부(30)로서 남는다.
계속해서, 소자 분리 산화막(402) 중 워드선을 매립하는 영역의 부분을 선택적으로 에칭한 후, 실리콘 질화막(401)을 제거하고, 도 48a 및 도 48b에 도시한 바와 같이 기둥형 실리콘부(30) 주위에 게이트 산화막(16)을 형성하고, 다결정 실리콘막(404)을 퇴적한다. 이 다결정 실리콘막(404)을 RIE에 의해 에칭하여 도 49a 및 도 49b에 도시한 바와 같이 워드선 WL1로서 연속하는 제1 게이트(13)를 형성한다. 즉, 다결정 실리콘막(404)을 측벽 남기기 기술에 의해 에칭하여, 제1 게이트(13)를 형성한다.
이 단계에서, 연속적으로 형성된 제1 게이트(13)로 이루어지는 워드선 WL1이기둥형 실리콘부(30)의 양측면에 형성된다. 그 후, 도 50a 및 도 50b에 도시한 바와 같이 이온 주입을 행하여 실리콘층(30) 상부에 n형 드레인(14)을 형성한다. 그리고, 실리콘 산화막(405)을 퇴적한 후, 기둥형 실리콘부(30)가 노출하지 않도록 이 실리콘 산화막(405)을 평탄화한다.
그리고, 도 51a 및 도 51b에 도시한 바와 같이 제2 게이트(20)를 매립해야 하는 영역에서, 실리콘 산화막(405)에 개구를 개방하고, 이 개구로부터 노출한 제1 게이트(13) 및 게이트 산화막(16)을 제거한다. 그 후, 도 52a 및 도 52b에 도시한 바와 같이, 노출된 기둥형 실리콘부(30)의 측면에 게이트 산화막(19)을 형성하고, 제1 게이트(13)와는 다른 재료로 게이트 전극 재료막(406)을 퇴적한다.
이어서, 도 53a 및 도 53b에 도시한 바와 같이, 이 게이트 전극 재료막(406)을 에칭하여, 연속적으로 형성된 제2 게이트(20)로 이루어지는 제2 워드선 WL2를 형성한다. 즉, 게이트 전극 재료막(406)을 측벽 남기기 기술로 에칭하여, 제2 게이트(20)를 형성한다. 이 후, 도 45b 및 도 45c에 나타낸 바와 같이 층간 절연막(17)을 통해 비트선(18)을 형성한다.
[실시예5에 대응하는 또 다른 셀 어레이]
도 54a는, 도 39a의 실시예의 셀 어레이에, 워드선 WL1, WL2를 저저항화하기 위한 분로 배선을 부가한 실시예의 레이아웃을 나타내는 도면이다. 도 54b는 그 C-C'선 단면을 나타내고 있으며, 도 54c는 그 D-D'선 단면을 나타내고 있다. 즉, 도 39a 내지 도 39c에서 설명한 바와 같은 셀 어레이를 형성한 후, 비트선(18) 위에 층간 절연막(409)을 형성하고, 이 층간 절연막(409) 위에 분로 배선(500)을 형성하고 있다.
분로 배선(500)은 적당한 비트선(18) 사이에 층간 절연막(409 및 17)을 관통하여 제1 및 제2 게이트(13 및 20)에 달하는 컨택트 홀(501)을 형성하고, 이 컨택트 홀(501)을 통해 게이트(13 및 20)에 컨택트시킨다. 이 때, 비트선(18) 사이에 컨택트 홀(501)을 자기 정합시켜 형성하기 위해, 비트선(18)은 실리콘 질화막(408)으로 피복되어 있다.
이와 같은 분로 배선(500)을 형성함으로써, 워드선 WL1, WL2의 신호 전반(傳搬) 지연을 작게 할 수 있다.
또한 도 55a 및 도 55b는, 도 54b 및 도 54c에서, 워드선 WL1(제1 게이트(13))과 워드선 WL2(제2 게이트(20))에 대한 분로 배선층 혹은 배선 재료를 다르게 한 경우를 나타내고 있다. 이 경우, 비트선(18)을 피복하는 층간 절연막(502a)에 우선, 제1 게이트(13)에 대한 컨택트 홀(501)을 형성하여 제1 분로 배선(500a)을 형성한다.
계속해서, 층간 절연막(502b)을 퇴적하고, 이 층간 절연막(502b)에 제2 게이트(20)에 대한 컨택트 홀을 개방하여, 제2 분로 배선(500b)을 형성한다. 이 경우, 제2 분로 배선(500b)을, 제1 분로 배선(500a) 사이에 단락을 생기게 하지 않고 형성하기 위하여, 제1 분로 배선(500a) 주위에는 실리콘 질화막(504)으로 피복하도록 한다.
또, 도 45a 내지 도 45c에 도시한 바와 같이 워드선 WL1, WL2를 다른 재료에 의해 형성한 셀 어레이에도, 동일한 분로 배선을 형성하도록 해도 좋다. 그 때,게이트 전극 재료와 마찬가지로, 제1 게이트(13)에 대한 분로 배선과 제2 게이트(20)에 대한 분로 배선의 재료를 다르게 하면, 도 55a 및 도 55b의 분로 배선 구조를 적용하면 된다. 단, 이 경우 제1 워드선 WL1과 제2 워드선 WL2는 2개씩 교대로 배치되어 있으므로, 분로 배선에 대해서도 2개씩 교대로 다른 재료로 분로 배선을 형성하게 된다.
[실시예1에 대응하는 셀의 시뮬레이션]
이어서, 도 3에서 설명한 실시예1에 대응하는 DRAM 셀의 이차원 디바이스 시뮬레이션 결과를 설명한다. 도 61은, 디바이스 파라미터를 나타내고 있으며, p형 실리콘층(채널 보디)은 두께가 tSi=50㎚, 억셉터 농도 NA=5×1018/㎤이고, 소스 및 드레인 확산층은 도너 농도 ND=2×1019/㎤이다. 주 게이트 G1 및 보조 게이트 G2 모두 p+형 다결정 실리콘이고, 게이트 길이 L=0.07㎛, 주 게이트 G1측의 게이트 산화막 두께 toxf, 보조 게이트 G2측의 게이트 산화막 두께 toxb 모두 toxf=toxb=4㎚이다.
도 62는 "0" 기입과 그 후의 판독 동작의 시뮬레이션 결과이다. 기입 시, 주 게이트 G1에는 VWL1=0∼2V의 진폭, 보조 게이트 G2에는 VWL2=-1.5∼0V의 진폭을 공급하고, 드레인(비트선)에는 VBL=-1.5V를 공급하고 있다. 시각 t0-t5에서 기입이 행해지며, 시각 t5에서 데이터 보유(포인트만), 그 후 판독 동작이 된다. 도 62에는 이 동작 시의 채널 보디의 홀의 의사 페르미 레벨을 나타내고 있다.
홀의 의사 페르미 레벨을 채널 보디의 전위라고 생각하면, 데이터 보유 시(시각 t5), -1.6V로 되어 있다.
도 63은, "1" 기입과 그 후의 판독 동작의 시뮬레이션 결과이다. 기입 시, 주 게이트 G1에는 VWL1=0∼2V의 진폭, 보조 게이트 G2에는 VWL2=-1.5∼0V의 진폭을 공급하고, 드레인(비트선)에는 VBL=1.5V를 공급하고 있다. 이 경우, 데이터 보유 시(시각 t5)의 채널 보디 전위는 -0.6V로 되어 있다.
이상의 결과로부터, 데이터 "0"과 "1"의 채널 보디의 전위차는 1V이고, 이 기판 바이어스 효과에 의한 임계치의 차를 이용하여 데이터 판독이 가능한 것을 알 수 있다. "0", "1" 데이터의 판독 시의 드레인 전류 Ids와 게이트 전압 Vgs의 관계는 도 64와 같아진다. "1" 데이터의 임계치는 Vth1=1.6V, "0" 데이터의 임계치는 Vth0=1.9V이고, 임계치 차 ΔVth=300㎷를 얻을 수 있다.
이상의 셀 동작에서 중요한 것은 "0" 기입 시, 선택 비트선(VBL=-1.5V)에 연결되는 비선택 셀(주 게이트가 0V, 보조 게이트가 -1.5V로 유지됨)의 "1" 데이터를 파괴하지 않고, 선택 셀의 데이터를 "1"로부터 "0"으로 반전할 수 있는지의 여부이다. 그 조건은 "1" 데이터 셀의 채널 보디 전위가 유지 상태에서 "0" 기입 데이터의 셀의 채널 보디 전위와 동일하거나, 보다 낮은 것이다. 위의 예에서는 "1" 데이터 셀의 보디 전위는 유지 상태에서 -0.6V인데 비해, "0" 데이터의 기입시(시각 t4)의 보디 전위는 -0.75V이고, 겨우 (0.15V) 역전하고 있지만, 데이터 파괴가 생기지 않을 정도로 되어 있다.
보조 게이트 G2를 주 게이트 G1에 대하여, 2V 오프셋의 상태로 동기시켜 진폭시키는 이유는, 각 게이트와 채널 보디 사이의 용량 커플링을, 주 게이트 G1 뿐인 경우, 혹은 보조 게이트 G2를 고정 전위로 한 경우에 비해 크게 하여, 채널 보디의 게이트에 대한 추종성을 좋게 하고, 선택 비트선에 따른 비선택의 "1" 데이터 셀의 채널 보디를 파괴시키지 않은 레벨까지 저하시키기 때문이다. 이에 따라, 주 게이트 G1의 유지 레벨을 0V로 하고, 워드선 진폭을 2V로 억제할 수 있다.
참고로, 보조 게이트 G2를 고정 전위(VWL2=-1.5V)로 한 경우의 "0" 기입 및 "1" 기입의 시뮬레이션 결과를 각각 도 62, 도 63 및 도 64에 대응하여, 도 65, 도 66 및 도 67에 나타낸다. 주 게이트 G1은 VWL1=-2.5V∼2V의 진폭을 이루고 있다.
이 결과로부터, 보조 게이트 G2를 고정한 경우에는 데이터 보유시, 주 게이트 G1을 -2.5V까지 저하시키지 않으면, "1" 데이터의 채널 보디 전위를 -0.7V까지 저하시킬 수 없다. 따라서, 보조 게이트를 주 게이트와 동기시켜 진폭시키는 것이 저전압화를 위해 유효하다는 것을 알 수 있다.
여기서는, 주 게이트 G1, 보조 게이트 G2 모두 p+형 다결정 실리콘의 경우를 설명했지만, n+형 다결정 실리콘을 이용할 수도 있다. 특히, 주 게이트 G1측만 n+형 다결정 실리콘으로 하는 것은 한층 더 저전압화되는데 적합하다. 즉, 주 게이트 G1을 n+형 다결정 실리콘으로 하면, 주 게이트 G1의 전위를 마이너스측으로 1V 시프트할 수 있다. 비트선은 "0" 기입 시, -1.5V가 되므로, 게이트·드레인 사이의 최대 전압은 2.5V가 된다. "0" 기입 시의 비트선 전위를 -1V로 올릴 수 있으면, 게이트 절연막에 걸리는 최대 전압은 2.0V로 되어, 저전압화된다.
[실시예6의 셀 어레이와 제조 공정]
도 3∼도 6의 실시예1에서는 4F2의 셀 면적의 셀 어레이를 간단히 설명했지만, 이것을 보다 구체화한 실시예6을 다음에 설명한다. 도 68a는, 실시예6에 따른 셀 어레이의 레이아웃이고, 도 68b는 그 I-I'선 단면도이고, 도 68c는 마찬가지로 II-II' 단면도이다.
이 실시예에서는, 두장의 실리콘 기판(601, 701)의 접합 기판을 이용하여, 더블 게이트 구조의 MIS 트랜지스터로 이루어지는 메모리 셀 어레이를 만들고 있다. 제1 실리콘 기판(601)의 표면에, 실리콘 산화막층의 절연막(602)을 통해 보조 게이트(G2 : 20)가 한 방향으로 연속하는 워드선 WL2로서 형성된다. 단, 보조 게이트(20)의 패턴 형성은 게이트 전극 재료막이 전면에 형성된 상태에서 실리콘 기판(601)을 접합한 후에 행해진다. 이 보조 게이트(20)를 분리하고 있는 것이, 절연막(803, 804)이다.
제2 실리콘 기판(701)은 보조 게이트(20)의 표면에 게이트 절연막(19)이 형성된 상태에서 접합된다. 실리콘 기판(701)은, 접합 후 두께가 조정되고, 또한 비트선의 방향으로 연속하는 스트라이프 형상의 소자 형성 영역이 구획된다. 그 각 소자 형성 영역에 게이트 절연막(16)을 통해 주 게이트(G1 : 13)가 보조 게이트(20)와 병행하여 연속하는 워드선 WL1로서 패턴 형성되어 있다. 구체적인 공정은 나중에 상세히 설명하겠지만, 기판 접합 후에 보조 게이트(20)를 분리하는 홈을 형성하고, 그 분리 홈에 절연막과 반도체층의 매립을 행하고, 그 후 보조 게이트(20)와 자기 정합된 주 게이트(13)의 매립을 행하게 된다.
주 게이트(13)의 상면 및 측면은 층간 절연막 등에 대하여 에칭 선택비가 큰 보호막인 실리콘 질화막(809, 807)으로 피복된다. 그리고 주 게이트(13)의 간극부에는 드레인, 소스 확산층(14, 15)이 형성된다. 소스 확산층(15)에는 워드선 WL1, WL2와 병행하는 소스 배선(902)이 보강되어 있다. 소스 배선(902)이 형성된 면에 실리콘 산화막 등의 층간 절연막(900)이 형성되고, 그 위에 드레인 확산층(14)에 컨택트하는 비트선(BL : 18)이 형성되어 있다.
구체적인 제조 공정을 도 69 내지 도 91을 참조하여 설명한다. 이하의 설명에서는, 주로 도 68b의 단면에 대응하는 단면도를 이용한다. 우선, 도 69에 도시한 바와 같이 제1 실리콘 기판(601)에 실리콘 산화막 등의 절연막(602)을 형성하고, 그 위에 다결정 실리콘막 등의 게이트 전극 재료막(603)을 퇴적한다. 게이트 전극 재료막(603)은 나중에 패터닝되어 보조 게이트(20)로 되는 것이다.
한편, 도 70에 도시한 바와 같이 제2 실리콘 기판(701)에 희생 산화막(702)을 형성하고, 이 상태에서 H+이온 주입을 제2 실리콘 기판(701)에 행하여 소정 깊이 위치에 이온 주입층(703)을 형성한다. 그리고, 제2 실리콘 기판(701)의 희생 산화막(702)을 일단 제거하고, 도 71에 도시한 바와 같이 다시 실리콘 산화막 등의 게이트 절연막(19)을 형성한다. 그 후, 이 제2 실리콘 기판(701)의 게이트 절연막(19)의 면을, 제1 실리콘 기판(601)의 게이트 전극 재료막(603)의 면에 접착한다. 기판 접합 후, 제2 실리콘 기판(701)을 이온 주입층(703)의 위치에서 박리하여, 도 72에 도시한 바와 같이 두께가 조정된 실리콘 기판(701)을 능동 소자 영역으로서 남긴다(M. Bruel : Electronics Letters, Vol.31, p.1201, 1995 참조).
이어서, 실리콘 기판(701)에 소자 분리 절연막을 형성한다. 그 모습을 도 73a와 도 73b에 나타낸다. 도 73a는 평면도이고, 도 73b는 그 II-II' 단면도(도 68c의 단면에 대응함)이다. 즉, STI(Shallow Trench Isolation)법에 의해, 게이트 절연막(19)에 달하는 깊이에 소자 분리 절연막(704)을 매립함으로써, 비트선 방향으로 연속하는 복수개의 스트라이프 형상의 소자 형성 영역이 워드선 방향으로 소정 피치로 배열된 상태에서 구획된다.
이와 같이 소자 분리된 실리콘 기판(701) 위에, 도 74에 도시한 바와 같이 실리콘 산화막 등의 절연막(801)을 퇴적한다. 그리고, 도 75에 도시한 바와 같이 절연막(801)을 더미 게이트(더미 워드선)로서 패턴 형성하고, 또한 이것을 마스크로 하여, 실리콘 기판(701), 게이트 절연막(19), 게이트 전극 재료막(603)을 순차 에칭하여, 분리 홈(802)을 형성한다. 이 분리 홈 에칭은, 절연막(602) 도중에서 멈추도록 한다. 이에 따라, 게이트 전극 재료막(603)은 워드선 WL2로서 연속하는 보조 게이트(20)로서 패터닝된다.
이 후, 도 76에 도시한 바와 같이 전면에 얇게 실리콘 질화막(803)을 퇴적한 후, 도 77에 도시한 바와 같이 분리 홈(802) 내에 실리콘 산화막(804)을 매립한다. 이것은 실리콘 산화막을 퇴적하고 전면 에칭함으로써 얻을 수 있다. 매립되는 실리콘 산화막(804)의 표면 위치는 실리콘 기판(701) 두께의 도중에 위치하도록 한다.
그 후, 도 78에 도시한 바와 같이 매립된 실리콘 산화막(804)보다 위에 있는 실리콘 질화막(803)을 에칭 제거하고, 실리콘 기판(701)의 측면을 분리 홈(802)에 노출시킨 상태로 한다. 이 상태에서, 도 79에 도시한 바와 같이 분리 홈(802) 내에 실리콘층(805)을 에피택셜 성장시킨다. 실리콘층(805)은, 실리콘 기판(701)의 측면으로부터 결정 성장하여, 양질의 결정성을 갖게 된다. 실리콘층(805)은 워드선과 평행한 방향 즉, 스트라이프 형상의 소자 형성 영역의 길이 방향과 직교하는 방향으로 연속적으로 형성되고, 실리콘 질화막(807)으로 피복된 상태로 한다.
또, 실리콘층(805)은 소스 및 드레인 확산층으로서 이용되는 것으로, 반드시 양질의 결정일 필요는 없으며, 예를 들면 다결정 실리콘층을 매립해도 된다.
이어서, 도 80에 도시한 바와 같이 더미 워드선으로서 이용한 실리콘 산화막(801)을 에칭 제거한다. 그리고, 도 81에 도시한 바와 같이 실리콘층(805)의 측벽에도 실리콘 질화막을 형성한 후, 실리콘 산화막(801)을 제거하여 저부에 노출시킨 실리콘 기판(701)의 표면에 실리콘 산화막 등에 의한 게이트 절연막(16)을 형성한다. 그리고, 다결정 실리콘막 등의 게이트 전극 재료막의 퇴적과 에칭에 의해 도 82에 도시한 바와 같이 실리콘층(805) 사이에 워드선 WL1로서 연속하는 주 게이트(G1 : 13)를 매립하여 형성한다. 이에 따라, 실리콘 기판(701)의 상면의 주 게이트(13)와 하면의 보조 게이트(20)가 자기 정합되어, 소자 형성 영역의 길이 방향과 직교하는 방향으로 각각 워드선 WL1, WL2로서 연속하도록 패턴 형성된 것이 된다.
이 후, 도 83에 도시한 바와 같이 실리콘 질화막(809)을 전면에 퇴적하고,평탄화한다. 그리고, 이 실리콘 질화막(809, 807)을 실리콘층(805)이 노출될 때까지 전면 에칭한다. 도 84a는 이 상태의 평면도이고, 도 84b는 그 I-I' 단면도이다. 이에 따라, 주 게이트(13)의 상면 및 측면을 실리콘 질화막(809, 807)으로 피복한 상태에서 실리콘층(805)이 노출된 상태를 얻을 수 있다.
이 단계에서 실리콘층(805)은, 도 84a에 도시한 바와 같이 워드선(주 게이트(13) 및 보조 게이트(20))의 간극에 스트라이프 형상으로 연속하고 있다. 실리콘층(805)은 상술한 바와 같이 드레인 및 소스 확산층의 영역이고, 적어도 드레인 확산층은 워드선 방향으로 분리되는 것이 필요하다. 그래서, STI 법에 의해 도 85에 도시한 바와 같이 실리콘층(805) 내의 드레인 확산층을 형성하는 영역에 대하여, 소자 분리 절연막(905)을 매립하여 형성한다. 소자 분리 절연막(905)은 먼저 도 73a에서 설명한 소자 분리 절연막(704)과 동일한 피치로 매립된다.
이 후 n형 불순물을 이온 주입하여, 도 86에 도시한 바와 같이 실리콘층(805)의 저부의 실리콘 산화막(804)에 도달하는 깊이에 n형의 드레인, 소스 확산층(14, 15)을 형성한다. 드레인 확산층(14)은 워드선 방향으로는 띄엄띄엄 형성되며, 소스 확산층(15)은 워드선 방향으로 연속하여 공통 소스선으로 된다. 단, 상술한 소자 분리 절연막(905)을 소스 확산층(15)의 영역에도 마찬가지로 형성하여, 소스 확산층(15)이 드레인 확산층(14)과 마찬가지로 워드선 방향으로 띄엄띄엄 되도록 해도 좋다.
이어서, 도 87에 도시한 바와 같이 실리콘 산화막 등의 층간 절연막(900a)을 퇴적한다. 그리고, 리소그래피와 에칭에 의해 도 88에 도시한 바와 같이 층간 절연막(900a)의 소스 확산층(15)에 대응하는 위치에, 워드선 방향으로 연속하는 스트라이프 형상의 배선 홈(901)을 개방한다. 계속해서, 다결정 실리콘막의 퇴적과 에칭에 의해, 도 89에 도시한 바와 같이 배선 홈(901)에 소스 배선(902)을 매립하여 형성한다. 이 소스 배선(902)에 의해, 소스 확산층(15)이 연속으로 형성되어 있는 경우에는 그 저저항화를 꾀할 수 있으며, 띄엄띄엄 형성되어 있는 경우에는 이들이 공통으로 접속되게 된다.
이 후 재차, 도 90에 도시한 바와 같이 실리콘 산화막 등의 층간 절연막(900b)을 퇴적한다. 그리고, 도 91에 도시한 바와 같이 이중상감(Dual Damascene)법에 의해 비트선의 매립용 홈과 컨택트 홀(903)을 형성한 후, 도 68b에 도시한 바와 같이 비트선(18)을 매립한다.
이상과 같이 이 실시예에 따르면, 접합에 의한 SOI 기판을 이용하여, 또한 MIS 트랜지스터의 상하의 주 게이트(13)와 보조 게이트(20)를 자기 정합된 상태에서 워드선 WL1, WL2로서 패턴 형성할 수 있다. 워드선 WL1, WL2와 비트선 BL을 최소 가공 치수 F의 폭과 피치로 형성하면, 도 68a에 일점쇄선으로 도시한 바와 같이 4F2의 단위 셀 면적의 셀 어레이를 얻을 수 있다. 또한, 주 게이트(13)의 상면 및 측면은 실리콘 질화막(809, 807)으로 피복되어 있기 때문에, 층간 절연막(902a)에 매립되는 소스 배선(902)은 실리콘 질화막으로 피복된 주 게이트(13)에 자기 정합되어, 소스 확산층(15)에 컨택트시킬 수 있다. 비트선 컨택트도 마찬가지로, 주 게이트(13)에 자기 정합된다. 따라서, 미세 트랜지스터 구조를 갖는 신뢰성이 높은 DRAM 셀 어레이를 얻을 수 있다.
도 68b에 도시한 바와 같이, 이 실시예에서는 소스 배선(902)은 보호막으로 피복되어 있지 않다. 주 게이트(13)는 실리콘 질화막(809, 807)으로 피복되어 있기 때문에, 층간 절연막에 비트선 컨택트 홀을 형성할 때, 실리콘 산화막으로 이루어지는 층간 절연막과 실리콘 질화막의 에칭 선택비에 의해, 비트선 컨택트 홀을 주 게이트(13)에 자기 정합시킬 수 있다. 그러나, 컨택트 홀을 크게 취한 경우에는, 오정렬에 의해 비트선과 소스 배선(902)과의 단락이 생길 가능성이 있다. 이것을 방지하기 위해서는 소스 배선(902)에 대해서도 실리콘 질화막 등의 보호막으로 피복하는 것이 바람직하다.
그와 같은 바람직한 구조를, 도 68b에 대응시켜 도 92에 나타낸다. 소스 배선(902)의 상면 및 측면이 실리콘 질화막(905)에 의해 피복되어 있다. 구체적으로 이 구조를 얻기 위해서는, 도 87∼도 89에서 설명한 소스 배선(902)의 매립법을 대신하여, 다음과 같이 하면 된다. 즉, 도 86의 상태에서 다결정 실리콘막과 실리콘 질화막의 적층막을 퇴적시키고, 이 적층막을 패턴 형성하여 소스 배선(902)을 형성한다. 계속해서 소스 배선(902)의 측벽에 실리콘 질화막을 형성한다. 이에 따라, 실리콘 질화막으로 피복되어 소스 배선(902)을 얻을 수 있다.
도 92에서는, 비트선 형성 공정도 위의 실시예와는 다른 예를 나타내고 있다. 즉, 층간 절연막(900)을 퇴적하고, 이것에 비트선 컨택트 홀을 형성하여 다결정 실리콘 등에 의한 컨택트 플러그(906)를 매립하여 형성한다. 그 후, 비트선(18)을 형성한다.
이와 같이, 소스 배선(902)을 실리콘 질화막(905)으로 피복함으로써, 컨택트 플러그(906)의 매립 공정에서 다소의 비트선 컨택트 홀의 위치 어긋남이 있었다고 해도, 소스 배선(902)과의 단락이 방지된다. 따라서, 비트선 컨택트 홀을 크게 하여, 비트선(18)을 확실하게 드레인 확산층(14)에 대하여 저저항 컨택트시킬 수 있다.
[상술한 실시예의 변형예]
여기까지의 실시예는, DRAM 셀을 n 채널형 MIS 트랜지스터에 의해 구성했지만, p 채널형 MIS 트랜지스터를 이용할 수도 있다. 예를 들면, 도 3에 대응하여 p 채널형 MIS 트랜지스터를 이용한 경우의 셀 구조를 나타내면, 도 56과 같아진다. p형 실리콘층(12) 부분이 n형 실리콘층(12a)으로 되며, 이것에 p형의 드레인 확산층(14a) 및 소스 확산층(15a)이 형성된다. 마찬가지로, 도 8, 도 9, 도 10b 및 도 10c, 도 11에 대응하는 p 채널 DRAM 셀 구조를 나타내면, 각각 도 57, 도 58, 도 59a 및 도 59b, 도 60a가 된다.
p 채널형의 DRAM 셀을 이용한 경우의 기입, 판독 등의 전위 관계는 소스가 접속되는 고정 전위선을 기준 전위로 하여, n 채널형의 경우와는 반대로 하면 된다. 구체적인 전압 파형의 일례를, 상술한 도 7a 및 도 7b에 대응하여 나타내면, 도 60b 및 도 60c와 같다.
즉, 도 60b에 도시한 바와 같이 제1 워드선 WL1과 제2 워드선 WL2를 동일한 재료로 형성한 경우, "1" 데이터를 기입할 때는 선택된 제1 워드선에 기준 전위 VSS보다 낮은 전위 VWL1L을 공급하고, 선택된 제2 워드선 WL2에는 이 전위 VWL1L보다 높은 전위 VWL2L(도면의 예에서는, 기준 전위 VSS보다 높은 정전위)을 공급한다. 또한, 선택된 비트선 BL에는 기준 전위 VSS보다 낮은 전위 VBLL을 공급한다. 이에 따라 선택된 메모리 셀 MC에서 5극관 동작에 따른 임팩트 이온화가 생겨, 다수 캐리어인 전자가 채널 보디에 축적된다.
데이터 보유는 제1 워드선 WL1에 기준 전위 VSS보다 높은 플러스의 전위 VWL1H를 공급하고, 제2 워드선 WL2에는 이 전위 VWL1H보다도 더 높은 전위 VWL2H를 공급한다. 이에 따라, 채널 보디에 과잉 전자를 축적한 상태인 "1" 데이터를 보유한다.
"0" 데이터 기입 시에는, 선택된 제1 및 제2 워드선 WL 및 WL2에 각각 "1" 데이터 기입시와 동일한 전위 VWL1L 및 VWL2L을 공급한다. 그리고, 선택된 비트선 BL에는 기준 전위 VSS보다 높은 플러스의 전위 VBLH를 공급한다. 이에 따라, 선택된 메모리 셀 MC에서 드레인 접합이 순바이어스가 되고, 채널 보디의 전자가 드레인에 배출되어, 보디 전위가 높은 상태인 "0" 데이터가 기입된다.
한편, 도 60c는 제1 게이트(13)와 제2 게이트(20)에 일 함수가 다른 재료를 이용하여, 이들 제1 게이트(13)와 제2 게이트(20)에 동일한 전위를 공급하여 구동하는 경우를 나타내고 있다. 이 도 60c에 도시한 바와 같이 "1" 데이터 기입할 때는, 선택된 제1 및 제2 워드선 WL1 및 WL2에, 기준 전위 VSS보다 낮은 마이너스의 전위 VWLL을 공급하고, 선택된 비트선 BL에도 기준 전위 VSS보다 낮은 마이너스의 전위 VBLL을 공급한다. 이에 따라, 선택된 메모리 셀 MC에서, 5극관 동작에 의한 임팩트 이온화가 생겨, 전자가 채널 보디에 축적된다.
데이터 보유는 제1 및 제2 워드선 WL1 및 WL2에, 기준 전위 VSS 보다 높은 플러스의 전위 VWLH를 공급한다. 이에 따라, 채널 보디에 과잉 전자를 축적한 상태인 "1" 데이터를 보유한다.
"0" 데이터 기입 시에는, 선택된 제1 및 제2 워드선 WL1 및 WL2에 "1" 기입 시와 동일한 전위 VWLL을 공급하고, 선택된 비트선 BL에는 기준 전위 VSS보다 높은 플러스의 전위 VBLH를 공급한다. 이에 따라, 선택된 메모리 셀 MC에서 드레인 접합이 순바이어스가 되며, 채널 보디의 전자가 드레인에 배출되어 보디 전위가 높은 상태인 "0" 데이터가 기입된다.
이상 설명한 바와 같이 본 발명에 따르면, 단순한 트랜지스터 구조를 이용하여, 채널 보디를 기억 노드로 하여 전하를 축적하고, 그 채널 보디의 전위차에 의해 데이터를 기억하는 반도체 메모리 장치에서, 제1 게이트에 의한 채널 제어와 동시에 제2 게이트에 의해 보디 전위 제어를 수행함으로써, 판독 마진을 크게 할 수 있다.

Claims (31)

  1. 복수의 메모리 셀(MC)을 구성하기 위한 복수의 MIS 트랜지스터를 갖는 반도체 메모리 장치에 있어서,
    각 MIS 트랜지스터는,
    반도체층(12)과,
    상기 반도체층에 형성된 소스 영역(15)과,
    상기 반도체층에 상기 소스 영역과 분리되어 형성된 드레인 영역(14)으로서, 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층이 부유 상태의 채널 보디로 되는 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이에 설치되어, 상기 채널 보디에 채널을 형성하기 위한 주 게이트(13)와,
    상기 채널 보디의 전위를 용량 결합에 의해 제어하기 위해, 상기 주 게이트와는 별도로 설치된 보조 게이트(20)로서, 상기 주 게이트와 동기하여 구동되는 보조 게이트를 구비하며,
    상기 MIS 트랜지스터는, 상기 채널 보디를 제1 전위로 설정한 제1 데이터 상태와, 상기 채널 보디를 제2 전위로 설정한 제2 데이터 상태를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 데이터 상태는, 상기 MIS 트랜지스터를 5극관 동작시키고, 드레인 접합 근방에서 임팩트 이온화를 발생시킴으로써 기입되고,
    상기 제2 데이터 상태는, 상기 주 게이트로부터의 용량 결합에 의해 소정 전위가 공급된 상기 채널 보디와 상기 드레인 사이에 순방향 바이어스 전류를 흘림으로써 기입되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 반도체층(12)은 반도체 기판(10) 위에 절연막(11)을 통해 형성된 것으로, 상기 주 게이트와 보조 게이트는 상기 반도체층의 상하면에 서로 대향하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 각 MIS 트랜지스터는 상기 채널 보디에 접속된 중계용 전극(25)을 더 구비하며,
    상기 보조 게이트(20)는 상기 중계용 전극에 대향하여, 그 중계용 전극과의 사이에서 캐패시터를 구성하도록 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 주 게이트(13)는 상기 반도체 기판(10)과 상기 반도체층(12) 사이에 설치되어 있고,
    상기 보조 게이트(20)와 상기 중계용 전극(25)은 상기 반도체층(12)을 사이에 두고 상기 주 게이트와는 반대측에 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 보조 게이트(20)와 상기 중계용 전극(25)은 상기 반도체 기판(10)과 상기 반도체층(12) 사이에 설치되어 있고,
    상기 주 게이트(13)는 상기 반도체층(12)을 사이에 두고 상기 보조 게이트(20) 및 상기 중계용 전극(25)과는 반대측에 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 반도체층(12)은 반도체 기판(10) 위에 절연막(11)을 통해 형성되어 있고,
    상기 주 게이트(13)는 상기 반도체층에서의 상기 채널 보디의 양측면에 대향하여 쌍으로 배치되고,
    상기 보조 게이트(20)는, 상기 반도체층의 상면에 형성되고, 상기 쌍을 이루는 상기 주 게이트(13)를 전기적으로 접속하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 반도체층(12)은 반도체 기판 위에 형성된 기둥형 반도체부(30)이며,
    상기 기둥형 반도체부의 상부에 상기 드레인 영역(14)이 형성되고,
    상기 기둥형 반도체부의 하부에 상기 소스 영역(15)이 형성되고,
    상기 주 게이트(13)와 보조 게이트(20)는 상기 기둥형 반도체부의 양측면에 서로 대향하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 주 게이트(13)와 상기 보조 게이트(20)는 동일한 재료로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 주 게이트(13)와 상기 보조 게이트(20)는 다른 재료로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 MIS 트랜지스터가 매트릭스 형상으로 배치되어 메모리 셀 어레이(MCA)를 구성하고,
    제1 방향으로 배열되는 상기 MIS 트랜지스터의 주 게이트(13)가 연속적으로 형성되어, 제1 워드선을 구성하고,
    상기 제1 방향으로 배열되는 상기 MIS 트랜지스터의 보조 게이트(20)가 연속적으로 형성되어 제2 워드선을 구성하고,
    상기 제1 워드선 및 상기 제2 워드선을 피복하는 층간 절연막(409)이 형성되고,
    상기 층간 절연막 위에 상기 제1 방향을 따라 제1 분로 배선(500)이 형성되어 있고, 상기 제1 분로 배선은 상기 제1 워드선에 컨택트되고,
    상기 층간 절연막 위에 상기 제1 방향을 따라 제2 분로 배선(500)이 형성되고, 상기 제2 분로 배선은 상기 제2 워드선에 컨택트되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 분로 배선(500)과 상기 제2 분로 배선(500)은 동일한 재료로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 분로 배선(500a)과 상기 제2 분로 배선(500b)은 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서,
    상기 주 게이트와 보조 게이트는 동일한 재료로 형성되고, 다른 전위로 동기하여 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    입력된 로우 어드레스 신호를 디코드하여, 이것이 일치했는지의 여부를 나타내는 디코드 결과 신호를 출력하는 로우 디코더(RDEC)로서, 상기 디코드 결과 신호는 그 디코드 결과에 기초하여 제1 제어 전위(VSS), 또는 상기 제1 제어 전위보다 높은 제2 제어 전위(VCC)인 로우 디코더와,
    상기 디코드 결과 신호가 입력되고, 상기 디코드 결과 신호가 나타내는 디코드 결과에 기초하여 상기 제1 제어 전위보다 낮은 제3 제어 전위(VWL1L), 또는 상기 제2 제어 전위보다도 높은 제4 제어 전위(VWL1H)를, 상기 주 게이트에 출력하는 제1 출력 회로(C22, C23, C24)와,
    상기 디코드 결과 신호가 입력되고, 상기 디코드 결과 신호가 나타내는 디코드 결과에 기초하여 상기 제3 제어 전위보다 낮은 제5 제어 전위(VWL2H), 또는 상기 제4 제어 전위보다도 낮은 제6 제어 전위(VWL2L)를, 상기 보조 게이트에 출력하는 제2 출력 회로(C25, C26),
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 MIS 트랜지스터가 매트릭스 형상으로 배치되어 메모리 셀 어레이(MCA)를 구성하며,
    상기 메모리 셀 어레이는 제1 방향을 따라 형성된 제1 워드선(WL1)과, 상기 제1 방향을 따라 상기 제1 워드선과 쌍을 이루도록 형성된 제2 워드선(WL2)을 가지며,
    제1 방향으로 배열되는 상기 MIS 트랜지스터의 주 게이트(13)가 각각 1개의 상기 제1 워드선에 접속되고,
    상기 제1 방향으로 배열되는 상기 MIS의 보조 게이트(20)가 각각 하나의 상기 제2 워드선에 접속되고,
    상기 메모리 셀 어레이의 한쪽 측에, 홀수번째의 쌍을 이루는 상기 제1 및 제2 워드선용의 상기 로우 디코더(RDEC)와 상기 제1 출력 회로(C22, C23, C24)와 상기 제2 출력 회로(C25, C26)가 설치되고,
    상기 메모리 셀 어레이의 다른 측에, 짝수번째의 쌍을 이루는 상기 제1 및 제2 워드선용의 상기 로우 디코더(RDEC)와 상기 제1 출력 회로(C22, C23, C24)와 상기 제2 출력 회로(C25, C26)가 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 로우 디코더는, 상기 제1 출력 회로(C22, C23, C24)와 상기 제2 출력 회로(C25, C26)에 대하여 개별로 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 MIS 트랜지스터가 매트릭스 형상으로 배치되어 메모리 셀 어레이(MCA)를 구성하며,
    상기 메모리 셀 어레이는 제1 방향을 따라 형성된 제1 워드선(WL1)과, 상기 제1 방향을 따라 상기 제1 워드선과 쌍을 이루도록 형성된 제2 워드선(WL2)을 가지며,
    제1 방향으로 배열되는 상기 MIS 트랜지스터의 주 게이트(13)가 각각 하나의 상기 제1 워드선에 접속되고,
    상기 제1 방향으로 배열되는 상기 MIS 트랜지스터의 보조 게이트(20)가 각각 1개의 상기 제2 워드선에 접속되고,
    상기 메모리 셀 어레이의 한쪽 측에, 상기 제1 워드선용의 상기 로우 디코더(RDEC)와 상기 제1 출력 회로(C22, C23, C24)와 상기 제2 출력 회로(C25, C26)가 설치되며,
    상기 메모리 셀 어레이의 다른 측에, 상기 제2 워드선용의 상기 로우 디코더(RDEC)와 상기 제1 출력 회로(C22, C23, C24)와 상기 제2 출력 회로(C25, C26)가 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제1항에 있어서,
    상기 주 게이트와 보조 게이트는 일 함수가 다른 재료에 의해 형성되어, 동일한 전위로 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    입력된 로우 어드레스 신호를 디코드하여, 이것이 일치했는지의 여부를 나타내는 디코드 결과 신호를 출력하는 로우 디코더(RDEC)로서, 상기 디코드 결과 신호는 그 디코드 결과에 기초하여, 제1 제어 전위(VSS), 또는 이 제1 제어 전위보다 높은 제2 제어 전위(VCC)인 로우 디코더와,
    상기 디코드 결과 신호가 입력되고, 이 디코드 결과 신호가 나타내는 디코드 결과에 기초하여, 상기 제1 제어 전위보다 낮은 제3 제어 전위(VWLL), 또는 상기 제2 제어 전위보다도 높은 제4 제어 전위(VWLH)를, 상기 주 게이트와 상기 보조 게이트에 출력하는 출력 회로(C12, C13, C14)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 MIS 트랜지스터가 매트릭스 형상으로 배치되어 메모리 셀 어레이(MCA)를 구성하며,
    상기 메모리 셀 어레이는 제1 방향을 따라 형성된 제1 워드선(WL1)과, 상기 제1 방향을 따라 상기 제1 워드선과 쌍을 이루도록 형성된 제2 워드선(WL2)을 가지며,
    제1 방향으로 배열되는 상기 MIS 트랜지스터의 주 게이트(13)가, 각각 1개의 상기 제1 워드선에 접속되고,
    상기 제1 방향으로 배열되는 상기 MIS의 보조 게이트(20)가, 각각 1개의 상기 제2 워드선에 접속되고,
    상기 메모리 셀 어레이의 한쪽 측에, 상기 제1 및 제2 워드선용의 상기 로우 디코더(RDEC)와 상기 출력 회로 (C12, C13, C14)가 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항에 있어서,
    상기 MIS 트랜지스터가 매트릭스 형상으로 배치되어 메모리 셀 어레이(MCA)를 구성하며,
    상기 메모리 셀 어레이는 제1 방향을 따라 형성된 제1 워드선(WL1)과, 상기 제1 방향을 따라 상기 제1 워드선과 쌍을 이루도록 형성된 제2 워드선(WL2)을 가지며,
    제1 방향으로 배열되는 상기 MIS 트랜지스터의 주 게이트(13)가, 각각 하나의 상기 제1 워드선에 접속되고,
    상기 제1 방향으로 배열되는 상기 MIS의 보조 게이트(20)가, 각각 하나의 상기 제2 워드선에 접속되고,
    상기 메모리 셀 어레이의 한쪽 측에, 홀수번째의 쌍을 이루는 상기 제1 및 제2 워드선용의 상기 로우 디코더(RDEC)와 출력 회로(C12, C13, C14)가 설치되며,
    상기 메모리 셀 어레이의 다른 쪽측에, 짝수번째의 쌍을 이루는 상기 제1 및 제2 워드선용의 상기 로우 디코더(RDEC)와 출력 회로(C12, C13, C14)가 설치되는것을 특징으로 하는 반도체 메모리 장치.
  23. 제1항에 있어서,
    상기 MIS 트랜지스터가 n 채널형으로 복수개 매트릭스 배열되고, 제1 방향으로 배열되는 MIS 트랜지스터의 드레인 영역(14)이 비트선(BL)에 접속되며, 제2 방향으로 배열되는 MIS 트랜지스터의 주 게이트(13)가 제1 워드선에 접속되고, 상기 제2 방향으로 배열되는 MIS 트랜지스터의 보조 게이트(20)가 제2 워드선에 접속되고, 상기 MIS 트랜지스터의 소스 영역(15)이 고정 전위선에 접속되어 메모리 셀 어레이가 구성되며,
    데이터 기입 시, 상기 고정 전위선을 기준 전위로 하여, 선택된 제1 워드선에 상기 기준 전위보다 높은 제1 제어 전위(VWL1H)를 공급하고, 비선택의 제1 워드선에 상기 기준 전위보다 낮은 제2 제어 전위(VWL1L)를 공급하고, 비트선에는 제1 및 제2 데이터 상태에 따라 각각 상기 기준 전위보다 높은 제3 제어 전위(VBLH) 및 상기 기준 전위보다 낮은 제4 제어 전위(VBLL)를 공급하고, 상기 제1 워드선과 동시에 선택되는 제2 워드선에 상기 제1 제어 전위보다 낮은 제5 제어 전위(VWL2H)를 공급하고, 비선택의 제2 워드선에 상기 제2 제어 전위보다 낮은 제6 제어 전위(VWL2L)를 공급하도록 한 것을 특징으로 하는 반도체 메모리 장치.
  24. 제1항에 있어서,
    상기 MIS 트랜지스터가 p 채널형으로서 복수개 매트릭스 배열되고, 제1 방향으로 배열되는 MIS 트랜지스터의 드레인 영역(14a)이 비트선(BL)에 접속되며, 제2 방향으로 배열되는 MIS 트랜지스터의 주 게이트(13)가 제1 워드선에 접속되고, 상기 제2 방향으로 배열되는 MIS 트랜지스터의 보조 게이트(20)가 제2 워드선에 접속되고, 상기 MIS 트랜지스터의 소스 영역(15a)이 고정 전위선에 접속되어 메모리 셀 어레이가 구성되며,
    데이터 기입 시, 상기 고정 전위선을 기준 전위로 하여, 선택된 제1 워드선에 상기 기준 전위보다 낮은 제1 제어 전위(VWL1L)를 공급하며, 비선택의 제1 워드선에 상기 기준 전위보다 높은 제2 제어 전위(VWL1H)를 공급하고, 비트선에는 제1 및 제2 데이터 상태에 따라 각각 상기 기준 전위보다 낮은 제3 제어 전위(VBLL) 및 상기 기준 전위보다 높은 제4 제어 전위(VBLH)를 공급하고, 상기 제1 워드선과 동시에 선택되는 제2 워드선에 상기 제1 제어 전위보다 높은 제5 제어 전위(VWL2L)를 공급하여, 비선택의 제2 워드선에 상기 제2 제어 전위보다 높은 제6 제어 전위(VWL2H)를 공급하도록 한 것을 특징으로 하는 반도체 메모리 장치.
  25. 복수의 메모리 셀(MC)을 구성하기 위한 복수의 MIS 트랜지스터를 갖는 반도체 메모리 장치에 있어서,
    각 MIS 트랜지스터는 제1 데이터 상태와 제2 데이터 상태를 갖는 반도체 메모리 장치이고,
    제1 반도체 기판(601)과,
    상기 제1 반도체 기판의 표면에 저면 및 측면이 절연막(602, 803)으로 피복된 상태에서 한 방향으로 연속하도록 형성된, 상기 MIS 트랜지스터의 보조 게이트(20)와,
    상기 보조 게이트의 표면에 제1 게이트 절연막(19)을 통해 설치된 제2 반도체 기판(701)과,
    상기 제2 반도체 기판의 표면에 제2 게이트 절연막(807, 809)을 통해 상기 보조 게이트와 병행하여 연속하도록 형성된, 상기 MIS 트랜지스터의 주 게이트(13)와,
    상기 제2 반도체 기판에서, 상기 주 게이트와 상기 보조 게이트의 간극부에 형성된 소스 영역(15)과,
    상기 제2 반도체 기판에서, 상기 주 게이트와 상기 보조 게이트의 간극부에 상기 소스 영역과 분리되어 형성된 드레인 영역(14)과,
    상기 소스 영역에 컨택트하고, 상기 주 게이트 및 보조 게이트와 병행하여 연속하도록 설치된 소스 배선(902)과,
    상기 소스 배선을 피복하는 층간 절연막(900)과,
    상기 층간 절연막 위에, 상기 주 게이트 및 보조 게이트와 교차하는 방향에 형성되어, 상기 드레인 영역에 컨택트하는 비트선(18)
    을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 제2 반도체 기판(701)은 상기 제1게이트 절연막(19)에 접착되는 것을특징으로 하는 반도체 메모리 장치.
  27. 제1 반도체 기판(101) 위에 제1 게이트 절연막을 통해 보조 게이트(20)를 형성하는 공정과,
    상기 보조 게이트를 피복하여 평탄화된 절연막(106)을 형성하는 공정과,
    상기 절연막 위에 제2 반도체 기판(201)을 접합하는 공정과,
    상기 제1 반도체 기판(101)을 연마하여 소정 두께의 반도체층으로 하는 공정과,
    상기 제1 반도체 기판(101)에 소자 분리를 위한 소자 분리 절연막(115)을 형성하는 공정과,
    상기 반도체층 위에 제1 게이트 절연막을 통해 상기 보조 게이트와 대향하는 주 게이트(13)를 형성하는 공정과,
    상기 주 게이트를 마스크로 하여, 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(l4)을 형성하는 공정
    을 포함하고,
    상기 소스 영역과 상기 드레인 영역과 채널 보디는 단결정 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  28. 제1 반도체 기판(101) 위에 제1 게이트 절연막(16)을 통해 주 게이트(13)를 형성하는 공정과,
    상기 주 게이트를 피복하여 평탄화된 제1 절연막(106)을 형성하는 공정과,
    상기 제1 절연막 위에 제2 반도체 기판(201)을 접합하는 공정과,
    상기 제1 반도체 기판(101)을 연마하여 소정 두께의 반도체층으로 하는 공정과,
    상기 제1 반도체 기판(101)에 소자 분리를 위한 소자 분리 절연막(115)을 형성하는 공정과,
    상기 반도체층 위에 제2 절연막(203)을 형성하는 공정과,
    상기 제2 절연막에 상기 반도체층에 달하는 개구(204)를 개방하고, 그 개구를 통해 상기 반도체층과 접속되는 중계 전극(25)을 형성하는 공정과,
    상기 중계 전극 위에 제2 게이트 절연막(26)을 통해 보조 게이트(20)를 형성하는 공정과,
    상기 보조 게이트를 마스크로 하여 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정
    을 포함하고,
    상기 소스 영역과 상기 드레인 영역과 채널 보디는 단결정 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  29. 제1 반도체 기판(101) 위에 제1 절연막(209)을 형성하는 공정과,
    상기 제1 절연막에 상기 제1 반도체 기판에 달하는 개구(209a)를 개방하여, 상기 개구를 통해 상기 제1 반도체 기판에 접속되는 중계 전극(25)을 형성하는 공정과,
    상기 중계 전극 위에 제1 게이트 절연막(26)을 통해 보조 게이트(20)를 형성하는 공정과,
    상기 보조 게이트를 피복하여 평탄화된 제2 절연막(210)을 형성하는 공정과,
    상기 제2 절연막 위에 제2 반도체 기판(201)을 접합하는 공정과,
    상기 제1 반도체 기판(101)을 연마하여 소정 두께의 반도체층으로 하는 공정과,
    상기 제1 반도체 기판(101)에 소자 분리를 위한 소자 분리 절연막(115)을 형성하는 공정과,
    상기 반도체층 위에 제2 게이트 절연막(16)을 통해 주 게이트(13)를 형성하는 공정과,
    상기 주 게이트를 마스크로 하여 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정
    을 포함하고,
    상기 소스 영역과 상기 드레인 영역과 채널 보디는 단결정 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  30. 반도체 기판(10) 위에 제1 절연막(11)을 통해 반도체층(12)을 형성하는 공정과,
    상기 반도체층에 제1 방향으로 소자 분리된 소자 형성 영역을 구획하기 위해 소자 분리 절연막(302)을 매립하는 공정과,
    상기 소자 분리 절연막(302)에 제1 게이트 절연막(16)을 통해 상기 반도체층의 측면에 대향하는 주 게이트(l3)를 매립하는 공정과,
    상기 반도체층의 상면에, 제2 게이트 절연막(19)을 통해 상기 반도체층에 대향하는 보조 게이트(20)를, 상기 주 게이트와 전기적으로 접속된 상태로 또한 상기 주 게이트와는 일 함수가 다른 재료로 형성하는 공정과,
    상기 보조 게이트(20)를 마스크로 하여, 상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  31. 제1 반도체 기판(601) 위에 제1 절연막(602)을 통해 게이트 전극 재료막(603)을 형성하는 공정과,
    상기 게이트 전극 재료막 위에 제1 게이트 절연막(19)을 통해 제2 반도체 기판(701)을 접착하는 공정과,
    상기 제2 반도체 기판에 소자 분리 절연막(704)을 형성하여 스트라이프 형상으로 제1 방향으로 연속하는 소자 형성 영역을 구획하는 공정과,
    상기 소자 형성 영역이 구획된 제2 반도체 기판 위에 제2 절연막(801)을 퇴적하고, 이것을 상기 제1 방향과 교차하는 제2 방향으로 연속하는 더미 게이트로서 패턴 형성하는 공정과,
    상기 더미 게이트를 마스크로 하여, 상기 제2 반도체 기판(701), 상기 제1 게이트 절연막(19), 및 상기 게이트 전극 재료막(603)을 순차 에칭하여, 상기 게이트 전극 재료막에 의한 보조 게이트(20)를 상기 제2 방향으로 연속하도록 형성하는 공정과,
    상기 더미 게이트의 간극에 상기 제2 반도체 기판의 두께 방향의 도중까지 제3 절연막(804)을 매립하는 공정과,
    상기 더미 게이트 간극의 상기 제3 절연막 위에, 측면이 상기 제2 반도체 기판(701)에 접하도록 반도체층(805)을 형성하는 공정과,
    상기 더미 게이트를 제거하여, 노출된 상기 제2 반도체 기판(701)의 표면에 제2 게이트 절연막(16)을 형성하는 공정과,
    상기 반도체층의 간극부에 상기 보조 게이트와 병행하여 연속하는 주 게이트(13)를 매립하는 공정과,
    상기 반도체층에 불순물을 이온 주입하여 소스 영역(15) 및 드레인 영역(14)을 형성하는 공정과,
    상기 소스 영역(15)에 컨택트하여 상기 제2 방향으로 연속하는 소스 배선(902)을 형성하는 공정과,
    상기 소스 배선을 피복하는 층간 절연막(900b)을 형성하고, 이 층간 절연막 위에 상기 드레인 영역(14)에 컨택트하여 상기 제1 방향으로 연속하는 비트선(18)을 형성하는 공정
    을 포함하고,
    상기 소스 영역과 상기 드레인 영역과 채널 보디는 단결정 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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