JP4535896B2

JP4535896B2 - 半導体装置及びその製造方法

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Publication number: JP4535896B2
Application number: JP2005031272A
Authority: JP
Inventors: 俊彦宮下
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-02-08
Filing date: 2005-02-08
Publication date: 2010-09-01
Anticipated expiration: 2025-02-08
Also published as: JP2006222108A

Description

本発明は、高密度な、ｆｉｎ型ＦＥＴを用いたＤＲＡＭの記憶素子を行列状態に敷きつめた記憶素子マトリックスの構造及びその製造方法に関し、特に、ワード線を記憶素子に対して自己整合的に形成した半導体装置及びその製造方法に関する。

今日、設計ルールの微細化に伴い、ダイナミックランダムアクセスメモリ、すなわち、DRAM (DRAM: dynamic random access memory)においても、高集積化が進んでいる。

しかし、設計ルールの微細化にともなう弊害、すなわち、DRAMに使用されるMOSFET(metal oxide semiconductor field effect transistor)の動作時の駆動電流の減少、及び、待機時のソースとドレイン間のリーク電流の増大を防止する必要がある。また、設計ルールの微細化のみによらない、DRAMの記憶素子の占める面積の縮小化が期待されている。

そこで、一つの縦型ダブルゲートトランジスタを利用して構成される記憶素子が提案された。また、その記憶素子を利用したDRAM(以下、「1T-DRAM」という)が提案された。(特許文献１:特開２００３−７８０２６)
ここで、縦型ダブルゲートトランジスタとは、MOSFET用の領域として、支持基板上に孤立した、シリコン(Si)の立体領域を設け、シリコン(Si)の立体領域の向かい合う二つの側面に、ゲート絶縁膜を介して、二つのゲート電極を配置したMOSFETの構造をいう。そして、縦型ダブルゲートトランジスタでは、二つのゲート電極でMOSFETのチャネル部分を制御するため、待機時のソースとドレイン間の電流及びソース・ドレイン接合電流を減少させることができる。

従って、一つの縦型ダブルゲートトランジスタを利用した1T-DRAMは、設計ルールの微細化にともなう弊害を防止することができる。また、一つの縦型ダブルゲートトランジスタを利用した1T-DRAMでは、通常のDRAMが有するキャパシタを必要としないため、設計ルールの微細化によらない、記憶素子の占める面積の縮小化が実現されている。

次に、図１を用いて、縦型ダブルトランジスタを用いた、1T-DRAMの記憶素子の事例について説明する。

図１は、特許文献１の1T-DRAMの記憶素子部分について示した図である。図１において、１は半導体片（半導体の立体領域）、２はソース電極、３はゲート電極、４Ａは第１の側面ゲート電極、４Ｂは第２の側面ゲート電極、５はドレイン電極をそれぞれ示す。そして、半導体片１の上面を含む領域にソース電極２は形成され、ドレイン電極５は、半導体片１が半導体基板と接する領域、すなわち、半導体片１の底部に形成されている。(例えば、特許文献１参照)
そして、第１の側面ゲート電極４Ａ又は第２の側面ゲート電極４Ｂの内の一つの電極の電圧が変化した場合、その電極の電圧変化により、1T-DRAM用の縦型ダブルゲートトランジタの閾値電圧は変化する。そうすると、側面ゲート電極縦型ダブルゲートトランジタの閾値が変化した状態なのか、又は、通常の閾値の状態なのかを検出することにより、第１の側面ゲート電極４Ａ又は第２の側面ゲート電極４Ｂの内、どちらか一方の電極の電圧検出ができる。従って、一時記憶素子が実現できる。
特開２００３−７８０２６

半導体記憶装置では、高密度に記憶素子を並べるため、記憶素子を行列状態に敷きつめた、記憶素子マトリックスを構成する必要がある。そして、記憶素子マトリックスの中の一つの記憶素子を選択するため、記憶素子マトリックスは、行方向に走る共通線と列方向に走る共通線、例えば、ビット線、ワード線等を必要とする。

そこで、記憶素子マトリックスが占める面積を縮小するため、記憶素子マトリックスでは、共通線の配置、記憶素子の配置等の記憶素子マトリックスの構造、及び、その記憶素子マトリックスの製造方法の選択により、高密度な記憶素子マトリックスを得ることが問題である。

上記の課題を解決するため、本発明の半導体装置は、絶縁支持基板上の孤立した半導体領域に形成されている記憶素子を、第１方向と、前記第１方向と直行する第２方向とに行列状態に配置した記憶素子マトリックスと、第１共通線と、第２共通線と、ビット線と、ソース線とを含む半導体装置であって、前記記憶素子は、前記半導体領域に形成されたソース領域と、前記半導体領域に形成されたドレイン領域と、前記半導体領域に形成されたチャネル領域と、前記半導体領域の第１側面に形成された第１ゲート絶縁膜と、前記絶縁支持基板上において、前記半導体領域の前記第１側面に前記第１ゲート絶縁膜を介して形成された前面ゲート電極と、前記半導体領域の前記第１側面に対向する第２側面に形成された第２ゲート絶縁膜と、前記絶縁支持基板上において、前記半導体領域の前記第２側面に前記第２ゲート絶縁膜を介して形成された背面ゲート電極とを備え、前記ソース領域と前記チャネル領域と前記ドレイン領域は、前記第１方向に並んで配置され、前記第１共通線及び前記第２共通線は、前記絶縁支持基板中の溝に埋め込まれて前記第１方向に平行して延在し、前記第１共通線は、前記第１方向に並べられた各前記記憶素子の前記前面ゲート電極を、前記第１方向に沿って接続し、前記第２共通線は、前記第１方向に並べられた各前記記憶素子の前記背面ゲート電極を、前記第１方向に沿って接続し、前記ビット線及び前記ソース線は、前記第２方向に延在することを特徴とする。

なお、上記の共通線が埋め込まれている、絶縁支持基板中の溝は、前記半導体領域と自己整合的に形成されていることが望ましい。

第１の発明によれば、共有配線が絶縁支持基板中の溝に埋め込まれているため、記憶素子マトリックス上の配線を減らすことができる。従って、配線層を一層追加するための余分な領域又は工程、例えば、配線とコンタクト窓との位置合わせ余裕等を確保するための領域、或いは、配線パターンの解像度をあげるための平坦化工程の必要がなくなり、記憶素子マトリックスが占める面積を減少させることができる。

さらに、記憶素子が形成される半導体領域に対して、共有配線が埋め込まれる絶縁支持基板中の溝を自己整合的に形成すると、溝と半導体領域との位置合わせ余裕等の領域も削減することができ、記憶素子マトリックスが占める面積を減少させることができる。

以下、本発明の実施例１、及び、実施例２について説明する。

図２、及び、図３を用いて、実施例１の記憶マトリックスについて説明する。

図２は、一つのMOSFET(metal oxide semiconductor field effect transistor)からなる、DRAM(dynamic random access memory)の記憶素子、いわゆる、1T-DRAMの記憶素子を示す図である。図２は、図２Ａと図２Ｂから構成されており、図２Ａは記憶素子の斜視図を、図２Ｂは、図２Ａの斜視図に示す平面で、記憶素子を切断した断面図を示す。そして、図２の記憶素子は、実施例１の記憶素子を構成する。なお、図２の記憶素子は、出願人が提案した、fin型FETを利用した記憶素子であり、特許文献２（特願2004-141876）に記載されている。

図２において、すなわち、図２Ａ及び図２Ｂにおいて、10はSOI（silicon on insulator）基板の半導体部分、11はSOI基板の絶縁層部分、12はシリコン(Si)の立体領域、13はゲート絶縁膜、14Aは前面ゲート電極、14Bは背面ゲート電極、15はソース領域、16はドレイン領域をそれぞれ示す。

シリコン(Si)の立体領域12は、長方形のパターンをマスクに、異方性エッチングにより、SOI基板のシリコン層部分を、エッチングして形成したものである。

また、図２の記憶素子は、シリコン(Si)の立体領域12の4面ある側面の内、第１側面を主に含み、かつ、上面部分の一部をも含む、立体領域12の一部の領域にソース領域15を有する。また、図２の記憶素子は、その第１側面と向かい合った、第２側面を含み、かつ、上面部分の一部をも含む、立体領域12の一部の領域にドレイン領域16を有する。さらに、図２の記憶素子は、第３側面にゲート絶縁膜を介して前面ゲート電極14Aを有する。加えて、図２の記憶素子は、その第３側面に向かい合った第４側面にゲート絶縁膜を介して背面ゲート電極14Bを有する。そして、ソース領域15及びドレイン領域16は、前面ゲート電極14Aと背面ゲート電極14Bにより分離されている。すなわち、図２の記憶素子は、いわゆる、fin型FETを利用した記憶素子である。

なお、通常のfin型FETのゲート電極は、二つの側面と上面に跨がって、一体として帯状に配置されている。従って、図２の記憶素子のゲート電極が、前面ゲート電極と背面ゲート電極に、分離して配置されている点で、通常のfin型FETと図２の記憶素子の構成は異なる。なお、ソース領域及びドレイン領域については、通常のfin型FETと図２の記憶素子の構成は同様である。

さらに、図２の記憶素子のソース領域15及びドレイン領域16は、立体領域12の上面部分を含む点で、図１のダブルゲートトランジスタと図２の記憶素子とは構成が異なる。従って、図２の記憶素子においては、ソース領域15及びドレイン領域16への配線の接続が、立体領域12の上面から容易に行える。

図３は、図２の記憶素子を行列状態、すなわち、マトリックス状態に並べた、実施例１の記憶素子マトリックスを示す図である。そして、図３は図３Ａの平面図、図３Ｂの断面図、図３Ｃの断面図から構成されている。

図３において、20は背面ゲート共通線(以下、BG線という)、21は前面ゲート共通線(以下、FG線という)、22はビット線(以下、BIT線という)、23はソースライン線（以下、SL線という）、24はfin領域、25はダミーfin領域、26は前面ゲート領域、27は背面ゲート領域、28はSOI基板の絶縁層、いわゆる、BOX(BurriedOxide)層、29aはソース領域へのコンタクト、29bはドレイン領域へのコンタクト、29cは層間絶縁層、29dはゲート絶縁膜をそれぞれ示す。

図３Ａは実施例１に係る記憶素子マトリックスを表す平面図である。

fin領域24は、直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、fin領域24には、二つの記憶素子が形成されている。すなわち、fin領域24には、二つの図２の記憶素子が、ソース領域が形成されている面を向かい合わせに連結したと同様の構成となるように、二つの前面ゲート領域26、二つの背面ゲート領域27、二つのドレイン領域、及び、二つの記憶素子に共通な一つのソース領域が形成されている。

従って、ソース領域はfin領域24の上面の中央に存在する。ドレイン領域は長方形状のfin領域24の上面の短辺側に二つ存在する。前面ゲート領域26は、長方形状のfin領域24の上面の一方の長辺側に接する側面に、ドレイン領域とソース領域を隔てるように、二つ存在する。背面ゲート領域27は、長方形状のfin領域24の上面の他方の長辺側に接する側面に、ドレイン領域とソース領域を隔てるように二つ存在する。そして、前面ゲート領域26及び背面ゲート領域27は、fin領域24の側面にゲート絶縁膜を介して、配置されている。すなわち、前面ゲート領域26及び背面ゲート領域27はダミーfin領域25とfin領域24とに挟まれている。

なお、二つの記憶素子がソース領域を共通としたことにより、二つの図２のfin領域が占める平面上の面積と比較して、図３のfin領域が占める平面上の面積は縮小されている。

ダミーfin領域25は、列方向に延在する直方体の形状を有するシリコンの立体孤立領域であり、SOI基板のBOX層上に形成されている。そして、ダミーfin領域25には、ソース領域のみが、ダミーfin領域25とSL線23の交点部分に存在する。また、ソース領域はSL線23はソース領域と接続しているため、ダミーfin領域25は固定電位を有することになる。

記憶素子マトリックスは、fin領域24を列方向に並べたfin領域列と、列方向に延在するダミーfin領域25を交互に行方向に並べることにより、構成される。従って、ダミーfin領域25はfin領域列を電気的に分離する役割を果たす。

なお、fin領域24間、fin領域24とダミーfin領域25間、及び、ダミーfin領域25間の領域は、前面ゲート領域26及び背面ゲート領域27が占める領域を除き、絶縁性の物質、例えば、シリコン酸化膜が挟まれており、素子分離領域となっている。

BG線20は、記憶素子マトリックスの辺方向に平行であって、列方向に延在し、SOI基板のBOX層28中に作成された溝に埋め込まれた配線から構成されている。そして、BG線20は、列方向に配置されている記憶素子の背面ゲート領域27に共通して接続している共通線である。なお、背面ゲート領域27とFG線20の接続には、コンタクト窓を介して行う接続の場合、及び、後の図４、図５の製造工程で説明するように、背面ゲート領域27と一体として形成されることにより接続している場合が含まれる。

FG線21は、記憶素子マトリックスの辺方向に平行であって、列方向に延在し、SOI基板のBOX層28中に作成された溝に埋め込まれた配線から構成されている。そして、FG線21は、列方向に配置されている記憶素子の前面ゲート領域26に共通して接続している共通線である。なお、前面ゲート領域26とBG線21の接続には、コンタクト窓を介して行う接続の場合、及び、後の図４、図５の製造工程で説明するように、前面ゲート領域26と一体として形成されることにより接続している場合が含まれる。

BIT線22は、記憶素子マトリックスの辺方向に平行であって、行方向に延在し、SOI基板上の配線により構成されている。そして、BIT線22は、行方向に配置されている記憶素子のドレイン領域に、コンタクト窓29bを介して、共通して接続する共通線である。

ＳＬ線23は、記憶素子マトリックスの辺方向に平行であって、行方向に延在し、SOI基板上の配線により構成されている。そして、ＳＬ線23は、行方向に配置されている記憶素子のソース領域とコンタクト窓29aを介して、共通して接続する共通線である。

図３Ｂは、実施例１に係る記憶素子のＡ−Ａ’断面を示すＡＡ’断面図である。そして、ＢＧ線20及びＦＧ線21は、SOI基板のBOX層中の溝に埋め込まれた導電性の材料からなる配線により構成されている。そして、ＢＧ線20及びＦＧ線21は背面ゲート領域27及び前面ゲート領域26と製造工程において一体的に形成されている。ただし、ＢＧ線20及びＦＧ線21の形成後に、コンタクト窓を介して、背面ゲート領域27及び前面ゲート領域26をＢＧ線20及びＦＧ線21と接続してもよい。なお、ＢＧ線20及びＦＧ線21を埋込配線としたため、背面ゲート領域27及び前面ゲート領域26上には、層間絶縁層29cが堆積されているのみである。

図３Ｃは、実施例１に係る記憶素子のＢ−Ｂ’断面を示すＢＢ’断面図である。そして、ＢＧ線20及びＦＧ線21は、SOI基板のBOX層中の溝に埋め込まれた導電性の材料からなる配線により構成されている。そして、ＢＧ線20及びＦＧ線21上には層間絶縁膜29c堆積されている。また、層間絶縁層29cはfin領域間、及び、ダミーfin領域とfin領域との間に挟まれており、素子分離機能をも有する。BIT線22はドレイン領域とのコンタクト窓29cを介してドレイン領域と接続している。

なお、実施例１の記憶素子マトリックスは、行方向に、ダミーfin領域25、背面ゲート領域27、fin領域24、及び、前面ゲート領域26が一つの単位として繰り返し配置されていることにより構成されている。従って、ダミーfin領域25、背面ゲート領域27、fin領域24、及び、前面ゲート領域26は最小線間隔(half fine pitch)で形成可能であるから、4倍の最小線間隔、いわゆる、４Ｆの繰り返しで構成されている。一方、実施例１の記憶素子マトリックスは、列方向に、fin領域24間を分離する分離領域、ドレイン領域、背面ゲート領域27又は前面ゲート領域26、ソース領域、背面ゲート領域27又は前面ゲート領域26、及び、ドレイン領域が一つの単位として繰り返し配置されていることにより構成されている。従って、fin領域24間を分離する素子分離領域、ドレイン領域、背面ゲート領域27又は前面ゲート領域26、及び、ソース領域は最小線間隔(half fine pitch)で形成可能であるから、6倍の最小線間隔、いわゆる、６Ｆの繰り返しで構成されている。そうすると、４Ｆ×６Ｆ＝２４Ｆ^２の中に２ビットの記憶素子が含まれることになるため、１ビットが占める面積は、１２Ｆ^２である。

実施例１の記憶素子マトリックスによれば、その記憶素子マトリックスを構成する記憶素子がfin型FETを利用した記憶素子であり、記憶素子を活性化するための共通線の内、背面ゲート電極26と接続するBG線20又は前面ゲート電極と接続するFG線21が、SOI基板のBOX層に形成された溝の中に埋め込まれているため、記憶素子マトリックス上の配線を減らすことができる。従って、配線層を一層追加するための余分な領域又は工程、例えば、配線とコンタクト窓との位置合わせ余裕等を確保するための領域、或いは、配線パターンの解像度をあげるための平坦化工程の必要がなくなり、記憶素子マトリックスが占める面積を減少させることができる。

図４、及び、図５は、実施例２に係る記憶素子マトリックスの製造工程について説明する図である。

図４は、図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、及び、図４Ｆから構成されている。
図４において、30はSOI基板のシリコン層、31はSOI基板のBOX(buried Oxide)層、32は絶縁性のあるハードマスク、例えば、シリコン窒化膜、33はレジストパターン、34はダミーfin領域、35はfin領域を示す。

図４Ａは製造工程を開始する前のSOI基板の断面図を示した図である。そして、SOI基板は、シリコン層30と、BOX層31とから構成されている。

図４Ｂは断面図であり、SOI基板に絶縁性のハードマスク、例えば、シリコン窒化膜32を、CVD法により、堆積したところを示した図である。

図４Ｃは断面図であり、図４Ｂの工程を終了した後、以下の工程を行ない、レジストパターンを形成したところを示した図である。まず、絶縁性のハードマスク、例えば、シリコン窒化膜32の上にレジストを塗布する。次に、ホトレジスト技術によりダミーfin領域及びfin領域を形成するため、長方形のレジストパターンを形成する。なお、ダミーfin領域34は、図３Ａに示すように、記憶素子マトリックスの列方向に延在しているため、レジストパターンはそれに対応した形状をしている。一方、fin領域35は、図３Ａに示すように、列方向に並べられており、二つの記憶素子が形成される程度の大きさに分割されているが、図４Ｃに示す工程の段階では、fin領域35に対応するレジストパターンは、記憶素子マトリックスの列方向に延在した長方形のパターンである。後に、共通配線が配設される溝を、自己整合的に形成するためである。

図４Ｄは断面図である。そして、図４Ｄは、図４Ｃの工程を終了した後、絶縁性のハードマスク、例えば、シリコン窒化膜32に対して、レジストパターン33をマスクに異方性エッチングを行ったところを示した図である。

図４Ｅは断面図である。そして、図４Ｅは、図４Ｄの工程を終了した後、シリコン層30に対して異方性エッチングを行ったところを示した図である。その結果、ダミーfin領域34及びfin領域35となるシリコンの立体領域が形成される。

図４Ｆは断面図である。そして、図４Ｆは、図４Ｅの工程を終了した後、レジストパターンを除去した図である。

図５は、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、及び、図５Ｅから構成されている。そして、図５において、31はSOI基板のBOX層、32は絶縁性のハードマスク、例えば、シリコン窒化膜、34はダミーfin領域、35はfin領域、36はゲート絶縁膜、37はポリシリコン(P-Si)層、38は背面ゲート電極、39は前面ゲート電極、40はBG線、41はFG線、42は層間絶縁膜をそれぞれ示す。

図５Ａは断面図である。そして、図４Ｆの工程を終了した後、以下の工程を行い、SOI基板のBOX層31中に溝を形成したところを示した図である。まず、ダミーfin領域34及びfin領域35となるシリコンの立体領域をマスクに、BOX層31に対して異方性エッチングを行ない、自己整合的に溝を形成する。その後、ホトリソグラフィー技術により、レジストを塗布して、fin領域35となるシリコンの立体領域を分割するための開口パターンを形成する。開口パターンをマスクに、絶縁性のハードマスク、例えば、シリコン窒化膜32及びシリコン層30に対して、異方性エッチングを行って、fin領域35となるシリコンの立体領域を分割する。その結果、fin領域35が形成される。

なお、上記では、シリコンの立体領域を分割することによりfin領域35を形成し、記憶素子間の絶縁を図ったが、熱酸化工程により、記憶素子間に厚い絶縁膜を形成することによっても、記憶素子間の絶縁は図れる。

図５Ｂは断面図である。そして、図５Ａの工程を終了した後、CVD法により、あるいは、熱酸化工程を行ない、ダミーfin領域34及びfin領域35の側面にゲート絶縁膜36を形成したところを示した図である。

図５Ｃは断面図である。そして、図５Ｂの工程を終了した後、ポリシリコン(P-Si)層37をCVD法により、堆積したところを示した図である。

図５Ｄは断面図である。そして、図５Ｃの工程を終了した後、背面ゲート電極38、前面ゲート電極39、FG線41、及び、BG線40を形成したところを示す図である。まず、ポリシリコン(P-Si)層37を、CMP法により、fin領域35及びダミーfin領域34の上面と同じ高さとなるように、平坦化する。次に、レジストを塗布し、ホトリソグラフィー技術により、前面ゲート電極39及び背面ゲート電極38を形成するための矩形パターンを形成する。次に、その矩形パターンをマスクに、ポリシリコン(P-Si)層37に対して異方性エッチングを行う。ただし、エッチングする量を時間的にコントロールすることにより、SOI基板のBOX層31中の溝の内にポリシリコン(P-Si)層37を残すようにして、FG線41、及び、BG線40を形成する。そうすると、前面ゲート電極39、背面ゲート電極38、FG線41、及び、BG線40は同時に、一体として形成される。なお、SOI基板のBOX層31中の溝内に形成されたFG線及びBG線の抵抗を低下させるため、図５Ｃのおいて、ポリシリコン(P-Si)層37を堆積する前に、金属層又はシリサイド層を堆積させることもできる。ここで、シリサイド層は、一般的には、金属、例えば、タングステン(W)、チタニウム(Ti)、ニッケル(Ni)、コバルト(Co)等とシリコン(Si)が化学反応を起こしてできた層をいう。しかし、シリサイド層には、金属とシリコンが共晶状態となってできた層も含まれるものとする。

図５Ｅは断面図である。そして、図５Ｄの工程を終了した後、以下の工程により、層間絶縁層42を形成し、fin領域35のソース領域及びドレイン領域に接続するBIT線及びSL線の配線を形成したところを示す図である。まず、シリコン酸化膜をCVD法により、堆積させる。そして、CMP法により、そのシリコン酸化膜を、fin領域35及びダミーfin領域34の上面の高さより、高い位置で平坦化を行って、層間絶縁層42を形成する。次に、fin領域35のソース領域及びドレイン領域に対して、コンタクト窓を形成するため、レジストを塗布して、ホトリソグラフィー技術によりコンタクト窓用の開口パターンを形成する。次に、その開口パターンをマスクに異方性エッチングを行ない、コンタクト窓を形成する。次に、金属層、例えば、タングステン(W)、銅(Cu)、又は、アルミニウム(AL)をCVD法或いはスパッタ法により、堆積する。次に、BIT線及びSL線を形成するための配線レジストパターンを、レジストを塗布して、ホトリソグラフィー技術により形成する。そして、その配線レジストパターンをマスクに、金属層に対して、異方性エッチングを行ない、BIT線及びSL線を形成する。なお、上記のBIT線及びSL線は、図５Ｅの断面図には、あらわれてこないため、図５Ｅの断面図には図示しない。次に、シリコン酸化膜をＣＶＤ法により堆積する。その後、CMP法により、そのシリコン酸化膜を、BIT線及びSL線の上面より上の高さに平坦化を行って、製造工程を終了する。

実施例２に係る記憶素子マトリックスの製造工程によれば、fin領域35及びダミーfin領域34に対して、自己整合的にFG線41及びBG線40用の溝を形成できるため、実施例１の記憶マトリックスを容易に製造することができる。

また、溝と半導体領域との位置合わせ余裕等の領域も削減することができ、さらに、記憶素子マトリックスが占める面積を減少させることができる。

以下に本発明の特徴を付記する。
（付記１）
絶縁支持基板上の孤立した半導体領域と、
前記半導体領域に形成されている記憶素子と、
共通線とをそなえる
前記記憶素子を行列状態に配置した記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域に形成されたソース領域と、
前記半導体領域に形成されたドレイン領域と、
前記半導体領域の第１側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート電極と、
前記半導体領域の前記第１側面に対向する第２側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された背面ゲート電極とを備え、
前記共通線は、前記絶縁支持基板中の溝に埋め込まれており、前記記憶素子マトリックスの辺方向に平行して延在し、辺方向に並べられた各前記記憶素子の前記前面ゲート電極と前記背面ゲート電極の内、少なくとも一方をと接続することを特徴とする記憶素子マトリックス。
（付記２）
前記絶縁支持基板中の溝は、前記半導体領域と自己整合的に形成されたことを特徴とする付記１に記載された記憶素子マトリックス。
（付記３）
前記記憶素子の前記前面ゲート電極と前記共通線が一体として形成されることにより接続していることを特徴とする付記１に記載された記憶素子マトリックス。
（付記４）
前記記憶素子の前記背面ゲート電極と前記共通線が一体として形成されることにより接続していることを特徴とする付記１に記載された記憶素子マトリックス。
（付記５）
前記絶縁支持基板上に前記半導体領域を形成する工程と、
前記半導体領域と自己整合的に、前記絶縁支持基板中の溝を形成する工程と、
前記絶縁支持基板中の溝に導電材料を埋め込み、共通線を形成する工程と、
前記記憶素子を形成する工程とを備えることを特徴とする付記１に記載された記憶素子マトリックの製造方法。
（付記６）
前記絶縁支持基板上に前記半導体領域を形成する工程と、
前記半導体領域と自己整合的に、前記絶縁支持基板中の溝を形成する工程と、
前記絶絶縁支持基板中の溝に導電材料を埋め込むのと同時に、前記導電材料を所定の領域に残し、前記記憶素子の前記前面ゲート電極又は前記背面ゲート電極の内、少なくとも、一方と共通線を一体として形成する工程と、
前記記憶素子を形成する工程とを備えることを特徴とする付記１に記載された記憶素子マトリックの製造方法。
（付記７）
前記導電材料はポリシリコン（P-Si）であることを特徴とする付記５に記載された記憶素子マトリックスの製造方法。
（付記８）
前記絶縁支持基板中の溝にシリサイドを形成する工程を、さらに、備えることを特徴とする付記５に記載された記憶素子マトリックスの製造方法。
（付記９）
前記絶縁支持基板中の溝を形成する工程の後に、さらに、前記半導体領域を分割する工程を備えることを特徴とする付記５に記載された記憶素子マトリックスの製造方法。

本発明は、高密度な、fin型FETを用いたDRAMの記憶素子を行列状態に敷きつめた記憶素子マトリックスの構造及びその製造方法を提供する。特に、ワード線を記憶素子に対して自己整合的に形成した記憶素子マトリックスの構造及びその製造方法を提供する。

図１は特許文献１の1T-DRAMの記憶素子部分について示した図である。図２は図２Ａと図２Ｂから構成されており、図２Ａは記憶素子の斜視図を、図２Ｂは、図２Ａの斜視図に示す平面で、記憶素子を切断した断面図を示す。図３は図２の記憶素子をマトリックス状態に並べた、実施例１の記憶素子マトリックスを示す図である。図４は実施例２に係る記憶素子マトリックスの製造工程について説明する図である。図５は実施例２に係る記憶素子マトリックスの製造工程について説明する図である。

符号の説明

１半導体片
２ソース電極
３ゲート電極
４Ａ第１の側面ゲート電極
４Ｂ第２の側面ゲート電極
５ドレイン電極
10 SOI基板の半導体部分
11 SOI基板の絶縁層部分
12 シリコン(Si)の立体領域
13 ゲート絶縁膜
14A 前面ゲート電極
14B 背面ゲート電極
15 ソース領域
16 ドレイン領域
20 BG線
21 FG線
22 BIT線
23 SL線
24 fin領域
25 ダミーfin領域
26 前面ゲート領域
27 背面ゲート領域
28 SOI基板のBOX層
29a、29b コンタクト
29c 層間絶縁層
29d ゲート絶縁膜
30 SOI基板のシリコン層、
31 SOI基板のBOX層
32 シリコン窒化膜
33 レジストパターン
34 ダミーfin領域
35 fin領域
36 ゲート絶縁膜
37 ポリシリコン層
38 背面ゲート電極
39 前面ゲート電極
40 BG線
41 FG線
42 層間絶縁膜

Claims

絶縁支持基板上の孤立した半導体領域に形成されている記憶素子を、第１方向と、前記第１方向と直交する第２方向とに行列状態に配置した記憶素子マトリックスと、第１共通線と、第２共通線と、ビット線と、ソース線とを含む半導体装置であって、
前記記憶素子は、
前記半導体領域に形成されたソース領域と、
前記半導体領域に形成されたドレイン領域と、
前記半導体領域に形成されたチャネル領域と、
前記半導体領域の第１側面に形成された第１ゲート絶縁膜と、
前記絶縁支持基板上において、前記半導体領域の前記第１側面に前記第１ゲート絶縁膜を介して形成された前面ゲート電極と、
前記半導体領域の前記第１側面に対向する第２側面に形成された第２ゲート絶縁膜と、
前記絶縁支持基板上において、前記半導体領域の前記第２側面に前記第２ゲート絶縁膜を介して形成された背面ゲート電極とを備え、
前記ソース領域と前記チャネル領域と前記ドレイン領域は、前記第１方向に並んで配置され、
前記第１共通線及び前記第２共通線は、前記絶縁支持基板中の溝に埋め込まれて前記第１方向に平行して延在し、
前記第１共通線は、前記第１方向に並べられた各前記記憶素子の前記前面ゲート電極を、前記第１方向に沿って接続し、
前記第２共通線は、前記第１方向に並べられた各前記記憶素子の前記背面ゲート電極を、前記第１方向に沿って接続し、
前記ビット線及び前記ソース線は、前記第２方向に延在することを特徴とする半導体装置。
前記絶縁支持基板中の溝は、前記半導体領域と自己整合的に形成されたことを特徴とする請求項１に記載の半導体装置。
前記記憶素子の前記前面ゲート電極と前記第１共通線が一体として形成されることにより接続していることを特徴とする請求項１又は２に記載の半導体装置。
前記記憶素子の前記背面ゲート電極と前記第２共通線が一体として形成されることにより接続していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
前記第１側面及び前記第２側面は、前記絶縁支持基板の表面に対して垂直な面であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
前記絶縁支持基板上に前記半導体領域を形成する工程と、
前記半導体領域と自己整合的に、前記絶縁支持基板中の第１溝及び第２溝を形成する工程と、
前記絶縁支持基板中の前記第１溝及び前記第２溝に導電材料を埋め込み、前記第１共通線及び前記第２共通線を形成する工程と、
前記記憶素子を形成する工程とを備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。