JP2006222108A - 記憶素子マトリックス及びその製造方法 - Google Patents
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Abstract
本発明は、高密度な、fin型FETを用いたDRAMの記憶素子を行列状態に敷きつめた記憶素子マトリックスの構造及びその製造方法を提供することを目的とする。
【解決手段】
上記を解決するため、絶縁支持基板上の孤立した半導体領域と、半導体領域に形成されている記憶素子と、共通線とを備える記憶素子マトリックスを提供する。そして、その記憶素子は、ソース領域と、ドレイン領域と、半導体領域の第1側面に、ゲート絶縁膜を介し、配設された前面ゲート電極と、半導体領域の前記第1側面に対向する第2側面に、ゲート絶縁膜を介し、配設された背面ゲート電極とを備えている。また、共通線は、前記絶縁支持基板中の溝に埋め込まれており、前記記憶素子マトリックスの辺方向に平行して延在し、辺方向に並べられた各前記記憶素子の前記前面ゲート電極と前記背面ゲート電極の内、少なくとも、一方を、辺方向にそって接続することを特徴とする。
【選択図】 図3
Description
ここで、縦型ダブルゲートトランジスタとは、MOSFET用の領域として、支持基板上に孤立した、シリコン(Si)の立体領域を設け、シリコン(Si)の立体領域の向かい合う二つの側面に、ゲート絶縁膜を介して、二つのゲート電極を配置したMOSFETの構造をいう。そして、縦型ダブルゲートトランジスタでは、二つのゲート電極でMOSFETのチャネル部分を制御するため、待機時のソースとドレイン間の電流及びソース・ドレイン接合電流を減少させることができる。
そして、第1の側面ゲート電極4A又は第2の側面ゲート電極4Bの内の一つの電極の電圧が変化した場合、その電極の電圧変化により、1T-DRAM用の縦型ダブルゲートトランジタの閾値電圧は変化する。そうすると、側面ゲート電極縦型ダブルゲートトランジタの閾値が変化した状態なのか、又は、通常の閾値の状態なのかを検出することにより、第1の側面ゲート電極4A又は第2の側面ゲート電極4Bの内、どちらか一方の電極の電圧検出ができる。従って、一時記憶素子が実現できる。
図4において、30はSOI基板のシリコン層、31はSOI基板のBOX(buried Oxide)層、32は絶縁性のあるハードマスク、例えば、シリコン窒化膜、33はレジストパターン、34はダミーfin領域、35はfin領域を示す。
(付記1)
絶縁支持基板上の孤立した半導体領域と、
前記半導体領域に形成されている記憶素子と、
共通線とをそなえる
前記記憶素子を行列状態に配置した記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域に形成されたソース領域と、
前記半導体領域に形成されたドレイン領域と、
前記半導体領域の第1側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート電極と、
前記半導体領域の前記第1側面に対向する第2側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された背面ゲート電極とを備え、
前記共通線は、前記絶縁支持基板中の溝に埋め込まれており、前記記憶素子マトリックスの辺方向に平行して延在し、辺方向に並べられた各前記記憶素子の前記前面ゲート電極と前記背面ゲート電極の内、少なくとも一方をと接続することを特徴とする記憶素子マトリックス。
(付記2)
前記絶縁支持基板中の溝は、前記半導体領域と自己整合的に形成されたことを特徴とする付記1に記載された記憶素子マトリックス。
(付記3)
前記記憶素子の前記前面ゲート電極と前記共通線が一体として形成されることにより接続していることを特徴とする付記1に記載された記憶素子マトリックス。
(付記4)
前記記憶素子の前記背面ゲート電極と前記共通線が一体として形成されることにより接続していることを特徴とする付記1に記載された記憶素子マトリックス。
(付記5)
前記絶縁支持基板上に前記半導体領域を形成する工程と、
前記半導体領域と自己整合的に、前記絶縁支持基板中の溝を形成する工程と、
前記絶縁支持基板中の溝に導電材料を埋め込み、共通線を形成する工程と、
前記記憶素子を形成する工程とを備えることを特徴とする付記1に記載された記憶素子マトリックの製造方法。
(付記6)
前記絶縁支持基板上に前記半導体領域を形成する工程と、
前記半導体領域と自己整合的に、前記絶縁支持基板中の溝を形成する工程と、
前記絶絶縁支持基板中の溝に導電材料を埋め込むのと同時に、前記導電材料を所定の領域に残し、前記記憶素子の前記前面ゲート電極又は前記背面ゲート電極の内、少なくとも、一方と共通線を一体として形成する工程と、
前記記憶素子を形成する工程とを備えることを特徴とする付記1に記載された記憶素子マトリックの製造方法。
(付記7)
前記導電材料はポリシリコン(P-Si)であることを特徴とする付記5に記載された記憶素子マトリックスの製造方法。
(付記8)
前記絶縁支持基板中の溝にシリサイドを形成する工程を、さらに、備えることを特徴とする付記5に記載された記憶素子マトリックスの製造方法。
(付記9)
前記絶縁支持基板中の溝を形成する工程の後に、さらに、前記半導体領域を分割する工程を備えることを特徴とする付記5に記載された記憶素子マトリックスの製造方法。
2 ソース電極
3 ゲート電極
4A 第1の側面ゲート電極
4B 第2の側面ゲート電極
5 ドレイン電極
10 SOI基板の半導体部分
11 SOI基板の絶縁層部分
12 シリコン(Si)の立体領域
13 ゲート絶縁膜
14A 前面ゲート電極
14B 背面ゲート電極
15 ソース領域
16 ドレイン領域
20 BG線
21 FG線
22 BIT線
23 SL線
24 fin領域
25 ダミーfin領域
26 前面ゲート領域
27 背面ゲート領域
28 SOI基板のBOX層
29a、29b コンタクト
29c 層間絶縁層
29d ゲート絶縁膜
30 SOI基板のシリコン層、
31 SOI基板のBOX層
32 シリコン窒化膜
33 レジストパターン
34 ダミーfin領域
35 fin領域
36 ゲート絶縁膜
37 ポリシリコン層
38 背面ゲート電極
39 前面ゲート電極
40 BG線
41 FG線
42 層間絶縁膜
Claims (5)
- 絶縁支持基板上の孤立した半導体領域と、
前記半導体領域に形成されている記憶素子と、
共通線とをそなえる
前記記憶素子を行列状態に配置した記憶素子マトリックスであって、
前記記憶素子は、
前記半導体領域に形成されたソース領域と、
前記半導体領域に形成されたドレイン領域と、
前記半導体領域の第1側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された前面ゲート電極と、
前記半導体領域の前記第1側面に対向する第2側面に、ゲート絶縁膜を介し、前記ソース領域と前記ドレイン領域を隔てるように配設された背面ゲート電極とを備え、
前記共通線は、前記絶縁支持基板中の溝に埋め込まれており、前記記憶素子マトリックスの辺方向に平行して延在し、辺方向に並べられた各前記記憶素子の前記前面ゲート電極と前記背面ゲート電極の内、少なくとも、一方を、辺方向にそって接続することを特徴とする記憶素子マトリックス。 - 前記絶縁支持基板中の溝は、前記半導体領域と自己整合的に形成されたことを特徴とする請求項1に記載された記憶素子マトリックス。
- 前記記憶素子の前記前面ゲート電極と前記共通線が一体として形成されることにより接続していることを特徴とする請求項1に記載された記憶素子マトリックス。
- 前記記憶素子の前記背面ゲート電極と前記共通線が一体として形成されることにより接続していることを特徴とする請求項1に記載された記憶素子マトリックス。
- 前記絶縁支持基板上に前記半導体領域を形成する工程と、
前記半導体領域と自己整合的に、前記絶縁支持基板中の溝を形成する工程と、
前記絶縁支持基板中の溝に導電材料を埋め込み、共通線を形成する工程と、
前記記憶素子を形成する工程とを備えることを特徴とする請求項1に記載された記憶素子マトリックの製造方法。
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CN104112748B (zh) * | 2013-04-19 | 2016-12-28 | 中国科学院微电子研究所 | 存储器件及其制造方法和存取方法 |
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