JP2006108396A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 情報の読み出し時に、チャネル領域からの多数キャリアの放出による情報の変化と情報の保持時間の短縮を防止し、高速動作の可能な半導体記憶装置を提供する。
【解決手段】 半導体基板３上にチャネル領域４を直立に設け、このチャネル領域４の少なくとも一端にソース／ドレイン層５（６）を設け、チャネル領域４の両側面にゲート絶縁膜７、８を介して第１及び第２のゲート電極９、１０を設ける。そして、チャネル領域４に情報の書き込みを行い、その情報の読み出しは、チャネル領域４とソース／ドレイン層５、６間のｐｎ接合を逆方向バイアス状態にしておき、第１及び第２のゲート電極９、１０に所定電位を印加することにより両ゲート電極９、１０間に流れるトンネル電流量を検知することによって行う。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特にダイナミック型半導体記憶装置に関する。
従来のダイナミック型半導体記憶装置（ＤＲＡＭ；Dynamic Random Access Memory）は、一つの電界効果トランジスタとキャパシタによりメモリセルが構成されている。このような１トランジスタ/１キャパシタのメモリセルの場合、集積度を向上させるため、セルサイズを小さくする提案が色々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
これに対して、セルサイズを小さくするために、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭ、いわゆるキャパシタレスＤＲＡＭの提案もいくつかされている（例えば、非特許文献１参照）。
このような従来のキャパシタレスＤＲＡＭは、ＳＯＩ構造の基板上にチャネル領域を形成し、そのチャネル領域の両側にソース／ドレイン領域を形成し、更にそのチャネル領域上にゲート絶縁膜を介してゲート電極を形成した構造が一般的である。
このＤＲＡＭでは、チャネル領域に過剰の多数キャリアが保持された第１のしきい値電圧を有する第１のデータ状態（例えばデータ「１」）と、チャネル領域の過剰の多数キャリアが放出された第２のしきい値電圧を有する第２のデータ状態（例えばデータ「０」）とをダイナミックに記憶する。
このチャネル領域への多数キャリアの注入は、トランジスタを動作させ、ドレイン接合近傍でインパクトイオン化を起こすことにより生成された多数キャリアをチャネル領域に保持することによって行う。又、チャネル領域からの多数キャリアの放出は、多数キャリアと同符号の電位をゲート電極に、多数キャリアと逆符号の電位をドレイン領域に夫々印加することによって、ドレイン領域とチャネル領域との間に形成されるｐｎ接合に順方向バイアスが印加されるようにして行う。
一方、情報の読み出しは、チャネル領域の多数キャリアの有無によりトランジスタのしきい値が変動することを利用する。例えば、第１のデータ状態と第２のデータ状態のしきい値間の読み出し電圧を印加した場合のドレイン電流を検知して、情報が第１のデータ状態か或いは第２のデータ状態かを判断する。
T.Ohsawa他IEEE Journal of Solid-State Circuits vol.３７，no.１１（２００２）pp.１５１０−１５２２
従来のキャパシタレスＤＲＡＭの場合、情報の読み出しは、線形領域動作させた場合の電流量を検知することによって行うので、チャネル領域とソース領域との間に形成されるｐｎ接合には順方向バイアスが印加される。そのため、チャネル領域に多数キャリアが保持されている状態で情報の読み出しを行うと、チャネル領域に保持されていた多数キャリアが順方向バイアスによりソース領域へ放出されてしまう。つまり情報の読み出しの際に、記憶されている情報が変化されることになる。
又、情報の読み出し時に多数キャリアが放出されると、チャネル領域に保持されている多数キャリアが熱励起などによりチャネル領域とソース／ドレイン領域との間に形成されるエネルギー障壁を越えてチャネル領域から放出される確率で決まる情報の保持時間（retention時間）も短くなる。更に情報の読み出し頻度、つまりＤＲＡＭの動作速度を速めれば速めるほど多数キャリアの放出は頻繁に起こるので、実効的な情報の保持時間も短くなってしまう。そのため、情報の再書き込み（リフレッシュ）を頻繁に行わねばならなくなるため、そのリフレッシュ分だけ情報の処理に余分な時間が必要となるので、結果的にはＤＲＡＭの動作速度を向上させることができない問題点がある。
従って、本発明の目的は、情報の読み出し時における、多数キャリアの放出による情報の変化及び情報の保持時間の短縮を防止し、高速動作の可能な半導体記憶装置を提供することにある。
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板の主面上に直立形成された一導電型の半導体層と、前記半導体基板の主面上に前記半導体層の一端と接して形成され、且つ前記半導体層と逆導電型を有するソース／ドレイン層と、前記半導体層の一側面に形成された第１の絶縁膜と、前記半導体層の前記一側面と相対向する他側面に形成された第２の絶縁膜と、前記半導体層の前記一側面に前記第１の絶縁膜を介して形成された第１のゲート電極と、前記半導体層の前記他側面に前記第２の絶縁膜を介して形成され、且つ前記第１のゲート電極と相対向する第２のゲート電極とを具備し、前記第１のゲート電極と第２のゲート電極を結ぶ方向に流れる電流により、前記半導体層に蓄積される情報を検知することを特徴とする。
本発明の半導体記憶装置によれば、半導体層に蓄積されている多数キャリアが情報の読み出しの際に半導体層から放出されないため、情報の変化及び実効的な情報の保持時間の短縮を防止できる。従って、動作速度が上がっても情報の再書き込みの頻度を少なくすることが可能となり、高速動作の可能な高性能の半導体記憶装置を実現できる。
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本実施例による半導体記憶装置の模式図であり、図２は、図１の半導体記憶装置をＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３は、図１の半導体記憶装置をＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図である。
なお、図２及び図３では、層間絶縁膜及び配線金属を図示しているが、図１においては、理解を容易にするために、配線金属、層間絶縁膜等は省略している。
本実施例では、ｎチャネル型の半導体記憶装置の場合を例として説明するが、ｐチャネル型の半導体記憶装置の場合には、ｐ導電型を逆のｎ導電型に変更すればよく、又ｎチャネル型とｐチャネル型の両方を有する相補型の半導体記憶装置の場合には、同一構成で、導電型が異なるｐチャネル型とｎチャネル型の半導体記憶装置を設ければよい。
本実施例による半導体記憶装置は、支持基板１上に埋め込まれた絶縁膜２が形成された構造の半導体基板３を有する。この半導体基板３の埋め込み絶縁膜２、すなわち半導体基板３の主面（上面）には、矩形状のチャネル領域としての半導体層４が直立形成されている。このチャネル領域４は、一導電型のｐ導電型で、且つ半導体基板３の上面に沿って細長い形状を有する。このチャネル領域４の幅ａは、後述するように、情報の読み出し時に常温で共鳴トンネル現象を観測するためには５ｎｍ以下であることが好ましい。
このチャネル領域４の両端側（図面上の左右）の半導体基板３の上面には、それぞれチャネル領域４のｐ導電型と逆導電型のｎ導電型を有するソース／ドレイン層５、６がチャネル領域４の両端部と接して設けられている。又、このソース／ドレイン層５、６は、チャネル領域４に比べて幅が広く形成されているが、これは後述の配線金属とのコンタクトを容易にするためである。
一方、チャネル領域４の両側面（図面上の表裏）には、チャネル領域４を挟むように、それぞれ第１のゲート絶縁膜７及び第２のゲート絶縁膜８を介して例えば、多結晶シリコンからなる第１のゲート電極９及び第２のゲート電極１０が形成されている。
又、後述するように、共鳴トンネル現象を明瞭に観測するためには、両ゲート電極９、１０の間に存在するチャネル領域４の電位分布が均一であることが好ましい。そのため、チャネル領域４とソース／ドレイン層５、６との境界が、ゲート電極９、１０の外側に位置するように構成することが好ましい。又、ここでは、第１及び第２のゲート電極９、１０の上部（図面上で上側）と下部(図面上で下側)は、ソース／ドレイン層５、６間を結ぶ方向において同一の長さに形成しているが、ゲート電極９、１０の上部と下部で長さが異なってもよい。
なお、第１及び第２のゲート絶縁膜７、８の膜厚は、後述するように、キャリアがゲート絶縁膜を貫通するトンネル確率を高くするためには、２．１ｎｍ未満であることが好ましい。又、ここでは、第１のゲート絶縁膜７及び第２のゲート絶縁膜８は、チャネル領域４の上面まで延在され、且つチャネル領域４の上面において、互いに一体化されているが、少なくともチャネル領域４の側面に形成されていればよく、上面まで延在する必要はない。
半導体基板３の上面には、チャネル領域４、ソース／ドレイン層５、６を覆うように層間絶縁膜１１が形成され、この層間絶縁膜１１に設けられた配線孔を介してソース／ドレイン層５、６にそれぞれソース／ドレイン配線１２、１３が設けられ、第１及び第２のゲート電極９、１０にそれぞれ第１及び第２のゲート配線１４、１５が設けられている。
そして、この半導体記憶装置では、第１及び第２のゲート電極９、１０に独立的に所定電位を印加して、両ゲート電極９、１０間に電位差を発生させ、両ゲート電極９、１０を結ぶ方向に電流が流れるようにし、更にこの電流をチャネル領域４に蓄積される情報の読み出しに利用する。
次に、上記構造の半導体記憶装置の製造方法について、図４乃至図６を参照して説明する。
まず、支持基板１上に埋め込み絶縁膜２及び半導体層を積層したＳＯＩ構造の半導体基板３を形成する。次に、この半導体基板３の半導体層に対して、Ｂイオンを３０ｋｅＶ、２ｘ１０１４ｃｍ−２で注入する。そして、ソース／ドレイン層５、６を形成する領域にＡｓイオンを３０ｋｅＶ、２ｘ１０１５ｃｍ−２で注入した後、１０５０℃、３０秒の熱処理を施す。その後、９００℃の酸化雰囲気に半導体基板３を曝してその半導体基板３の表面に厚さ２００ｎｍの第１の酸化膜（ＳｉＯ２膜）２０を形成する。次に、周知のＲＩＥ法等の異方性エッチングによって第１のＳｉＯ２膜２０及び半導体層を加工し、図４に示すように、半導体基板３の埋め込み絶縁膜２上に、直立形成されたチャネル領域となる矩形状の半導体層４とこのチャネル領域４の両端にそれぞれ形成されたソース／ドレイン層５、６を有する構造に加工する。
次に、図５に示したように、８００℃の酸化雰囲気に半導体基板３を曝すことによって、半導体基板３の側面、更に具体的には第１のＳｉＯ２膜２０で覆われなかったチャネル領域４及びソース／ドレイン層５、６の半導体基板３上面と垂直な側面に第１及び第２のゲート絶縁膜７、８となる厚さ２ｎｍの第２の酸化膜（ＳｉＯ２膜）２１を形成する。
その後、図６に示すように、周知のＣＶＤ法等の堆積方法によって、厚さ３００ｎｍの多結晶シリコン２２を半導体基板３、第１のＳｉＯ２膜２０及び第２のＳｉＯ２膜２１上に堆積する。そして、周知のＣＭＰ法等を利用して、多結晶シリコン２２を第１のＳｉＯ２膜２０の上面高さまで平坦化し、続いて周知のＲＩＥ法等によって多結晶シリコン２２の上面が第１のＳｉＯ２膜２０よりも低くなるように加工する。
続いて、多結晶シリコン２２を周知のＲＩＥ法等で加工することによって、チャネル領域４の両側面にそれぞれ第２のＳｉＯ２膜２１からなる第１及び第２のゲート絶縁膜７、８を介してチャネル領域４を挟むように、第１のゲート電極９及び第２のゲート電極１０を形成した後、周知の弗化水素酸に浸漬する等の方法等によってソース／ドレイン層５、６及びチャネル領域４とソース／ドレイン層５、６の境界部分における上面及び側面に存在する第１のＳｉＯ２膜２０と第２のＳｉＯ２膜２１を除去する。
続いて、周知の層間絶縁膜形成工程、配線孔開孔工程及び配線工程等を行い、図１乃至図３に示す構造の半導体記憶装置を得る。
次に、本実施例の半導体記憶装置の動作について説明する。
まず、情報の書き込みの動作について説明する。
情報の記憶は、従来のキャパシタレスＤＲＡＭと同様に、チャネル領域４における多数キャリアの有無によって行う。従って情報の書き込みは、ＤＲＡＭを飽和領域で動作させることによってソース／ドレイン層５、６から大きな電流を流し、ソース／ドレイン接合の近傍においてのインパクトイオン化により生成された多数キャリアをチャネル領域４に注入し、且つチャネル領域４に保持させるか、或いは、例えばソース／ドレイン層５、６に負の電位を与えることによってソース／ドレイン層５、６とチャネル領域４の間に順方向バイアスを印加して、チャネル領域４の多数キャリアを放出させることによって行う。
また、両ゲート電極９、１０に電圧を印加し、そのゲート電極９．１０とチャネル領域４との容量結合を利用してチャネル領域４とソース／ドレイン層５、６の間のｐｎ接合に
順方向、或いは逆方向バイアスが印加されるようにすることによって、チャネル領域４に対して多数キャリアを注入、又は放出するようにしてもよい。
次に、情報の読み出し動作について説明する。
この情報の読み出しは、電流の検知によるが、従来のキャパシタレスＤＲＡＭのように、ソースとドレインを結ぶ方向に流れる電流の値を検知するのではなく、第１のゲート電極９と第２のゲート電極１０を結ぶ方向に流れる電流の値を検知することによって情報の読み出しを行う。
すなわち、両ゲート電極９、１０にそれぞれ異なる電位、例えば第１のゲート電極９には高電位、第２のゲート電極１０には低電位を印加すると、両ゲート電極９、１０間に発生する電位差によって、トンネル現象により電子がチャネル領域４の両側に設けられている両ゲート絶縁膜７、８が形成するエネルギー障壁を貫通して移動し、これにより両ゲート電極９、１０を結ぶ方向にトンネル電流が流れる。更にこのようなトンネル現象において、特定の電圧条件のみで極めて大きいトンネル電流が流れる共鳴トンネル現象が起こり、本実施例の半導体記憶装置では、情報の読み出し時に、この共鳴トンネル現象を利用して電流の値を検知している。
つまり、共鳴トンネル現象によって電流の値が極大になる時の両ゲート電極９、１０の電位差は、多数キャリアがチャネル領域４に注入され、保持されている状態か、或いは多数キャリアがチャネル領域４から放出された状態かによって異なるため、共鳴トンネル現象により両ゲート電極９、１０を結ぶ方向に流れる電流の値が極大になる時とその時の電位差を検知することによって情報の読み出しが可能になる。又、共鳴トンネル現象の場合、特定電圧条件のみで電流の値が大きく、その他の電圧条件では電流の値が極めて小さくなるため、極大になる電流の値を容易に検知することができ、従って、情報を敏感に且つ正確に読み出すことができる。
但し、情報の読み出しにおいて、必ずしも共鳴トンネル現象を利用する必要はなく、両ゲート電極９、１０間を流れる電流の値は、チャネル領域４に蓄積されている多数キャリアの量に依存するので、両ゲート電極９、１０間を流れる電流の値を検知し、チャンネル領域４に蓄積されている多数キャリアの量を知ることにより情報の読み出しを行ってもよい。
又、本実施例の半導体記憶装置では、情報の読み出し時に、ソース／ドレイン層５、６の電位を両ゲート電極９、１０に印加された電位のうち、高い電位に近く設定する。このようにソース／ドレイン層５、６の電位を設定すると、情報の読み出し時にソース／ドレイン層５、６とチャネル領域４のｐｎ接合に逆方向バイアスが印加されるようになるので、従来のキャパシタレスＤＲＡＭのように情報の読み出し時、多数キャリアがソース／ドレイン層５、６に放出されることを防止することができる。これに対してpチャネル型の半導体記憶装置の場合には、ソース／ドレイン層５、６の電位を両ゲート電極９、１０に印加された電位のうち、低い電位に近く設定することによって多数キャリアの放出を防止することができる。
なお、上記実施例の半導体記憶装置において、常温で共鳴トンネル現象を観測するためには、両ゲート電極９、１０を結ぶ方向に流れる電流の値が極大の時の両ゲート電極９、１０の電位差及び陽子の電荷の積がその温度におけるキャリアの運動エネルギーの平均値よりも大きい必要がある。電流の値が極大の時の両ゲート電極９、１０の電位差は、両ゲート電極９、１０を結ぶ方向へのチャネル領域４の幅と同じ長さの幅を持ちながら無限の深い一次元井戸形ポテンシャルの基底状態のエネルギーで与えられる。
従って、幅ａの一次元井戸形ポテンシャルの中にある電子の基底状態のエネルギーをＥとする時、このエネルギーＥは次式（１）で表現される。
Figure 2006108396
 ここで、ｍは電子の質量、ηはＰｌａｎｋの定数を２πで割った値、πは円周率である。そして、キャリアの運動エネルギーの平均値はｋＴ/２で表される。ここでｋはＢｏｌｔｚｍａｎｎ定数、Ｔは絶対温度を表す。
従って、常温（３００Ｋ）で共鳴トンネル現象を観測するためには、Ｅ≧ｋＴ/２を満足させなければならない。上記式（１）を上記不等式のＥに代入し、不等式を満足させるチャネル領域４の幅ａの範囲を求めると、ａは５ｎｍ以下になる。そのため、常温で共鳴トンネル現象を観測して情報の読み出しを行うためには、チャネル領域４の幅は５ｎｍ以下であることが好ましい。
又、上述した共鳴トンネル現象を明瞭に観測するためには、両ゲート電極９、１０の間に存在するチャネル領域４の電位分布が均一であることが好ましい。そのため、チャネル領域４とソース／ドレイン層５、６との境界が、ゲート電極９、１０の外側に位置するように構成することが好ましい。
更に、本実施例による半導体記憶装置においては、情報の読み出しのための電流として上述したトンネル電流を利用するので、ゲート絶縁膜を貫通するキャリアのトンネル確率が一定以上でなければならない。２００３年のInternational Technology Roadmap for Semiconductor（http://public.itrs.net/で閲覧可）のLow Stand by Power素子に関する記述には「ゲート絶縁膜の厚さが２.１ｎｍの世代までは現行の酸化窒化シリコン膜で可能であるが、それよりゲート絶縁膜の薄い世代ではリーク電流が大きくなりすぎるために新しい材料が必要である」と記載されている。つまり、これはゲート絶縁膜の厚さが２.１ｎｍを境にしてこれよりもっと薄くなるとき、キャリアがゲート絶縁膜を貫通するトンネル確率が極めて高くなるということを意味する。従って、ゲート絶縁膜７、８の厚さは２.１ｎｍ未満であることが好ましい。
更に又、本実施例による半導体記憶装置においては、情報の読み出し時にキャリアがゲート絶縁膜７、８を貫通する確率が一定以上になることが好ましいが、この時、情報の書き込みのためにチャネル領域４に蓄積されている多数キャリアまで共にゲート絶縁膜７、８を貫通してしまうと、情報を変化させることになるので、これは好ましくない。
従って、情報の読み出しのための検知対象となる電流の主成分は、チャネル領域４の少数キャリアで、且つゲート絶縁膜７、８のエネルギーバンドは、チャネル領域４の少数キャリアに対しては透過が起こりやすく、多数キャリアに対しては透過が起こりにくい構造であることが好ましい。つまり、チャネル領域４の多数キャリアに対するゲート絶縁膜７、８のエネルギー障壁がチャネル領域４の少数キャリアに対するエネルギー障壁よりも高くなるようにすればよい。又、このように情報の読み出しのための電流の主成分は、チャネル領域４の少数キャリアが成すことが好ましいことに鑑みると、不純物を含む半導体でゲート電極９、１０を形成する場合には、その導電型はチャネル領域４の導電型と逆導電型にすることが好ましい。
以上のように、上記実施例１の半導体記憶装置によれば、従来のキャパシタレスＤＲＡＭのように、ソースとドレインとを結ぶ方向に流れる電流の値を検知するのではなく、第１のゲート電極９と第２のゲート電極１０を結ぶ方向に流れる電流の値を検知することによって情報の読み出しを行う。
しかも、この情報の読み出し時には、ソース／ドレイン層５、６とチャネル領域４の間のｐｎ接合が逆方向バイアスされているので、従来のキャパシタレスＤＲＡＭのように情報の読み出し時、チャネル領域４に蓄積されている多数キャリアがソース／ドレイン層５、６に放出されないため、蓄積された情報の変化が少なく、情報を正確に読み出すことができ、又動作速度が上がっても情報の再書き込みの頻度を少なくすることが可能となり、高速動作の可能な高性能の半導体記憶装置を実現できる。
本発明の第２の実施例について、図７を参照して説明する。
本実施例による半導体記憶装置は、ソース／ドレイン層６をチャネル領域４の一端にのみ形成したもので、この点で上述の実施例１の半導体記憶装置と異なるが、これ以外の構成は同じであり、同一構成部分には同一符号を付して説明は省略する。ここで、ソース／ドレイン層６は、ソース層であっても、ドレイン層であっても構わない。
なお、本実施例の半導体記憶装置の製造方法は、上述の実施例１と同様であるので、説明は省略する。
次に、本実施例による半導体記憶装置の動作について説明する。
まず、情報の書き込み動作について説明する。
この情報の書き込みは、両ゲート電極９、１０に電圧を印加することによって、両ゲート電極９、１０とチャネル領域４との容量結合を利用し、そのソース／ドレイン層６とチャネル領域４との間のｐｎ接合に順方向、或いは逆方向バイアスを印加し、チャネル領域４に対して多数キャリアを注入、或いは放出することによって行う。
次に、情報の読み出し動作について説明する。
この情報の読み出しは、両ゲート電極９、１０にそれぞれ異なる電位を印加することによって発生した電位差により、両ゲート電極９，１０を結ぶ方向にチャネル領域４と第１及び第２のゲート絶縁膜７、８を貫通して流れる電流を検知することによって情報の読み出しを行う。
つまり、情報の書き込み及び読み出しにおいて、チャネル領域４を貫通して一方のソース／ドレイン層から他方のソース／ドレイン層へ、或いはその逆の他方のソース／ドレイン層から一方のソース／ドレイン層方向に電流が流れることがないため、チャネル領域４の両端にソース／ドレイン層を設ける必要はなく、ソース／ドレイン層６は、チャンネル領域４の一端のみでも十分である。
従って、上記構造の実施例２の半導体記憶装置によれば、上述の実施例１と同様の効果が得られる他に、ソース／ドレイン層６がチャネル領域４の一端にしか形成されていないため、従来のキャパシタレスＤＲＡＭに比べて占有面積を縮小でき、その結果、半導体記憶装置の集積度を向上させることができる。
次に、本発明の第３の実施例について、図８を参照して説明する。本実施例の半導体記
憶装置は、ソース／ドレイン層２５をチャネル領域４の両端に設けるのではなく、チャネル領域４の下部に設けた点で、上述の実施例１の半導体記憶装置と異なるが、これ以外の構成は同じであり、同一構成部分には同一符号を付して説明は省略する。
図８に示すように、本実施例による半導体記憶装置では、ソース／ドレイン層２５が半導体基板３の埋め込み絶縁膜２上に設けられ、このソース／ドレイン層２５の上面中央部にチャネル領域４が直立形成されている。
このチャネル領域４の両側面には、それぞれ第１のゲート絶縁膜２７及び第２のゲート絶縁膜２８が形成され、この第１及び第２のゲート絶縁膜２７、２８は、チャネル領域４の両側面からソース／ドレイン層２５の表面部分を経て埋め込み絶縁膜２まで延在形成されている。又、第１及び第２のゲート絶縁膜２７、２８は、チャネル領域４の上面において、互いに一体化されている。
そして、第１のゲート電極２９及び第２のゲート電極３０は、チャネル領域４の両側面及びこの両側面のソース／ドレイン層２５部分上に、それぞれ、チャネル領域４を挟んで第１のゲート絶縁膜２７及び第２のゲート絶縁膜２８を介して設けられている。
また、チャネル領域４の両端部は、ゲート絶縁膜２７、２８及びゲート電極２９、３０の外側に位置するように突出しているが、これは必須要件ではなく、その端部がゲート絶縁膜２７、２８及びゲート電極２９、３０のうち側、或いはゲート絶縁膜２７、２８及びゲート電極２９、３０の端部と一致するように形成してもよい。但し、共鳴トンネル現象を容易に観測する点からすると、図示したようにチャンネル領域４の両端部がゲート絶縁膜２７、２８及びゲート電極２９、３０の外側に位置するように構成することが好ましい。
なお、本実施例による半導体記憶装置の情報の書き込み及び読み出し動作は、上述した実施例２による半導体記憶装置と同一であり、説明は省略する。
次に、上記構造の半導体記憶装置の製造方法について、図９及び図１０を参照して説明する。
まず、図９に示すように、支持基板１上に埋め込み絶縁膜２及び半導体層４０を積層してＳＯＩ構造の半導体基板３を形成する。続いて、半導体基板３に対して、周知のイオン注入法により、Ｂイオンを３０ｋｅＶ、２ｘ１０１４ｃｍ−２で注入した後、９００℃の酸化雰囲気に半導体基板３を曝すことによって、半導体基板３の表面に厚さ２００ｎｍの第１のＳｉＯ２膜２０を形成する。
次に、周知のＲＩＥ法等の異方性エッチングによって、第１のＳｉＯ２膜２０をマスクにして半導体層４０を、図１０に示すような形状に加工する。
続いて、周知のイオン注入法により、Ａｓイオンを３０ＫｅＶ、５ｘ１０１５ｃｍ−２でソース／ドレイン層２５を形成する領域に注入した後、１０５０℃、３０秒の熱処理を施してソース／ドレイン層２５とチャネル領域４を形成する。
以後の、例えばゲート絶縁膜２７、２８の形成工程、ゲート電極２９、３０の形成工程、層間絶縁膜の形成工程、ソース、ドレイン及びゲート配線工程等は、上述した実施例１による半導体記憶装置の製造方法と同一であるので、説明は省略する。
上記構造の実施例３の半導体記憶装置によれば、上述の実施例１と同様の効果が得られる他に、ソース／ドレイン層２５がチャネル領域４の下部に、しかも全長に渡って形成されているので、ソース／ドレイン層２５とチャネル領域４との間のｐｎ接合面積を、上述の実施例１及び実施例２より大きくすることが可能になり、その結果、情報の書き込み及び読み出し時間が短縮され、半導体記憶装置の動作速度を更に向上させることができる。
次に、本発明の半導体記憶装置を適用したメモリ回路の一例について、図１１及び図１２を参照して説明する。
図１１は、メモリ回路を模式的に示す回路図であり、図１２は、図１１のメモリ回路の一部のレイアウト図である。
図において、半導体記憶装置ＨはＭ行×Ｎ列の格子状に配列されており、各々の半導体
記憶装置Ｈのソース／ドレイン層５、６（２５）は、相互接続されて列毎に共通であるＳＬ線（以下、単に「ＳＬ」と言う、又ＳＬ−１は第１番目のＳＬで、ＳＬ−Ｎは第Ｎ番目のＳＬを示す）に接続されている。又半導体記憶装置Ｈの２つのゲート電極９、１０（２９、３０）のうち、一方のゲート電極１０（３０）は、列毎に共通であるＦＧＬ線（以下、単に「ＦＧＬ」と言う、又ＦＧＬ−１は第１番目のＦＧＬで、ＦＧＬ−Ｎは第Ｎ番目のＦＧＬを示す）に接続されており、他方のゲート電極９（２９）は、行毎に共通であるＢＧＬ線（以下、単に「ＢＧＬ」と言う、又ＢＧＬ−１は第１番目のＢＧＬで、ＢＧＬ−Ｍは第Ｍ番目のＢＧＬを示す）に接続されている。
以下の説明においては、チャネル領域４がｐ導電型、ソース／ドレイン層５、６（２５）がｎ導電型のｎチャネル半導体記憶装置Ｈで、ｍ行、ｎ列にある半導体記憶装置Ｈに対する情報の書き込み、消去、及び読み出し動作について説明する。
まず、情報の書き込みについて説明する。全てのＳＬには高電位、ＢＧＬ−ｍには低電位、他のＢＧＬには高電位、ＦＧＬ−ｎには低電位、他のＦＧＬには高電位を印加すると、チャネル領域４はゲート絶縁膜７、８（２７、２８）を介してゲート電極９、１０（２９、３０）と容量結合しているので、ｍ行及びｎ列の半導体記憶装置Ｈのチャネル領域４の電位は降下する。各半導体記憶装置Ｈのうち、ｍ行ｎ列の半導体記憶装置Ｈのみ両ゲート電極９、１０（２９、３０）の双方に低電位が印加されるのに対し、他の半導体記憶装置Ｈは一方のゲート電極のみに低電位が印加され、他方のゲート電極には高電位が印加される。
従って、ソース／ドレイン層５、６（２５）とチャネル領域４との間に形成されるｐｎ接合を考えると、ｍ行ｎ列の半導体記憶装置において最も大きな逆方向バイアスが印加されることになり、この半導体記憶装置Ｈのチャネル領域４に最も有効に正孔の注入が起こる。
続いて、情報の消去について説明する。全てのＳＬには低電位、ＢＧＬ−ｍには高電位、他のＢＧＬには低電位、ＦＧＬ−ｎには高電位、他のＦＧＬには低電位を印加すると、チ
ャネル領域４はゲート絶縁膜７、８（２７、２８）を介してゲート電極９、１０（２９、３０）と容量結合しているので、ｍ行及びｎ列の半導体記憶装置Ｈのチャネル領域４の電位は上昇する。各半導体記憶装置Ｈのうち、ｍ行ｎ列の半導体記憶装置Ｈのみ両ゲート電極９、１０（２９、３０）の双方に高電位が印加されるのに対し、他の半導体記憶装置Ｈは一方のゲート電極のみに高電位が印加され、他方のゲート電極には低電位が印加される。
従って、ソース／ドレイン層５、６（２５）とチャネル領域４との間に形成されるｐｎ接合を考えると、ｍ行ｎ列の半導体記憶装置Ｈにおいて最も大きな順方向バイアスが印加されることになり、この半導体記憶装置Ｈのチャネル領域４の正孔が最も有効に放出される。
次に、情報の読み出しについて説明する。全てのＳＬには高電位、全てのＢＧＬには高電位、ＦＧＬ−ｎには低電位、他のＦＧＬには高電位を印加すると、ｎ列の半導体記憶装置Ｈのみ両ゲート電極９、１０（２９、３０）に電位差が印加されるので、２つのゲート電極９、１０（２９、３０）を結ぶ経路に沿って電流が流れるが、他の半導体記憶装置Ｈは２つのゲート電極９、１０（２９、３０）に電位差が印加されていないので、電流は流れない。そしてＢＧＬ−ｍを流れる電流を検知すれば、ｍ行ｎ列の半導体記憶装置Ｈを流れる電流を検知することができる。この時、チャネル領域４はゲート絶縁膜７、８（２７、２８）を介してゲート電極９、１０（２９、３０）と容量結合しているので、ｎ列の半導体記憶装置Ｈのチャネル領域４の電位は下降し、その他の列の半導体記憶装置Ｈのチャネル領域４の電位は上昇する。全てのＳＬに高電位が印加されることを鑑みると、何れの半導体記憶装置Ｈにおいてもチャネル領域４とソース／ドレイン層５、６（２５）との間に形成されるｐｎ接合には順方向バイアスが印加されないため、チャネル領域４に蓄積されている正孔が読み出し中に放出されなくなる。
又、ここでは、ＦＧＬ−ｎに低電位を印加した状態で、ＢＧＬ−ｍを流れる電流を検知したが、ＢＧＬ−ｍに低電位を印加した状態で、ＦＧＬ−ｎを流れる電流を検知しても同様の効果を得ることができる。
又、各々の半導体記憶装置中のソース／ドレイン層は何れも相互に結合されているとしたが、各々異なる線に接続されても構わない。この場合、情報の書き込みはインパクトイオン化によりソース／ドレイン層近傍で生成される多数キャリアの保持によって行い、情報の消去はソース／ドレイン層の一方に低電位を印加し、他方とゲート電極には高電位を印加することによって行う。一方、各々の半導体記憶装置中のソース／ドレイン層は何れも結合しておくと外部との接続線が少なくて済むので、面積を節約することが可能になり、回路の構成を簡単にすることができる。
又、各々の半導体記憶装置が上述の実施例２のように、チャネル領域の一端にのみソース／ドレイン層を有する場合にも、同様の回路配列によって、同様の動作をさせることができる。
又、全ての半導体記憶装置が単一の面内に形成されている場合について説明したが、半導体記憶装置を例えばＭ行×Ｎ列×Ｌ段の三次元の格子状に配列し、各々の半導体記憶装置のソース／ドレイン層は列毎に共通の線に接続され、半導体記憶装置毎に２つのゲート電極のうちの一方のゲート電極は行毎に共通の線に接続され、他方のゲート電極は段ごとに共通の線に接続される様な構成にしてもよい。この様にすると回路を大幅に簡略化することができる。
又、図１３に図示したように、ＳＬを列毎に独立に設けず複数の列、例えば２列毎に共通としてもよい。この様にすると外部との接続線が少なくて済むので、面積を節約することができ、回路を簡単に構成することができる。
本発明は、上述の各実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施することは可能である。
例えば、上述の各実施例では、ｎ型半導体領域を形成するための不純物にＡｓを使用しているが、Ａｓ以外のＶ族不純物を使用してもよく、同じくｐ型半導体領域を形成する場合も、Ｂ以外のIII族不純物を使用してもよい。
又、上述の各実施例では、ゲート絶縁膜としてＳｉＯ２膜を使用しているが、この他にもＨｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）乃至はランタノイド系列の金属元素等の酸化物、これらの元素を初めとする様々な元素を含むシリケート材料、乃至はこれらに窒素を含ませた絶縁膜等をトンネルゲート絶縁膜として使用してもよい。絶縁膜内に窒素が存在すると特定元素のみが結晶化して析出することが抑制され、又不純物が基板内に拡散されることを防止できる。
又、上述の各実施例では、ゲート電極は多結晶シリコンによって形成したが、タングステン等の金属を使用して形成することも可能である。又、単結晶シリコン、非晶質シリコン等の半導体、融点が高くない金属、金属を含む化合物等も使用可能であり、このように金属でゲートを形成する場合には酸化反応が抑制されるためゲート絶縁膜とゲート電極の界面の制御性が向上されることになる。一方、ゲート電極として多結晶シリコンを使用する場合には、その導電型をチャネル領域と逆導電型に設定すると情報の書き込みのためにチャネル領域に蓄積されるキャリアと情報の読み出しに利用される電流のためのキャリアを、一方は電子、他方は正孔にすることができるので、蓄積されている電荷に対する読み出し動作の影響が低減される効果を得ることができる。
又、上述の各実施例では言及していないが、層間絶縁膜としては酸化シリコン膜を利用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に利用してもよい。層間絶縁膜の誘電率を低くすると半導体記憶装置の寄生容量が低減されるので半導体記憶装置の高速動作が得られると言う利点がある。
又、上述の各実施例では、ゲート側壁については言及していないが、ゲート電極に側壁を設けることも可能である。特に、高誘電率で形成したゲート電極に高誘電率材料でゲート側壁を設けた場合には、日本特許出願２００２−８２８７号に記載のようにゲート電極の下端角近傍のゲート絶縁膜内に電場が緩和されるので、ゲート絶縁膜の信頼性が向上される。
又、上述の各実施例では言及していないが、ソース／ドレイン層上にシリサイド層を形成するか、或いは金属を含む層を堆積、成長させる方法等を利用してもよく、又ゲート電極を多結晶シリコン等で形成する場合には、ゲート電極に対してシリサイド化処理を行ってもよい。これによってソース／ドレイン層ないしゲート電極の抵抗を低減することができる。
又、上述の各実施例では、半導体記憶装置をＳＯＩ構造の基板上に形成しているが、バルク基板上に形成してもよい。
又、上述の各実施例では、ゲート電極の上部において電極が露出される構造だが、この上部に酸化シリコンや窒化シリコン等の絶縁物を設けてもよい。特に、ゲート電極が金属を含む材料で形成されており、且つソース／ドレイン層上にシリサイド層を形成する場合等、製造工程の中でゲート電極を保護する必要がある場合には、ゲート電極の上部に酸化シリコンや窒化シリコン等の保護材料を設ける方が好ましい。
又、上述の各実施例では、ゲート絶縁膜は単層構造であるが、積層構造でもよい。又、絶縁膜内、或いは半導体基板との界面に存在する電荷が少ないことが望ましいので、ゲート電極に半導体を利用する場合には不純物がチャネル領域へ拡散されることを防止するために、窒化シリコン、或いは酸化窒化シリコンを利用することが好ましい。
又、上述の各実施例では、チャネル領域或いはソース／ドレイン層への不純物の導入にイオン注入の方法を使用したが、この他にも固相拡散や気相拡散等の方法を使用してもよい。更に、不純物を含有する半導体を堆積或いは成長させる方法等を使用してもよく、これはゲート電極を形成する半導体に対しても同様である。例えば、チャネル領域やソース／ドレイン層への不純物の導入のように半導体基板内の場所によって導入する不純物の種類を異ならせる場合には、イオン注入の方法が工程を簡略にできる利点があり、逆に導入する不純物の種類を半導体基板内の場所によって異ならせる必要がない場合には、不純物を含む多結晶シリコンを堆積する方法が不純物の濃度分布を一様にできる利点がある。
又、上述の各実施例では、チャネル領域の形成時にＲＩＥ法を利用したが、この他にも反応性の気体に曝す方法或いは薬液を利用した湿式処理法等の利用も可能であり、又ＫＯＨ等のエッチング速度が面方位によって異方性を持つ薬液を利用することも可能である。又、ゲート絶縁膜の形成方法においても、熱酸化法に限ることなく、ＣＶＤ法等の堆積法、蒸着法、スパッタ法或いはエピタキシャル成長法等の方法も利用可能である。
又、上述の各実施例では、ゲート電極下以外のチャネル領域上やソース／ドレイン層上のゲート絶縁膜は除去したが、除去せずに残してもよい。但し、ソース／ドレイン層に対してシリサイド化を行う場合には、除去する事が必須である。また、除去の方法はＲＩＥ法に限るものではなく、ＣＤＥ法(化学的気相エッチング法)或いは湿式処理法等の方法を利用してもよい。
又、上述の各実施例では、犠牲酸化工程について言及していないが、二重ゲート型ＳＯＩ構造を形成するためＲＩＥ法による処理を施した後、側面加工時に発生できるダメージを除去するために犠牲酸化工程を行うことも可能であり、これによってゲート絶縁膜の信頼性向上を図ることができる。
又、上述の各実施例では、ソース／ドレイン層をゲート絶縁膜及びゲート電極の加工前に形成しているが、この順序を逆にしてもよく、他にダマシンプロセス等の方法で形成することも可能である。ダマシンプロセスによってゲート電極に先立ってソース／ドレイン層を形成する場合には、ソース／ドレイン層とゲート電極を自己整合的に形成できる。
又、上述の各実施例では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程に依りゲート電極下端角部の電場が緩和されるので、ゲート絶縁膜の信頼性の向上を図ることができる。
又、上述の各実施例では言及していないが、配線のための金属層の形成はスッパタ法、堆積法、金属の選択成長法、ダマシン法等を利用することができ、配線金属の材料としてはＳｉを含むＡｌ又はＣｕ等を利用できる。特にＣｕは抵抗率が低い利点がある。
なお、本発明は、電界効果トランジスタ等の能動素子、ダイオード等の受動素子を含む半導体記憶装置、或いはＯＥＩＣ（Opto Electrical Integrated Circuit）、ＭＥＭＳ（Micro Electro Mechanical System）の一部として半導体記憶装置を形成する場合にも適用することが可能である。
更に、本発明は、二重ゲート型ＳＯＩ構造の半導体記憶装置のように両ゲート電極がチ
チャネル領域の上下に存在する場合にも適用することが可能である。但し、上述の実施例に示したような構造にすると二つのゲートの位置を容易に揃えられるという利点がある。
本発明の第１の実施例による半導体記憶装置を示す模式図である。 図１の半導体記憶装置をＡ−Ａ線に沿って切断し、矢印方向から眺めた断面図である。 図１の半導体記憶装置をＢ−Ｂ線に沿って切断し、矢印方向から眺めた断面図である。 本発明の第１の実施例による半導体記憶装置の製造工程を示す模式図である。 本発明の第１の実施例による半導体記憶装置の製造工程を示す模式図である。 本発明の第１の実施例による半導体記憶装置の製造工程を示す模式図である。 本発明の第２の実施例による半導体記憶装置を示す模式図である。 本発明の第３の実施例による半導体記憶装置を示す模式図である。 本発明の第３の実施例による半導体記憶装置の製造工程を示す模式図である。 本発明の第３の実施例による半導体記憶装置の製造工程を示す模式図である。 本発明の第１の実施例による半導体記憶装置を適用したメモリ回路を示す回路図である。 図１１に示すメモリ回路のレイアウト図である。 本発明の第１の実施例による半導体記憶装置を適用した他のメモリ回路を示す回路図である。
符号の説明
１ 支持基板
２ 埋め込み絶縁膜
３ 半導体基板
４ チャネル領域
５、６、２５ ソース／ドレイン層
７、２７ 第１のゲート絶縁膜
８、２８ 第２のゲート絶縁膜
９、２９ 第１のゲート電極
１０、３０ 第２のゲート電極
２０ 第１のＳｉＯ２膜
２１ 第２のＳｉＯ２膜
２２ 多結晶シリコン

Claims (11)

  1. 半導体基板と、
    前記半導体基板の主面上に形成された一導電型の半導体層と、
    前記半導体基板の主面上に前記半導体層の一端と接して形成され、且つ前記半導体層と逆導電型を有するソース／ドレイン層と、
    前記半導体層の一側面に形成された第１の絶縁膜と、
    前記半導体層の前記一側面と相対向する他側面に形成された第２の絶縁膜と、
    前記半導体層の前記一側面に前記第１の絶縁膜を介して形成された第１のゲート電極と、
    前記半導体層の前記他側面に前記第２の絶縁膜を介して形成され、且つ前記第１のゲート電極と相対向する第２のゲート電極と、
    を具備し、前記第１のゲート電極と第２のゲート電極を結ぶ方向に流れる電流により、前記半導体層に蓄積される情報を検知することを特徴とする半導体記憶装置。
  2. 更に、前記ソース／ドレイン層を、前記半導体層の前記一端と相対向する他端に接して前記半導体基板の主面上に設けたことを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体基板と、
    前記半導体基板の主面上に形成された一導電型の半導体層と、
    前記半導体基板の主面上と前記半導体層との間に形成され、且つ前記第１の半導体層と逆導電型を有するソース／ドレイン層と、
    前記半導体層の一側面に形成された第１の絶縁膜と、
    前記半導体層の前記一側面と相対向する他側面に形成された第２の絶縁膜と、
    前記半導体層の前記一側面に前記第１の絶縁膜を介して形成された第１のゲート電極と、
    前記半導体層の前記他側面に前記第２の絶縁膜を介して形成され、且つ前記第１のゲート電極と相対向する第２のゲート電極と、
    を具備し、前記第１のゲート電極と第２のゲート電極を結ぶ方向に流れる電流により、前記半導体層に蓄積される情報を検知することを特徴とする半導体記憶装置。
  4. 更に、前記ソース／ドレイン層を、前記半導体層の前記一端と相対向する他端に接して
    前記半導体基板の主面上に設けたことを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記半導体層に蓄積される情報を検知する際、前記半導体層と前記ソース／ドレイン層の間のｐｎ接合を逆方向バイアスすることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１及び第２のゲート電極を結ぶ方向に流れる電流は、前記両ゲート電極間の所定の電位差において極大値を有し、前記電位差は前記半導体層に蓄積された情報によって異なることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
  7. 前記第１及び第２のゲート絶縁膜の少なくとも一方の前記ゲート絶縁膜の前記半導体層の多数キャリアに対するエネルギー障壁は、前記半導体層の少数キャリアに対するエネルギー障壁より高いことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体記憶装置。
  8. 前記第１及び第２のゲート電極を結ぶ方向における前記半導体層の幅は、５ｎｍ以下であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体記憶装置。
  9. 前記第１及び第２のゲート絶縁膜の厚さは、２.１ｎｍ未満であることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体記憶装置。
  10. 前記半導体層の端部は、前記第１及び第２のゲート電極の側面より外側に位置することを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体記憶装置。
  11. 前記第１及び第２のゲート電極は、前記半導体層の導電型と逆導電型を有する半導体であることを特徴とする請求項１乃至請求項１０のいずれか１項に記載の半導体記憶装置。

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