TWI544579B - 具有隔離之電荷部位的記憶單元及其製造方法 - Google Patents

具有隔離之電荷部位的記憶單元及其製造方法 Download PDF

Info

Publication number
TWI544579B
TWI544579B TW103121560A TW103121560A TWI544579B TW I544579 B TWI544579 B TW I544579B TW 103121560 A TW103121560 A TW 103121560A TW 103121560 A TW103121560 A TW 103121560A TW I544579 B TWI544579 B TW I544579B
Authority
TW
Taiwan
Prior art keywords
charge trapping
dielectric layer
region
memory device
gate
Prior art date
Application number
TW103121560A
Other languages
English (en)
Other versions
TW201523794A (zh
Inventor
張婷
簡嘉弘
瓦力德 賀菲斯
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201523794A publication Critical patent/TW201523794A/zh
Application granted granted Critical
Publication of TWI544579B publication Critical patent/TWI544579B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

具有隔離之電荷部位的記憶單元及其製造方法
本發明之實施例係半導體裝置及處理之領域，且具體而言係具有隔離之電荷部位的記憶單元及製造具有隔離之電荷部位之記憶單元之方法。
在過去幾十年中，在積體電路中之尺寸特徵一直是半導體產業中持續成長背後的驅動力。越來越小的尺寸特徵能在半導體晶片之有限的實際空間中增加功能性單元的密度。例如，縮小電晶體尺寸允許在晶片上增加許多記憶體或邏輯裝置之併入，而導致具有增加之容量的產品製造。然而，對於越來越大容量的驅動器一直是問題所在。最佳化各個裝置之性能的必要性變得更加顯著。再者，相對於半導體晶粒之實際空間，空間限制的考慮亦可能影響效率。
本發明描述具有隔離之電荷部位之記憶單元及製造具有隔離之電荷部位的記憶單元之方法。在實例中，非揮發性電荷捕獲記憶體裝置包含基板，該基板具有通道區域、源極區域及汲極區域。閘極堆疊被設置於該基板上方，位 於該通道區域之上。該閘極堆疊包含被設置於該通道區域、第一電荷捕獲區域及第二電荷捕獲區域上方的穿隧介電層。該等區域被設置於該穿隧介電層上方且分開一段距離。該閘極堆疊亦包含被設置於該穿隧介電層上方且介於該第一電荷捕獲區域與該第二電荷捕獲區域之間的隔離介電層。閘極介電層被設置於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層上方。閘極電極被設置於該閘極介電層的上方。
100‧‧‧N型半導體氧化物-氮化物-氧化物半導體裝置
102‧‧‧閘極堆疊
104‧‧‧源極區域
106‧‧‧汲極區域
108‧‧‧基板
110‧‧‧穿隧介電層
112‧‧‧電荷捕獲層
114‧‧‧閘極介電層
116‧‧‧閘極電極
120‧‧‧電性地隔離位置
200‧‧‧半導體裝置
202‧‧‧閘極堆疊
204‧‧‧源極區域
206‧‧‧汲極區域
207‧‧‧通道區域
208‧‧‧基板
210‧‧‧穿隧介電層
212‧‧‧電荷捕獲層
212A‧‧‧隔離區域
212B‧‧‧隔離區域
214‧‧‧閘極介電層
216‧‧‧閘極電極
218‧‧‧實體地隔離介電層
220‧‧‧電性地隔離位置
250‧‧‧溝槽
260‧‧‧層間介電層
270‧‧‧材料層
272‧‧‧旋塗式介電層
274‧‧‧有角度的植入程序
300A‧‧‧通路
300B‧‧‧通路
300C‧‧‧通路
600‧‧‧計算裝置
602‧‧‧板
604‧‧‧處理器
606‧‧‧通信晶片
圖1繪示依照先前技術之具有電性地隔離之電荷捕獲位置之傳統記憶單元之剖面視圖。
圖2繪示依照本發明之具有兩個實體地且電性地隔離之電荷捕獲位置之記憶單元之剖面視圖。
圖3A繪示依照本發明之實施例之圖2之具有兩個實體地且電性地隔離電荷捕獲位置且以程式模式操作之記憶單元之剖面視圖。
圖3B繪示依照本發明之實施例之圖2之具有兩個實體地且電性地隔離之電荷捕獲位置且以讀取模式操作之記憶單元之剖面視圖。
圖3C繪示依照本發明之實施例之圖2之具有兩個實體地且電性地隔離電荷捕獲位置且以抹除模式操作之記憶單元之剖面視圖。
圖4A至4D繪示依照本發明用以製造具有兩個實體地且電性地隔離電荷捕獲位置之記憶單元之方法之各種操作之剖面視圖。
圖5A至5D繪示依照本發明用以製造具有兩個實體地且電性地隔離電荷捕獲位置之記憶單元之另一方法之各 種操作之剖面視圖。
圖6繪示依照本發明之一實施方案之一計算裝置。
以下描述具有隔離之電荷部位之記憶單元及具有隔離之電荷部位之記憶單元之製造方法。在以下的說明中，許多具體的細節被提出(諸如，特定整合及材料規範)以提供徹底瞭解本發明之實施例。熟悉此項技術之人士應理解的係本發明之實施例可在沒有這些具體細節下被實現。在其他實例中，熟知的特徵(諸如，積體電路設計圖)沒有詳細地描述以免不必要地混淆本發明之實施例。再者，應瞭解，圖中所示之各種實施例為說明性的表示而且不一定按比例來予以繪示。
在本文中所述一個或多個實施例係針對在快閃記憶單元中用於電荷儲存/捕獲之隔離結構。在實施例中，在本文中所述之記憶單元可被實施為用於系統晶片(SoC)架構之嵌入式記憶體(例如，嵌入式快閃記憶體)。
通常，在實施例中，在本文中所述之用於非揮發性記憶單元之隔離電荷捕獲/儲存部位可以被用於使快閃記憶單元之對應的位元密度加倍。此外，在本文中所述之方法可以被實施以克服與習知的連續電荷捕獲薄膜(例如，氮化物薄膜)有關的尺寸縮放限制。與此連續電荷捕獲層有關的尺寸縮放限制係由於在通常已藉由一段非常短的距離所分開之局部的捕獲部位之間的串擾及洩露問題所造成。再者，在本文中所述之實施例可以使製造相容地具有高k及/或金屬閘極處理以及用於所述之裝置之各層/結構之材料選擇之靈活性。
更具體言之，在本文中所述之實施例係針對捕獲/儲 存部位之製造，其不僅是電性地隔離(例如，如同在連續的氮化物薄膜中)，而且亦是實體地隔離。此實體隔離能消除或至少緩和在單記憶單元之兩個位元之間的串擾，其對於尺寸縮放係有利的。在實施例中，藉由實體地隔離電荷捕獲/儲存部位，每單元二位元的快閃裝置可以容易地相容地被製造成具有高k及/或金屬閘極程序。
為了提供脈絡，習知的裝置採用連續的氮化物薄膜用於在連續的氮化物薄膜中的電荷捕獲。電荷捕獲被局部化，但兩個捕獲部位不能接近，因為其可能會阻礙進一步的尺寸縮放。相比之下，依照本發明之實施例，在本文中所述之實體地隔離電荷捕獲/儲存結構可以與CMOS程序整合而不需額外的遮罩。在本文中所述之方法可以穿隧、捕獲/儲存及閘極材料的方式進一步廣泛的選擇，其中，可訂製所產生之裝置之各個優值(例如，程式/抹除/讀取電壓、程式/抹除/讀取速度、持留性、持久性)。
如同將要在以下結合圖式來詳盡闡述或描述，在本文中所述之實施例可以包含一或多個特徵：(1)使用用於增強尺寸縮放及性能之捕獲/儲存部位之實體隔離；(2)自由選擇用於電荷捕獲/儲存部位、穿隧/閘極氧化物及閘極材料之材料用於改善性能(例如，功率、速度、持留性及持久性)；(3)與高k及金屬閘極(HKMG)互補金屬氧化物半導體(CMOS)程序自對準及相容性；及(4)組合多層捕獲/儲存能力來作業。
為了便於比較，圖1繪示依照習知技術之具有電性地隔離電荷捕獲位置之習知記憶單元之剖面視圖。請參考圖1，N型半導體氧化物氮氧化物半導體裝置100(SONOS NROM)包含閘極堆疊102、源極區域104及汲極區域 106，其係形成在基板108中及基板108上方。源極區域104及汲極區域106係可分別用來作為第一(BL1)及第二(BL2)位元線之N型區域。閘極堆疊102包含穿隧介電層110、電荷捕獲層112及閘極介電層114。閘極堆疊102亦包含閘極電極116，例如可被用來作為用於裝置100之字元線(WL)之N型閘極電極。電荷捕獲層112為非導電氮化物薄膜，其在電性地隔離位置120處捕捉電荷。電荷捕獲層112為在電性地隔離位置120之間的連續性材料。
與圖1相比，圖2繪示依照本發明之具有兩個實體地且電性地隔離電荷捕獲位置之記憶單元之剖面視圖。請參考圖2，半導體裝置200包含閘極堆疊202、源極區域204及汲極區域206，其係形成在基板208中及在基板208上方。源極區域204及汲極區域206可分別用來作為第一(BL1)及第二(BL2)位元線。閘極堆疊202包含穿隧介電層210、電荷捕獲層212(如212A及212B所示)及閘極介電層214。實體地隔離介電層218係垂直地設置在穿隧介電層210及閘極介電層214之間。隔離介電層218係水平地設置在電荷捕獲層212之區域212A及212B之間。在實施例中，電荷捕獲層212為非導電介電質薄膜，其可在實體地及電性地隔離位置220處捕捉電荷。因此，電荷捕獲層212(如212A及212B所示)在電性地隔離位置220之間不是連續性材料。依照本發明之實施例，電性地隔離位置220係自行對準電荷部位以提供用 於電荷捕獲及/或儲存之實體地隔離結構。閘極堆疊202亦包含閘極電極216，其可以被用來作為用於裝置200之字元線(WL)。該閘極電極216係與基板208電性地隔離。
再次參考圖2，在實施例中，裝置200可以被視為或被描述為SONOS型記憶體裝置。按慣例，SONOS代表「半導體-氧化物-氮化物-氧化物-半導體」，其中，第一「半導體」意指閘極層，第一「氧化物」意指「閘極介電層」，「氮化物」意指電荷捕獲介電層，第二「氧化物」意指穿隧介電層且第二「半導體」意指通道區域材料。然而，如下面所述，SONOS型裝置並不限於這些特定材料。在實施例中，SONOS裝置為N型SONOS裝置(SONOS NROM)。在另一實施例中，SONOS裝置為P型SONOS裝置(SONOS PROM)。在實施例中，該裝置包含可被稱之為MONOS裝置之金屬閘極電極。
再次參考圖2，在實施例中，基板208可由適於半導體裝置製造之材料所組成。在實施例中，基板208為由單晶體材料所組成之主體基板，材料可包含矽、鍺、矽-鍺或III-V族化合物半導體材料，但不以此為限。在另一實施例中，基板208包含具有頂部磊晶層之主體層。在特定實施例中，該主體層係由單晶體材料所組成，材料可包含矽、鍺、矽-鍺、III-V族化合物半導體材料或石英，但不以此為限，而頂部磊晶層係由單晶層所組成，單晶層可包含矽、鍺、矽-鍺或III-V族化合物半導體材料，但不以此 為限。在另一實施例中，基板208在下方主體層上方之中間絕緣體層上可包含頂部磊晶層。頂部磊晶層係由單晶層所組成，單晶層可包含矽(亦即，用以形成矽上絕緣體(SOI)半導體基板)、鍺、矽-鍺或III-V族化合物半導體材料，但不以此為限。絕緣體層係由包含二氧化矽、氮化矽或氮氧化矽之材料所組成，但不以此為限。下方主體層係由單晶體所組成，單晶體可包含矽、鍺、矽-鍺或III-V族化合物半導體材料或石英，但不以此為限。基板208可包含摻雜物雜質原子。在特定實施例中，基板208之至少一部分為摻雜P型，且在替代性實施例中，基板208之至少一部分為摻雜N型。
再次參考圖2，在實施例中，源極區域204及汲極區域206被形成在基板208中且可以為基板208之各自部分之具有相對導電率之區域(例如，相對於形成在基板208中之通道區域207)。例如，在實施例中，源極及汲極區域204及206為N型摻雜區域，而通道區域207為P型摻雜區域。因此，在實施例中，基板208及通道區域207係由具有硼濃度約在1×1015至1×1019原子/cm3之範圍內的摻雜硼單晶矽所組成。源極及汲極區域204及206係由具有N型摻雜物之濃度約在5×1016至5×1019原子/cm3之範圍內的摻雜磷或砷之區域所組成。在替代性實施例中，源極及汲極區域204及206為P型摻雜區域而通道區域207為N型摻雜區域。
再次參考圖2，在實施例中，穿隧介電層210可由材 料所組成，且具有在應用閘極偏壓下適於允許電荷載體穿隧至電荷捕獲層中之厚度，同時維持適當的障壁以當裝置不偏壓時可洩漏。在實施例中，穿隧介電層210係藉由熱氧化程序所形成且係由二氧化矽或氮氧化矽或它們的組合所組成。在另一實施例中，穿隧介電層210係藉由化學氣相沈積或原子層沈積所形成且係由介電層所組成，介電層可包含氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯或氧化鑭，但不以此為限。在另一實施例中，穿隧介電層210為雙層介電質區域，其包含底層材料，諸如二氧化矽或氮氧化矽，但不以此為限，且頂層材料可包含氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯或氧化鑭，但不以此為限。因此，在實施例中，穿隧介電層210包含高k介電質部分。在特定實施例中，穿隧介電層210具有約在1至10奈米範圍內的厚度。
再次參考圖2，在實施例中，電荷捕獲層212(例如，如同區域212A及212B)可由材料所組成且具有適於儲存電荷之厚度，因此，提高閘極堆疊202之臨限電壓。在實施例中，電荷捕獲層212係藉由化學氣相沈積程序所形成且係由介電材料所組成，介電材料可包含化學計量氮化矽、富含矽之氮化矽或氮氧化矽，但不以此為限。在實施例中，電荷捕獲層212具有約在5至10奈米範圍內的厚度。
再次參考圖2，在實施例中，實體地隔離介電層218 可由材料所組成，且具有適於電荷捕獲層212之隔離區域212A及212B的厚度以避免兩個區域之間的串擾。在實施例中，實體地隔離介電層218係藉由化學氣相沈積程序所形成，且係由介電材料所組成，諸如氧化矽(SiOx)或化學計量二氧化矽(SiO2)，但不以此為限。在替代性實施例中，低k值介電材料(例如，具有介電常數低於4之材料)被用來形成實體地隔離介電層218。在實施例中，實體地隔離介電層218具有大約相同於電荷捕獲層212之厚度的厚度。然而，在替代性實施例中，實體地隔離介電層218具有小於電荷捕獲層212之厚度的厚度。在又另一實施例中，實體地隔離介電層218具有大於電荷捕獲層212之厚度的厚度。在實施例中，實體地隔離介電層218之寬度(例如，在電荷捕獲層212之區域212A及212B之間的距離)為約在3至20奈米的範圍內。應瞭解，該範圍之下限表示最小的幾個奈米，而上限可取決於所使用之最終閘極長度所限制。
再次參考圖2，在實施例中，閘極介電層214可由材料所組成，且具有適於維持障壁之厚度而使電荷洩露而不會顯著地減少閘極堆疊202之電容。在實施例中，閘極介電層214係藉由化學氣相沈積程序所形成。在此類特定的實施例中，閘極介電層214係由二氧化矽、氮氧化矽、氮化矽或它們的組合所組成。在另一實施例中，閘極介電層214係藉由原子層沈積所形成。在此類特定的實施例中，閘極介電層214係由高k介電層所組成，高k介電層可包 含氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鉿鋯或氧化鑭，但不以此為限。在特定實施例中，閘極介電層214具有約在1至20奈米範圍內的厚度。
再次參考圖2，在實施例中，閘極電極216可由在SONOS型電晶體之操作期間適於適應偏壓之導體或半導體材料所組成。在實施例中，閘極電極216係藉由化學氣相沈積程序所形成。在此類特定的實施例中，閘極電極216係由摻雜多晶矽所組成。在另一實施例中，閘極電極216係藉由物理氣相沈積所形成，且係由含金屬的材料所組成，材料可包含金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷或鎳，但不以此為限。在實施例中，閘極電極216具有N型功函數。在替代性實施例，閘極電極216具有P型功函數。
描述與圖2相關聯之裝置可被操作作為非揮發性記憶體裝置。圖3A至3C依照本發明之實施例繪示圖2之具有兩個實體地且電性地隔離電荷捕獲位置之記憶單元之剖面視圖，及以一程式模式(圖3A)、一讀取模式(圖3B)及一抹除模式(圖3C)之操作。應瞭解，對於用於鏡像位元之操作，可使下面所描述之BL1及BL2電壓翻轉。
請參考圖3A，裝置200之程式化包含通道熱載體注入。在例示性實施例中，9V偏壓被施加於閘極堆疊202之閘極電極216。源極區域204(BL1)係連接至接地(GND)。最後，汲極區域206(BL2)被偏壓而具有5V 偏壓。電荷載體(例如，電子)之通路300A係從源極區域204(BL1)至電荷捕獲層212之區域212B。在閘極與基板之間所產生的電場會造成電子從基板穿隧通過薄穿隧氧化物層，其中，電子在電荷捕獲層中被捕捉。當移除程式化電壓時，在氮化物層中被捕捉之電子排斥來自通道的電子而誘導在P型通道中之正空間電荷。電子空乏式通道形成具有N+源極及汲極擴散之P-N接面。在此狀態中，在存在被施加汲極至源極電壓的情況中，電晶體可能不會從汲極引導電流至源極。程式化狀態可與邏輯狀態(例如，邏輯「1」)相關聯。
請參考圖3B，裝置200之讀取包含反向模式以提高讀取窗。在例示性實施例中，3V偏壓被施加於閘極堆疊202之閘極電極216。汲極區域206(BL2)係連接至接地(GND)。最後，源極區域204(BL2)被偏壓而具有1.5V偏壓。電荷載體(例如，電子)之通路300B係從汲極區域206(BL2)提供至裝置200之通道區域207。在實施例中，在源極區域204附近捕捉電子比在汲極區域206附近可達成較大的靈敏度。應瞭解，在實施例中，當被捕捉之電子在通道中之電子之「源極」附近時可達到較大的靈敏度，在此例中為206。
請參考圖3C，裝置200之抹除涉及能帶對能帶熱電洞穿隧效應。在例示性實施例中，-5V偏壓被施加於閘極堆疊202之閘極電極216。源極區域204(BL1)被偏壓而具有5V偏壓。最後，汲極區域206(BL2)被偏壓而連 接至接地(GND、0V)。電荷載體(例如，電洞)之通路300C係從通道區域207至電荷捕獲層212之區域212B。在閘極與基板之間所產生的電場會造成電洞從基板穿隧通過薄穿隧氧化物層，且在在此被捕捉於電荷捕獲層中。當移除抹除電壓時，在氮化物層中被捕捉之電洞吸引通道的電子，其通常可使P型通道反向。在存在應用電壓時，該反向通道接著允許電晶體在汲極及源極之間引導電流。
在另一態樣中，裝置(諸如，來自圖2之裝置200)可藉由使用一代替閘極或雙鑲嵌型程序來予以形成。作為實例，圖4A至4D繪示依照本發明用以製造具有兩個實體地且電性地隔離電荷捕獲位置之記憶單元之方法之各種操作之剖面視圖。
請參考圖4A，溝槽250係形成在層間介電層260中。在實施例中，溝槽250係以代替閘極處理方案(其將在下文中詳述)所形成，留下源極及汲極區域204及206分別與溝槽250自行對準。穿隧介電層210接著形成在溝槽250中。電荷捕獲層區域212A及212B接著被形成在溝槽250中、穿隧介電層210上。在實施例中，電荷捕獲層之區域212A及212B係藉由電荷捕獲材料之沈積及蝕刻(例如，在間隙壁形成方法)來予以形成。
請參考圖4B，隔離介電層218的前驅體的材料層270係藉由在圖4A之溝槽250之其餘部分及在穿隧介電層210及電荷捕獲層之區域212A及212B上之沈積來予以形成。旋塗式介電層(諸如，底部抗反射塗覆層272 (BARC層))接著被形成在隔離介電層218的前驅體的材料層270上。接著執行有角度的植入程序274以硬化在層中心附近之旋塗式介電層272之區域。
請參考圖4C，旋塗式介電層272之邊緣(例如，未變硬的部分)及材料層270藉由蝕刻程序來予以移除而使圖案化的隔離介電層218保留。如圖4C中所描繪，亦保留旋塗式介電層272之部分(例如，硬化的部分)。
請參考圖4D，保留之旋塗式介電層272之部分係例如藉由乾式或濕式蝕刻程序而被移除。閘極介電層214接著被形成在隔離介電層218及電荷捕獲層之曝露部分(例如，如區域212A及212B所示)上。閘極電極216接著被沈積以完全填充溝槽250。應瞭解，化學機械研磨(CMP)操作可被用來將上述材料限制於溝槽250。亦瞭解，基於複數個裝置(諸如，圖4D之裝置200)，可採用後續處理(諸如，後端介電質及金屬化處理)以形成積體電路。
如另一實例，圖5A至5D繪示依照本發明用以製造具有兩個實體地且電性地隔離電荷捕獲位置之記憶單元之方法之各種操作之剖面視圖。
請參考圖5A，溝槽250係形成在層間介電層260中。在實施例中，溝槽250係形成在代替閘極處理方案(其將在下文中詳述)中，留下源極及汲極區域204及206分別與溝槽250自行對準。穿隧介電層210’接著被形成在溝槽250中。電荷捕獲層之區域212A’及212B’接著 被形成在溝槽250中、穿隧介電層210’上。在實施例中，穿隧介電層210’及電荷捕獲層之區域212A’及212B’係藉由沈積及蝕刻(例如，以間隙壁形成方法)來予以形成，在電荷捕獲層之區域212A’及212B’之側壁下方及沿著電荷捕獲層之區域212A’及212B’之側壁提供穿隧介電層210’。在實施例中，在電荷捕獲層之區域212A’及212B’之間之穿隧介電層210’之部分亦被移除，如圖5A所描繪。
請參考圖5B，有角度的植入程序274’係可選擇地被用來破壞在電荷捕獲層之區域212A’及212B’之間之基板208之曝露部分。在實施例中，有角度的植入程序274’被用來破壞來自主體矽基板之曝露的矽。
請參考圖5C，在區域212A’與212B’之間的基板208之破壞部分被氧化以形成隔離介電層218’。在實施例中，矽基板之破壞部分被氧化以形成氧化矽或二氧化矽隔離介電層218’。
請參考圖5D，閘極介電層214接著被形成在隔離介電層218’上及電荷捕獲層之曝露部分(例如，如區域212A’及212B’所示)上及穿隧介電層210’之曝露部分(例如，曝露側壁部分)上。閘極電極216接著被沈積以完全填充溝槽250。應瞭解，化學機械研磨(CMP)操作可被用來將上述材料限制於溝槽250。亦瞭解，基於複數個裝置(諸如，圖5D之裝置200’)，可採用後續處理(諸如，後端介電質及金屬化處理)來形成積體電路。
再次參考圖4A及5B，一代替閘極程序可被用來提供用於最終裝置製造之初始結構。在此一方案中，虛擬閘極材料(諸如，多晶矽或氮化矽支柱材料)可被移除而使得代替物具有裝置200之最終(永久)材料。在實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻程序來予以移除。在實施例中，虛擬閘極係由多晶矽或非晶矽所組成，且係以包含使用SF6之乾式蝕刻程序來予以移除。在另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成，且係以包含使用水性NH4OH或氫氧化四甲基銨之濕式蝕刻程序來予以移除。在實施例中，虛擬閘極係由氮化矽所組成，且係以包含水性磷酸之濕式蝕刻來予以移除。在實施例中，虛擬介電層亦包含(例如，二氧化矽層)，且以穿隧介電層(例如，藉由水性或氣相氫氟酸(HF)處理)來移除代替物。
因此，綜上所述，在實施例中，已描述使用局部性捕獲且在捕獲部位之間電性地及實體地隔離之快閃記憶單元。藉由此一裝置之端子之適當的偏壓，電荷捕獲/儲存可在捕獲/儲存薄膜之邊緣附近發生。實施例可藉由使用高k及金屬閘極程序而以縮減產生節點的情況下使位元單元密度之提升可與傳統的快閃單元相抗衡。實施例可允許穿隧、捕獲/儲存及用於調諧之閘極材料選擇(例如，程式/抹除/讀取電壓、速度、持留性及持久性)上具有靈活性。
在本文中所述實施例可適用來設計需要將快閃記憶體 嵌入至多功能晶片中，例如嵌入至系統晶片(SoC)產品。目前快閃記憶單元可能不會尺寸縮放成較小設計尺寸。因此，相比之下，在實施例中，具有如在本文中所述之隔離之電荷部位的快閃記憶單元能夠有較小裝置及電路設計及佔據面積。
圖6繪示依照本發明之一個實施方案之計算裝置600。計算裝置600裝納板602。該板602可包含若干組件，其包含處理器604及至少一個通信晶片606，但不以此為限。處理器604係實體地及電性地耦合至板602。在一些實施方案中，至少一個通信晶片606亦實體地或電性地耦合至板602。在另一實施方案中，通信晶片606為處理器604之部分。
依照其應用，計算裝置600可包含其他組件，其可能或可能不被實體地及電性地耦合至板602，這些其他組件包含揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖像處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、攝像機及大量儲存裝置(諸如，硬碟機、光碟(CD)、數位影音光碟(DVD)等等)，但不以此為限。
通信晶片606能使無線通信用於傳輸資料往返於計算裝置600。術語「無線」及其衍生詞可被用來描述電路、 裝置、系統、方法、技術、通信通道等，其可透過使用調變電磁輻射通過非固態媒體來通信資料。術語不意味相關裝置不包含任何線，雖然在一些實施例中其可能不包含。通信晶片606可實施任何若干無線標準或協定，其包含WiFi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、它們的衍生詞，以及任何其他被指定為3G、4G、5G及更多的無線協定，但不以此為限。計算裝置600可包含複數個通信晶片606。例如，第一通信晶片606可專用於較短範圍無線通信(諸如，Wi-Fi及藍芽)且第二通信晶片606可專用於較長範圍無線通信(諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
計算裝置600之處理器604包含封裝在處理器604中之積體電路晶粒。在本發明之一些實施方案中，處理器之積體電路晶粒包含一或多個裝置，諸如具有依照本發明之實施方案(例如，作為系統晶片(SoC)架構之一部分)建造之隔離之電荷部位之記憶單元。術語「處理器」可意指任何裝置或裝置之部分，其可處理來自暫存器及/或記憶體之電子資料而將該電子資料轉換至可儲存在暫存器及/或記憶體中之其他電子資料中。
通信晶片606亦包含封裝在通信晶片606中之積體電路晶粒。依照本發明之另一實施方案，通信晶片之積體電 路晶粒包含一或多個裝置，諸如具有依照本發明之實施方案(例如，作為系統晶片(SoC)架構之一部分)建造之隔離之電荷部位之記憶單元。
在另一實施方案中，被裝納在計算裝置600中之另一組件可包含積體電路晶粒，其包含一或多個裝置(諸如，具有依照本發明之實施方案(例如，作為系統晶片(SoC)架構之一部分)所建造之隔離之電荷部位之記憶單元。
在各種實施方案中，計算裝置600可以為膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超迷你行動電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位攝像機、可攜式音樂播放器或數位視訊記錄器。在另一實施方案中，計算裝置600可以為處理資料之任何其他電子裝置。
因此，本發明之實施例包含具有隔離之電荷部位之記憶單元及製造具有隔離之電荷部位的記憶單元之方法。
在實施例中，非揮發性電荷捕獲記憶體裝置包含基板，該基板具有通道區域、源極區域及汲極區域。閘極堆疊被設置於該基板上方，位於該通道區域之上。該閘極堆疊包含被設置於該通道區域、第一電荷捕獲區域及第二電荷捕獲區域上方的穿隧介電層。該等區域被設置於該穿隧介電層上方且分開一段距離。該閘極堆疊亦包含被設置於該穿隧介電層上方且介於該第一電荷捕獲區域及該第二電 荷捕獲區域之間的隔離介電層。一閘極介電層被設置於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層上方。一閘極電極被設置於該閘極介電層上方。
在一個實施例中，該隔離介電層將該第一電荷捕獲區域與該第二電荷捕獲區域同時實體地且電性地隔離。
在一個實施例中，在第一電荷捕獲區域與第二電荷捕獲區域之間的距離為約在3-20奈米的範圍內。
在一個實施例中，該隔離介電層係由氧化矽或二氧化矽所構成。
在一個實施例中，該閘極介電層係由高k介電材料所構成。
在一個實施例中，該閘極電極為金屬閘極電極。
在一個實施例中，該非揮發性電荷捕獲記憶體裝置為SONOS型裝置。
在一個實施例中，該源極區域、該汲極區域及該閘極電極為N型，且該SONOS型裝置為N型SONOS型裝置。
在實施例中，非揮發性電荷捕獲記憶體裝置包含基板，該基板具有通道區域、源極區域及汲極區域。一閘極堆疊被設置於該基板上方，位於該通道區域之上。該閘極堆疊包含第一穿隧介電層區域及第二穿隧介電層區域，該等區域被設置於該通道區域上方且分開一段距離。該閘極堆疊亦包含第一電荷捕獲區域及第二電荷捕獲區域，該等區域分別被設置於該第一穿隧介電層區域及第二穿隧介電 層區域上方且以該距離來予以分開。該閘極堆疊亦包含隔離介電層，其被設置於該通道區域上方，介於該第一電荷捕獲區域及該第二電荷捕獲區域之間，且介於該第一穿隧介電層區域及該第二穿隧介電層區域之間。一閘極介電層被設置於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層上方。一閘極電極被設置於該閘極介電層上方。
在一個實施例中，該隔離介電層將該第一電荷捕獲區域與該第二電荷捕獲區域同時實體地且電性地隔離。
在一個實施例中，在第一電荷捕獲區域與第二電荷捕獲區域之間的距離為約在3-20奈米的範圍內。
在一個實施例中，該隔離介電層係由氧化矽或二氧化矽所構成。
在一個實施例中，該閘極介電層係由高k介電材料所構成。
在一個實施例中，該閘極電極為金屬閘極電極。
在一個實施例中，該非揮發性電荷捕獲記憶體裝置為SONOS型裝置。
在一個實施例中，該源極區域、該汲極區域及該閘極電極為N型，且該SONOS型裝置為N型SONOS型裝置。
在一個實施例中，該第一穿隧介電層區域進一步沿著該第一電荷捕獲區域之外側壁而延伸，且該第二穿隧介電層區域進一步沿著該第二電荷捕獲區域之外側壁而延伸。
在實施例中，非揮發性電荷捕獲記憶體裝置之製造方法包含移除虛擬閘極電極以形成溝槽於基板上方，該基板具有通道區域、源極區域及汲極區域，所有該等區域皆自行對準於該溝槽。該方法亦包含形成穿隧介電層於該溝槽中。該方法亦包含形成第一電荷捕獲區域與第二電荷捕獲區域於該穿隧介電層上方，且該第一及第二電荷捕獲區域係分開一段距離。該方法亦包含形成隔離介電層於該第一電荷捕獲區域與該第二電荷捕獲區域之間。該方法亦包含形成閘極介電層於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層的上方。該方法亦包含形成閘極電極被設置於該閘極介電層上方。
在一個實施例中，形成該隔離介電層進一步涉及形成該隔離介電層於該穿隧介電層上方。
在一個實施例中，形成該隔離介電層進一步涉及形成該隔離介電層於該穿隧介電層之第一與第二區域之間。
在一個實施例中，形成該隔離介電層涉及將該第一電荷捕獲區域與該第二電荷捕獲區域同時實體地且電性地隔離。
在一個實施例中，形成該隔離介電層涉及形成氧化矽或二氧化矽層。
在一個實施例中，形成該閘極介電層涉及形成高k介電材料。
在一個實施例中，形成該閘極電極涉及形成金屬閘極電極。
200‧‧‧半導體裝置
202‧‧‧閘極堆疊
204‧‧‧源極區域
206‧‧‧汲極區域
207‧‧‧通道區域
208‧‧‧基板
210‧‧‧穿隧介電層
212A‧‧‧隔離區域
212B‧‧‧隔離區域
214‧‧‧閘極介電層
216‧‧‧閘極電極
218‧‧‧實體地隔離介電層
220‧‧‧電性地隔離位置

Claims (24)

  1. 一種非揮發性電荷捕獲記憶體裝置，包括：基板，其具有通道區域、源極區域及汲極區域；以及閘極堆疊，其被設置於該基板上方，位於該通道區域之上，其中，該閘極堆疊包括：穿隧介電層，其被設置於該通道區域上方；第一電荷捕獲區域及第二電荷捕獲區域，該等區域被設置於該穿隧介電層上方且分開一段距離；隔離介電層，其被設置於該穿隧介電層上方且介於該第一電荷捕獲區域及該第二電荷捕獲區域之間；閘極介電層，其被設置於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層的上方；及閘極電極，其被設置於該閘極介電層上方。
  2. 如申請專利範圍第1項之非揮發性電荷捕獲記憶體裝置，其中，該隔離介電層將該第一電荷捕獲區域與該第二電荷捕獲區域同時實體地且電性地隔離。
  3. 如申請專利範圍第1項之非揮發性電荷捕獲記憶體裝置，其中，在該第一電荷捕獲區域與該第二電荷捕獲區域之間的該距離為約在3至20奈米的範圍內。
  4. 如申請專利範圍第1項之非揮發性電荷捕獲記憶體裝置，其中，該隔離介電層包括氧化矽或二氧化矽。
  5. 如申請專利範圍第1項之非揮發性電荷捕獲記憶體裝置，其中，該閘極介電層包括高k介電材料。
  6. 如申請專利範圍第1項之非揮發性電荷捕獲記憶 體裝置，其中，該閘極電極為金屬閘極電極。
  7. 如申請專利範圍第1項之非揮發性電荷捕獲記憶體裝置，其中，該非揮發性電荷捕獲記憶體裝置為SONOS型裝置。
  8. 如申請專利範圍第7項之非揮發性電荷捕獲記憶體裝置，其中，該源極區域、該汲極區域及該閘極電極為N型，且該SONOS型裝置為N型SONOS型裝置。
  9. 一種非揮發性電荷捕獲記憶體裝置，包括：基板，其具有通道區域、源極區域及汲極區域；以及閘極堆疊，其被設置於該基板上方，位於該通道區域之上，其中，該閘極堆疊包括：第一穿隧介電層區域及第二穿隧介電層區域，該等區域被設置於該通道區域上方且分開一段距離；第一電荷捕獲區域及第二電荷捕獲區域，該等區域分別被設置於該第一穿隧介電層區域及第二穿隧介電層區域的上方且以該距離來予以分開；隔離介電層，其被設置於該通道區域上方，介於該第一電荷捕獲區域及該第二電荷捕獲區域之間，且介於該第一穿隧介電層區域與該第二穿隧介電層區域之間；閘極介電層，其被設置於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層的上方；及閘極電極，其被設置於該閘極介電層上方。
  10. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，該隔離介電層將該第一電荷捕獲區域與該 第二電荷捕獲區域同時實體地且電性地隔離。
  11. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，在該第一電荷捕獲區域與該第二電荷捕獲區域之間的該距離為約在3至20奈米的範圍內。
  12. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，該隔離介電層包括氧化矽或二氧化矽。
  13. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，該閘極介電層包括高k介電材料。
  14. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，該閘極電極為金屬閘極電極。
  15. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，該非揮發性電荷捕獲記憶體裝置為SONOS型裝置。
  16. 如申請專利範圍第15項之非揮發性電荷捕獲記憶體裝置，其中，該源極區域、該汲極區域及該閘極電極為N型，且該SONOS型裝置為N型SONOS型裝置。
  17. 如申請專利範圍第9項之非揮發性電荷捕獲記憶體裝置，其中，該第一穿隧介電層區域進一步沿著該第一電荷捕獲區域之外側壁而延伸，且該第二穿隧介電層區域進一步沿著該第二電荷捕獲區域之外側壁而延伸。
  18. 一種非揮發性電荷捕獲記憶體裝置的製造方法，該方法包括：移除虛擬閘極電極以形成溝槽於基板上方，該基板具有通道區域、源極區域及汲極區域，所有該等區域皆自行 對準於該溝槽；形成穿隧介電層於該溝槽中；在該穿隧介電層上方形成第一電荷捕獲區域及第二電荷捕獲區域，且該第一及第二電荷捕獲區域係分開一段距離；形成隔離介電層於該第一電荷捕獲區域與該第二電荷捕獲區域之間；形成閘極介電層於該第一電荷捕獲區域、該第二電荷捕獲區域及該隔離介電層的上方；及形成被設置在該閘極介電層上方的閘極電極。
  19. 如申請專利範圍第18項之方法，其中，形成該隔離介電層進一步包括形成該隔離介電層於該穿隧介電層上方。
  20. 如申請專利範圍第18項之方法，其中，形成該隔離介電層進一步包括形成該隔離介電層於該穿隧介電層之第一與第二區域之間。
  21. 如申請專利範圍第18項之方法，其中，形成該隔離介電層包括將該第一電荷捕獲區域與該第二電荷捕獲區域同時實體地且電性地隔離。
  22. 如申請專利範圍第18項之方法，其中，形成該隔離介電層包括形成氧化矽或二氧化矽層。
  23. 如申請專利範圍第18項之方法，其中，形成該閘極介電層包括形成高k介電材料。
  24. 如申請專利範圍第18項之方法，其中，形成該 閘極電極包括形成金屬閘極電極。
TW103121560A 2013-06-25 2014-06-23 具有隔離之電荷部位的記憶單元及其製造方法 TWI544579B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/047622 WO2014209284A1 (en) 2013-06-25 2013-06-25 Memory cell having isolated charge sites and method of fabricating same

Publications (2)

Publication Number Publication Date
TW201523794A TW201523794A (zh) 2015-06-16
TWI544579B true TWI544579B (zh) 2016-08-01

Family

ID=52142428

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103121560A TWI544579B (zh) 2013-06-25 2014-06-23 具有隔離之電荷部位的記憶單元及其製造方法

Country Status (7)

Country Link
US (1) US9799668B2 (zh)
KR (1) KR102100238B1 (zh)
CN (1) CN105409001A (zh)
DE (1) DE112013007059T5 (zh)
GB (1) GB2529956B (zh)
TW (1) TWI544579B (zh)
WO (1) WO2014209284A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102345661B1 (ko) * 2015-08-03 2021-12-31 에스케이하이닉스 시스템아이씨 주식회사 모스 패스 트랜지스터 및 이를 이용한 레벨 쉬프터

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226449A (ja) * 1994-02-10 1995-08-22 Mitsubishi Electric Corp 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法
JPH0974102A (ja) 1995-09-04 1997-03-18 Mitsubishi Electric Corp 高周波回路装置およびその製造方法
TW327372U (en) 1997-04-19 1998-02-21 zong-xian Zhang Sun blind device with separable curtains
US6243289B1 (en) * 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP4547749B2 (ja) 1999-09-29 2010-09-22 ソニー株式会社 不揮発性半導体記憶装置
EP1313149A1 (en) * 2001-11-14 2003-05-21 STMicroelectronics S.r.l. Process for fabricating a dual charge storage location memory cell
US6690058B2 (en) * 2002-04-10 2004-02-10 Ching-Yuan Wu Self-aligned multi-bit flash memory cell and its contactless flash memory array
AU2003279478A1 (en) * 2002-12-19 2004-07-14 Koninklijke Philips Electronics N.V. Non-volatile memory cell and method of fabrication
JP2004214495A (ja) * 2003-01-07 2004-07-29 Innotech Corp トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法
US6885590B1 (en) * 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
KR100499151B1 (ko) * 2003-10-29 2005-07-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR100577311B1 (ko) * 2004-06-09 2006-05-10 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 구동방법
US20070212832A1 (en) * 2006-03-08 2007-09-13 Freescale Semiconductor Inc. Method for making a multibit transistor
US7521317B2 (en) * 2006-03-15 2009-04-21 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
US8335108B2 (en) 2008-11-14 2012-12-18 Aplus Flash Technology, Inc. Bit line gate transistor structure for a multilevel, dual-sided nonvolatile memory cell NAND flash array

Also Published As

Publication number Publication date
WO2014209284A1 (en) 2014-12-31
KR20160022812A (ko) 2016-03-02
US20160049418A1 (en) 2016-02-18
GB201520617D0 (en) 2016-01-06
GB2529956A (en) 2016-03-09
GB2529956B (en) 2018-08-15
US9799668B2 (en) 2017-10-24
KR102100238B1 (ko) 2020-05-15
TW201523794A (zh) 2015-06-16
CN105409001A (zh) 2016-03-16
DE112013007059T5 (de) 2016-01-28

Similar Documents

Publication Publication Date Title
US20210257457A1 (en) Nanowire transistor fabrication with hardmask layers
US9595581B2 (en) Silicon and silicon germanium nanowire structures
US9881838B2 (en) Semiconductor devices having multiple gate structures and methods of manufacturing such devices
US9711519B2 (en) Salicided structure to integrate a flash memory device with a high K, metal gate logic device
US9484352B2 (en) Method for forming a split-gate flash memory cell device with a low power logic device
KR102002955B1 (ko) 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US10134597B2 (en) Apparatuses including memory cells with gaps comprising low dielectric constant materials
TW202201720A (zh) 堆疊式叉形片電晶體
US9711513B2 (en) Semiconductor structure including a nonvolatile memory cell and method for the formation thereof
US20140264554A1 (en) Back-gated non-volatile memory cell
CN108155190B (zh) 非易失性存储器件及其制造方法
WO2019005167A1 (en) DOUBLE LOWER ELECTRODE FOR MEMORY APPLICATIONS AND METHODS OF FORMING SAME
JP4249684B2 (ja) 半導体記憶装置
TWI544579B (zh) 具有隔離之電荷部位的記憶單元及其製造方法
JP7065831B2 (ja) 半導体記憶素子、半導体記憶装置、半導体システム及び制御方法
US9984885B2 (en) Non-volatile memory device and method for fabricating the same
CN111180450B (zh) 一种半导体器件及其制作方法、电子装置
KR102195694B1 (ko) 핀 기반 반도체 디바이스들 및 방법들
WO2018009154A1 (en) Rram devices with extended switching layer and methods of fabrication
CN107785374B (zh) 一种半导体器件及其制作方法、电子装置
TWI565044B (zh) 背閘極式非揮發性記憶體單元