CN102087873A - 控制具有第二控制栅极的dram存储器单元的方法 - Google Patents

控制具有第二控制栅极的dram存储器单元的方法 Download PDF

Info

Publication number
CN102087873A
CN102087873A CN2010105284181A CN201010528418A CN102087873A CN 102087873 A CN102087873 A CN 102087873A CN 2010105284181 A CN2010105284181 A CN 2010105284181A CN 201010528418 A CN201010528418 A CN 201010528418A CN 102087873 A CN102087873 A CN 102087873A
Authority
CN
China
Prior art keywords
voltage
control grid
memory cell
back control
dram memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010105284181A
Other languages
English (en)
Inventor
C·梅热
R·费兰特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102087873A publication Critical patent/CN102087873A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Abstract

本发明涉及一种控制具有第二控制栅极的DRAM存储器单元的方法。所述存储器单元包括绝缘体上半导体衬底上的FET晶体管，所述绝缘体上半导体衬底包括通过绝缘层(2，BOX)和基底衬底(1)分隔的半导体材料的薄膜(3)，该晶体管具有通道(4)和两个控制栅极，前控制栅极(8、11)设置在通道(4)的顶部，并通过栅极电介质(7、10)和通道(4)分隔，后控制栅极(9、12、13、17、18)设置在基底衬底中，并通过绝缘层(BOX)和通道(4)分隔，其特征在于，在单元编程操作中，通过对前控制栅极施加第一电压和对后控制栅极施加第二电压而结合使用前控制栅极和后控制栅极，在没有电压施加到后控制栅极的情况下所述第一电压的幅度低于对单元编程所需的电压的幅度。

Description

控制具有第二控制栅极的DRAM存储器单元的方法
技术领域
本发明涉及半导体器件的领域，更具体而言涉及包括多个存储器单元的存储器器件。
本发明更特别的涉及控制绝缘体上半导体(SeOI)衬底上的DRAM(动态随机存储器)类型存储器单元的方法。
背景技术
通过组合晶体管和存储电荷的电容器而形成传统的DRAM存储器单元。
最近，提出了仅包括晶体管的DRAM存储器单元。该单元利用浮动通道效应(floating channel effect)来存储电荷，以及不需要额外的电容器。
图1显示了这样的浮动通道DRAM存储器单元的截面图。在绝缘体上硅SOI衬底中形成浮动通道DRAM单元，所述绝缘体上硅SOI衬底包括通过埋入绝缘层2(通常是氧化物层，称为“埋入氧化物层”或BOX)与基底衬底1分隔开的硅薄膜3。在BOX 2顶部上的薄膜3中形成源极区5和漏极区6，浮动通道区4分隔开源极区和漏极区。栅极介电层7和栅极电极8依次沉积在浮动通道4的顶部上。漏极区6连接到位线BL，源极区5连接到源极线SL，以及栅极电极8连接到字线WL。
通过BOX、栅极介电层、源极区和漏极区，浮动通道被电性隔离。由于该隔离，浮动通道可以存储电荷。
在此类晶体管的数据写入操作中，浮体(floating body)通过使用碰撞电离现象存储电荷，从而修改晶体管的阈值电压。在数据读取操作中，在晶体管的源极和漏极之间流动的电流的量取决于存储在浮体中的电荷的量。
上述的DRAM单元提供的优点是显示了作为SeOI上的器件的特性的体效应(body effect)并包括存储电荷，由此修改晶体管的阈值电压。为了利用该效应，需要向栅极电极施加过电压(经过字线WL)。这样，为了能够执行逻辑1状态写入操作，一般施加大于Vdd的电压，这里Vdd对应于器件的标称电源电压。该过电压增加器件的电流，并导致碰撞电离现象，该碰撞电离现象依次在浮体中产生将要存储于通道下的电荷。
可以理解，由此晶体管通过过电压被加压(stressed)。所以一般在实践中都使用相对较大的晶体管从而能够经受这种加压。
现在，本发明的应用领域正在研究的目标是小型化。这样就可以理解，需要一种可以在DRAM存储器单元中使用更小的晶体管的方案。
发明内容
本发明的目标是满足上述需求，为此提供控制DRAM存储器单元的方法，所述存储器单元包括绝缘体上半导体衬底上的FET晶体管，所述绝缘体上半导体衬底包括通过绝缘层与基底衬底分隔的半导体材料薄膜，该晶体管具有通道和两个控制栅极，前控制栅极设置在通道的顶部，并通过栅极电介质和通道分隔，后控制栅极设置在基底衬底中，并通过绝缘层和通道分隔，其特征在于，在单元编程操作中，通过对前控制栅极施加第一电压和对后控制栅极施加第二电压而结合使用前控制栅极和后控制栅极，在没有电压施加到后控制栅极的情况下所述第一电压的幅度低于对单元编程所需的电压的幅度。
下面是所述方法的一些优选的但是非限制性的方面：
-第二电压是正的；
-在单元保持操作中，对后控制栅极施加第三电压；
-第三电压是负的或者零；
-在单元读取操作中，对后控制栅极施加第四电压；
-第四电压是正的；
-前控制栅极和后控制栅极被连接到一起，以及向前控制栅极施加与向后控制栅极施加的电压相等的电压。
附图说明
通过参考附图阅读本发明的优选实施例的以下详细说明可以更清楚的理解本发明的其他方面、目标和优点，所述优选实施例是非限制性的示例，其中：
如上所述，图1描述了传统浮体DRAM单元；
图2a显示了在根据本发明的第一方面的方法中使用的SeOI上的浮动通道DRAM存储器单元；
图2b在与图2a垂直的截面上显示了在根据本发明的第一方面的方法中使用的SeOI上的浮动通道DRAM存储器单元；
图3显示了在根据本发明的第一方面的方法中使用的RCAT型SeOI上的浮动通道DRAM存储器单元；
图4a-4k按顺序说明了在基底衬底中形成和隔离后控制栅极的不同步骤。
具体实施方式
参考图2a，显示了DRAM存储器单元，包括绝缘体上半导体衬底上的浮动通道FET晶体管，所述绝缘体上半导体衬底包括被绝缘层2(通常上是埋入氧化物层BOX)与基底衬底1所分隔的半导体材料的薄膜。
该绝缘体上半导体衬底例如是绝缘体上硅SOI衬底。
根据优选的实施例，绝缘层是SiO2层。根据一个有利的变化例，绝缘层包括介电层(例如氮化硅，Si3N4)，其可以被夹在两层SiO2之间。
晶体管包括薄膜中的源极区5、漏极区6和将源极区和漏极区分隔开的浮动通道4。
在图2a中，漏极D和源极S与埋入氧化物层BOX接触，从而FET晶体管的体完全和邻近单元隔离，并因此浮动。
由此，源极S可以被两个邻近的存储器单元之间公用。这样的公用能够降低存储器单元所占有的表面积。
图2b显示了沿图2a中的轴IIb-IIb垂直于图2a的截面。当图2a显示例如存储器阵列的行上的截面图时，图2b显示沿存储器阵列的列的截面图。
图2b显示了(使用STI，浅沟槽隔离技术)经横向隔离沟槽隔离晶体管的体(从沿相同列的晶体管)，所述横向隔离沟槽从衬底表面向深度方向延伸，至少直到绝缘层2，甚至穿过绝缘层从而分隔后面将描述的其中形成有后控制栅极的阱(well)。
可以理解，本发明并不受限于完全耗尽型存储器单元，而是同样涵盖SeOI上的部分耗尽的存储器单元。以传统的本身公知的方式，还需要沿存储器阵列的行隔离单元，从而将邻近的单元的通道彼此隔离。传统的做法是使用STI类型的横向隔离沟槽，所述横向隔离沟槽从衬底表面向深度方向延伸，至少直到绝缘层，或者穿过绝缘层从而分隔后面将描述的其中形成有后控制栅极的阱。
存储器单元还包括前控制栅极8，前控制栅极8在通道4的顶部上的衬底的表面上延伸。前控制栅极8通过栅极介电层7和浮动通道隔离。
存储器单元还包括设置在基底衬底1上的后控制栅极9，后控制栅极9通过绝缘层2和浮动通道4分隔。
存储器单元从而具有两个栅极：传统上使用的前控制栅极8和本发明中提供的特别和前控制栅极结合使用从而执行单元编程操作的后控制栅极9。
作为完全的说明性示例，绝缘体上半导体衬底的薄膜(晶体管的主体)的厚度介于1.5nm至50nm之间，以及绝缘层(BOX)的厚度介于1.5nm至50nm之间。
图3说明了根据本发明的完全耗尽DRAM存储器单元的另一个可能的实施例，其中前控制栅极并不设置在衬底的表面上，而是相反的嵌入在浮动通道中。在这种情况下的前控制栅极11填充形成在通道4的厚度中的沟槽，栅极介电层10设置在沟槽的壁中，从而将栅极11和浮动通道4隔离开。从而限定RCAT(隐藏式通道阵列晶体管，Recessed Channel Array Transistor)型晶体管。
该第二实施例的优点在于增大了浮动通道的表观宽度(apparent width)，从而可以特别抵消已知缩写为SCE(短通道效应)的不期望的电学效应。
在上面，已经得到了SeOI上的浮动通道DRAM单元的示例。但是，本发明还可以扩展到通过晶体管和电容器的结合而生产的SeOI上的DRAM单元。
图4a-4k按顺序说明了用于在基底衬底中形成和隔离后控制栅极的不同步骤。在这些图中，展示了p型和n型后控制栅极的情况。
图4a展示了SeOI衬底，包括半导体材料的薄膜3，半导体材料的薄膜3通过绝缘层2和基底衬底1分隔开。
在第一步骤中，在SeOI衬底上定义对准标记，从而在后续的图案掩膜和构成(formation)步骤(构成阱、后控制栅极、隔离结构等)中提供所需的对准。
该第一衬底标记步骤从而包括在衬底中形成槽、沟槽、平台(mesa)或者任何其他符号(例如十字)。
为此，图4b描述了通过表面层的蚀刻构成平台。为了做到这一点，可以使用标准的CMOS制造工艺。
参考图4c、4d和4e，展示了形成埋入绝缘层BOX下的阱的多种可能的方法，其目的是从根本上确保一个或多个后控制栅极和基底衬底1隔离开。
在图4c、4b和4e中的每一幅图中，基底衬底1被掺杂，从而在基底衬底1的顶层表现n型导电性。典型的掺杂水平是介于1×1015和5×1016cm-3之间。
在图4c中，通过在n型基底衬底1中的绝缘层2下注入掺杂剂而产生p型阱15。p型阱15从而通过pn结和n型衬底隔离开。
在图4d中，制造p型阱15和n型阱14二者。阱14、15通过pn结彼此隔离开。
在图4e中，与在图4d中相同，制造p型阱15和n型阱14二者。制造STI型隔离沟槽16，沟槽16从SeOI衬底的表面向深度方向延伸，延伸至绝缘层BOX下，进入基底衬底31，该沟槽提供阱14、15之间的隔离。
在图4c、4b和4e的阱中，典型的掺杂水平是介于5×1016和5×1018cm-3之间。
需要注意的是，制造图4c、4d和4e中展现的结构所需的步骤是基于标准CMOS制造工艺。
从图4c(或图4d和4图e)中展现的结构开始，然后执行掺杂剂的注入，从而形成绝缘层2下的后控制栅极12、13、17、18，如图4f(或者图4g和图4h)所示。
构成后控制栅极的典型的掺杂水平是介于5×1018和5×1020cm-3之间。
如图4g和4h所示，通过反向偏压(opposite bias)的阱14和15(对于n型后控制栅极13、18而言是p型阱15；对于p型后控制栅极12、17而言是n型阱14)，将后控制栅极12、13、17、18和基底衬底1隔离开。
在图4f的情况下，被制造的阱仅用于单独的后控制栅极偏压(p型阱13隔离n型后控制栅极13，而p型后控制栅极12被直接设置在n偏压基底衬底1中)。
需要注意的是，一般的规律是选择阱电压，由此通过后控制栅极和阱之间的电性结产生的二极管总是反向的，然后二极管将后控制栅极与阱及其可能包括的任何其他部件(特别是其他后控制栅极)隔离开。
根据图4h中所示的第一实施例，后控制栅极17、18在阱14、15的整个宽度下延伸。在该特定的情况下，隔离沟槽16用于后控制栅极17、18之间的相互隔离。
根据图4g中所示的另一个实施例，后控制栅极12、13仅在阱14、15的宽度的一部分上延伸。需要注意的是，当后控制栅极的定位有利于阱的隔离时，也可以提供隔离沟槽。
根据未示出的另一个变化的实施例，设置在基底衬底中的BOX隔离层下的第二隔离层可以部分或全部的用于后控制栅极和基底衬底之间的隔离。
从图4f(或图4g和图4h)中展示的结构开始，平台和适当的隔离沟槽被沉积的电介质所填充。该填充执行标准的侧壁钝化(side wall passivation)、填充和表面平坦化工艺操作。
然后可以在薄膜3的每个区域中形成一个或多个(相同类型的)晶体管，通过适当沉积电介质形成的绝缘区域19划分薄膜3的每个区域。
在本发明的上下文中，后控制栅极用于动态调整晶体管的有效阈值电压。更确切的说，根据单元控制操作的类型(编程、擦除、读取、保持)而调整施加于后控制栅极的电压。
具有n型导电性的通道和p型导电性的后控制栅极(后控制栅极从而被称为具有功函数)的晶体管具有非常高的阈值电压。可以通过向后控制栅极施加正电压而降低阈值电压。
具有n型导电性的通道和n型导电性的后控制栅极(后控制栅极从而被称为不具有功函数)的晶体管具有标称的阈值电压，可以通过向后控制栅极施加正电压而降低该标称的阈值电压。
通过Vth＝Vt0-αVBG可以说明经由后控制栅极的晶体管的阈值电压的变化，其中Vth表示晶体管的阈值电压，VBG表示施加到后控制栅极的电压，Vt0表示标称的阈值电压(根据使用n型或p型或金属后控制栅极，可以通过功函数而偏移该标称的阈值电压)，以及α表示与晶体管结构相关的系数。
如Germain Bossu于2009年6月在University of Provence Aix Marseille I的题目为“Architectures innovantes de mémoire non-volative embarquée sur film mince de silicium”(嵌入在硅薄膜中的新型非易失性存储器结构)的答辩论文中所称，系数α可以特别根据
Figure BSA00000329069300071
近似得到，其中tox1表示将前控制栅极和通道分隔开的栅极介电层的厚度，tox2表示将后控制栅极和通道分隔开的绝缘层的厚度，tsi表示薄膜的厚度。
由此可以理解的是，与晶体管偏移(offset)或不偏移标称阈值电压相关的后控制栅极的掺杂类型，以及后控制栅极的偏压(bias)可以被用于调整阈值电压。
在本发明的上下文中，优选的将后控制栅极6的偏压选择为后控制栅极不具有功函数。从而该偏压必须是和FET晶体管相同的类型(换言之，对于n型晶体管是n型偏压，而对p型晶体管是p型偏压)。但是，本发明还涉及具有工作电压的后栅极(偏压与FET晶体管的偏压相反)。
此外，本发明当然不限于n型晶体管，而是也涉及p型晶体管。
返回到后控制栅极的一般情况，施加于后控制栅极的正电压降低了晶体管的有效阈值电压。
也可以对后控制栅极施加负电压而增加有效阈值电压，这样降低了泄漏电流，对于电路的全面非活动状态有利。
在本发明的上下文中，动态的使用与SeOI DRAM单元的晶体管相关联的后控制栅极：根据单元控制操作的类型(编程、擦除、读取、保持或者保留)有效的调整施加到后控制栅极的电压。
本发明从而提出了通过对前控制栅极施加第一电压和对后控制栅极施加第二电压，而在单元编程操作中结合使用前控制栅极和后控制栅极，所述第一电压的幅度低于当对后控制栅极不施加电压时对单元编程所需的电压。
第二电压是正的，特别是在n通道晶体管的情况下等于标称电源电压Vdd。
在p通道晶体管单元的情况下，操作相对n通道晶体管的情况而言保持对称。所施加的电压相对于Vdd被参考，并且相对于该参考是负值，从而趋向于零电压。
下面描述n通道晶体管的示例。
根据优选的实施例，对于编程而言后控制栅极的电压为正，以及对于其它操作而言后控制栅极的电压为零。
在编程中，对后控制栅极施加正电压能够有效地降低晶体管的阈值电压。然后可以通过标称读取电压Vdd对前控制栅极独立的供电。由此可以降低编程电压，这对于外围电路(字线控制电路不再需要传送高电压，从而不需要产生过压的电路)的设计有很大的帮助，以及总体上强化了单元和电路的可靠性。
由于晶体管上的加压(stress)被降低，因此可以使用更小的晶体管。
根据变化的实施例，为了允许更好的保持浮动通道中的电荷，可以在保持操作中对后控制栅极施加第三电压。
在保持操作中对后控制栅极施加零或者微小的负电压(在p通道晶体管的情况下施加接近Vdd的电压)，能够特别限制从晶体管中泄露电流。
需要记住的是，出于简化的要求，优选的后控制栅极的工作电压等于简单值(典型的是0V，VDD，也可能是VDD/2)，这不需要利用(消耗能量的)电路，或者仅需要使用很少的电路。
但是，需要记住在后控制栅极对晶体管的阈值电压的影响达不到所需幅度的情况下，还可以通过使用不同于上述简单值的后控制栅极的电压，调整对后控制栅极施加的电压，从而补偿薄膜厚度、绝缘层、栅极介电层的“不良”比例。
根据再一个变化例，在读取操作中，特别是正电压的第四电压被施加到后控制栅极。在效果上而言，读取操作之后一般是恢复(restore)，即重新编程。在读取操作中对后控制栅极施加正电压的优势在于，能够降低然后必须施加到前控制栅极上的电压。
从上述内容可以理解的是本发明能够有利的使用具有专门的后控制栅极的存储器单元。至少是，仅设置在存储器阵列的相同行或者相同列的单元公用相同的后控制栅极。后栅极线可以沿行或者列耦合到每个单元的后控制栅极。
以本身公知的方式，字线沿着存储器阵列的列被耦合到每个单元的前控制栅极。
优选的可以提供后栅极线平行于字线延伸(编程中后控制栅极有效地辅助前控制栅极)。
还可以配置为存储器单元的前控制栅极和后控制栅极连接在一起，从而能够降低所需解码器的数量。特别是，存储器阵列的列的字线可以连接到与其平行的后栅极线。

Claims (7)

1.一种控制DRAM存储器单元的方法，所述存储器单元包括绝缘体上半导体衬底上的FET晶体管，所述绝缘体上半导体衬底包括通过绝缘层(2)和基底衬底(1)分隔的半导体材料的薄膜(3)，该晶体管具有通道(4)和两个控制栅极，前控制栅极(8、11)设置在通道(4)的顶部，并通过栅极电介质(7、10)和通道(4)分隔，后控制栅极(9、12、13、17、18)设置在基底衬底中，并通过绝缘层和通道(4)分隔，其特征在于，在单元编程操作中，通过对前控制栅极施加第一电压和对后控制栅极施加第二电压而结合使用前控制栅极和后控制栅极，在没有电压施加到后控制栅极的情况下所述第一电压的幅度低于对单元编程所需的电压的幅度。
2.根据权利要求1所述的控制DRAM存储器单元的方法，其中第二电压是正的。
3.根据权利要求1或2所述的控制DRAM存储器单元的方法，其中在单元保持操作中，对后控制栅极施加第三电压。
4.根据权利要求3所述的控制DRAM存储器单元的方法，其中第三电压是负的或者零。
5.根据前述权利要求中任一项所述的控制DRAM存储器单元的方法，其中在单元读取操作中，对后控制栅极施加第四电压。
6.根据权利要求5所述的控制DRAM存储器单元的方法，其中第四电压是正的。
7.根据前述权利要求中任一项所述的控制DRAM存储器单元的方法，其中前控制栅极和后控制栅极被连接到一起，以及向前控制栅极施加与向后控制栅极施加的电压相等的电压。
CN2010105284181A 2009-12-08 2010-10-28 控制具有第二控制栅极的dram存储器单元的方法 Pending CN102087873A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0958749A FR2953636B1 (fr) 2009-12-08 2009-12-08 Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR0958749 2009-12-08

Publications (1)

Publication Number Publication Date
CN102087873A true CN102087873A (zh) 2011-06-08

Family

ID=42173895

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010105284181A Pending CN102087873A (zh) 2009-12-08 2010-10-28 控制具有第二控制栅极的dram存储器单元的方法

Country Status (8)

Country Link
US (1) US20110134690A1 (zh)
EP (1) EP2333779A1 (zh)
JP (1) JP2011123985A (zh)
KR (1) KR20110065316A (zh)
CN (1) CN102087873A (zh)
FR (1) FR2953636B1 (zh)
SG (1) SG172527A1 (zh)
TW (1) TW201123453A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824861A (zh) * 2014-01-15 2014-05-28 上海新储集成电路有限公司 一种鳍状背栅的存储结构及其浮体单元的自动刷新方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214400B2 (en) * 2011-08-31 2015-12-15 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with back gate isolation regions and method for manufacturing the same
FR3001333B1 (fr) * 2013-01-22 2016-05-06 Soitec Silicon On Insulator Grille arriere dans transistor de selection pour dram embarquee

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645618A (zh) * 2001-02-19 2005-07-27 株式会社东芝 半导体存储器件及其制造方法
CN101266998A (zh) * 2007-03-15 2008-09-17 台湾积体电路制造股份有限公司 半导体装置与快闪电子式可擦除可编程只读存储器
US20090010056A1 (en) * 2002-11-20 2009-01-08 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) * 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) * 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) * 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JP2717740B2 (ja) * 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
EP0564204A3 (en) * 1992-03-30 1994-09-28 Mitsubishi Electric Corp Semiconductor device
US5325054A (en) * 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) * 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US5455791A (en) * 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) * 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) * 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JP3288554B2 (ja) * 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) * 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
US6787844B2 (en) * 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JPH10256560A (ja) * 1997-01-10 1998-09-25 Sony Corp 半導体装置の駆動方法および半導体装置
JPH10208484A (ja) * 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US6826730B2 (en) * 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) * 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) * 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
JP2002164544A (ja) * 2000-11-28 2002-06-07 Sony Corp 半導体装置
US6614190B2 (en) * 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP2002260381A (ja) * 2001-02-28 2002-09-13 Toshiba Corp 半導体メモリ装置
JP4354663B2 (ja) * 2001-03-15 2009-10-28 株式会社東芝 半導体メモリ装置
US6548848B2 (en) * 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device
US6611023B1 (en) * 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
US6661042B2 (en) * 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
JP2004179506A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
US7030436B2 (en) * 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP4077381B2 (ja) * 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) * 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) * 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7109532B1 (en) * 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4795653B2 (ja) * 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7196921B2 (en) * 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7560361B2 (en) * 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
KR100663359B1 (ko) * 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) * 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7203096B2 (en) * 2005-06-30 2007-04-10 Infineon Technologies Flash Gmbh & Co. Kg Method and apparatus for sensing a state of a memory cell
JP2007018588A (ja) * 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP4800700B2 (ja) * 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) * 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4413841B2 (ja) * 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
JP4822791B2 (ja) * 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4604981B2 (ja) * 2005-11-24 2011-01-05 ソニー株式会社 半導体装置と光検出方法
JP5054919B2 (ja) * 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) * 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) * 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4762036B2 (ja) * 2006-04-14 2011-08-31 株式会社東芝 半導体装置
EP2015460A1 (en) * 2006-04-24 2009-01-14 Panasonic Corporation Receiving device, electronic device using the same, and receiving method
US7494902B2 (en) * 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) * 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
US8077536B2 (en) * 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) * 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) * 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) * 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) * 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
EP2015362A1 (en) * 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
US7449922B1 (en) * 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) * 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2919112A1 (fr) * 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
JP2009093708A (ja) * 2007-10-04 2009-04-30 Toshiba Corp 半導体記憶装置およびその駆動方法
KR100884344B1 (ko) * 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) * 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
JP6053250B2 (ja) * 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8012814B2 (en) * 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
US8120110B2 (en) * 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) * 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1645618A (zh) * 2001-02-19 2005-07-27 株式会社东芝 半导体存储器件及其制造方法
US20090010056A1 (en) * 2002-11-20 2009-01-08 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
CN101266998A (zh) * 2007-03-15 2008-09-17 台湾积体电路制造股份有限公司 半导体装置与快闪电子式可擦除可编程只读存储器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824861A (zh) * 2014-01-15 2014-05-28 上海新储集成电路有限公司 一种鳍状背栅的存储结构及其浮体单元的自动刷新方法

Also Published As

Publication number Publication date
TW201123453A (en) 2011-07-01
FR2953636A1 (fr) 2011-06-10
KR20110065316A (ko) 2011-06-15
FR2953636B1 (fr) 2012-02-10
JP2011123985A (ja) 2011-06-23
SG172527A1 (en) 2011-07-28
EP2333779A1 (en) 2011-06-15
US20110134690A1 (en) 2011-06-09

Similar Documents

Publication Publication Date Title
CN101207155B (zh) 具有有利于不同导电率类型区域的栅的浮体存储单元
US9837155B1 (en) Dual gate semiconductor memory device with vertical semiconductor column
US6632723B2 (en) Semiconductor device
KR100640616B1 (ko) 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
TWI427776B (zh) 關於具有一浮動主體之記憶體單元的方法，裝置及系統
US8664712B2 (en) Flash memory cell on SeOI having a second control gate buried under the insulating layer
CN100552951C (zh) 具有压缩的器件隔离结构的半导体器件
JP2009117518A (ja) 半導体記憶装置およびその製造方法
JP2008177273A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
US20110024815A1 (en) Semiconductor apparatus and method for fabricating the same
JP2009016760A (ja) 半導体記憶装置
WO2015104947A1 (ja) 半導体装置、メモリ回路、および半導体装置の製造方法
US7132751B2 (en) Memory cell using silicon carbide
KR100257765B1 (ko) 기억소자 및 그 제조 방법
JP4622902B2 (ja) 不揮発性半導体記憶装置
CN102087873A (zh) 控制具有第二控制栅极的dram存储器单元的方法
US20100032762A1 (en) Stack-Type Semiconductor Device
KR101003115B1 (ko) 플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그제조방법
US8525248B2 (en) Memory cell comprising a floating body, a channel region, and a diode
JP4854375B2 (ja) 半導体記憶装置及びその製造方法、並びに携帯電子機器
JP2008098467A (ja) 半導体記憶装置及びその製造方法
JP2006012991A (ja) 半導体記憶装置
JP2008283158A (ja) 半導体素子及びその製造方法
JP2008124302A (ja) 半導体記憶装置およびその製造方法
US8835900B2 (en) Highly scaled ETSOI floating body memory and memory circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110608