JP4604981B2 - 半導体装置と光検出方法 - Google Patents

半導体装置と光検出方法 Download PDF

Info

Publication number
JP4604981B2
JP4604981B2 JP2005339467A JP2005339467A JP4604981B2 JP 4604981 B2 JP4604981 B2 JP 4604981B2 JP 2005339467 A JP2005339467 A JP 2005339467A JP 2005339467 A JP2005339467 A JP 2005339467A JP 4604981 B2 JP4604981 B2 JP 4604981B2
Authority
JP
Japan
Prior art keywords
insulating film
optical waveguide
light
light receiving
receiving element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005339467A
Other languages
English (en)
Other versions
JP2007149790A (ja
JP2007149790A5 (ja
Inventor
公一朗 木島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005339467A priority Critical patent/JP4604981B2/ja
Priority to US11/562,519 priority patent/US7592682B2/en
Publication of JP2007149790A publication Critical patent/JP2007149790A/ja
Publication of JP2007149790A5 publication Critical patent/JP2007149790A5/ja
Application granted granted Critical
Publication of JP4604981B2 publication Critical patent/JP4604981B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/112—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
    • H01L31/113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor
    • H01L31/1136—Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor the device being a metal-insulator-semiconductor field-effect transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

この発明は、光通信を行うための光導波路を持つ半導体装置に関し、本半導体装置を用いての光検出方法についても説明する。詳しくは、この発明は、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光を、光導波路の導波方向の所定箇所に対応し、この光導波路を導波する光の電界が存在する半導体層位置にフローティングのチャネルボディが形成されたＭＩＳＦＥＴを有する受光素子で検出することによって、光導波路を導波する光の検出を低コストで達成し得る半導体装置等に係るものである。
シリコン基板上に、光導波路を形成し光通信機能を持たせる試みは、光と電気の基板を１チップ化することが可能となること、あるいはＣＭＯＳ(Complementary Metal-Oxide Semiconductor)作製ライン等のシリコン用に存在する製造ラインを使用することができること、等の理由により近年注目を集めている。
シリコン材料は、１１００ｎｍ以上の波長に対して透明性を有していることから、幹線系の光通信に用いられている１３００ｎｍ帯あるいは１５５０ｎｍ帯の光を光導波路に導波させることができるので、これらの波長を用いた光通信部品として期待されている。シリコン材料を光通信部品として用いるための研究として、波長フィルタ部品、光受光素子、光アンプ部品などさまざまな研究がなされている。
シリコン材料は、１１００ｎｍ以上の光に対して透明であることから、シリコン基板上に受光素子を形成するためには、他の材料を形成する必要がある。そのため、最近の光受光素子の研究は、主に光を吸収する材料にゲルマニウム（Ｇｅ）を用いた受光素子の研究が盛んに行われている（非特許文献１参照）。
野澤哲生，「筐体内に浸透始める光伝送ルータや携帯電話機が先行」，日経エレクトロニクス，２００５年６月６日号，ｐ５９〜ｐ７０，図１１
しかし、Ｇｅ材料を用いた受光素子をシリコン基板上に形成するためには、現在のところ、約９００℃で約１２時間のアニールが必要であるので、低コストにデバイスを作製するには適していない。現在のＣＭＯＳプロセスをそのまま適用して作製できるような受光素子の開発が望まれている。
この発明の目的は、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光の検出を低コストで達成することにある。
この発明の概念は、半導体基板上に、第１の絶縁膜、第１の半導体層、第２の絶縁膜および第２の半導体層がこの順に形成され、上記第１の半導体層の一部が、光通信を行う素子間の経路において、上記第２の半導体層の方向に肉厚とされ、該肉厚部、上記第１の絶縁膜および上記第２の絶縁膜で構成された光導波路と、該光導波路を導波する光を、該光のエバネッセント光を検知して検出する、上記光導波路上の上記第２の半導体層に形成されたＭＩＳＦＥＴを有する受光素子とを備え、上記ＭＩＳＦＥＴのゲート電極はゲート絶縁膜を介して上記第２の半導体層上に配置され、上記ＭＩＳＦＥＴのソース拡散層およびドレイン拡散層は、上記第２の半導体層内に上記第２の絶縁膜に達する深さまで形成されている、半導体装置にある。
この発明においては、絶縁膜上に半導体層を有する基板、つまりＳＯＩ(Silicon On Insulator)基板が用いられる。この半導体層が所定の経路に沿って肉厚とされ、この所定の経路に沿った光導波路が形成される。この光導波路の導波方向の所定箇所（受光位置）に対応して受光素子が形成される。この受光素子は、光導波路を導波する光の電界が存在する半導体層位置に形成されたフローティングのチャネルボディと、このチャネルボディの表面側に形成されたチャネルを形成するためのゲートとを有するＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)で構成される。
例えば、基板は、半導体基板上に、第１の絶縁膜、第１の半導体層、第２の絶縁膜および第２の半導体層がこの順に形成されたもの（二重ＳＯＩ基板）であり、光導波路は第１の半導体層が所定の経路に沿って肉厚とされて形成され、ＭＩＳＦＥＴのチャネルボディは第２の半導体層に形成される。
ＭＩＳＦＥＴでは、光導波路を光が導波する際に生じるＴＰＡ(Two Photon Absorption：２光子吸収）現象により発生するキャリアが検知される。ＭＩＳＦＥＴは、通常のＣＭＯＳプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
例えば、ＭＩＳＦＥＴでは、チャネルボディに残存する多数キャリアを除去するクリア工程と、このクリア工程の後に、チャネルボディに所定期間だけ、光導波路を導波する光のエバネッセント光により生じる２光子吸収現象で発生する多数キャリアを蓄積する取り込み工程と、この取り込み工程の後に、チャネルボディに蓄積されている多数キャリアを検出する検出工程とを１サイクルとして、光導波路を導波する光の検出が行われる。
例えば、二重ＳＯＩ基板を用いるもので、光導波路が存在する領域と他の領域とにおける第１の半導体層を分離する局所絶縁膜が備えられる。これにより、それぞれの領域に対応した第１の半導体層が分離され、それぞれの領域の第１の半導体層に最適な基板バイアス電圧を印加することが可能となる。
また例えば、受光素子は、光導波路の導波方向に沿って並べて形成された複数個のＭＩＳＦＥＴが並列的に接続されて構成される。これにより、一個のＭＩＳＦＥＴのチャネルボディに蓄積されるキャリア数が少なくても、複数個のＭＩＳＦＥＴの全体ではそのキャリア数が多くなるので、光検出器としての動作周波数の特性向上が可能となる。
この発明によれば、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光を、光導波路の導波方向の所定箇所に対応し、この光導波路を導波する光の電界が存在する半導体層位置にフローティングのチャネルボディが形成されたＭＩＳＦＥＴを有する受光素子で検出するものであり、光導波路を導波する光の検出を低コストで達成できる。
この発明の実施の形態について説明する。図１は、この発明を適用し得るＳＯＣ(System On Chip)デバイス１００を示している。このＳＯＣデバイス１００は、２個のＣＰＵ(Central Processing Unit)１０１Ａ，１０１Ｂと、ＤＲＡＭ(Dynamic Random Access Memory)１０２と、ＲＯＭ(Read Only Memory)１０３と、ロジックＩＣ１０４と、アナログＩＣ１０５と、シリアルＩ／Ｆユニット１０６と、パラレルＩ／Ｆユニット１０７と、光ポート１０８とを備えたシステムＬＳＩ(Large Scale Integrated circuit)である。このＳＯＣデバイス１００の光ポート１０８には外部との通信のために光ファイバ１１０が接続されている。
このＳＯＣデバイス１００は、二重ＳＯＩ基板１０に形成されている。図２は、二重ＳＯＩ基板１０の構造を示している。この二重ＳＯＩ基板は、シリコン基板１１上に絶縁膜１２を介してシリコン層（シリコン単結晶膜）１３が形成され、さらにこのシリコン層１３の上に絶縁膜１４を介してシリコン層（シリコン単結晶膜）１５が形成された構造となっている。ここで、シリコン基板１１は半導体基板を構成し、絶縁膜１２は第１の絶縁膜を構成し、シリコン層１３は第１の半導体層を構成し、絶縁膜１４は第２の絶縁膜を構成し、シリコン層１５は第２の半導体層を構成している。
この二重ＳＯＩ基板１０は、例えば、（１）ＳＩＭＯＸ法、（２）貼り合わせ（研磨）法、（３）貼り合わせ（スマートカット）法等により製造される。
（１）ＳＩＭＯＸ法による二重ＳＯＩ基板の製造工程を説明する（図３参照）。
まず、図３Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１６が形成されたものである。このシリコン層１６の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
次に、図３Ｂに示すように、シリコン層１６の表面から高エネルギーで高濃度の酸素イオンを注入する。
次に、図３Ｃに示すように、高温アニール処理を施し、注入された酸素イオンとシリコンとを反応させて、シリコン層内にシリコン酸化膜からなる絶縁膜１４を生成する。
このようにシリコン層内に絶縁膜１４が生成されることで、シリコン基板１１の上に、絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された二重ＳＯＩ基板１０が得られる。
次に、図３Ｄに示すように、シリコン層１５の厚さを所望の厚さに調整する。例えば、エピタキシャル成長工程により厚くし、あるいは熱酸化膜の形成およびエッチングの工程により薄くする。
（２）貼り合わせ（研磨）法による二重ＳＯＩ基板の製造工程を説明する（図４参照）。
まず、図４Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１３が形成されたものである。そして、シリコン層１３の表面に、熱酸化によりシリコン酸化膜１７を形成する。シリコン層１３の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
また、図４Ｂに示すように、シリコン基板１８を用意し、その表面に熱酸化によりシリコン酸化膜１９を形成する。
次に、図４Ｃに示すように、図４Ａで用意したＳＯＩ基板に、図４Ｂで用意したシリコン基板１８を貼り合わせる。この場合、ＳＯＩ基板のシリコン酸化膜１７にシリコン基板１８のシリコン酸化膜１９が重ねられ、加熱加圧により接合される。
次に、図４Ｄに示すように、表面側のシリコン層１８の厚さを、ＣＭＰ(Chemical Mechanical Polishing)による研磨で所望の厚さに調整する。これにより、シリコン基板１１の上に、絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された二重ＳＯＩ基板１０が得られる。
（３）貼り合わせ（スマートカット）による二重ＳＯＩ基板の製造工程を説明する（図５参照）。
まず、図５Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１３が形成されたものである。そして、シリコン層１３の表面に、熱酸化によりシリコン酸化膜２０を形成する。シリコン層１３の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
また、図５Ｂに示すように、シリコン基板２１を用意する。そして、このシリコン基板２１に水素イオンを注入して基板分離位置を規定する。
次に、図５Ｃに示すように、図５Ａで用意したＳＯＩ基板に、図５Ｂで用意したシリコン基板２１を貼り合わせる。この場合、ＳＯＩ基板のシリコン酸化膜２０にシリコン基板２１の表面が重ねられ、加熱加圧により接合される。
次に、図５Ｄに示すように、イオン注入された水素が集中することによる基板の分離現象が生じる温度に加熱することにより、シリコン基板２１を基板分離位置でカットして分離する。そして、図５Ｅに示すように、シリコン基板２１の分離位置を研磨して仕上げをする。これにより、シリコン基板１１の上に、絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された二重ＳＯＩ基板１０が得られる。
なお、上述の貼り合わせ（研磨）法におけるシリコン基板１８、あるいは上述の貼り合わせ（スマートカット）法におけるシリコン基板２１の代わりに、ゲルマニウム、歪みシリコン、シリコン−ゲルマニウム等からなる基板を使用して、二重ＳＯＩ基板１０と同様の基板を製造し、二重ＳＯＩ基板１０の代わりに用いることもできる。また、ＳＩＭＯＸ法におけるシリコン層１６の代わりにゲルマニウム、歪みシリコン、シリコン−ゲルマニウム等の半導体層が形成されたものを用い、この半導体層内に絶縁膜１４を形成し、二重ＳＯＩ基板１０と同様の基板を製造し、二重ＳＯＩ基板１０の代わりに用いることも考えられる。
図６は、上述したＳＯＣデバイス１００のＤＲＡＭ１０２を構成するＦＢＣメモリセルＭＣの構成を示している。上述したように、シリコン基板１１上に絶縁膜１２、シリコン層１３、絶縁膜１４およびシリコン層１５がこの順に形成された、二重ＳＯＩ基板が用いられている。シリコン層１５はｐ型シリコン層とされている。
そして、シリコン層１５をチャネルボディとして、その表面にゲート絶縁膜４４を介してゲート電極４５が形成され、絶縁膜１４に達する深さにソース拡散層４６およびドレイン拡散層４７が形成されて、メモリセルＭＣとしてのｎチャネルＭＩＳＦＥＴが構成されている。
また、シリコン層１５および絶縁膜１４を貫通した状態で、多結晶シリコン（ポリシリコン）等からなるコンタクトプラグ４８が埋め込まれている。このコンタクトプラグ４８は、絶縁膜１２と絶縁膜１４との間に存在するシリコン層１３に電気的に接続されている。このコンタクトプラグ４８は、シリコン層１３に基板バイアス電圧を印加するためのバイアス電圧印加部を構成している。
なお、このコンタクトプラグ４８からチャネルボディに基板バイアス電圧が印加されないように、チャネルボディとコンタクトプラグ４８との間に局所絶縁膜４９が形成されている。
ＤＲＡＭ１０２を構成する各メモリセルＭＣは、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列され、図７に示すように、セルアレイ５１が構成される。この場合、ドレイン４７はビット線ＢＬに、ゲート電極４５はワード線ＷＬに、ソース４６は固定電位線ＳＬ、例えば接地線に、さらにコンタクトプラグ４８が基板バイアス線ＶＬに接続される。なお、図７には、固定電位線ＳＬの図示を省略している。
各メモリセルＭＣに対応したシリコン層１３には、ワード線単位で、基板バイアス電圧が印加される。そのため、各メモリセルＭＣに対応したシリコン層１３をワード線単位で分離する、ワード線ＷＬ方向に伸びた局所絶縁膜５０が形成されている。
メモリセルＭＣの書き込み、読み出しの動作は、通常のＳＯＩ基板を用いて形成された、従来周知のＦＢＣメモリセルＭＣ(b)と同様である。このメモリセルＭＣ(b)の構成、動作を説明する。
図８は、メモリセルＭＣ(b)の原理的構成を示している。シリコン基板３０１上に、シリコン酸化膜などの絶縁膜３０２を介してｐ型シリコン層３０３が形成された、ＳＯＩ基板が用いられている。
シリコン層３０３をチャネルボディとして、その表面にゲート絶縁膜３０４を介してゲート電極３０５が形成され、絶縁膜３０２に達する深さにソース拡散層３０６およびドレイン拡散層３０７が形成されて、メモリセルＭＣ(b)としてのｎチャネルＭＩＳＦＥＴが構成されている。
各メモリセルＭＣ(b)は、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列されてセルアレイが構成される。この場合、ドレイン３０７はビット線ＢＬに、ゲート電極３０５はワード線ＷＬに、ソース３０６は固定電位線、例えば接地線に接続される。
このメモリセルＭＣ(b)の動作原理は、ＭＩＳＦＥＴのチャネルボディ（ｐ型シリコン層３０３）の多数キャリアであるホール蓄積を利用する。すなわち、ＭＩＳＦＥＴを５極管動作させることにより、ドレイン３０７から大きなチャネル電流を流し、ドレイン接合近傍でインパクトイオン化を起こす。
このインパクトイオン化により生成された過剰の多数キャリア（ホール）をチャネルボディに保持させ、その状態を例えばデータ“１”とする。ドレイン３０７とチャネルボディの間に順方向電流を流して、チャネルボディの過剰ホールをドレインに放出させた状態をデータ“０”とする。
データ“０”，“１”は、チャネルボディの電位の差であり、ＭＩＳＦＥＴのしきい値の差として記憶される。すなわち、図９に示すように、ホール蓄積によりチャネルボディ電位Ｖbodyの高いデータ“１”状態のしきい値Ｖth1は、チャネルボディ電位の低いデータ“０”状態のしきい値Ｖth0より低い。
チャネルボディにホールが蓄積されたデータ“１”を安定に保持するためには、ワード線ＷＬに与える電圧ＶＷＬを負に保持することが好ましい。このデータ保持状態は、逆データの書き込み動作を行わない限り、読み出し動作を行っても変わらない。すなわち、キャパシタの電荷保持を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
データの読み出しは、基本的に、メモリセルＭＣ(b)の導通度の差を検出することにより行われる。ワード線電圧ＶＷＬとボディ電位Ｖbodyの関係が、上述の図９に示すようになるので、例えばワード線ＷＬにデータ“０”，“１”のしきい値Ｖth0，Ｖth1の中間の読み出し電圧を与えて、メモリセルの電流の有無を検出すれば、データ検出ができる。あるいは、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧を与えて、メモリセルの電流の大小を検出すれば、データ検出ができる。
図１０Ａ，Ｂは、メモリセルＭＣ(b)の書き込み動作を示している。図１０Ａは、データ“１”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに高い正電圧を印加し、上述したようにドレイン接合近傍でインパクトイオン化を起こし、チャネルボディにホールを蓄積する。図１０Ｂは、データ“０”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに負電圧を印加し、チャネルボディ（ｐ型シリコン層３０３）とドレイン３０７との間のｐｎ接合を順方向バイアスし、チャネルボディ３０３からホールを排出する。
図１１Ａ，Ｂは、メモリセルＭＣ(b)の読み出し動作を示している。図１１Ａは、データ“１”およびデータ“０”の読み出し動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬにインパクトイオン化でデータが破壊されないように、低い正電圧を印加する。図１１Ｂは、読み出し時における、ドレイン電流Ｉdsとゲート電圧Ｖgsの関係を示している。例えば、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧ＶWLreadを与え、このしきい値Ｖth0，Ｖth1の差に対応するドレイン電流差ΔＩds（＝Ｉ1−Ｉ0）をセンスアンプで検知し、データ“０”，“１”を識別する。
ＤＲＡＭ１０２を構成する各メモリセルＭＣに対応したシリコン層１３に印加される基板バイアス電圧について説明する。
非書き込み時および非読み出し時には、シリコン層１３に印加される基板バイアス電圧（基板バイアス線ＶＬに印加される電圧）は、チャネルボディに蓄積された多数キャリアであるホールの減少を抑制し得る第１の値、例えば−１Ｖとする。この第１の値は、他の部分のデータの読み書きを行う動作時に、ビット線（ドレイン）ＢＬの電圧変化があっても、チャネルボディに蓄積されているホールが減少する現象（パス・ゲート・リーケージ現象）を生じにくくできる電圧値である。
また、書き込み時、読み出し時に関しては、例えば、以下の（１）〜（３）のいずれかに設定する。
（１）図１２Ａに示すように、データ“１”，“０”の書き込み時には、シリコン層１３に印加される基板バイアス電圧を、書き込みに適した第２の値、例えば０Ｖとする。
（２）図１２Ｂに示すように、データ“１”の書き込み時には、シリコン層１３に印加される基板バイアス電圧を、書き込みに適した第２の値、例えば０Ｖとする。
これら（１）、（２）の場合、データ“１”，“０”の書き込み時を除き、あるいはデータ“１”の書き込み時を除き、基板バイアス電圧は、チャネルボディに蓄積されたホールの減少を抑制し得る、上述の第１の値、例えば−１Ｖとされる。そのため、ビット線（ドレイン）ＢＬの電圧変化があっても、基板バイアス電圧が第２の値にある場合に比較して、パス・ゲート・リーケージ現象が生じにくくなる。
また、（１）、（２）の場合、データ“１”，“０”の書き込み時、あるいはデータ“１”の書き込み時に、基板バイアス電圧は、書き込みに適した第２の値とされる。そのため、データの書き込みを行う際のビット線ＢＬの電圧を低く設定でき、データの書き込みを行いたくないワード線ＷＬに接続されている部分でのパス・ゲート・リーケージ現象はより生じにくくなる。
（３）図１２Ｃに示すように、データの書き込み時および読み出し時には、シリコン層１３に印加される基準バイアス電圧を、書き込みに適した第２の値、例えば０Ｖとする。
この場合、（１）、（２）の場合に比べて、基板バイアス電圧がチャネルボディに蓄積されたホールの保持に適した値でない時間が長くなる。しかし、基板バイアス電圧の切り換え周波数を、（１）、（２）の場合に比べて格段に低くできる。
絶縁膜１４は、上述したようにＳＩＭＯＸ法、あるいは貼り合わせ法により形成されるので、ゲート酸化膜４４よりも厚くなることが一般的であることをふまえると、この（３）の場合は、高速記録再生を実現するために適した基板バイアス電圧の印加方法となる。
図１に示すＳＯＣデバイス１００では、シリコン層１３に印加される基板バイアス電圧を異なるものとすべき各領域の間には、このシリコン１３を分離する局所絶縁膜５５が設けられている。図１３は、Ａ領域、Ｂ領域、および後述する光導波路領域の部分を示している。また、図１４は、ＣＭＯＳを構成するＮチャネル領域と、Ｐチャネル領域の部分を示している。
これらの場合、各領域の間にはシリコン層１３を分離する局所絶縁膜５５が設けられている。また、各領域には、上述したメモリ領域のコンタクトプラグ４８と同様に形成されたコンタクトプラグ５６により、所定の基板バイアス電圧が印加可能とされている。これにより、各領域に対応したシリコン層１３にそれぞれ最適な基板バイアス電圧を印加でき、ＳＯＣデバイス１００の最高特性を得ることが可能となる。
なお、図１に示すＳＯＣデバイス１００では２個のＣＰＵ１０１Ａ，１０１Ｂを備えているが、これとは別に、例えば図１５に示すように、６個のプロセッサＭＰＵ１〜ＭＰＵ６を備えたマルチプロセッサＩＣを考えてみる。このようなＩＣにおいては、全てのプロセッサが常時稼働状態（オン状態）にあるわけではない。例えば、具体的には、ＨＤ(High Definition)画像１つを単純にデコードしているとき、ＩＣは稼働状態であるが、その中のプロセッサは全て稼働状態ではない。
この場合、稼働しているプロセッサが例えばＭＰＵ１，ＭＰＵ２であれば、このＭＰＵ１，ＭＰＵ２の領域に動作時に最適な基板バイアス電圧を印加し、稼働していない他のプロセッサＭＰＵ３〜ＭＰＵ６の領域には待機時に最適な基板バイアス電圧を印加すればよい。
また、図１に示すＳＯＣデバイス１００では、例えばＣＰＵ１０１ＡとＣＰＵ１０１Ｂとの間は光導波路を使用した光通信が行われる。本実施の形態において、図１３に示すように、光通信のための光導波路６１は、絶縁膜１２、シリコン層１３および絶縁膜１４を用いて形成される。この場合、絶縁膜１２，１４に挟まれるシリコン層１３に、光導波路６１としての肉厚部が形成されている。シリコン（Ｓi）の屈折率は３．５であり、二酸化シリコン（ＳiＯ2）の屈折率は１．５であることから、絶縁膜１２、シリコン層１３および絶縁膜１４によって光導波路６１を形成できる。
ここで、図１６を参照して、ＳＩＭＯＸ法で製造する場合における光導波路６１の製造工程を説明する。この図１６において、図３と対応する部分には同一符号を付し、その詳細説明は省略する。
まず、図１６Ａに示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、シリコン基板１１に、絶縁膜１２、例えばシリコン酸化膜を介して、シリコン層１６が形成されたものである。このシリコン層１６の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
次に、図１６Ｂに示すように、熱酸化により、シリコン層１６の表面にシリコン酸化膜２２を形成する。そして、パターニングを行って、図１６Ｃに示すように、二酸化シリコンからなる、光導波路パターンに対応したマスクを２３を形成する。
次に、図１６Ｄに示すように、シリコン層１６上にマスク２３が配置された状態で、酸素イオンを注入する。この場合、マスク２３が配置された部分ではこのマスク２３でイオン速度が減速されるため酸素イオンが浅く注入され、一方マスク２３が配置されていない部分では酸素イオンが深く注入される。
次に、図１６Ｅに示すように、シリコン層１６に酸素イオンが注入されたＳＯＩ基板に高温アニール処理を施し、注入された酸素イオンとシリコンとを反応させて、シリコン層内にシリコン酸化膜（絶縁膜）１４を生成し、絶縁膜（シリコン酸化膜）１２、シリコン層１３および絶縁膜（シリコン酸化膜）１４からなる光導波路６１を形成する。なお、マスク２３は、アニール処理前または後、あるいはある程度アニールを行った後に除去される。
また、図１に示すＳＯＣデバイス１００には、上述した光導波路を通して導波された光信号を検出するための受光素子７０が備えられる。図１７、図１８は、受光素子７０の構成を示している。ここで、図１７は全体構造図であり、図１８は断面図である。
この受光素子は、光導波路６１の所定箇所に対応して配置されたＭＩＳＦＥＴとしてのＭＯＳトランジスタ（ＰＤＳＯＩトランジスタ）を有している。この場合、ｐ型シリコン層１５をチャネルボディとして、その表面にゲート絶縁膜７１を介してゲート電極７２が形成され、絶縁膜１４に達する深さにソース拡散層７３およびドレイン拡散層７４が形成されて、ＰＤＳＯＩトランジスタが構成されている。
通常の受光素子においては光子の吸収により生成される電流を検知する原理に基づいており、時間的に連続した光量測定が可能である。受光素子７０の受光の原理は、検知作業直前に光が導波していたことにより生じたＴＰＡ現象があったかどうかを検知するものである。そのため、受光素子７０における光量のモニタは連続ではないが、その測定間隔はＭＯＳトランジスタの２周期程度であるので、高速なＭＯＳデバイスを作製することで、十分に速い応答速度の光量検知が可能である。
光導波路６１を光が導波した場合、この光導波路６１の直上の部分には多くのエバネッセント光が存在する。これにより、受光素子７０を構成するＰＤＳＯＩトランジスタのチャネルボディ部分に、光導波路６１を導波する光の電界を存在させることができる。受光素子７０では、このエバネッセント光によって生じたＴＰＡ現象が利用される。
図１９は、図２０に示すようなサイズで形成された光導波路６１において、この光導波路６１を導波する波長１．５５μｍの光の電界強度分布を示している。図１９からも明らかなように、光導波路６１の直上の部分には多くのエバネッセント光が存在していることがわかる。なお、図２０におけるサイズの単位は（μｍ）である。
受光素子７０における受光の原理を説明する。
受光素子７０は、上述したように、検知作業直前に光導波路６１を光が導波していたことにより生じたＴＰＡ現象があったかどうかを検知するものであり、このＴＰＡ現象の有無の検知をチャネルボディに蓄積されるホールの存在の有無によって行う。
図２１、図２２を用いて、光導波路６１を導波する光のＴＰＡ現象により、受光素子７０であるＰＤＳＯＩトランジスタのチャネルボディにホールが蓄積される過程の説明を行う。まず、図２１に示すように、ＴＰＡ現象により電子とホールのペアが光の電界が存在する領域に形成される。そして、最初は電子とホールが同数存在しているが、電子とホールとは移動速度が数倍異なり、電子の方が移動が容易であることから、図２２に示すように、電子は容易にソース７３に吸収され、チャネルボディにはホールが残存することとなる。
次に、図２３、図２４を用いて、光検出工程の直前に位置するクリア工程の説明を行う。受光素子７０は、上述したようにＰＤＳＯＩトランジスタのチャネルボディに残存するホールを検出するものであり、検出時点の直前にチャネルボディに存在しているかもしれないホールを除去する工程（以下、適宜、「クリア工程」と称する）が必要である。
このクリア工程の目的は、チャネルボディに存在するホールの除去であるので、ＰＤＳＯＩトランジスタのドレイン電圧ＶＤを負電圧、例えば−１Ｖとすることで、順方向ｐｎジャンクションとなり、チャネルボディのホールは強制的にドレイン７４に吸い取られる。
図２３は、光導波路１３に光が導波していない場合のクリア工程を示している。この場合には、チャネルボディに残存していたホールはほぼ完全に除去される。図２４は、光導波路６１に光が導波している状態、すなわちＴＰＡ現象が生じている状態におけるクリア工程を示している。この場合、ＴＰＡ現象によりチャネルボディに次々にキャリアが生成されることとなるが、電子はソースに、ホールはドレインに、ほぼ吸い取られる。
次に、図２５、図２６を用いて、光検出工程の説明を行う。受光素子７０は、検出時点で光導波路６１が光を導波しているか否かを判断するものではなく、上述のクリア工程後から検出を行う時点までの時間において光が導波している時間が長かったのか、それとも導波している時間がそれほどなかったのかを判断するものである。
図２５は、クリア工程後から検出を行う時点までの時間において光が導波している時間が長かった場合の例を示している。この例においては、受光素子７０であるＰＤＳＯＩトランジスタのチャネルボディには、検出を行う時点においてクリア工程後から検出を行う時点までにＴＰＡ現象により生成され残存したホールが存在していることから、クリア工程後から検出を行う時点までの時間において光が導波している時間が長かったことが判断される。
チャネルボディにホールが存在しているか否かの判断は、ゲート電圧ＶＧを正電圧、例えば１．３Ｖとして、ドレイン７４に電圧を加えていった場合のドレイン電流の変化を検出する等の方法により行われる。これは、上述したＦＢＣメモリセルにおける再生原理と同様である。
図２６は、クリア工程後から検出を行う時点までの時間において光が導波している時間がほとんどなかった場合の例を示している。この例においては、受光素子７０であるＰＤＳＯＩトランジスタのチャネルボディには、検出を行う時点においてクリア工程後から検出を行う時点までにＴＰＡ現象により生成され残存したホールがほとんど存在していないことから、クリア工程後から検出を行う時点までの時間において光が導波している時間がほとんどなかったことが判断される。
次に、図２７、図２８を用いて、受光素子（ＰＤＳＯＩトランジスタ）７０の動作タイミングを説明する。図２７は、クリア工程後の取り込み期間(acquire)に光導波路６１に光が導波しなかったことにより、チャネルボディにホールが存在しない場合のドレイン信号を示す例である。図２８は、クリア工程後の取り込み期間(acquire)に光導波路６１に光が導波したことにより、チャネルボディにホールが存在する場合のドレイン信号を示す例である。
図２７、図２８に示すように、受光素子７０の動作は、クリア工程（clear）、取り込み工程（acquire）および検出工程（read）の３工程からなっている。このように３工程という少ない工程数で構成されているので、ＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）の応答周波数の１桁落ち以上の（周波数劣化が少ないという意味）動作周波数を有する潜在能力がある。したがって、ＰＤＳＯＩトランジスタが１０ＧＨｚ程度の動作周波数性能を有していれば、ＧＨｚオーダーの動作周波数が可能である。
動作周波数の特性向上には検出精度を高めるためのホール数の増加が必要であるが、データ取り込み期間を長くしてホールの数を増やすことはサイクルの繰り返し速度を落としてしまうことになるので、動作周波数の特性向上にはつながらない。また、ゲート間隔を広げてチャネルボディを広くすることもホールの数を増やす方法の一つであるが、ＰＤＳＯＩトランジスタの動作周波数を低下させてしまうので、データの取り込み期間を短くすることはできても、サイクル時間の短縮にはつながらない。
図２９は、光検出器としての動作周波数の特性向上を図るための一例を示している。この例は、ゲート間隔を広げることもなく、ホール数の増加を行い、結果としてデータの取り込み時間の短縮および信号量の増加を可能とする受光素子７０Ａである。この図２９において、図１７、図１８と対応する部分には同一符号を付し、その詳細説明は省略する。
この受光素子７０Ａは、光導波路６１の導波方向に沿って、複数個、図示の例では４個のＰＤＳＯＩトランジスタが形成され、これら複数個のＰＤＳＯＩトランジスタが並列的に接続されて構成されている。
この受光素子７０Ａによれば、実効的にチャネルボディのエリアを広げることができ、チャネルボディに存在するホールの数を増加させることができ、光検出器としての動作周波数の特性向上を図ることができる。
Ｓｉ材料の屈折率は約３．５であり、Ｓｉ製光導波路を導波する光の有効屈折率を３と見積もると、光は１ｎsecの時間に約１０ｃｍ導波することとなる。そのため、原理的には、１０ｃｍ以下の長さに複数個のＰＤＳＯＩトランジスタを並べて配置した受光素子７０Ａであっても、ＧＨｚの信号の検出が可能となる。
受光素子７０Ａは、複数個のＰＤＳＯＩトランジスタを並列に接続していることからリーク電流の増加による信号品質の劣化もあるので、ＰＤＳＯＩトランジスタの接続個数には限界がある。しかし、動作周波数の観点のみではさほどの制約を受けないことを示しているので、ＰＤＳＯＩトランジスタを現実的な数（例えば１００個以下）だけ光導波路６１の導波方向に沿って形成し、電気的に並列に接続して受光素子を形成することは、データの取り込み時間の短縮に極めて有効な手段である。
なお、図２９では、複数個のＰＤＳＯＩトランジスタが光導波路６１の導波方向に沿って一列に配列されたものを示したが、配列の仕方はこれに限定されない。例えば、複数列に、あるいはランダムに配列されていてもよい。要は、複数個のＰＤＳＯＩトランジスタは、光導波路６１を通る光のＴＰＡ現象によってキャリアが生成し、ホールが残存する、光導波路６１の所定箇所に対応した場所に配列されていればよい。
図３０は、光検出器としての動作周波数の特性向上を図るための他の例を示している。ここで、図３０Ａは全体構造図であり、図３０ＢはＡ−Ａ線断面図、図３０ＣはＢ−Ｂ線断面図である。この例は、ゲート間隔を広げることもなく、ホール数の増加を行い、結果としてデータの取り込み時間の短縮および信号量の増加を可能とする受光素子７０Ｂである。この図３０において、図１８と対応する部分には同一符号を付し、その詳細説明は省略する。
受光素子７０Ｂの形成箇所に対応して、矩形状に絶縁膜１４およびシリコン層１５が取り除かれている。そして、受光素子７０Ｂを構成するＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）のチャネルボディは、光導波路６１のコア部を構成するシリコン層１３に形成されている。
図３１を参照して、受光素子７０Ｂの形成工程を説明する。
まず、図３１Ａに示すように、シリコン層１５上に、受光素子７０Ｂの形成箇所に開口部を有するレジストパターン２４を形成して、この受光素子７０Ｂの形成箇所に対応したシリコン層１５をエッチング加工で取り除く。
次に、図３１Ｂに示すように、上述のレジストパターン２４を利用して、受光素子７０Ｂの形成箇所に対応した絶縁膜１４をエッチング加工で取り除く。
次に、図３１Ｃに示すように、シリコン層１５にｐ型不純物、ｎ型不純物のイオンが注入されないようにレジスト２５を形成し、その後シリコン層１３にｐ型不純物のイオンを注入してｐ型シリコン層を形成し、さらにチャネルボディ部分に対応してレジスト２６を形成し、その後にｎ型不純物のイオンを注入してソース拡散層７３およびドレイン拡散層７４を形成する。
次に、図３１Ｄに示すように、レジスト２６を除去すると共に、ソース拡散層７３およびドレイン拡散層７４に対応してレジスト２７を形成し、チャネルボディに対応してゲート絶縁膜７１を形成する。
次に、図３１Ｅに示すように、レジスト２７を除去すると共に、ゲート絶縁膜７１上にポリシリコンによってゲート電極７２を形成する。そして、図３１Ｆに示すように、ソース、ゲート、ドレインの各電極の接続をして、受光素子７０Ｂを得る。
この受光素子７０Ｂによれば、ＰＤＳＯＩトランジスタのチャネルボディが光導波路６１のコア部を構成するシリコン層１３に形成されているので、チャネルボディのエリアを広げることができ、チャネルボディに存在するホールの数を増加させることができ、光検出器としての動作周波数の特性向上を図ることができる。
上述したように、受光素子７０，７０Ａ，７０Ｂは、シリコン層１５またはシリコン層１３に形成されたフローティングのチャネルボディとこのチャネルボディの表面側に形成されたチャネルを形成するためのゲート（ゲート電極７２）とを持つＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）を有するものであり、通常のＣＭＯＳプロセスをそのまま適用して作製できる。そのため、光導波路６１で導波される光の検出を低コストで達成できる。
上述の図１８、図２９に示す受光素子７０，７０Ａでは、この受光素子７０，７０Ａを構成するＰＤＳＯＩトランジスタのｎｐｎ構造が光導波路６１の長手方向（光の導波方向）に現れるようにＭＯＳ構造を配置したものを示したが、このＰＤＳＯＩトランジスタのｎｐｎ構造が光導波路６１の長手方向と直交する方向に現れるようにＭＯＳ構造を配置してもよい。
また同様に、上述の図３０に示す受光素子７０Ｂでは、この受光素子７０Ｂを構成するＰＤＳＯＩトランジスタのｎｐｎ構造が光導波路６１の長手方向（光の導波方向）と直交する方向に現れるようにＭＯＳ構造を配置したものを示したが、このＰＤＳＯＩトランジスタのｎｐｎ構造が光導波路６１の長手方向に現れるようにＭＯＳ構造を配置してもよい。
なお、上述実施の形態では、二重ＳＯＩ基板１０の二層の絶縁膜１２，１４に挟まれたシリコン層１３を所定の経路に沿って肉厚として光導波路６１を形成し、この光導波路６１を導波する光をＰＤＳＯＩトランジスタで検出する例を示したが、この発明は、一般に、基板の絶縁膜上に有する半導体層（シリコン層）が所定の経路に沿って肉厚とされて形成された光導波路を導波する光を検出する際に適用できる。
例えば、図３２、図３３に示すような、光導波路を持つＳＯＩ基板８０，９０が提案されている。
図３２に示すＳＯＩ基板８０を説明する。このＳＯＩ基板８０は、シリコン基板８１上に、絶縁膜（シリコン酸化膜）８２を介してシリコン層（シリコン単結晶膜）８３が形成された構造となっている。そして、シリコン層８３がエッチング加工等により、所定の経路に沿って肉厚とされて光導波路８４が形成されている。ここで、シリコン基板８１は半導体基板を構成し、絶縁膜８２は第１の絶縁膜を構成し、シリコン層８３は第１の半導体層を構成している。
図３３に示すＳＯＩ基板９０を説明する。このＳＯＩ基板９０は、シリコン基板９１上に、絶縁膜（シリコン酸化膜）９２を介してシリコン層（シリコン単結晶膜）９３が形成された構造となっている。そして、シリコン層９３がエッチング加工等により、所定の経路に沿って肉厚とされて光導波路９４が形成されている。また、この光導波路９４はさらにシリコン酸化膜９５で覆われている。ここで、シリコン基板９１は半導体基板を構成し、絶縁膜９２は第１の絶縁膜を構成し、シリコン層９３は第１の半導体層を構成し、シリコン酸化膜９５は第２の絶縁膜を構成している。
この図３２、図３３に示すＳＯＩ基板８０，９０の光導波路８４，９４を導波する光を検出する際にも、この発明を適用できる。すなわち、ＳＯＩ基板８０に関しては、図３４、図３５に示すように、光導波路８４の導波方向の所定箇所に対応して受光素子８５としてのＭＯＳトランジスタ（ＰＤＳＯＩトランジスタ）を形成することで、この光導波路８４を導波する光を検出できる。この場合、ｐ型シリコン層８３をチャネルボディとして、その表面にゲート絶縁膜８６を介してゲート電極８７が形成され、絶縁膜８２に達する深さにソース拡散層８８およびドレイン拡散層８９が形成されて、ＰＤＳＯＩトランジスタが構成されている。詳細説明は省略するが、この受光素子８５の光検出動作は上述した受光素子７０（図１７、図１８参照）における光検出動作と同様である。
上述の図３４に示す受光素子８５では、この受光素子８５を構成するＰＤＳＯＩトランジスタのｎｐｎ構造が光導波路８４の長手方向（光の導波方向）と直交する方向に現れるようにＭＯＳ構造を配置した例を示した。一方、上述の図３５に示す受光素子８５では、この受光素子８５を構成するＰＤＳＯＩトランジスタのｎｐｎ構造が光導波路８４の長手方向に現れるようにＭＯＳ構造を配置した例を示している。
また、ＳＯＩ基板９０に関しても、上述したＳＯＩ基板８０と同様に、光導波路９４の導波方向の所定箇所に対応して受光素子としてのＰＤＳＯＩトランジスタを形成することで（図３４，図３５参照）、この光導波路９４を導波する光を検出できる。
なお、上述実施の形態においては、ＰＤＳＯＩトランジスタを光導波路６１，８４，９４のクラッド部（図１７参照）あるいはコア部（図３０、図３４、図３５参照）に配置したものであるが、ＴＰＡ現象によるキャリアが生成され、ホールが残存する場所（光導波路を導波する光の電界が存在する位置）であればよい。
また、上述実施の形態においては、二重ＳＯＩ基板１０の光導波路６１がＳＩＭＯＸ法で作製される例を示したが、この光導波路６１はその他の方法で作製されるものであってもよい。
この発明は、半導体基板上に形成された光導波路で導波される光の検出を低コストで達成できるものであり、所定の機能部間で光通信を行う半導体装置に適用できる。
本発明を適用し得るＳＯＣデバイスの一例を示す図である。 二重ＳＯＩ基板の構造を示す断面図である。 ＳＩＭＯＸ法による二重ＳＯＩ基板の製造工程を示す図である。 貼り合わせ（研磨）法による二重ＳＯＩ基板の製造工程を示す図である。 貼り合わせ（スマートカット）法による二重ＳＯＩ基板の製造工程を示す図である。 ＤＲＡＭを構成するメモリセルであるＦＢＣメモリセルの構成を示す断面図である。 複数個のＦＢＣメモリセルがマトリックス配列されてなるセルアレイを示す図である。 ＦＢＣメモリセルの原理的構成を示す断面図である。 ボディ電位とワード線電圧との関係を示す図である。 ＦＢＣメモリセルの書き込み動作を説明するための図である。 ＦＢＣメモリセルの読み出し動作を説明するための図である。 書き込み時、読み出し時の基板バイアス電圧の設定例を示す図である。 異なる基板バイアス電圧を印加するための領域の分離および光導波路を説明するための図である。 異なる基板バイアス電圧を印加するための領域の分離を説明するための図である。 マルチプロセッサＩＣを示す図である。 ＳＩＭＯＸ光導波路の製造工程を示す図である。 受光素子の構成を示す斜視図である。 受光素子の構成を示す断面図である。 光の電界強度分布を示す図である。 光導波路の形成例を示す図である。 受光動作におけるホール蓄積過程を説明するための図である。 受光動作におけるホール蓄積過程を説明するための図である。 受光動作におけるクリア工程を説明するための図である。 受光動作におけるクリア工程を説明するための図である。 受光動作における光検出工程を説明するための図である。 受光動作における光検出工程を説明するための図である。 受光素子の動作タイミングを示す図である。 受光素子の動作タイミングを示す図である。 受光素子の他の構成を示す断面図である。 受光素子の他の構成を示す図である。 受光素子の形成工程を示す図である。 ＳＯＩ基板の構造を示す断面図である。 ＳＯＩ基板の構造を示す断面図である。 受光素子の構成を示す断面図である。 受光素子の構成を示す断面図である。
符号の説明
１０・・・二重ＳＯＩ基板、１１・・・シリコン基板、１２，１４・・・絶縁膜、１３，１５・・・シリコン層（シリコン単結晶膜）、４４・・・ゲート酸化膜、４５・・・ゲート電極、４６・・・ソース拡散層、４７・・・ドレイン拡散層、４８，５６・・・コンタクトプラグ、４９，５０，５５・・・局所絶縁膜、５１・・・セルアレイ、６１・・・光導波路、７０，７０Ａ，７０Ｂ・・・受光素子、７１・・・ゲート絶縁膜、７２・・・ゲート電極、７３・・・ソース拡散層、７４・・・ドレイン拡散層、８０，９０・・・ＳＯＩ基板、８５・・・受光素子、１００・・・ＳＯＣデバイス、１０１Ａ，１０１Ｂ・・・ＣＰＵ、１０２・・・ＲＡＭ

Claims (4)

  1. 半導体基板上に、第１の絶縁膜、第１の半導体層、第２の絶縁膜および第２の半導体層がこの順に形成され、
    上記第１の半導体層の一部が、光通信を行う素子間の経路において、上記第２の半導体層の方向に肉厚とされ、該肉厚部、上記第１の絶縁膜および上記第２の絶縁膜で構成された光導波路と、
    該光導波路を導波する光を、該光のエバネッセント光を検知して検出する、上記光導波路上の上記第２の半導体層に形成されたＭＩＳＦＥＴを有する受光素子とを備え、
    上記ＭＩＳＦＥＴのゲート電極はゲート絶縁膜を介して上記第２の半導体層上に配置され、上記ＭＩＳＦＥＴのソース拡散層およびドレイン拡散層は、上記第２の半導体層内に上記第２の絶縁膜に達する深さまで形成されている、
    半導体装置。
  2. 上記光導波路が存在する領域と他の領域とにおける上記第１の半導体層を分離する局所絶縁膜をさらに備える、
    請求項１に記載の半導体装置。
  3. 上記受光素子は、上記光導波路の導波方向に沿って並べて形成された複数個の上記ＭＩＳＦＥＴが並列的に接続されて構成されている、
    請求項１または２に記載の半導体装置。
  4. 上記受光素子は、
    上記ＭＩＳＦＥＴのチャネルボディに残存するキャリアを除去するクリア動作と、
    該クリア動作の後に、上記エバネッセント光により生じる２光子吸収現象で発生するキャリアを上記チャネルボディに蓄積する取り込み動作と、
    該取り込み動作の後に、上記チャネルボディに蓄積されているキャリアを検出する検出
    動作とを実行する、
    請求項１に記載の半導体装置。
JP2005339467A 2005-11-24 2005-11-24 半導体装置と光検出方法 Expired - Fee Related JP4604981B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005339467A JP4604981B2 (ja) 2005-11-24 2005-11-24 半導体装置と光検出方法
US11/562,519 US7592682B2 (en) 2005-11-24 2006-11-22 Optical waveguide and photoreceptor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005339467A JP4604981B2 (ja) 2005-11-24 2005-11-24 半導体装置と光検出方法

Publications (3)

Publication Number Publication Date
JP2007149790A JP2007149790A (ja) 2007-06-14
JP2007149790A5 JP2007149790A5 (ja) 2009-01-08
JP4604981B2 true JP4604981B2 (ja) 2011-01-05

Family

ID=38052673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005339467A Expired - Fee Related JP4604981B2 (ja) 2005-11-24 2005-11-24 半導体装置と光検出方法

Country Status (2)

Country Link
US (1) US7592682B2 (ja)
JP (1) JP4604981B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4840062B2 (ja) * 2006-10-06 2011-12-21 ソニー株式会社 半導体装置および光検出方法
JP5326437B2 (ja) * 2007-09-11 2013-10-30 ソニー株式会社 記憶装置
JP2009212279A (ja) * 2008-03-04 2009-09-17 Sony Corp 半導体装置
JP2009212278A (ja) * 2008-03-04 2009-09-17 Sony Corp 光検出回路
JP2009212277A (ja) * 2008-03-04 2009-09-17 Sony Corp 発振器および光検出回路
CN101960604B (zh) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
KR101497542B1 (ko) * 2008-10-21 2015-03-02 삼성전자주식회사 반도체 소자의 동작 방법
US8232586B2 (en) * 2009-08-12 2012-07-31 Globalfoundries Inc. Silicon photon detector
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
JP5657929B2 (ja) * 2010-06-25 2015-01-21 パナソニックＩｐマネジメント株式会社 加速度センサ
CN101882623B (zh) * 2010-06-29 2011-07-27 吉林大学 非易失性半导体光折变存储器结构
US8542058B2 (en) 2011-01-03 2013-09-24 International Business Machines Corporation Semiconductor device including body connected FETs
KR102114343B1 (ko) * 2013-11-06 2020-05-22 삼성전자주식회사 센싱 픽셀 및 이를 포함하는 이미지 센서
WO2016118079A1 (en) * 2015-01-22 2016-07-28 Agency for Science,Technology and Research Optical device and method of controlling the same
KR101792644B1 (ko) * 2017-03-02 2017-11-02 울산과학기술원 고 이동도 트랜지스터 및 그의 제조 방법
FR3085536A1 (fr) * 2018-09-03 2020-03-06 Soitec Dispositif cfet et procede de fabrication d'un tel dispositif

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4958898A (en) * 1989-03-15 1990-09-25 The United States Of America As Represented By The Secretary Of The Air Force Silicon double-injection electro-optic modulator with insulated-gate and method of using same
JPH04349673A (ja) * 1991-05-27 1992-12-04 Canon Inc 導波型光検出器及びその作製方法
JPH05160430A (ja) * 1991-05-24 1993-06-25 Canon Inc キャリアの吐き出しの為の手段を有する光検出器及びそれを用いた光通信システム
JPH08288537A (ja) * 1995-04-18 1996-11-01 Casio Comput Co Ltd 光電変換素子の駆動方法
JPH1098172A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体光検出器
JP2005123513A (ja) * 2003-10-20 2005-05-12 Nippon Telegr & Teleph Corp <Ntt> 光検出器
JP2005277263A (ja) * 2004-03-26 2005-10-06 Hiroshima Univ 量子ドット電界効果トランジスタ、それを用いたメモリ素子及び光センサ及びそれらの集積回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4958898A (en) * 1989-03-15 1990-09-25 The United States Of America As Represented By The Secretary Of The Air Force Silicon double-injection electro-optic modulator with insulated-gate and method of using same
JPH05160430A (ja) * 1991-05-24 1993-06-25 Canon Inc キャリアの吐き出しの為の手段を有する光検出器及びそれを用いた光通信システム
JPH04349673A (ja) * 1991-05-27 1992-12-04 Canon Inc 導波型光検出器及びその作製方法
JPH08288537A (ja) * 1995-04-18 1996-11-01 Casio Comput Co Ltd 光電変換素子の駆動方法
JPH1098172A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体光検出器
JP2005123513A (ja) * 2003-10-20 2005-05-12 Nippon Telegr & Teleph Corp <Ntt> 光検出器
JP2005277263A (ja) * 2004-03-26 2005-10-06 Hiroshima Univ 量子ドット電界効果トランジスタ、それを用いたメモリ素子及び光センサ及びそれらの集積回路

Also Published As

Publication number Publication date
US7592682B2 (en) 2009-09-22
JP2007149790A (ja) 2007-06-14
US20070114630A1 (en) 2007-05-24

Similar Documents

Publication Publication Date Title
JP4604981B2 (ja) 半導体装置と光検出方法
US10068905B2 (en) Apparatus for FinFETs
US6246083B1 (en) Vertical gain cell and array for a dynamic random access memory
Pulicani et al. Simulation of intrinsic bipolar transistor mechanisms for future capacitor-less eDRAM on bulk substrate
KR100466559B1 (ko) 반도체 메모리 장치
US8089801B2 (en) Semiconductor memory device and method of forming the same
US8975703B2 (en) MOS transistor, formation method thereof, and SRAM memory cell circuit
JP3003102B2 (ja) 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置
JP2004535669A (ja) 半導体素子
JP4383718B2 (ja) 半導体メモリ装置及びその製造方法
US7989867B2 (en) Semiconductor memory device having a semiconductor layer disposed between first and second gate electrodes
TWI823289B (zh) 具有記憶元件的半導體裝置
TW200845300A (en) Semiconductor memory devices and methods for fabricating the same
KR100257765B1 (ko) 기억소자 및 그 제조 방법
US20080157162A1 (en) Method of combining floating body cell and logic transistors
JP2007141958A (ja) 半導体装置
JP2009230834A (ja) 強誘電体メモリセルおよび強誘電体メモリ
KR900005664B1 (ko) 반도체 기억장치
US7800111B2 (en) Trench silicon-on-insulator (SOI) DRAM cell
JPH03218666A (ja) 半導体記憶装置およびその製造方法
JP2009212279A (ja) 半導体装置
JP2009212278A (ja) 光検出回路
JP2003078026A (ja) ダブルゲートｍｏｓトランジスタ構造による高集積メモリ回路
JP2009212277A (ja) 発振器および光検出回路
JP3607499B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081117

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090904

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100907

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100920

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees