JP2009212277A - 発振器および光検出回路 - Google Patents
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Abstract
【課題】光導波路を導波する光の検出を低コストで容易に達成することが可能で、しかも光検出感度の高くい半導体装置を備えた発振器および光検出回路を提供する。
【解決手段】複数のインバータＩＮＶが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、インバータのＭＯＳトランジスタＰＴとＭＯＳトランジスタＮＴの少なくとも一方が光導波路を含む受光素子として機能し、受光素子は、基板上に絶縁膜を介して形成された半導体層と、半導体層が所定の経路に沿って所定厚とされて形成された光導波路６１と、光導波路６１に接続されたチャネルボディおよびチャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む。
【選択図】図２９
【解決手段】複数のインバータＩＮＶが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、インバータのＭＯＳトランジスタＰＴとＭＯＳトランジスタＮＴの少なくとも一方が光導波路を含む受光素子として機能し、受光素子は、基板上に絶縁膜を介して形成された半導体層と、半導体層が所定の経路に沿って所定厚とされて形成された光導波路６１と、光導波路６１に接続されたチャネルボディおよびチャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む。
【選択図】図２９
Description
本発明は、光導波路を持つ半導体装置を備えた発振器および光検出回路に関するものである。
シリコン基板上に、光導波路を形成し光通信機能を持たせる試みは、光と電気の基板を１チップ化することが可能となること、あるいはＣＭＯＳ(Complementary Metal-Oxide Semiconductor)作製ライン等のシリコン用に存在する製造ラインを使用することができること、等の理由により近年注目を集めている。
シリコン材料は、１１００ｎｍ(１．１μｍ)以上の波長に対して透明性を有していることから、幹線系の光通信に用いられている１３００ｎｍ(１．３μｍ)帯あるいは１５５０ｎｍ(１．５５μｍ)帯の光を光導波路に導波させることができるので、これらの波長を用いた光通信部品として期待されている。シリコン材料を光通信部品として用いるための研究として、波長フィルタ部品、光受光素子、光アンプ部品などさまざまな研究がなされている。
シリコン材料は、１１００ｎｍ以上の光に対して透明であることから、シリコン基板上に受光素子を形成するためには、他の材料を形成する必要がある。そのため、最近の光受光素子の研究は、主に光を吸収する材料にゲルマニウム（Ｇｅ）を用いた受光素子の研究が盛んに行われている（非特許文献１参照）。
しかし、Ｇｅ材料を用いた受光素子をシリコン基板上に形成するためには、現在のところ、約９００℃で約１２時間のアニールが必要であるので、低コストにデバイスを作製するには適していない。
現在のＣＭＯＳプロセスをそのまま適用して作製できるような受光素子の開発が望まれている。
現在のＣＭＯＳプロセスをそのまま適用して作製できるような受光素子の開発が望まれている。
そこで、本出願人は、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光を、光導波路の導波方向の所定箇所に対応し、この光導波路を導波する光の電界が存在する半導体層位置にフローティングのチャネルボディ(ｃｈａｎｎｅｌ ｂｏｄｙ)が形成された絶縁ゲート型電界効果トランジスタ（たとえばＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)）を有する受光素子で検出することによって、光導波路を導波する光の検出を低コストで達成し得る半導体装置を提案した(特許文献１参照)。
野澤哲生，「筐体内に浸透始める光伝送ルータや携帯電話機が先行」，日経エレクトロニクス，２００５年６月６日号，ｐ５９〜ｐ７０，図１１
特開２００７−１４９７９０号公報
ところで、光導波路を導波する光をＭＯＳトランジスタのチャネルボディ部分に有効に照射するためには、ＭＯＳトランジスタのボディ部分を光導波路内に配置することが最も効果的である。
図１は、光導波路がボディに接続されたＭＯＳトランジスタを簡略的に示す平面図である。
図２は、光導波路、チャネルボディ部を含む図１の簡略断面図である。
図２は、光導波路、チャネルボディ部を含む図１の簡略断面図である。
図１において、１はＭＯＳトランジスタを、１Ｇはゲート電極を、１Ｄはドレインを、１Ｓはソースを、１Ｃはゲートコンタクト領域を、２は局所酸化領域（ＬＯＣＯＳ）を、それぞれ示している。
また、図２において、１Ｂはボディ部を、３は光導波路を示している。
また、図２において、１Ｂはボディ部を、３は光導波路を示している。
ＭＯＳトランジスタ１の設計上の制約条件としては、ソース１Ｓとドレイン１Ｄはドーピング量が多いことからこの部分に光導波路３を配置すると光の損失が高くなってしまうので、ＭＯＳトランジスタ１のボディ１Ｂ部分を光導波路３に配置する際に、光導波路３の外にソースとドレインは配置することが望ましいことから、ソース１Ｓとドレイン１Ｄの方向は光導波路３の導波方向に対して垂直に配置されることとなる。
図１に示すように、素子全体を局所酸化領域２で囲まれている通常のトランジスタ１の構成をそのまま適用すると、光導波路３部分に局所酸化領域２が配置されてしまうこととなる。
熱酸化工程により形成される局所酸化領域２は、図２に示すように、断面構造が垂直ではなく斜めとなっているので、光導波路２においては屈折率が大きくことなる部分が斜めに存在していることとなる。
このため、基板あるいはクラッド側への光の放射あるいは、光の反射が生じてしまい、結果的に光の利用効率が低められることに加えて、放射された光は迷光となり他のデバイスにおけるノイズ発生の原因となってしまう。
熱酸化工程により形成される局所酸化領域２は、図２に示すように、断面構造が垂直ではなく斜めとなっているので、光導波路２においては屈折率が大きくことなる部分が斜めに存在していることとなる。
このため、基板あるいはクラッド側への光の放射あるいは、光の反射が生じてしまい、結果的に光の利用効率が低められることに加えて、放射された光は迷光となり他のデバイスにおけるノイズ発生の原因となってしまう。
また、光導波路２部分が不連続になってしまうので、無視できない量の光の損失が生じてしまう。
シリコン（Ｓｉ）の屈折率を３．５として、絶縁膜であるＳｉＯ２の屈折率を１．５として垂直入射の場合のフレネル反射を計算すると約１６％もの光が反射してしまう。
したがって、２つの界面を透過する場合には、０．８４*０．８４約７０％程度の光しか透過することができないこととなる。
シリコン（Ｓｉ）の屈折率を３．５として、絶縁膜であるＳｉＯ２の屈折率を１．５として垂直入射の場合のフレネル反射を計算すると約１６％もの光が反射してしまう。
したがって、２つの界面を透過する場合には、０．８４*０．８４約７０％程度の光しか透過することができないこととなる。
また、特許文献１においては、ＴＰＡ(Two Photon Absorption：２光子吸収）現象により発生するキャリアおよびそのキャリアによりＭＯＳトランジスタのチャネルボディ部分にホールを蓄積させ、ＭＯＳトランジスタの動作特性から光がチャネルボディ部分に照射されたか、照射されていないかを検出する方法が提案されている。
ところが、現状ではＴＰＡによるキャリア発生量が少ないために、検出感度に多少問題がある。
ところが、現状ではＴＰＡによるキャリア発生量が少ないために、検出感度に多少問題がある。
またLuxtera社などが検討しているシリコン集積回路にＧｅ製光検出器は、現在一般の集積回路の製造工程においてはＧｅという材料は用いられていないので、一般の集積回路形成ラインにおいては対応が容易ではなく、また、コスト増を招く。
本発明は、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光の検出を低コストで容易に達成することが可能で、しかも光検出感度の高くい半導体装置を備えた発振器および光検出回路を提供することにある。
本発明の第１の観点の発振器は、第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタのドレイン同士およびゲート同士が接続された複数のインバータが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、上記インバータの第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタの少なくとも一方が光導波路を含む受光素子として機能し、上記受光素子は、基板上に絶縁膜を介して形成された半導体層と、上記半導体層が所定の経路に沿って所定厚とされて形成された光導波路と、上記光導波路に接続されたチャネルボディおよび当該チャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む。
好適には、上記複数のインバータの全ての上記第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタが光導波路を含む受光素子として機能する。
好適には、上記複数のインバータの上記第１の導電型の絶縁ゲート型電界トランジスタが光導波路を含む受光素子として機能する。
好適には、上記複数のインバータの上記第２の導電型の絶縁ゲート型電界トランジスタが光導波路を含む受光素子として機能する。
好適には、上記受光素子は、他のトランジスタとの電気的な分離を行う絶縁部領域が上記光導波路部分とは異なる領域に配置されている。
好適には、上記光導波路の長さ方向にほぼ直交するように上記絶縁ゲート型電界効果トランジスタのソースとドレインが配置されており、上記チャネルボディ部分は、上記光導波路の長手方向の両側にソースあるいはドレインの長さよりも長く配置されている。
好適には、上記光導波路の両側に長く配置された上記チャネルボディ領域のさらに両側には当該チャネルボディ部分よりもイントリンシックな半導体領域として形成されている。
好適には上記絶縁ゲート型電界効果トランジスタのゲートのコンタクト領域が、上記ソースおよびドレイン領域を挟んで対称となるように形成されている。
好適には、上記ゲートのコンタクト領域は、上記光導波路の長さ方向にほぼ直交する方向に、上記ソースおよびドレインと対向する領域まで延設されている。
本発明の第２の観点の光検出回路は、第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタのドレイン同士およびゲート同士が接続された複数のインバータが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、上記インバータの第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタの少なくとも一方が光導波路を含む受光素子として機能し、上記受光素子は、基板上に絶縁膜を介して形成された半導体層と、上記半導体層が所定の経路に沿って所定厚とされて形成された光導波路と、上記光導波路に接続されたチャネルボディおよび当該チャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む発振器の共振周波数をモニタして上記光導波路を導波した光の光量を検出する。
この発明によれば、光導波路を導波する光の検出を低コストで達成できることはもとより、反射や放射による光の損失を低減することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図３は、本発明の実施形態に係る半導体装置を適用し得るＳＯＣ(System On Chip)デバイスの構成例を示す図である。
このＳＯＣデバイス１００は、２個のＣＰＵ(Central Processing Unit)１０１Ａ，１０１Ｂと、ＤＲＡＭ(Dynamic Random Access Memory)１０２と、ＲＯＭ(Read Only Memory)１０３と、ロジックＩＣ１０４と、アナログＩＣ１０５と、シリアルＩ／Ｆユニット１０６と、パラレルＩ／Ｆユニット１０７と、光ポート１０８とを備えたシステムＬＳＩ(Large Scale Integrated circuit)である。
このＳＯＣデバイス１００の光ポート１０８には外部との通信のために光ファイバ１１０が接続されている。
このＳＯＣデバイス１００の光ポート１０８には外部との通信のために光ファイバ１１０が接続されている。
このＳＯＣデバイス１００のＤＲＡＭ１０２は、たとえばＦＢＣメモリセルＭＣをマトリクス状に配列して構成されている。
ここで、メモリセルＭＣの書き込み、読み出しの動作は、通常のＳＯＩ基板を用いて形成された、ＦＢＣメモリセルＭＣと同様である。このメモリセルＭＣの構成、動作を説明する。
図４は、メモリセルＭＣの原理的構成を示す図である。
図４に示すように、シリコン基板３０１上に、シリコン酸化膜などの絶縁膜３０２を介してｐ型シリコン層３０３が形成された、ＳＯＩ基板が用いられている。
図４に示すように、シリコン基板３０１上に、シリコン酸化膜などの絶縁膜３０２を介してｐ型シリコン層３０３が形成された、ＳＯＩ基板が用いられている。
シリコン層３０３をチャネルボディとして、その表面にゲート絶縁膜３０４を介してゲート電極３０５が形成され、絶縁膜３０２に達する深さにソース拡散層３０６およびドレイン拡散層３０７が形成されて、メモリセルＭＣとしてのｎチャネルＭＩＳＦＥＴが構成されている。
各メモリセルＭＣは、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列されてセルアレイが構成される。この場合、ドレイン拡散層３０７はビット線ＢＬに、ゲート電極３０５はワード線ＷＬに、ソース拡散層３０６は固定電位線、たとえば接地線に接続される。
各メモリセルＭＣは、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列されてセルアレイが構成される。この場合、ドレイン拡散層３０７はビット線ＢＬに、ゲート電極３０５はワード線ＷＬに、ソース拡散層３０６は固定電位線、たとえば接地線に接続される。
このメモリセルＭＣの動作原理は、ＭＩＳＦＥＴのチャネルボディ（ｐ型シリコン層３０３）の多数キャリアであるホール蓄積を利用する。
すなわち、ＭＩＳＦＥＴを５極管動作させることにより、ドレイン３０７から大きなチャネル電流を流し、ドレイン接合近傍でインパクトイオン化を起こす。
すなわち、ＭＩＳＦＥＴを５極管動作させることにより、ドレイン３０７から大きなチャネル電流を流し、ドレイン接合近傍でインパクトイオン化を起こす。
このインパクトイオン化により生成された過剰の多数キャリア（ホール）をチャネルボディに保持させ、その状態をたとえばデータ“１”とする。ドレイン３０７とチャネルボディの間に順方向電流を流して、チャネルボディの過剰ホールをドレインに放出させた状態をデータ“０”とする。
データ“０”，“１”は、チャネルボディの電位の差であり、ＭＩＳＦＥＴのしきい値の差として記憶される。
すなわち、図５に示すように、ホール蓄積によりチャネルボディ電位Ｖbodyの高いデータ“１”状態のしきい値Ｖth1は、チャネルボディ電位の低いデータ“０”状態のしきい値Ｖth0より低い。
すなわち、図５に示すように、ホール蓄積によりチャネルボディ電位Ｖbodyの高いデータ“１”状態のしきい値Ｖth1は、チャネルボディ電位の低いデータ“０”状態のしきい値Ｖth0より低い。
チャネルボディにホールが蓄積されたデータ“１”を安定に保持するためには、ワード線ＷＬに与える電圧ＶＷＬを負に保持することが好ましい。このデータ保持状態は、逆データの書き込み動作を行わない限り、読み出し動作を行っても変わらない。
すなわち、キャパシタの電荷保持を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
すなわち、キャパシタの電荷保持を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
データの読み出しは、基本的に、メモリセルＭＣの導通度の差を検出することにより行われる。
ワード線電圧ＶＷＬとボディ電位Ｖbodyの関係が、上述の図５に示すようになるので、たとえばワード線ＷＬにデータ“０”，“１”のしきい値Ｖth0，Ｖth1の中間の読み出し電圧を与えて、メモリセルの電流の有無を検出すれば、データ検出ができる。
あるいは、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧を与えて、メモリセルの電流の大小を検出すれば、データ検出ができる。
ワード線電圧ＶＷＬとボディ電位Ｖbodyの関係が、上述の図５に示すようになるので、たとえばワード線ＷＬにデータ“０”，“１”のしきい値Ｖth0，Ｖth1の中間の読み出し電圧を与えて、メモリセルの電流の有無を検出すれば、データ検出ができる。
あるいは、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧を与えて、メモリセルの電流の大小を検出すれば、データ検出ができる。
図６Ａ，Ｂは、メモリセルＭＣの書き込み動作を示している。
図６Ａは、データ“１”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに高い正電圧を印加し、上述したようにドレイン接合近傍でインパクトイオン化を起こし、チャネルボディにホールを蓄積する。
図６Ｂは、データ“０”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに負電圧を印加し、チャネルボディ（ｐ型シリコン層３０３）とドレイン３０７との間のｐｎ接合を順方向バイアスし、チャネルボディ３０３からホールを排出する。
図６Ａは、データ“１”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに高い正電圧を印加し、上述したようにドレイン接合近傍でインパクトイオン化を起こし、チャネルボディにホールを蓄積する。
図６Ｂは、データ“０”の書き込み動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬに負電圧を印加し、チャネルボディ（ｐ型シリコン層３０３）とドレイン３０７との間のｐｎ接合を順方向バイアスし、チャネルボディ３０３からホールを排出する。
図７Ａ，Ｂは、メモリセルＭＣの読み出し動作を示している。
図７Ａは、データ“１”およびデータ“０”の読み出し動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬにインパクトイオン化でデータが破壊されないように、低い正電圧を印加する。
図７Ｂは、読み出し時における、ドレイン電流Ｉdsとゲート電圧Ｖgsの関係を示している。たとえば、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧ＶWLreadを与え、このしきい値Ｖth0，Ｖth1の差に対応するドレイン電流差ΔＩds（＝Ｉ1−Ｉ0）をセンスアンプで検知し、データ“０”，“１”を識別する。
図７Ａは、データ“１”およびデータ“０”の読み出し動作を示しており、ワード線（ゲート）ＷＬに高い正電圧を印加した状態で、ビット線（ドレイン）ＢＬにインパクトイオン化でデータが破壊されないように、低い正電圧を印加する。
図７Ｂは、読み出し時における、ドレイン電流Ｉdsとゲート電圧Ｖgsの関係を示している。たとえば、ワード線ＷＬにしきい値Ｖth0，Ｖth1を越える電圧ＶWLreadを与え、このしきい値Ｖth0，Ｖth1の差に対応するドレイン電流差ΔＩds（＝Ｉ1−Ｉ0）をセンスアンプで検知し、データ“０”，“１”を識別する。
ＤＲＡＭ１０２を構成する各メモリセルＭＣに対応したシリコン層１３に印加される基板バイアス電圧について説明する。
非書き込み時および非読み出し時には、シリコン層１３に印加される基板バイアス電圧（基板バイアス線ＶＬに印加される電圧）は、チャネルボディに蓄積された多数キャリアであるホールの減少を抑制し得る第１の値、たとえば１Ｖとする。
この第１の値は、他の部分のデータの読み書きを行う動作時に、ビット線（ドレイン）ＢＬの電圧変化があって
も、チャネルボディに蓄積されているホールが減少する現象（パス・ゲート・リーケージ現象）を生じにくくできる電圧値である。
この第１の値は、他の部分のデータの読み書きを行う動作時に、ビット線（ドレイン）ＢＬの電圧変化があって
も、チャネルボディに蓄積されているホールが減少する現象（パス・ゲート・リーケージ現象）を生じにくくできる電圧値である。
また、書き込み時、読み出し時に関しては、たとえば、以下の（１）〜（３）のいずれかに設定する。
（１）図８Ａに示すように、データ“１”，“０”の書き込み時には、シリコン層１３に印加される基板バイアス電圧を、書き込みに適した第２の値、たとえば０Ｖとする。
（２）図８Ｂに示すように、データ“１”の書き込み時には、シリコン層１３に印加される基板バイアス電圧を、書き込みに適した第２の値、たとえば０Ｖとする。
これら（１）、（２）の場合、データ“１”，“０”の書き込み時を除き、あるいはデータ“１”の書き込み時を除き、基板バイアス電圧は、チャネルボディに蓄積されたホールの減少を抑制し得る、上述の第１の値、たとえば０Ｖとされる。
そのため、ビット線（ドレイン）ＢＬの電圧変化があっても、基板バイアス電圧が第２の値にある場合に比較して、パス・ゲート・リーケージ現象が生じにくくなる。
そのため、ビット線（ドレイン）ＢＬの電圧変化があっても、基板バイアス電圧が第２の値にある場合に比較して、パス・ゲート・リーケージ現象が生じにくくなる。
また、（１）、（２）の場合、データ“１”，“０”の書き込み時、あるいはデータ“１”の書き込み時に、基板バイアス電圧は、書き込みに適した第２の値とされる。
そのため、データの書き込みを行う際のビット線ＢＬの電圧を低く設定でき、データの書き込みを行いたくないワード線ＷＬに接続されている部分でのパス・ゲート・リーケージ現象はより生じにくくなる。
そのため、データの書き込みを行う際のビット線ＢＬの電圧を低く設定でき、データの書き込みを行いたくないワード線ＷＬに接続されている部分でのパス・ゲート・リーケージ現象はより生じにくくなる。
（３）図８Ｃに示すように、データの書き込み時および読み出し時には、シリコン層１３に印加される基準バイアス電圧を、書き込みに適した第２の値、たとえば０Ｖとする。
この場合、（１）、（２）の場合に比べて、基板バイアス電圧がチャネルボディに蓄積されたホールの保持に適した値でない時間が長くなる。しかし、基板バイアス電圧の切り換え周波数を、（１）、（２）の場合に比べて格段に低くできる。
ここで、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光の検出を低コストで達成することが可能なことはもとより、反射や放射による光の損失を低減することが可能な受光素子として用いることが可能な光導波路内蔵ＭＩＳＦＥＴの構成について説明する。
図９Ａ〜Ｄは、本実施形態に係る光導波路内蔵ＭＩＳＦＥＴのデバイス構造を示す図であって、図９Ａは平面図、図９Ｂは図９ＡにおけるＡ−Ａ線の断面図、図９Ｃは図９ＡにおけるＢ−Ｂ線における断面図、図９Ｄは図９ＡにおけるＣ−Ｃ線における断面図である。
図９の光導波路内蔵ＭＩＳＦＥＴを含む受光素子７０は、シリコン基板１１上の絶縁膜１２が形成、この絶縁膜１２上に形成されたシリコン層(半導体層)１３が所定の経路に沿って光導波路６１が形成されている。
そして、光導波路６１の導波方向の所定箇所に対応し、光導波路６１を導波する光の電界が存在する半導体層位置に形成されたフローティングのチャネルボディ７１およびチャネルボディの表面側にゲート絶縁膜７２を介して形成されたチャネルを形成するためのゲート電極７３を有している。
光導波路６１の長さ方向にほぼ直交するようにＭＩＳＦＥＴのソース７４とドレイン７５が配置されており、チャネルボディ７１は、光導波路６１の長手方向の両側にソース７４あるいはドレイン７５の長さよりも長く配置されている。
本構成では、光導波路６１は局所絶縁膜を一切介することなくＭＩＳＦＥＴのチャネルボディ７１に接続されている。
すなわち、チャネルボディ７１部分に光を照射するように光導波路６１とチャネルボディ７１が接続されているＭＩＳＦＥＴにおいて、他のトランジスタとの電気的な分離を行う局所絶縁物領域、たとえば酸化物領域（素子分離領域）７８等が光導波路６１部分には配置されていない。換言すれば、酸化物領域（素子分離領域）７８等は光導波路６１部分とは異なる領域に形成されている。
そして、光導波路６１の両側に長く配置されたチャネルボディ７１領域のさらに両側にはチャネルボディ部分よりもイントリンシック(ｉｎｔｒｉｎｓｉｃ)な（ドーピング量の少ない）シリコン領域となっている。
そして、光導波路６１の導波方向の所定箇所に対応し、光導波路６１を導波する光の電界が存在する半導体層位置に形成されたフローティングのチャネルボディ７１およびチャネルボディの表面側にゲート絶縁膜７２を介して形成されたチャネルを形成するためのゲート電極７３を有している。
光導波路６１の長さ方向にほぼ直交するようにＭＩＳＦＥＴのソース７４とドレイン７５が配置されており、チャネルボディ７１は、光導波路６１の長手方向の両側にソース７４あるいはドレイン７５の長さよりも長く配置されている。
本構成では、光導波路６１は局所絶縁膜を一切介することなくＭＩＳＦＥＴのチャネルボディ７１に接続されている。
すなわち、チャネルボディ７１部分に光を照射するように光導波路６１とチャネルボディ７１が接続されているＭＩＳＦＥＴにおいて、他のトランジスタとの電気的な分離を行う局所絶縁物領域、たとえば酸化物領域（素子分離領域）７８等が光導波路６１部分には配置されていない。換言すれば、酸化物領域（素子分離領域）７８等は光導波路６１部分とは異なる領域に形成されている。
そして、光導波路６１の両側に長く配置されたチャネルボディ７１領域のさらに両側にはチャネルボディ部分よりもイントリンシック(ｉｎｔｒｉｎｓｉｃ)な（ドーピング量の少ない）シリコン領域となっている。
また、本例では、光導波路６１の形成領域上で、かつ、ソース７４とドレイン７５が形成された領域を挟み略対称となるように、ゲート７３のコンタクト領域７３Ｃ１，７３Ｃ２が形成されている。ゲートのコンタクト領域７３Ｃ１，７３Ｃ２は、光導波路６１の長さ方向にほぼ直交する方向に、ソース７４およびドレイン７５と対向する領域まで延設されている。
そして、ゲート７３のコンタクト領域７３Ｃ１，７３Ｃ２の絶縁膜７６に形成されたコンタクトを通してゲート７３と接続されてゲート電極７３が形成されている。
そして、ゲート７３のコンタクト領域７３Ｃ１，７３Ｃ２の絶縁膜７６に形成されたコンタクトを通してゲート７３と接続されてゲート電極７３が形成されている。
さらに、光導波路６１とチャネルボディ７１の形成領域の除く、ソース７４の形成領域とドレイン７５の形成領域には絶縁膜７８に覆われ、その絶縁膜に形成されたコンタクトを介してソース電極７９およびドレイン電極８０が形成されている。
このような構成を有するＭＩＳＦＥＴは、ソース領域およびドレイン領域は、熱酸化により形成された酸化物領域あるいはチャネルボディ部分に囲まれているという一般的なＭＩＳＦＥＴＮＯ構成と同じとなっていることにより、トランジスタの動作は一般的なＭＩＳＦＥＴの構成とほぼ同等となる。
光導波路部分に局所酸化領域が存在してしまうと、屈折率差による光の反射および光の放射が存在し、導波路の損失が増加してしまうが、本実施形態においては、光導波路部６２部分に局所酸化領域が存在してしないので、反射による光の損失の発生および放射による光の損失は極めて少ない。
このような構成を有するＭＩＳＦＥＴでは、光導波路を光が導波する際に生じるＴＰＡ(Two Photon Absorption：２光子吸収）現象により発生するキャリアが検知される。ＭＩＳＦＥＴは、通常のＣＭＯＳプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
光導波路部分に局所酸化領域が存在してしまうと、屈折率差による光の反射および光の放射が存在し、導波路の損失が増加してしまうが、本実施形態においては、光導波路部６２部分に局所酸化領域が存在してしないので、反射による光の損失の発生および放射による光の損失は極めて少ない。
このような構成を有するＭＩＳＦＥＴでは、光導波路を光が導波する際に生じるＴＰＡ(Two Photon Absorption：２光子吸収）現象により発生するキャリアが検知される。ＭＩＳＦＥＴは、通常のＣＭＯＳプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
次に、図９の光導波路内蔵ＭＩＳＦＥＴとしてのＭＯＳトランジスタの製造方法について、図１０〜図２２に関連付けて説明する。
なお、図１０〜図２２の各図においては、図９Ａ〜Ｄと同様に、図１０Ａ〜図２２Ａは平面図、図１０Ｂ〜図２２Ｂは図１０Ａ〜図２２ＡにおけるＡ−Ａ線の断面図、図１０Ｃ〜図２２Ｃは図１０Ａ〜図２２ＡにおけるＢ−Ｂ線における断面図、図１０Ｄ〜図２２Ｄは図１０Ａ〜図２２ＡにおけるＣ−Ｃ線における断面図である。
なお、図１０〜図２２の各図においては、図９Ａ〜Ｄと同様に、図１０Ａ〜図２２Ａは平面図、図１０Ｂ〜図２２Ｂは図１０Ａ〜図２２ＡにおけるＡ−Ａ線の断面図、図１０Ｃ〜図２２Ｃは図１０Ａ〜図２２ＡにおけるＢ−Ｂ線における断面図、図１０Ｄ〜図２２Ｄは図１０Ａ〜図２２ＡにおけるＣ−Ｃ線における断面図である。
＜１．光導波路マスク形成工程＞
図１０Ａ〜Ｄに示すように、ＳＯＩ基板２００を用意する。このＳＯＩ基板２００は、シリコン基板２０１（１１）に、絶縁膜２０２（１２）、たとえばシリコン酸化膜を介して、シリコン層２０３が形成されている。このシリコン層２０３の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
そして、パターニングを行って、光導波路パターンに対応したマスク２０４を形成する。
図１０Ａ〜Ｄに示すように、ＳＯＩ基板２００を用意する。このＳＯＩ基板２００は、シリコン基板２０１（１１）に、絶縁膜２０２（１２）、たとえばシリコン酸化膜を介して、シリコン層２０３が形成されている。このシリコン層２０３の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
そして、パターニングを行って、光導波路パターンに対応したマスク２０４を形成する。
＜２．光導波路形成工程＞
図１１Ａ〜Ｄに示しように形成したマスクパターン２０４を用いて、リッジ型光導波路２０５を形成する。
具体例としては、ＳＯＩ厚１μｍのＳＯＩ基板２００を用いて、幅１μｍ〜２μｍ、リッジ深さ０．５μｍ程度の光導波路２０５（６２）をエッチング工程により形成する。
図１１Ａ〜Ｄに示しように形成したマスクパターン２０４を用いて、リッジ型光導波路２０５を形成する。
具体例としては、ＳＯＩ厚１μｍのＳＯＩ基板２００を用いて、幅１μｍ〜２μｍ、リッジ深さ０．５μｍ程度の光導波路２０５（６２）をエッチング工程により形成する。
＜３．局所酸化工程＞
局所的に酸化すべき領域以外の部分に酸化工程におけるマスク材（たとえばＳｉＮ）を形成した後、図１２Ａ〜Ｄに示すように、熱酸化工程を行いＳｉＯ２からなる酸化膜(絶縁膜)２０６を形成する。マスク材は酸化工程後に除去する。
局所的に酸化すべき領域以外の部分に酸化工程におけるマスク材（たとえばＳｉＮ）を形成した後、図１２Ａ〜Ｄに示すように、熱酸化工程を行いＳｉＯ２からなる酸化膜(絶縁膜)２０６を形成する。マスク材は酸化工程後に除去する。
＜４．Ｐ−ドーピング工程＞
図１３Ａ〜Ｄに示すように、イントリンシックとして残したい領域（光導波路など）をのぞき、ＭＩＳＦＥＴ（本例ではＭＯＳトランジスタ）のチャネルボディとなる領域を含むＭＯＳトランジスタが形成される領域（ソース、ドレインが形成される領域を含めると後の位置合わせ工程が容易となる）２０７に、ｐ−となる元素を所定の加速電圧ドーズ量でイオン注入を行う。
イオン注入の具体例としては、Boron, 50keV, dose:1e11/cm2となる。
図１３Ａ〜Ｄに示すように、イントリンシックとして残したい領域（光導波路など）をのぞき、ＭＩＳＦＥＴ（本例ではＭＯＳトランジスタ）のチャネルボディとなる領域を含むＭＯＳトランジスタが形成される領域（ソース、ドレインが形成される領域を含めると後の位置合わせ工程が容易となる）２０７に、ｐ−となる元素を所定の加速電圧ドーズ量でイオン注入を行う。
イオン注入の具体例としては、Boron, 50keV, dose:1e11/cm2となる。
＜５．ａｃｔｉｖａｔｉｏｎ アニール＞
ＭＯＳトランジスタが動作するため、チャネルボディ部分のドーピング量がほぼ一定となるように、あるいはゲート酸化膜直下のドーピング量を調整するために、所定の条件にてアニール（拡散）工程を行う。具体例としては１１００度６０分程度となる（図１４Ａ〜Ｄ）。
ＭＯＳトランジスタが動作するため、チャネルボディ部分のドーピング量がほぼ一定となるように、あるいはゲート酸化膜直下のドーピング量を調整するために、所定の条件にてアニール（拡散）工程を行う。具体例としては１１００度６０分程度となる（図１４Ａ〜Ｄ）。
＜６．ゲート酸化膜工程＞
ゲート酸化膜を形成するための酸化膜形成工程、およびゲート電極形成工程を行う。
具体的には、図１５Ａ〜Ｄに示すように、厚さ１５ｎｍの熱酸化膜２０８を熱酸化工程により形成した後、高度にドーピングされたポリシリコン２０９の形成工程(厚さ９００ｎｍ)を行う。
ゲート酸化膜を形成するための酸化膜形成工程、およびゲート電極形成工程を行う。
具体的には、図１５Ａ〜Ｄに示すように、厚さ１５ｎｍの熱酸化膜２０８を熱酸化工程により形成した後、高度にドーピングされたポリシリコン２０９の形成工程(厚さ９００ｎｍ)を行う。
＜７．ゲートパターン形成工程＞
図１６Ａ〜Ｄに示すように、所定のマスクを用いてゲート膜２１０(２０９)を形成する。
図１６Ａ〜Ｄに示すように、所定のマスクを用いてゲート膜２１０(２０９)を形成する。
＜８．酸化膜形成工程＞
図１７Ａ〜Ｄに示すように、次のイオン注入工程においてダメージを防ぐなどの理由により、たとえば厚さ５ｎｍの酸化膜２１１を生成する。
図１７Ａ〜Ｄに示すように、次のイオン注入工程においてダメージを防ぐなどの理由により、たとえば厚さ５ｎｍの酸化膜２１１を生成する。
＜９．ｎ＋ドーピング工程＞
図１８Ａ〜Ｄに示すように、ｎ＋となる元素を所定の加速電圧ドーズ量でイオン注入を行いソース拡散層２１２、ドレイン拡散層２１３を形成する。
イオン注入の具体例としては、As, 50keV, dose 7e14/cm2 + 200keV, dose 9e14/cm2 + 450keV, dose 2e15/cm2 となる。
図１８Ａ〜Ｄに示すように、ｎ＋となる元素を所定の加速電圧ドーズ量でイオン注入を行いソース拡散層２１２、ドレイン拡散層２１３を形成する。
イオン注入の具体例としては、As, 50keV, dose 7e14/cm2 + 200keV, dose 9e14/cm2 + 450keV, dose 2e15/cm2 となる。
＜１０．ａｃｔｉｖａｔｉｏｎアニール＞
ＭＯＳトランジスタを動作させるための所定の熱処理を行う(図１９Ａ〜Ｄ)。
具体的には、温度９００度、時間３０分などの条件で熱処理を行う。
ＭＯＳトランジスタを動作させるための所定の熱処理を行う(図１９Ａ〜Ｄ)。
具体的には、温度９００度、時間３０分などの条件で熱処理を行う。
＜１１．パッシべーション膜形成工程＞
ＭＯＳトランジスタ上に導電粒子などが付着することによる誤動作防止、あるいは光導波路上にゴミが付着したことによる光導波路の導波損失増大防止などの理由により、図２０Ａ〜Ｄに示すように、透明で絶縁体である材料２１４を表面に形成する。
具体的には、ＳｉＯ２膜を厚さ１μｍ程度形成する。
ＭＯＳトランジスタ上に導電粒子などが付着することによる誤動作防止、あるいは光導波路上にゴミが付着したことによる光導波路の導波損失増大防止などの理由により、図２０Ａ〜Ｄに示すように、透明で絶縁体である材料２１４を表面に形成する。
具体的には、ＳｉＯ２膜を厚さ１μｍ程度形成する。
＜１２．コンタクトホール形成＞
図２１Ａ〜Ｄに示すように、給電を行いたい部分のパッシべーション膜を除去し、ゲート膜２１１に達するコンタクトホール２１５−１，２１５−２を形成し、かつ、ソース拡散層２１２およびドレイン拡散層２１３に達するコンタクトホール２１６，２１７を形成する。
図２１Ａ〜Ｄに示すように、給電を行いたい部分のパッシべーション膜を除去し、ゲート膜２１１に達するコンタクトホール２１５−１，２１５−２を形成し、かつ、ソース拡散層２１２およびドレイン拡散層２１３に達するコンタクトホール２１６，２１７を形成する。
＜１３．電極形成工程＞
そして、図２２Ａ〜Ｄに示すように、各コンタクトホール２１５−１，２１５−２，２１６，２１７に電極材２１８−１，２１８−２，２１９，２２０を表面の所定領域にわたって形成されるように埋め込みＭＯＳトランジスタの端子接続を行う。
そして、図２２Ａ〜Ｄに示すように、各コンタクトホール２１５−１，２１５−２，２１６，２１７に電極材２１８−１，２１８−２，２１９，２２０を表面の所定領域にわたって形成されるように埋め込みＭＯＳトランジスタの端子接続を行う。
上述したように、受光素子７０は、光導波路６１（製造工程図では符号２０５で示しいる）の所定箇所に対応して配置されたＭＩＳＦＥＴとしてのＭＯＳトランジスタ（ＰＤＳＯＩトランジスタ）を有している。
以上のように、光導波路部分に局所酸化領域が存在してしまうと、屈折率差による光の反射および光の放射が存在し、導波路の損失が増加してしまうが、本実施形態においては、光導波路部６２部分に局所酸化領域が存在してしないので、反射による光の損失の発生および放射による光の損失は極めて少ない。
通常の受光素子においては光子の吸収により生成される電流を検知する原理に基づいており、時間的に連続した光量測定が可能である。受光素子７０の受光の原理は、検知作業直前に光が導波していたことにより生じたＴＰＡ現象があったかどうかを検知するものである。
そのため、受光素子７０における光量のモニタは連続ではないが、その測定間隔はＭＯＳトランジスタの２周期程度であるので、高速なＭＯＳデバイスを作製することで、十分に速い応答速度の光量検知が可能である。
そのため、受光素子７０における光量のモニタは連続ではないが、その測定間隔はＭＯＳトランジスタの２周期程度であるので、高速なＭＯＳデバイスを作製することで、十分に速い応答速度の光量検知が可能である。
受光素子７０における受光の原理を説明する。
受光素子７０は、上述したように、検知作業直前に光導波路６１を光が導波していたことにより生じたＴＰＡ現象があったかどうかを検知するものであり、このＴＰＡ現象の有無の検知をチャネルボディに蓄積されるホールの存在の有無によって行う。
図２３および図２４に関連付けて、光導波路６１を導波する光のＴＰＡ現象により、受光素子７０であるＰＤＳＯＩトランジスタのチャネルボディにホールが蓄積される過程の説明を行う。
この場合、図示していないが、ソースは接地電位に接続され、ドレインには所定の電圧が印加されている。
この場合、図示していないが、ソースは接地電位に接続され、ドレインには所定の電圧が印加されている。
まず、図２３に示すように、ＴＰＡ現象により電子とホールのペアが光の電界が存在する領域に形成される。
そして、最初は電子とホールが同数存在しているが、電子とホールとは移動速度が数倍異なり、電子の方が移動が容易であることから、電子は容易にソース７４に吸収され、図２４に示すように、チャネルボディにはホールが残存することとなる。
そして、最初は電子とホールが同数存在しているが、電子とホールとは移動速度が数倍異なり、電子の方が移動が容易であることから、電子は容易にソース７４に吸収され、図２４に示すように、チャネルボディにはホールが残存することとなる。
次に、光検出工程の直前に位置するクリア工程について簡単に説明を行う。
受光素子７０は、上述したようにＰＤＳＯＩトランジスタのチャネルボディに残存するホールを検出するものであり、検出時点の直前にチャネルボディに存在しているかもしれないホールを除去する工程（以下、適宜、「クリア工程」と称する）が必要である。
受光素子７０は、上述したようにＰＤＳＯＩトランジスタのチャネルボディに残存するホールを検出するものであり、検出時点の直前にチャネルボディに存在しているかもしれないホールを除去する工程（以下、適宜、「クリア工程」と称する）が必要である。
このクリア工程の目的は、チャネルボディに存在するホールの除去であるので、ＰＤＳＯＩトランジスタのドレイン電圧ＶＤを負電圧、たとえば−１Ｖとすることで、順方向ｐｎジャンクションとなり、チャネルボディのホールは強制的にドレイン７５に吸い取られる。
光導波路６１に光が導波していない場合には、チャネルボディ７１に残存していたホールはほぼ完全に除去される。
光導波路６１に光が導波している状態、すなわちＴＰＡ現象が生じている状態の場合、ＴＰＡ現象によりチャネルボディに次々にキャリアが生成されることとなるが、電子はソース７４に、ホールはドレイン７５に、ほぼ吸い取られる。
光導波路６１に光が導波している状態、すなわちＴＰＡ現象が生じている状態の場合、ＴＰＡ現象によりチャネルボディに次々にキャリアが生成されることとなるが、電子はソース７４に、ホールはドレイン７５に、ほぼ吸い取られる。
次に、光検出工程の原理説明を行う。
受光素子７０は、たとえば検出時点で光導波路６１が光を導波しているか否かを判断するものではなく、上述のクリア工程後から検出を行う時点までの時間において光が導波している時間が長かったのか、それとも導波している時間がそれほどなかったのかを判断する。
受光素子７０は、たとえば検出時点で光導波路６１が光を導波しているか否かを判断するものではなく、上述のクリア工程後から検出を行う時点までの時間において光が導波している時間が長かったのか、それとも導波している時間がそれほどなかったのかを判断する。
たとえば、クリア工程後から検出を行う時点までの時間において光が導波している時間が長かった場合、受光素子７０であるＰＤＳＯＩトランジスタのチャネルボディ７１には、検出を行う時点においてクリア工程後から検出を行う時点までにＴＰＡ現象により生成され残存したホールが存在していることから、クリア工程後から検出を行う時点までの時間において光が導波している時間が長かったことが判断される。
チャネルボディ７１にホールが存在しているか否かの判断は、ゲート電圧ＶＧを正電圧、たとえば１．３Ｖとして、ドレイン７５に電圧を加えていった場合のドレイン電流の変化を検出する等の方法により行われる。これは、上述したＦＢＣメモリセルにおける再生原理と同様である。
また、クリア工程後から検出を行う時点までの時間において光が導波している時間がほとんどなかった場合は、受光素子７０であるＰＤＳＯＩトランジスタのチャネルボディ７１には、検出を行う時点においてクリア工程後から検出を行う時点までにＴＰＡ現象により生成され残存したホールがほとんど存在していないことから、クリア工程後から検出を行う時点までの時間において光が導波している時間がほとんどなかったことが判断される。
次に、図２５および図２６に関連付けて、受光素子（ＰＤＳＯＩトランジスタ）７０の動作タイミングを説明する。
図２５は、クリア工程後の取り込み期間(acquire)に光導波路６１に光が導波しなかったことにより、チャネルボディにホールが存在しない場合のドレイン信号を示す例である。
図２６は、クリア工程後の取り込み期間(acquire)に光導波路６１に光が導波したことにより、チャネルボディにホールが存在する場合のドレイン信号を示す例である。
図２５は、クリア工程後の取り込み期間(acquire)に光導波路６１に光が導波しなかったことにより、チャネルボディにホールが存在しない場合のドレイン信号を示す例である。
図２６は、クリア工程後の取り込み期間(acquire)に光導波路６１に光が導波したことにより、チャネルボディにホールが存在する場合のドレイン信号を示す例である。
図２５および図２６に示すように、受光素子７０の動作は、クリア工程（clear）、取り込み工程（acquire）および検出工程（read）の３工程により形成されている。
このように３工程という少ない工程数で構成されているので、ＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）の応答周波数の１桁落ち以上の（周波数劣化が少ないという意味）動作周波数を有する潜在能力がある。
したがって、ＰＤＳＯＩトランジスタが１０ＧＨｚ程度の動作周波数性能を有していれば、ＧＨｚオーダーの動作周波数が可能である。
このように３工程という少ない工程数で構成されているので、ＰＤＳＯＩトランジスタ（ＭＯＳトランジスタ）の応答周波数の１桁落ち以上の（周波数劣化が少ないという意味）動作周波数を有する潜在能力がある。
したがって、ＰＤＳＯＩトランジスタが１０ＧＨｚ程度の動作周波数性能を有していれば、ＧＨｚオーダーの動作周波数が可能である。
動作周波数の特性向上には検出精度を高めるためのホール数の増加が必要であるが、データ取り込み期間を長くしてホールの数を増やすことはサイクルの繰り返し速度を落としてしまうことになるので、動作周波数の特性向上にはつながらない。また、ゲート間隔を広げてチャネルボディを広くすることもホールの数を増やす方法の一つであるが、ＰＤＳＯＩトランジスタの動作周波数を低下させてしまうので、データの取り込み期間を短くすることはできても、サイクル時間の短縮にはつながらない。
図２７は、光検出器としての動作周波数の特性向上を図るための一例を示している。この例は、ゲート間隔を広げることもなく、ホール数の増加を行い、結果としてデータの取り込み時間の短縮および信号量の増加を可能とする受光素子７０Ａである。
この図２７において、図９と対応する部分には同一符号を付し、その詳細説明は省略する。
この図２７において、図９と対応する部分には同一符号を付し、その詳細説明は省略する。
この受光素子７０Ａは、光導波路６１の導波方向に沿って、複数個、図示の例では４個
のＰＤＳＯＩトランジスタが形成され、これら複数個のＰＤＳＯＩトランジスタが並列的に接続されて構成されている。
のＰＤＳＯＩトランジスタが形成され、これら複数個のＰＤＳＯＩトランジスタが並列的に接続されて構成されている。
この受光素子７０Ａによれば、実効的にチャネルボディのエリアを広げることができ、チャネルボディに存在するホールの数を増加させることができ、光検出器としての動作周波数の特性向上を図ることができる。
Ｓｉ材料の屈折率は約３．５であり、Ｓｉ製光導波路を導波する光の有効屈折率を３と見積もると、光は１ｎsecの時間に約１０ｃｍ導波することとなる。そのため、原理的には、１０ｃｍ以下の長さに複数個のＰＤＳＯＩトランジスタを並べて配置した受光素子７０Ａであっても、ＧＨｚの信号の検出が可能となる。
受光素子７０Ａは、複数個のＰＤＳＯＩトランジスタを並列に接続していることからリーク電流の増加による信号品質の劣化もあるので、ＰＤＳＯＩトランジスタの接続個数には限界がある。
しかし、動作周波数の観点のみではさほどの制約を受けないことを示しているので、ＰＤＳＯＩトランジスタを現実的な数（たとえば１００個以下）だけ光導波路６１の導波方向に沿って形成し、電気的に並列に接続して受光素子を形成することは、データの取り込み時間の短縮に極めて有効な手段である。
しかし、動作周波数の観点のみではさほどの制約を受けないことを示しているので、ＰＤＳＯＩトランジスタを現実的な数（たとえば１００個以下）だけ光導波路６１の導波方向に沿って形成し、電気的に並列に接続して受光素子を形成することは、データの取り込み時間の短縮に極めて有効な手段である。
なお、図２７では、複数個のＰＤＳＯＩトランジスタが光導波路６１の導波方向に沿って一列に配列されたものを示したが、配列の仕方はこれに限定されない。たとえば、複数列に、あるいはランダムに配列されていてもよい。
要は、複数個のＰＤＳＯＩトランジスタは、光導波路６１を通る光のＴＰＡ現象によってキャリアが生成し、ホールが残存する、光導波路６１の所定箇所に対応した場所に配列されていればよい。
要は、複数個のＰＤＳＯＩトランジスタは、光導波路６１を通る光のＴＰＡ現象によってキャリアが生成し、ホールが残存する、光導波路６１の所定箇所に対応した場所に配列されていればよい。
次に、上記構成による受光素子として機能する光導波路を含むＭＯＳトランジスタ（ＭＩＳＦＥＴ）を用いた発振器、並びに、信号検出系について説明する。
まず、ＭＯＳトランジスタのチャネルボディ部分に光を照射するように光導波路とＭＯＳトランジスタのチャネルボディ部分が接続されている２つ以上のＭＯＳトランジスタを含む複数のＭＯＳトランジスタにより構成されたリング状ＣＭＯＳ共振器回路について説明する。
図２８は、ＣＭＯＳリング共振器の基本回路程を示す図である。
ＣＭＯＳリング共振器４００は、基本的に、ＣＭＯＳインバータＩＮＶを直列に奇数個配置した後、その出力信号を入力に接続することにより、共振器回路が形成される。
ＣＭＯＳインバータＩＮＶは、たとえば第１導電型であるｐチャネルのＭＯＳ（ＰＭＯＳ）トランジスタＰＴと第２導電型であるｎチャネルのＭＯＳ（ＮＭＯＳ）トランジスタＮＴのドレイン同士およびゲート同士を接続し、ＰＭＯＳトランジスタＰＴのソースを電源電位ＶＤＤに接続し、ＮＭＯＳトランジスタＮＴのソースを基準電位ＶＳＳ(たとえば接地電位ＧＮＤ)に接続して構成される。
そして、両トランジスタのゲート同士の接続点が入力となり、ドレイン同士の接続点が出力となる。
このように、この共振器４００の周波数は、個々のＣＭＯＳインバータを形成するトランジスタの出力を反映した結果であり、その周波数は個々のトランジスタの電流電圧（ＩＶ）特性および電源電圧などにより影響を受け変化する。
ＣＭＯＳインバータＩＮＶは、たとえば第１導電型であるｐチャネルのＭＯＳ（ＰＭＯＳ）トランジスタＰＴと第２導電型であるｎチャネルのＭＯＳ（ＮＭＯＳ）トランジスタＮＴのドレイン同士およびゲート同士を接続し、ＰＭＯＳトランジスタＰＴのソースを電源電位ＶＤＤに接続し、ＮＭＯＳトランジスタＮＴのソースを基準電位ＶＳＳ(たとえば接地電位ＧＮＤ)に接続して構成される。
そして、両トランジスタのゲート同士の接続点が入力となり、ドレイン同士の接続点が出力となる。
このように、この共振器４００の周波数は、個々のＣＭＯＳインバータを形成するトランジスタの出力を反映した結果であり、その周波数は個々のトランジスタの電流電圧（ＩＶ）特性および電源電圧などにより影響を受け変化する。
図２９は、本実施形態に係るＣＭＯＳリング共振器の第１の構成例を示す図である。
図２９のＣＭＯＳリング共振器４００Ａは、ＴＰＡ現象を用いて後述する光検出回路の出力性能を高めるものであり、ＭＯＳトランジスタのチャネルボディ部分に光導波路６１が配置されたＭＯＳデバイスを用いている。
そして、光導波路を導波してきた光がＭＯＳトランジスタのチャネルボディに照射されることによる、ＩＶ特性の変化をリング共振器により増幅し、検出した光を周波数の変化として出力するデバイスである。
そして、光導波路を導波してきた光がＭＯＳトランジスタのチャネルボディに照射されることによる、ＩＶ特性の変化をリング共振器により増幅し、検出した光を周波数の変化として出力するデバイスである。
図２９のＣＭＯＳリング共振器４００Ａは、ＰＭＯＳトランジスタＰＴおよびＮＭＯＳトランジスタＮＴの両ＭＯＳトランジスタのチャネルボディ７１部分に光導波路６１が配置され、光導波路６１を導波してきた光がチャネルボディ７１部分に照射されたことによる半導体特性の変化するように構成されている。
図３０は、本実施形態に係るＣＭＯＳリング共振器の第２の構成例を示す図である。
図３０のＣＭＯＳリング共振器４００Ｂは、図２９のＣＭＯＳリング共振器４００Ａのように、ＰＭＯＳトランジスタＰＴおよびＮＭＯＳトランジスタＮＴの両ＭＯＳトランジスタのチャネルボディ７１部分に光導波路６１が配置されるのではなく、一方側、図３０ではＮＭＯＳトランジスタＮＴのチャネルボディ７１部分に光導波路６１が配置されている。
この場合も、光導波路６１を導波してきた光がチャネルボディ７１部分に照射されたことによる半導体特性が変化する。
次に、本発振器の出力信号について説明する。
光導波路６１に光が導波していない状態においては、トランジスタのチャネルボディ部分に光導波路６１が配置されたＭＯＳデバイスは、光導波路が配置されていないＭＯＳデバイスと同様の動きをするので、ＣＭＯＳリング共振器４００Ａ、４００Ｂの出力信号は図３１に示すように、時間変化することなく一定の周波数（ω０）で発振している。
そして、光導波路６１に、図３２に示すような時間変化の光が導波してきた場合には、トランジスタのチャネルボディ部分に光導波路６１が配置されたＭＯＳデバイスはＴＰＡによりその信号特性が変化する。
すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
具体的には、図３３に示すように、光の照射時間に応じて、発振周波数が変化することとなる。
そして、結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
そして、光導波路６１に、図３２に示すような時間変化の光が導波してきた場合には、トランジスタのチャネルボディ部分に光導波路６１が配置されたＭＯＳデバイスはＴＰＡによりその信号特性が変化する。
すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
具体的には、図３３に示すように、光の照射時間に応じて、発振周波数が変化することとなる。
そして、結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
図２９および図３０のＣＭＯＳリング共振器４００Ａ，４００Ｂの出力側に光検出装置４１０が配置されている。
光検出装置４１０は、ＣＭＯＳリング共振器４００Ａ，４００Ｂの共振周波数をモニタすることにより、光導波路を導波してきた光の光量を検出する。
光検出装置４１０は、ＣＭＯＳリング共振器４００Ａ，４００Ｂの共振周波数をモニタすることにより、光導波路を導波してきた光の光量を検出する。
次に、本実施形態のように、光導波路とＭＯＳトランジスタ混合デバイスを用いた差動検出による光検出回路について説明する。
図３４は、本実施形態に係る光検出回路の第１の構成例を示す図である。
図３４の光検出回路５００は、ＭＯＳトランジスタのチャネルボディ７１部分に光を照射するように光導波路６１とＭＯＳトランジスタのチャネルボディ部分が接続されている１つ以上のＮＭＯＳトランジスタ（図３４では１つ）ＮＴ１と、光導波路が接続されていないＮＭＯＳトランジスタＮＴ２とを同一の基板上に形成し、それらの出力を演算増幅器からなる差動アンプ（差動検出回路）ＤＡＭＰ１に接続し、出力の比較を行うことにより、光導波路に入射している光量に応じた出力信号を得るように構成されている。
そして、光検出回路５００は、ＮＭＯＳトランジスタＮＴ１、ＮＴ２に同一の波形を入力することにより、動作時間を差を差動アンプ（差動検出回路）ＤＡＭＰ１により検出することにより、光導波路に入射している光量に応じた出力信号を得る。
そして、光検出回路５００は、ＮＭＯＳトランジスタＮＴ１、ＮＴ２に同一の波形を入力することにより、動作時間を差を差動アンプ（差動検出回路）ＤＡＭＰ１により検出することにより、光導波路に入射している光量に応じた出力信号を得る。
ＮＭＯＳトランジスタＮＴ１のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ドレインは抵抗素子Ｒ１を介して駆動信号ＤＳＧの入力端子Ｔ１に接続されている。
また、ＮＭＯＳトランジスタＮＴ２のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ドレインは抵抗素子Ｒ２を介して駆動信号ＤＳＧの入力端子Ｔ１に接続されている。
ＮＭＯＳトランジスタＮＴ１，ＮＴ２のゲートには、電源電圧ＶＤＤを抵抗素子Ｒ３、Ｒ４で分圧した電圧が共通に供給されている。
そして、ＮＭＯＳトランジスタＮＴ１のドレインが差動アンプＤＡＭＰ１の非反転入力端子（＋）に接続され、ＮＭＯＳトランジスタＮＴ２のドレインが差動アンプＤＡＭＰ１の反転入力端子（−）に接続されている。
また、ＮＭＯＳトランジスタＮＴ２のソースは基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）に接続され、ドレインは抵抗素子Ｒ２を介して駆動信号ＤＳＧの入力端子Ｔ１に接続されている。
ＮＭＯＳトランジスタＮＴ１，ＮＴ２のゲートには、電源電圧ＶＤＤを抵抗素子Ｒ３、Ｒ４で分圧した電圧が共通に供給されている。
そして、ＮＭＯＳトランジスタＮＴ１のドレインが差動アンプＤＡＭＰ１の非反転入力端子（＋）に接続され、ＮＭＯＳトランジスタＮＴ２のドレインが差動アンプＤＡＭＰ１の反転入力端子（−）に接続されている。
図３４の光検出回路５００は、シリコン光導波路内に光が導波した際のＴＰＡ現象により発生したキャリアにより、ＭＯＳトランジスタの基板浮遊効果の発生を効率よく検出する機能を有している。
ＭＯＳトランジスタは、基板浮遊効果（ヒストリー効果）が発生すると、トランジスタの電源がオンされる前に、基板のチャネルボディ部分がホールの存在により正の電荷を有していることと同様となり、トランジスタをオンした際に、ヒストリー効果がない場合に比較して、早く動作する（トランジスタがオンする、多くのドレイン電流が早く流れる）こととなる現象を有している。
ＭＯＳトランジスタは、基板浮遊効果（ヒストリー効果）が発生すると、トランジスタの電源がオンされる前に、基板のチャネルボディ部分がホールの存在により正の電荷を有していることと同様となり、トランジスタをオンした際に、ヒストリー効果がない場合に比較して、早く動作する（トランジスタがオンする、多くのドレイン電流が早く流れる）こととなる現象を有している。
本実施形態においては既に説明した光検出では、ＭＯＳトランジスタのチャネルボディ部分に光導波路６１により光を照射し、その後ＭＯＳトランジスタを動作させた際に、多くのドレイン電流が早くながれる時間の計測あるいは、トランジスタを動作させた後のある一定時間後のドレイン電流を検出することにより、光が照射されたか否かの判断を行う方法を用いていた。
図３４の採用した方法は、光を検出するＭＯＳトランジスタＮＴ１と略同等の特性を有するＭＯＳトランジスタＮＴ２を同一の基板内に配置し、それらのトランジスタＮＴ１，ＮＴ２のドレインに同一の駆動信号を入力した場合の出力を比較することにより光を検出する方法である。
図３４に示した回路構成においては、それぞれのＮＭＯＳトランジスタＮＴ１、ＮＴ２のゲート電圧には、同じ一定電圧の入力をしておき、その後ドレイン端子に立ち上がり波形を入力する場合の駆動時間の変化を比較することにより、光の照射によるヒストリー効果の有無があるかを比較する。
図３４に示した回路構成においては、それぞれのＮＭＯＳトランジスタＮＴ１、ＮＴ２のゲート電圧には、同じ一定電圧の入力をしておき、その後ドレイン端子に立ち上がり波形を入力する場合の駆動時間の変化を比較することにより、光の照射によるヒストリー効果の有無があるかを比較する。
図３５は、本実施形態に係る光検出回路の第２の構成例を示す図である。
図３５の光検出回路５００Ａが図３４の光検出回路５００と異なる点は、ＮＭＯＳトランジスタＮＴ１、ＮＴ２のドレインをそれぞれ抵抗素子Ｒ１，Ｒ２を介して電源電位ＶＤＤに接続し、両トランジスタＮＴ１，ＮＴ２のゲートに駆動信号ＤＳＧを入力するように構成したことにある。
すなわち、この光検出回路５００Ａにおいては、２つのＭＯＳトランジスタのドレイン端子に同一の電圧を印加した状態で、２つのＭＯＳトランジスタのゲート端子に同一の駆動信号ＤＳＧを入力した場合の出力を比較することにより、光を検出する。
すなわち、この光検出回路５００Ａにおいては、２つのＭＯＳトランジスタのドレイン端子に同一の電圧を印加した状態で、２つのＭＯＳトランジスタのゲート端子に同一の駆動信号ＤＳＧを入力した場合の出力を比較することにより、光を検出する。
図３６は、本実施形態に係る光検出回路の第３の構成例を示す図である。
図３６の光検出回路５００Ｂは、２つのＮＭＯＳトランジスタＮＴ１，ＮＴ２のドレイン端子およびゲート端子に同一の駆動信号ＤＳＧを入力した場合の出力を比較することにより、光を検出する。
図３４、図３５、および図３６の光検出回路５００，５００Ａ、５００Ｂにおいて、ＭＯＳトランジスタのチャネルボディ部分に光が照射されないようになっているＭＯＳトランジスタは、光導波路がチャネルボディ部分に接続されチャネルボディ部分に光が照射されるＭＯＳトランジスタとほぼ同様の動作特性を有するＭＯＳであればよく、光がチャネルボディ部分に照射されなければ、光導波路がチャネルボディ部分に接続された構成とされていてもよい。
次に、図３７に本実施形態の回路・方法を用いて、光信号を時間的に解析する回路・方法の説明を行う。
図３７は、図３４〜図３６に示した光検出回路に、所定の周波数を有する繰り返し波形を入力端子に入力するために、図２８に示すようなＣＭＯＳのリング発振器４００を配置した回路を示す図である。
なお、図３７の光検出回路としては図３４の回路を採用している。ただし、図３５および図３６の回路も採用することは可能である。
この場合、ＭＯＳトランジスタＮＴ１，ＮＴ２の出力信号を差動アンプ（差動検出回路）ＤＡＭＰ１により検出することにより、入力波形として用いた周波数に相当する時間に、光導波路に光が入射したかどうかを検出する。
このような回路構成とすることにより、光の検出を一定時間間隔に行うことができ、本デバイスを通信システムにもちいた場合の汎用性を高めることができる。
図３７は、図３４〜図３６に示した光検出回路に、所定の周波数を有する繰り返し波形を入力端子に入力するために、図２８に示すようなＣＭＯＳのリング発振器４００を配置した回路を示す図である。
なお、図３７の光検出回路としては図３４の回路を採用している。ただし、図３５および図３６の回路も採用することは可能である。
この場合、ＭＯＳトランジスタＮＴ１，ＮＴ２の出力信号を差動アンプ（差動検出回路）ＤＡＭＰ１により検出することにより、入力波形として用いた周波数に相当する時間に、光導波路に光が入射したかどうかを検出する。
このような回路構成とすることにより、光の検出を一定時間間隔に行うことができ、本デバイスを通信システムにもちいた場合の汎用性を高めることができる。
また、ヒストリー効果は、チャネルボディ部分に蓄積したホール現象により引き起こされるので、検出作業を行った後に、チャネルボディ部分内に蓄積するホールを完全に除去することにより検出精度を高めることができる。
図３８に、その検出精度を高める回路および方法を示す。
図３８に、その検出精度を高める回路および方法を示す。
図３８の光検出回路５００Ｃは、検出を行った後（入力波形に立ち上がり波形が入力した後）に、ドレイン端子をゲート・ソース端子に比較して負となる電圧を印加することにより、チャネルボディ内に蓄積したホールをドレイン端子より放出する回路となっている。
したがって、光導波路６１に間欠的に微小なエネルギーの光が入力されている場合の検出精度を高めることができることとなる。
したがって、光導波路６１に間欠的に微小なエネルギーの光が入力されている場合の検出精度を高めることができることとなる。
図３８の光検出回路５００Ｃにおいて、ＮＭＯＳトランジスタＮＴ１，ＮＴ２のドレインはそれぞれ抵抗素子Ｒ１，Ｒ２を介して発振器４００の出力に接続されている。
ＮＭＯＳトランジスタＮＴ１、ＮＴ２のドレインが分圧用の抵抗素子Ｒ４とＲ５の接続点に接続され、両トランジスタのゲートが抵抗素子Ｒ３とＲ４の接続点に接続されている。
ＮＭＯＳトランジスタＮＴ１、ＮＴ２のドレインが分圧用の抵抗素子Ｒ４とＲ５の接続点に接続され、両トランジスタのゲートが抵抗素子Ｒ３とＲ４の接続点に接続されている。
次に、本デバイスの出力信号の説明を行う。
光導波路６１に光が導波していない状態においては、トランジスタのチャネルボディ７１部分に光導波路６１が配置されたＭＯＳトランジスタＮＴ１は、光導波路が配置されていないＭＯＳトランジスタＮＴ２と同様の動きをするので、ＣＭＯＳリング共振器４００の出力信号は、図３９に示すように、時間変化することなく一定の周波数（ω０）で発振している。
そして、光導波路に図４０に示すような時間変化の光が導波してきた場合には、トランジスタのbody部分に光導波路が配置されたＭＯＳデバイスはＴＰＡによりその信号特性が変化する。すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
換言すれば、図４０に示すように、光の照射時間に応じて、発振周波数が変化することとなる。そして結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
より具体的には、ＭＯＳトランジスタのソースとゲート端子が抵抗により正の電圧とされている状態に対して、ドレイン端子が０Ｖまで振れる回路構成となっているので、回路構成としては片側電圧回路であっても相対的にドレイン端子に負の電圧を入力することができることとなる。
光導波路６１に光が導波していない状態においては、トランジスタのチャネルボディ７１部分に光導波路６１が配置されたＭＯＳトランジスタＮＴ１は、光導波路が配置されていないＭＯＳトランジスタＮＴ２と同様の動きをするので、ＣＭＯＳリング共振器４００の出力信号は、図３９に示すように、時間変化することなく一定の周波数（ω０）で発振している。
そして、光導波路に図４０に示すような時間変化の光が導波してきた場合には、トランジスタのbody部分に光導波路が配置されたＭＯＳデバイスはＴＰＡによりその信号特性が変化する。すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
換言すれば、図４０に示すように、光の照射時間に応じて、発振周波数が変化することとなる。そして結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
より具体的には、ＭＯＳトランジスタのソースとゲート端子が抵抗により正の電圧とされている状態に対して、ドレイン端子が０Ｖまで振れる回路構成となっているので、回路構成としては片側電圧回路であっても相対的にドレイン端子に負の電圧を入力することができることとなる。
次に、本実施形態に係る光検出回路の出力信号の説明を、本デバイスに図４０に示す光波形が入力する場合について説明を行う。
ここで、図３９に示す光波形は、光が照射されるＭＯＳトランジスタのチャネルボディに光導波路により導かれるようになっている。
そして、ＭＯＳトランジスタのチャネルボディ部分に光が照射されることにより、ＴＰＡ現象が引き起こされ、キャリアが発生する。発生したキャリアのうちいくつかのホールは、電子に比較して移動度が低いために、チャネルボディ部分に取り残され、結果的にチャネルボディ部分の電圧を高める。
そして、このような状態において、トランジスタを動作される入力信号が与えられる場合には、光が照射されていない状態に比較して、チャネルボディ部分の電圧が高められている分だけトランジスタが早めにオンすることとなる。
トランジスタがオンすると、ドレイン電流が流れることとなるので、ＭＯＳトランジスタの出力は、抵抗に流れた電流に応じて電圧が早めに低下することとなる。つまり本実施形態の回路からは図４０に示すような出力信号が得られることとなる。
そして、ＭＯＳトランジスタのチャネルボディ部分に光が照射されることにより、ＴＰＡ現象が引き起こされ、キャリアが発生する。発生したキャリアのうちいくつかのホールは、電子に比較して移動度が低いために、チャネルボディ部分に取り残され、結果的にチャネルボディ部分の電圧を高める。
そして、このような状態において、トランジスタを動作される入力信号が与えられる場合には、光が照射されていない状態に比較して、チャネルボディ部分の電圧が高められている分だけトランジスタが早めにオンすることとなる。
トランジスタがオンすると、ドレイン電流が流れることとなるので、ＭＯＳトランジスタの出力は、抵抗に流れた電流に応じて電圧が早めに低下することとなる。つまり本実施形態の回路からは図４０に示すような出力信号が得られることとなる。
なお、本実施形態の図３７および図３８に示したＣＭＯＳリング発振器は、図４１に示したように発振回路部分の電源電圧ＶＤＤを可変抵抗ＶＲ１を調整することにより発振周波数を調整することができる。
本デバイスを光通信回路に用いる場合においては、通信システムに用いている周波数の信号検出を目的とするので、このように周波数を調整することにより所定の周波数の信号検出が行えることはとても利便性が高いシステムとなる。
本デバイスを光通信回路に用いる場合においては、通信システムに用いている周波数の信号検出を目的とするので、このように周波数を調整することにより所定の周波数の信号検出が行えることはとても利便性が高いシステムとなる。
以上のように、本実施形態の光検出回路によれば、検出感度の向上を図れ、また、一般の集積回路形成ラインにおいては対応が容易であるという利点がある。
１０・・・二重ＳＯＩ基板、１１・・・シリコン基板、１２，１４・・・絶縁膜、１３，１５・・・シリコン層（シリコン単結晶膜）、６１・・・光導波路、７０，７０Ａ・・・受光素子、７１・・・チャネルボディ、７２・・・ゲート絶縁膜、７３・・・ゲート電極、７４・・・ソース拡散層、７５・・・ドレイン拡散層、８０，９０・・・ＳＯＩ基板、８５・・・受光素子、１００・・・ＳＯＣデバイス、１０１Ａ，１０１Ｂ・・・ＣＰＵ、１０２・・・ＲＡＭ、４００，４００Ａ，４００Ｂ，４０Ｃ・・・ＣＭＯＳリング発振器、５００，５００Ａ，５００Ｂ，５００Ｃ・・・光検出回路、ＮＴ１・・・光導波路内蔵ＭＯＳトランジスタ、ＮＴ２・・・光導波路を持たないＭＯＳトランジスタ、ＤＡＭＰ１・・・差増アンプ（差動堅検出回路）。
Claims (10)
- 第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタのドレイン同士およびゲート同士が接続された複数のインバータが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、
上記インバータの第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタの少なくとも一方が光導波路を含む受光素子として機能し、
上記受光素子は、
基板上に絶縁膜を介して形成された半導体層と、
上記半導体層が所定の経路に沿って所定厚とされて形成された光導波路と、
上記光導波路に接続されたチャネルボディおよび当該チャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む
発振器。 - 上記複数のインバータの全ての上記第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタが光導波路を含む受光素子として機能する
請求項１記載の発振器。 - 上記複数のインバータの上記第１の導電型の絶縁ゲート型電界トランジスタが光導波路を含む受光素子として機能する
請求項１記載の発振器。 - 上記複数のインバータの上記第２の導電型の絶縁ゲート型電界トランジスタが光導波路を含む受光素子として機能する
請求項１記載の発振器。 - 上記受光素子は、
他のトランジスタとの電気的な分離を行う絶縁部領域が上記光導波路部分とは異なる領域に配置されている
請求項１記載の発振器。 - 上記光導波路の長さ方向にほぼ直交するように上記絶縁ゲート型電界効果トランジスタのソースとドレインが配置されており、
上記チャネルボディ部分は、上記光導波路の長手方向の両側にソースあるいはドレインの長さよりも長く配置されている
請求項５記載の発振器。 - 上記光導波路の両側に長く配置された上記チャネルボディ領域のさらに両側には当該チャネルボディ部分よりもイントリンシックな半導体領域として形成されている
請求項５記載の発振器。 - 上記絶縁ゲート型電界効果トランジスタのゲートのコンタクト領域が、上記ソースおよびドレイン領域を挟んで対称となるように形成されている
請求項６記載の発振器。 - 上記ゲートのコンタクト領域は、上記光導波路の長さ方向にほぼ直交する方向に、上記ソースおよびドレインと対向する領域まで延設されている
請求項８記載の発振器。 - 第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタのドレイン同士およびゲート同士が接続された複数のインバータが直列に接続され、最終段のインバータ出力が初段のインバータ入力に接続され、
上記インバータの第１の導電型の絶縁ゲート型電界トランジスタと第２の導電型の絶縁ゲート型電界効果トランジスタの少なくとも一方が光導波路を含む受光素子として機能し、
上記受光素子は、
基板上に絶縁膜を介して形成された半導体層と、
上記半導体層が所定の経路に沿って所定厚とされて形成された光導波路と、
上記光導波路に接続されたチャネルボディおよび当該チャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタと、を含む
発振器の共振周波数をモニタして上記光導波路を導波した光の光量を検出する
光検出回路。
Priority Applications (1)
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|---|---|---|---|
| JP2008053144A JP2009212277A (ja) | 2008-03-04 | 2008-03-04 | 発振器および光検出回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2009212277A true JP2009212277A (ja) | 2009-09-17 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008053144A Ceased JP2009212277A (ja) | 2008-03-04 | 2008-03-04 | 発振器および光検出回路 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS519275B1 (ja) * | 1975-01-16 | 1976-03-25 | ||
| JPH08316449A (ja) * | 1995-03-13 | 1996-11-29 | Nec Corp | 半導体装置及びその製造方法 |
| JP2005175331A (ja) * | 2003-12-15 | 2005-06-30 | Citizen Watch Co Ltd | 光センサー |
| JP2007149790A (ja) * | 2005-11-24 | 2007-06-14 | Sony Corp | 半導体装置 |
-
2008
- 2008-03-04 JP JP2008053144A patent/JP2009212277A/ja not_active Ceased
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