JP2009212279A - 半導体装置 - Google Patents
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Abstract
【課題】基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光の検出を低コストで容易に達成することが可能なことはもとより、反射や放射による光の損失を低減することが可能な半導体装置を提供する。
【解決手段】基板11上に絶縁膜12を介して形成された半導体層15と、半導体層が所定の経路に沿って所定厚とされて形成された光導波路61と、光導波路61に接続されたチャネルボディ71およびチャネルボディ71の表面側に形成されたチャネルを形成するためのゲートを持つMISFETを含む受光素子70と、を有し、他のトランジスタとの電気的な分離を行う絶縁部領域78が光導波路61部分とは異なる領域に配置されている。
【選択図】図18
【解決手段】基板11上に絶縁膜12を介して形成された半導体層15と、半導体層が所定の経路に沿って所定厚とされて形成された光導波路61と、光導波路61に接続されたチャネルボディ71およびチャネルボディ71の表面側に形成されたチャネルを形成するためのゲートを持つMISFETを含む受光素子70と、を有し、他のトランジスタとの電気的な分離を行う絶縁部領域78が光導波路61部分とは異なる領域に配置されている。
【選択図】図18
Description
本発明は、光導波路を持つ受光機能を有する半導体装置に関するものである。
シリコン基板上に、光導波路を形成し光通信機能を持たせる試みは、光と電気の基板を1チップ化することが可能となること、あるいはCMOS(Complementary Metal-Oxide Semiconductor)作製ライン等のシリコン用に存在する製造ラインを使用することができること、等の理由により近年注目を集めている。
シリコン材料は、1100nm(1.1μm)以上の波長に対して透明性を有していることから、幹線系の光通信に用いられている1300nm(1.3μm)帯あるいは1550nm(1.55μm)帯の光を光導波路に導波させることができるので、これらの波長を用いた光通信部品として期待されている。シリコン材料を光通信部品として用いるための研究として、波長フィルタ部品、光受光素子、光アンプ部品などさまざまな研究がなされている。
シリコン材料は、1100nm以上の光に対して透明であることから、シリコン基板上に受光素子を形成するためには、他の材料を形成する必要がある。そのため、最近の光受光素子の研究は、主に光を吸収する材料にゲルマニウム(Ge)を用いた受光素子の研究が盛んに行われている(非特許文献1参照)。
しかし、Ge材料を用いた受光素子をシリコン基板上に形成するためには、現在のところ、約900℃で約12時間のアニールが必要であるので、低コストにデバイスを作製するには適していない。
現在のCMOSプロセスをそのまま適用して作製できるような受光素子の開発が望まれている。
現在のCMOSプロセスをそのまま適用して作製できるような受光素子の開発が望まれている。
そこで、本出願人は、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光を、光導波路の導波方向の所定箇所に対応し、この光導波路を導波する光の電界が存在する半導体層位置にフローティングのチャネルボディ(channel body)が形成された絶縁ゲート型電界効果トランジスタ(たとえばMISFET(Metal Insulator Semiconductor Field Effect Transistor))を有する受光素子で検出することによって、光導波路を導波する光の検出を低コストで達成し得る半導体装置を提案した(特許文献1参照)。
野澤哲生,「筐体内に浸透始める光伝送ルータや携帯電話機が先行」,日経エレクトロニクス,2005年6月6日号,p59〜p70,図11
特開2007−149790号公報
ところで、光導波路を導波する光をMOSトランジスタのチャネルボディ部分に有効に照射するためには、MOSトランジスタのボディ部分を光導波路内に配置することが最も効果的である。
図1は、光導波路がボディに接続されたMOSトランジスタを簡略的に示す平面図である。
図2は、光導波路、チャネルボディ部を含む図1の簡略断面図である。
図2は、光導波路、チャネルボディ部を含む図1の簡略断面図である。
図1において、1はMOSトランジスタを、1Gはゲート電極を、1Dはドレインを、1Sはソースを、1Cはゲートコンタクト領域を、2は局所酸化領域(LOCOS)を、それぞれ示している。
また、図2において、1Bはボディ部を、3は光導波路を示している。
また、図2において、1Bはボディ部を、3は光導波路を示している。
MOSトランジスタ1の設計上の制約条件としては、ソース1Sとドレイン1Dはドーピング量が多いことからこの部分に光導波路3を配置すると光の損失が高くなってしまうので、MOSトランジスタ1のボディ1B部分を光導波路3に配置する際に、光導波路3の外にソースとドレインは配置することが望ましいことから、ソース1Sとドレイン1Dの方向は光導波路3の導波方向に対して垂直に配置されることとなる。
図1に示すように、素子全体を局所酸化領域2で囲まれている通常のトランジスタ1の構成をそのまま適用すると、光導波路3部分に局所酸化領域2が配置されてしまうこととなる。
熱酸化工程により形成される局所酸化領域2は、図2に示すように、断面構造が垂直ではなく斜めとなっているので、光導波路2においては屈折率が大きくことなる部分が斜めに存在していることとなる。
このため、基板あるいはクラッド側への光の放射あるいは、光の反射が生じてしまい、結果的に光の利用効率が低められることに加えて、放射された光は迷光となり他のデバイスにおけるノイズ発生の原因となってしまう。
熱酸化工程により形成される局所酸化領域2は、図2に示すように、断面構造が垂直ではなく斜めとなっているので、光導波路2においては屈折率が大きくことなる部分が斜めに存在していることとなる。
このため、基板あるいはクラッド側への光の放射あるいは、光の反射が生じてしまい、結果的に光の利用効率が低められることに加えて、放射された光は迷光となり他のデバイスにおけるノイズ発生の原因となってしまう。
また、光導波路2部分が不連続になってしまうので、無視できない量の光の損失が生じてしまう。
シリコン(Si)の屈折率を3.5として、絶縁膜であるSiO2の屈折率を1.5として垂直入射の場合のフレネル反射を計算すると約16%もの光が反射してしまう。
したがって、2つの界面を透過する場合には、0.84*0.84約70%程度の光しか透過することができないこととなる。
シリコン(Si)の屈折率を3.5として、絶縁膜であるSiO2の屈折率を1.5として垂直入射の場合のフレネル反射を計算すると約16%もの光が反射してしまう。
したがって、2つの界面を透過する場合には、0.84*0.84約70%程度の光しか透過することができないこととなる。
また、特許文献1においては、TPA(Two Photon Absorption:2光子吸収)現象により発生するキャリアおよびそのキャリアによりMOSトランジスタのチャネルボディ部分にホールを蓄積させ、MOSトランジスタの動作特性から光がチャネルボディ部分に照射されたか、照射されていないかを検出する方法が提案されている。
ところが、現状ではTPAによるキャリア発生量が少ないために、検出感度に多少問題がある。
ところが、現状ではTPAによるキャリア発生量が少ないために、検出感度に多少問題がある。
またLuxtera社などが検討しているシリコン集積回路にGe製光検出器は、現在一般の集積回路の製造工程においてはGeという材料は用いられていないので、一般の集積回路形成ラインにおいては対応が容易ではなく、また、コスト増を招く。
本発明は、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光の検出を低コストで容易に達成することが可能なことはもとより、反射や放射による光の損失を低減することが可能な半導体装置を提供することにある。
本発明の第1の観点の半導体装置は、基板上に絶縁膜を介して形成された半導体層と、上記半導体層が所定の経路に沿って所定厚とされて形成された光導波路と、上記光導波路に接続されたチャネルボディおよび当該チャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタを含む受光素子と、を有し、他のトランジスタとの電気的な分離を行う絶縁部領域が上記光導波路部分とは異なる領域に配置されている。
好適には、上記光導波路の長さ方向にほぼ直交するように上記絶縁ゲート型電界効果トランジスタのソースとドレインが配置されており、上記チャネルボディ部分は、上記光導波路の長手方向の両側にソースあるいはドレインの長さよりも長く配置されている。
好適には、上記光導波路の両側に長く配置された上記チャネルボディ領域のさらに両側には当該チャネルボディ部分よりもイントリンシックな半導体領域として形成されている。
好適には、上記絶縁ゲート型電界効果トランジスタのゲートのコンタクト領域が、上記ソースおよびドレイン領域を挟んで対称となるように形成されている。
好適には、上記ゲートのコンタクト領域は、上記光導波路の長さ方向にほぼ直交する方向に、上記ソースおよびドレインと対向する領域まで延設されている。
本発明によれば、光導波路部部分に局所絶縁膜域が存在してしないので、反射による光の損失の発生および放射による光の損失が少ない。
この発明によれば、光導波路を導波する光の検出を低コストで達成できることはもとより、反射や放射による光の損失を低減することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
図3は、本発明の実施形態に係る半導体装置を適用し得るSOC(System On Chip)デバイスの構成例を示す図である。
このSOCデバイス100は、2個のCPU(Central Processing Unit)101A,101Bと、DRAM(Dynamic Random Access Memory)102と、ROM(Read Only Memory)103と、ロジックIC104と、アナログIC105と、シリアルI/Fユニット106と、パラレルI/Fユニット107と、光ポート108とを備えたシステムLSI(Large Scale Integrated circuit)である。
このSOCデバイス100の光ポート108には外部との通信のために光ファイバ110が接続されている。
このSOCデバイス100の光ポート108には外部との通信のために光ファイバ110が接続されている。
このSOCデバイス100のDRAM102は、たとえばFBCメモリセルMCをマトリクス状に配列して構成されている。
ここで、メモリセルMCの書き込み、読み出しの動作は、通常のSOI基板を用いて形成された、FBCメモリセルMCと同様である。このメモリセルMCの構成、動作を説明する。
図4は、メモリセルMCの原理的構成を示す図である。
図4に示すように、シリコン基板301上に、シリコン酸化膜などの絶縁膜302を介してp型シリコン層303が形成された、SOI基板が用いられている。
図4に示すように、シリコン基板301上に、シリコン酸化膜などの絶縁膜302を介してp型シリコン層303が形成された、SOI基板が用いられている。
シリコン層303をチャネルボディとして、その表面にゲート絶縁膜304を介してゲート電極305が形成され、絶縁膜302に達する深さにソース拡散層306およびドレイン拡散層307が形成されて、メモリセルMCとしてのnチャネルMISFETが構成されている。
各メモリセルMCは、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列されてセルアレイが構成される。この場合、ドレイン拡散層307はビット線BLに、ゲート電極305はワード線WLに、ソース拡散層306は固定電位線、たとえば接地線に接続される。
各メモリセルMCは、それぞれ、素子分離されたフローティングのチャネルボディをもってマトリックス配列されてセルアレイが構成される。この場合、ドレイン拡散層307はビット線BLに、ゲート電極305はワード線WLに、ソース拡散層306は固定電位線、たとえば接地線に接続される。
このメモリセルMCの動作原理は、MISFETのチャネルボディ(p型シリコン層303)の多数キャリアであるホール蓄積を利用する。
すなわち、MISFETを5極管動作させることにより、ドレイン307から大きなチャネル電流を流し、ドレイン接合近傍でインパクトイオン化を起こす。
すなわち、MISFETを5極管動作させることにより、ドレイン307から大きなチャネル電流を流し、ドレイン接合近傍でインパクトイオン化を起こす。
このインパクトイオン化により生成された過剰の多数キャリア(ホール)をチャネルボディに保持させ、その状態をたとえばデータ“1”とする。ドレイン307とチャネルボディの間に順方向電流を流して、チャネルボディの過剰ホールをドレインに放出させた状態をデータ“0”とする。
データ“0”,“1”は、チャネルボディの電位の差であり、MISFETのしきい値の差として記憶される。
すなわち、図5に示すように、ホール蓄積によりチャネルボディ電位Vbodyの高いデータ“1”状態のしきい値Vth1は、チャネルボディ電位の低いデータ“0”状態のしきい値Vth0より低い。
すなわち、図5に示すように、ホール蓄積によりチャネルボディ電位Vbodyの高いデータ“1”状態のしきい値Vth1は、チャネルボディ電位の低いデータ“0”状態のしきい値Vth0より低い。
チャネルボディにホールが蓄積されたデータ“1”を安定に保持するためには、ワード線WLに与える電圧VWLを負に保持することが好ましい。このデータ保持状態は、逆データの書き込み動作を行わない限り、読み出し動作を行っても変わらない。
すなわち、キャパシタの電荷保持を利用する1トランジスタ/1キャパシタのDRAMと異なり、非破壊読み出しが可能である。
すなわち、キャパシタの電荷保持を利用する1トランジスタ/1キャパシタのDRAMと異なり、非破壊読み出しが可能である。
データの読み出しは、基本的に、メモリセルMCの導通度の差を検出することにより行われる。
ワード線電圧VWLとボディ電位Vbodyの関係が、上述の図5に示すようになるので、たとえばワード線WLにデータ“0”,“1”のしきい値Vth0,Vth1の中間の読み出し電圧を与えて、メモリセルの電流の有無を検出すれば、データ検出ができる。
あるいは、ワード線WLにしきい値Vth0,Vth1を越える電圧を与えて、メモリセルの電流の大小を検出すれば、データ検出ができる。
ワード線電圧VWLとボディ電位Vbodyの関係が、上述の図5に示すようになるので、たとえばワード線WLにデータ“0”,“1”のしきい値Vth0,Vth1の中間の読み出し電圧を与えて、メモリセルの電流の有無を検出すれば、データ検出ができる。
あるいは、ワード線WLにしきい値Vth0,Vth1を越える電圧を与えて、メモリセルの電流の大小を検出すれば、データ検出ができる。
図6A,Bは、メモリセルMCの書き込み動作を示している。
図6Aは、データ“1”の書き込み動作を示しており、ワード線(ゲート)WLに高い正電圧を印加した状態で、ビット線(ドレイン)BLに高い正電圧を印加し、上述したようにドレイン接合近傍でインパクトイオン化を起こし、チャネルボディにホールを蓄積する。
図6Bは、データ“0”の書き込み動作を示しており、ワード線(ゲート)WLに高い正電圧を印加した状態で、ビット線(ドレイン)BLに負電圧を印加し、チャネルボディ(p型シリコン層303)とドレイン307との間のpn接合を順方向バイアスし、チャネルボディ303からホールを排出する。
図6Aは、データ“1”の書き込み動作を示しており、ワード線(ゲート)WLに高い正電圧を印加した状態で、ビット線(ドレイン)BLに高い正電圧を印加し、上述したようにドレイン接合近傍でインパクトイオン化を起こし、チャネルボディにホールを蓄積する。
図6Bは、データ“0”の書き込み動作を示しており、ワード線(ゲート)WLに高い正電圧を印加した状態で、ビット線(ドレイン)BLに負電圧を印加し、チャネルボディ(p型シリコン層303)とドレイン307との間のpn接合を順方向バイアスし、チャネルボディ303からホールを排出する。
図7A,Bは、メモリセルMCの読み出し動作を示している。
図7Aは、データ“1”およびデータ“0”の読み出し動作を示しており、ワード線(ゲート)WLに高い正電圧を印加した状態で、ビット線(ドレイン)BLにインパクトイオン化でデータが破壊されないように、低い正電圧を印加する。
図7Bは、読み出し時における、ドレイン電流Idsとゲート電圧Vgsの関係を示している。たとえば、ワード線WLにしきい値Vth0,Vth1を越える電圧VWLreadを与え、このしきい値Vth0,Vth1の差に対応するドレイン電流差ΔIds(=I1−I0)をセンスアンプで検知し、データ“0”,“1”を識別する。
図7Aは、データ“1”およびデータ“0”の読み出し動作を示しており、ワード線(ゲート)WLに高い正電圧を印加した状態で、ビット線(ドレイン)BLにインパクトイオン化でデータが破壊されないように、低い正電圧を印加する。
図7Bは、読み出し時における、ドレイン電流Idsとゲート電圧Vgsの関係を示している。たとえば、ワード線WLにしきい値Vth0,Vth1を越える電圧VWLreadを与え、このしきい値Vth0,Vth1の差に対応するドレイン電流差ΔIds(=I1−I0)をセンスアンプで検知し、データ“0”,“1”を識別する。
DRAM102を構成する各メモリセルMCに対応したシリコン層13に印加される基板バイアス電圧について説明する。
非書き込み時および非読み出し時には、シリコン層13に印加される基板バイアス電圧(基板バイアス線VLに印加される電圧)は、チャネルボディに蓄積された多数キャリアであるホールの減少を抑制し得る第1の値、たとえば1Vとする。
この第1の値は、他の部分のデータの読み書きを行う動作時に、ビット線(ドレイン)BLの電圧変化があって
も、チャネルボディに蓄積されているホールが減少する現象(パス・ゲート・リーケージ現象)を生じにくくできる電圧値である。
この第1の値は、他の部分のデータの読み書きを行う動作時に、ビット線(ドレイン)BLの電圧変化があって
も、チャネルボディに蓄積されているホールが減少する現象(パス・ゲート・リーケージ現象)を生じにくくできる電圧値である。
また、書き込み時、読み出し時に関しては、たとえば、以下の(1)〜(3)のいずれかに設定する。
(1)図8Aに示すように、データ“1”,“0”の書き込み時には、シリコン層13に印加される基板バイアス電圧を、書き込みに適した第2の値、たとえば0Vとする。
(2)図8Bに示すように、データ“1”の書き込み時には、シリコン層13に印加される基板バイアス電圧を、書き込みに適した第2の値、たとえば0Vとする。
これら(1)、(2)の場合、データ“1”,“0”の書き込み時を除き、あるいはデータ“1”の書き込み時を除き、基板バイアス電圧は、チャネルボディに蓄積されたホールの減少を抑制し得る、上述の第1の値、たとえば0Vとされる。
そのため、ビット線(ドレイン)BLの電圧変化があっても、基板バイアス電圧が第2の値にある場合に比較して、パス・ゲート・リーケージ現象が生じにくくなる。
そのため、ビット線(ドレイン)BLの電圧変化があっても、基板バイアス電圧が第2の値にある場合に比較して、パス・ゲート・リーケージ現象が生じにくくなる。
また、(1)、(2)の場合、データ“1”,“0”の書き込み時、あるいはデータ“1”の書き込み時に、基板バイアス電圧は、書き込みに適した第2の値とされる。
そのため、データの書き込みを行う際のビット線BLの電圧を低く設定でき、データの書き込みを行いたくないワード線WLに接続されている部分でのパス・ゲート・リーケージ現象はより生じにくくなる。
そのため、データの書き込みを行う際のビット線BLの電圧を低く設定でき、データの書き込みを行いたくないワード線WLに接続されている部分でのパス・ゲート・リーケージ現象はより生じにくくなる。
(3)図8Cに示すように、データの書き込み時および読み出し時には、シリコン層13に印加される基準バイアス電圧を、書き込みに適した第2の値、たとえば0Vとする。
この場合、(1)、(2)の場合に比べて、基板バイアス電圧がチャネルボディに蓄積されたホールの保持に適した値でない時間が長くなる。しかし、基板バイアス電圧の切り換え周波数を、(1)、(2)の場合に比べて格段に低くできる。
ここで、基板の絶縁膜上の半導体層を利用して形成された光導波路を導波する光の検出を低コストで達成することが可能なことはもとより、反射や放射による光の損失を低減することが可能な受光素子として用いることが可能な光導波路内蔵MISFETの構成について説明する。
図9A〜Dは、本実施形態に係る光導波路内蔵MISFETのデバイス構造を示す図であって、図9Aは平面図、図9Bは図9AにおけるA−A線の断面図、図9Cは図9AにおけるB−B線における断面図、図9Dは図9AにおけるC−C線における断面図である。
図9の光導波路内蔵MISFETを含む受光素子70は、シリコン基板11上の絶縁膜12が形成、この絶縁膜12上に形成されたシリコン層(半導体層)13が所定の経路に沿って光導波路61が形成されている。
そして、光導波路61の導波方向の所定箇所に対応し、光導波路61を導波する光の電界が存在する半導体層位置に形成されたフローティングのチャネルボディ71およびチャネルボディの表面側にゲート絶縁膜72を介して形成されたチャネルを形成するためのゲート電極73を有している。
光導波路61の長さ方向にほぼ直交するようにMISFETのソース74とドレイン75が配置されており、チャネルボディ71は、光導波路61の長手方向の両側にソース74あるいはドレイン75の長さよりも長く配置されている。
本構成では、光導波路61は局所絶縁膜を一切介することなくMISFETのチャネルボディ71に接続されている。
すなわち、チャネルボディ71部分に光を照射するように光導波路61とチャネルボディ71が接続されているMISFETにおいて、他のトランジスタとの電気的な分離を行う局所絶縁物領域、たとえば酸化物領域(素子分離領域)78等が光導波路61部分には配置されていない。換言すれば、酸化物領域(素子分離領域)78等は光導波路61部分とは異なる領域に形成されている。
そして、光導波路61の両側に長く配置されたチャネルボディ71領域のさらに両側にはチャネルボディ部分よりもイントリンシック(intrinsic)な(ドーピング量の少ない)シリコン領域となっている。
そして、光導波路61の導波方向の所定箇所に対応し、光導波路61を導波する光の電界が存在する半導体層位置に形成されたフローティングのチャネルボディ71およびチャネルボディの表面側にゲート絶縁膜72を介して形成されたチャネルを形成するためのゲート電極73を有している。
光導波路61の長さ方向にほぼ直交するようにMISFETのソース74とドレイン75が配置されており、チャネルボディ71は、光導波路61の長手方向の両側にソース74あるいはドレイン75の長さよりも長く配置されている。
本構成では、光導波路61は局所絶縁膜を一切介することなくMISFETのチャネルボディ71に接続されている。
すなわち、チャネルボディ71部分に光を照射するように光導波路61とチャネルボディ71が接続されているMISFETにおいて、他のトランジスタとの電気的な分離を行う局所絶縁物領域、たとえば酸化物領域(素子分離領域)78等が光導波路61部分には配置されていない。換言すれば、酸化物領域(素子分離領域)78等は光導波路61部分とは異なる領域に形成されている。
そして、光導波路61の両側に長く配置されたチャネルボディ71領域のさらに両側にはチャネルボディ部分よりもイントリンシック(intrinsic)な(ドーピング量の少ない)シリコン領域となっている。
また、本例では、光導波路61の形成領域上で、かつ、ソース74とドレイン75が形成された領域を挟み略対称となるように、ゲート73のコンタクト領域73C1,73C2が形成されている。ゲートのコンタクト領域73C1,73C2は、光導波路61の長さ方向にほぼ直交する方向に、ソース74およびドレイン75と対向する領域まで延設されている。
そして、ゲート73のコンタクト領域73C1,73C2の絶縁膜76に形成されたコンタクトを通してゲート73と接続されてゲート電極73が形成されている。
そして、ゲート73のコンタクト領域73C1,73C2の絶縁膜76に形成されたコンタクトを通してゲート73と接続されてゲート電極73が形成されている。
さらに、光導波路61とチャネルボディ71の形成領域の除く、ソース74の形成領域とドレイン75の形成領域には絶縁膜78に覆われ、その絶縁膜に形成されたコンタクトを介してソース電極79およびドレイン電極80が形成されている。
このような構成を有するMISFETは、ソース領域およびドレイン領域は、熱酸化により形成された酸化物領域あるいはチャネルボディ部分に囲まれているという一般的なMISFETNO構成と同じとなっていることにより、トランジスタの動作は一般的なMISFETの構成とほぼ同等となる。
光導波路部分に局所酸化領域が存在してしまうと、屈折率差による光の反射および光の放射が存在し、導波路の損失が増加してしまうが、本実施形態においては、光導波路部62部分に局所酸化領域が存在してしないので、反射による光の損失の発生および放射による光の損失は極めて少ない。
このような構成を有するMISFETでは、光導波路を光が導波する際に生じるTPA(Two Photon Absorption:2光子吸収)現象により発生するキャリアが検知される。MISFETは、通常のCMOSプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
光導波路部分に局所酸化領域が存在してしまうと、屈折率差による光の反射および光の放射が存在し、導波路の損失が増加してしまうが、本実施形態においては、光導波路部62部分に局所酸化領域が存在してしないので、反射による光の損失の発生および放射による光の損失は極めて少ない。
このような構成を有するMISFETでは、光導波路を光が導波する際に生じるTPA(Two Photon Absorption:2光子吸収)現象により発生するキャリアが検知される。MISFETは、通常のCMOSプロセスをそのまま適用して作製できるため、光導波路で導波される光の検出を低コストで達成できる。
次に、図9の光導波路内蔵MISFETとしてのMOSトランジスタの製造方法について、図10〜図22に関連付けて説明する。
なお、図10〜図22の各図においては、図9A〜Dと同様に、図10A〜図22Aは平面図、図10B〜図22Bは図10A〜図22AにおけるA−A線の断面図、図10C〜図22Cは図10A〜図22AにおけるB−B線における断面図、図10D〜図22Dは図10A〜図22AにおけるC−C線における断面図である。
なお、図10〜図22の各図においては、図9A〜Dと同様に、図10A〜図22Aは平面図、図10B〜図22Bは図10A〜図22AにおけるA−A線の断面図、図10C〜図22Cは図10A〜図22AにおけるB−B線における断面図、図10D〜図22Dは図10A〜図22AにおけるC−C線における断面図である。
<1.光導波路マスク形成工程>
図10A〜Dに示すように、SOI基板200を用意する。このSOI基板200は、シリコン基板201(11)に、絶縁膜202(12)、たとえばシリコン酸化膜を介して、シリコン層203が形成されている。このシリコン層203の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
そして、パターニングを行って、光導波路パターンに対応したマスク204を形成する。
図10A〜Dに示すように、SOI基板200を用意する。このSOI基板200は、シリコン基板201(11)に、絶縁膜202(12)、たとえばシリコン酸化膜を介して、シリコン層203が形成されている。このシリコン層203の厚さは、エピタキシャル成長工程などにより必要とする厚さとする。
そして、パターニングを行って、光導波路パターンに対応したマスク204を形成する。
<2.光導波路形成工程>
図11A〜Dに示しように形成したマスクパターン204を用いて、リッジ型光導波路205を形成する。
具体例としては、SOI厚1μmのSOI基板200を用いて、幅1μm〜2μm、リッジ深さ0.5μm程度の光導波路205(62)をエッチング工程により形成する。
図11A〜Dに示しように形成したマスクパターン204を用いて、リッジ型光導波路205を形成する。
具体例としては、SOI厚1μmのSOI基板200を用いて、幅1μm〜2μm、リッジ深さ0.5μm程度の光導波路205(62)をエッチング工程により形成する。
<3.局所酸化工程>
局所的に酸化すべき領域以外の部分に酸化工程におけるマスク材(たとえばSiN)を形成した後、図12A〜Dに示すように、熱酸化工程を行いSiO2からなる酸化膜(絶縁膜)206を形成する。マスク材は酸化工程後に除去する。
局所的に酸化すべき領域以外の部分に酸化工程におけるマスク材(たとえばSiN)を形成した後、図12A〜Dに示すように、熱酸化工程を行いSiO2からなる酸化膜(絶縁膜)206を形成する。マスク材は酸化工程後に除去する。
<4.P−ドーピング工程>
図13A〜Dに示すように、イントリンシックとして残したい領域(光導波路など)をのぞき、MISFET(本例ではMOSトランジスタ)のチャネルボディとなる領域を含むMOSトランジスタが形成される領域(ソース、ドレインが形成される領域を含めると後の位置合わせ工程が容易となる)207に、p−となる元素を所定の加速電圧ドーズ量でイオン注入を行う。
イオン注入の具体例としては、Boron, 50keV, dose:1e11/cm2となる。
図13A〜Dに示すように、イントリンシックとして残したい領域(光導波路など)をのぞき、MISFET(本例ではMOSトランジスタ)のチャネルボディとなる領域を含むMOSトランジスタが形成される領域(ソース、ドレインが形成される領域を含めると後の位置合わせ工程が容易となる)207に、p−となる元素を所定の加速電圧ドーズ量でイオン注入を行う。
イオン注入の具体例としては、Boron, 50keV, dose:1e11/cm2となる。
<5.activation アニール>
MOSトランジスタが動作するため、チャネルボディ部分のドーピング量がほぼ一定となるように、あるいはゲート酸化膜直下のドーピング量を調整するために、所定の条件にてアニール(拡散)工程を行う。具体例としては1100度60分程度となる(図14A〜D)。
MOSトランジスタが動作するため、チャネルボディ部分のドーピング量がほぼ一定となるように、あるいはゲート酸化膜直下のドーピング量を調整するために、所定の条件にてアニール(拡散)工程を行う。具体例としては1100度60分程度となる(図14A〜D)。
<6.ゲート酸化膜工程>
ゲート酸化膜を形成するための酸化膜形成工程、およびゲート電極形成工程を行う。
具体的には、図15A〜Dに示すように、厚さ15nmの熱酸化膜208を熱酸化工程により形成した後、高度にドーピングされたポリシリコン209の形成工程(厚さ900nm)を行う。
ゲート酸化膜を形成するための酸化膜形成工程、およびゲート電極形成工程を行う。
具体的には、図15A〜Dに示すように、厚さ15nmの熱酸化膜208を熱酸化工程により形成した後、高度にドーピングされたポリシリコン209の形成工程(厚さ900nm)を行う。
<7.ゲートパターン形成工程>
図16A〜Dに示すように、所定のマスクを用いてゲート膜210(209)を形成する。
図16A〜Dに示すように、所定のマスクを用いてゲート膜210(209)を形成する。
<8.酸化膜形成工程>
図17A〜Dに示すように、次のイオン注入工程においてダメージを防ぐなどの理由により、たとえば厚さ5nmの酸化膜211を生成する。
図17A〜Dに示すように、次のイオン注入工程においてダメージを防ぐなどの理由により、たとえば厚さ5nmの酸化膜211を生成する。
<9.n+ドーピング工程>
図18A〜Dに示すように、n+となる元素を所定の加速電圧ドーズ量でイオン注入を行いソース拡散層212、ドレイン拡散層213を形成する。
イオン注入の具体例としては、As, 50keV, dose 7e14/cm2 + 200keV, dose 9e14/cm2 + 450keV, dose 2e15/cm2 となる。
図18A〜Dに示すように、n+となる元素を所定の加速電圧ドーズ量でイオン注入を行いソース拡散層212、ドレイン拡散層213を形成する。
イオン注入の具体例としては、As, 50keV, dose 7e14/cm2 + 200keV, dose 9e14/cm2 + 450keV, dose 2e15/cm2 となる。
<10.activationアニール>
MOSトランジスタを動作させるための所定の熱処理を行う(図19A〜D)。
具体的には、温度900度、時間30分などの条件で熱処理を行う。
MOSトランジスタを動作させるための所定の熱処理を行う(図19A〜D)。
具体的には、温度900度、時間30分などの条件で熱処理を行う。
<11.パッシべーション膜形成工程>
MOSトランジスタ上に導電粒子などが付着することによる誤動作防止、あるいは光導波路上にゴミが付着したことによる光導波路の導波損失増大防止などの理由により、図20A〜Dに示すように、透明で絶縁体である材料214を表面に形成する。
具体的には、SiO2膜を厚さ1μm程度形成する。
MOSトランジスタ上に導電粒子などが付着することによる誤動作防止、あるいは光導波路上にゴミが付着したことによる光導波路の導波損失増大防止などの理由により、図20A〜Dに示すように、透明で絶縁体である材料214を表面に形成する。
具体的には、SiO2膜を厚さ1μm程度形成する。
<12.コンタクトホール形成>
図21A〜Dに示すように、給電を行いたい部分のパッシべーション膜を除去し、ゲート膜211に達するコンタクトホール215−1,215−2を形成し、かつ、ソース拡散層212およびドレイン拡散層213に達するコンタクトホール216,217を形成する。
図21A〜Dに示すように、給電を行いたい部分のパッシべーション膜を除去し、ゲート膜211に達するコンタクトホール215−1,215−2を形成し、かつ、ソース拡散層212およびドレイン拡散層213に達するコンタクトホール216,217を形成する。
<13.電極形成工程>
そして、図22A〜Dに示すように、各コンタクトホール215−1,215−2,216,217に電極材218−1,218−2,219,220を表面の所定領域にわたって形成されるように埋め込みMOSトランジスタの端子接続を行う。
そして、図22A〜Dに示すように、各コンタクトホール215−1,215−2,216,217に電極材218−1,218−2,219,220を表面の所定領域にわたって形成されるように埋め込みMOSトランジスタの端子接続を行う。
上述したように、受光素子70は、光導波路61(製造工程図では符号205で示しいる)の所定箇所に対応して配置されたMISFETとしてのMOSトランジスタ(PDSOIトランジスタ)を有している。
以上のように、光導波路部分に局所酸化領域が存在してしまうと、屈折率差による光の反射および光の放射が存在し、導波路の損失が増加してしまうが、本実施形態においては、光導波路部62部分に局所酸化領域が存在してしないので、反射による光の損失の発生および放射による光の損失は極めて少ない。
通常の受光素子においては光子の吸収により生成される電流を検知する原理に基づいており、時間的に連続した光量測定が可能である。受光素子70の受光の原理は、検知作業直前に光が導波していたことにより生じたTPA現象があったかどうかを検知するものである。
そのため、受光素子70における光量のモニタは連続ではないが、その測定間隔はMOSトランジスタの2周期程度であるので、高速なMOSデバイスを作製することで、十分に速い応答速度の光量検知が可能である。
そのため、受光素子70における光量のモニタは連続ではないが、その測定間隔はMOSトランジスタの2周期程度であるので、高速なMOSデバイスを作製することで、十分に速い応答速度の光量検知が可能である。
受光素子70における受光の原理を説明する。
受光素子70は、上述したように、検知作業直前に光導波路61を光が導波していたことにより生じたTPA現象があったかどうかを検知するものであり、このTPA現象の有無の検知をチャネルボディに蓄積されるホールの存在の有無によって行う。
図23および図24に関連付けて、光導波路61を導波する光のTPA現象により、受光素子70であるPDSOIトランジスタのチャネルボディにホールが蓄積される過程の説明を行う。
この場合、図示していないが、ソースは接地電位に接続され、ドレインには所定の電圧が印加されている。
この場合、図示していないが、ソースは接地電位に接続され、ドレインには所定の電圧が印加されている。
まず、図23に示すように、TPA現象により電子とホールのペアが光の電界が存在する領域に形成される。
そして、最初は電子とホールが同数存在しているが、電子とホールとは移動速度が数倍異なり、電子の方が移動が容易であることから、電子は容易にソース74に吸収され、図24に示すように、チャネルボディにはホールが残存することとなる。
そして、最初は電子とホールが同数存在しているが、電子とホールとは移動速度が数倍異なり、電子の方が移動が容易であることから、電子は容易にソース74に吸収され、図24に示すように、チャネルボディにはホールが残存することとなる。
次に、光検出工程の直前に位置するクリア工程について簡単に説明を行う。
受光素子70は、上述したようにPDSOIトランジスタのチャネルボディに残存するホールを検出するものであり、検出時点の直前にチャネルボディに存在しているかもしれないホールを除去する工程(以下、適宜、「クリア工程」と称する)が必要である。
受光素子70は、上述したようにPDSOIトランジスタのチャネルボディに残存するホールを検出するものであり、検出時点の直前にチャネルボディに存在しているかもしれないホールを除去する工程(以下、適宜、「クリア工程」と称する)が必要である。
このクリア工程の目的は、チャネルボディに存在するホールの除去であるので、PDSOIトランジスタのドレイン電圧VDを負電圧、たとえば−1Vとすることで、順方向pnジャンクションとなり、チャネルボディのホールは強制的にドレイン75に吸い取られる。
光導波路61に光が導波していない場合には、チャネルボディ71に残存していたホールはほぼ完全に除去される。
光導波路61に光が導波している状態、すなわちTPA現象が生じている状態の場合、TPA現象によりチャネルボディに次々にキャリアが生成されることとなるが、電子はソース74に、ホールはドレイン75に、ほぼ吸い取られる。
光導波路61に光が導波している状態、すなわちTPA現象が生じている状態の場合、TPA現象によりチャネルボディに次々にキャリアが生成されることとなるが、電子はソース74に、ホールはドレイン75に、ほぼ吸い取られる。
次に、光検出工程の原理説明を行う。
受光素子70は、たとえば検出時点で光導波路61が光を導波しているか否かを判断するものではなく、上述のクリア工程後から検出を行う時点までの時間において光が導波している時間が長かったのか、それとも導波している時間がそれほどなかったのかを判断する。
受光素子70は、たとえば検出時点で光導波路61が光を導波しているか否かを判断するものではなく、上述のクリア工程後から検出を行う時点までの時間において光が導波している時間が長かったのか、それとも導波している時間がそれほどなかったのかを判断する。
たとえば、クリア工程後から検出を行う時点までの時間において光が導波している時間が長かった場合、受光素子70であるPDSOIトランジスタのチャネルボディ71には、検出を行う時点においてクリア工程後から検出を行う時点までにTPA現象により生成され残存したホールが存在していることから、クリア工程後から検出を行う時点までの時間において光が導波している時間が長かったことが判断される。
チャネルボディ71にホールが存在しているか否かの判断は、ゲート電圧VGを正電圧、たとえば1.3Vとして、ドレイン75に電圧を加えていった場合のドレイン電流の変化を検出する等の方法により行われる。これは、上述したFBCメモリセルにおける再生原理と同様である。
また、クリア工程後から検出を行う時点までの時間において光が導波している時間がほとんどなかった場合は、受光素子70であるPDSOIトランジスタのチャネルボディ71には、検出を行う時点においてクリア工程後から検出を行う時点までにTPA現象により生成され残存したホールがほとんど存在していないことから、クリア工程後から検出を行う時点までの時間において光が導波している時間がほとんどなかったことが判断される。
次に、図25および図26に関連付けて、受光素子(PDSOIトランジスタ)70の動作タイミングを説明する。
図25は、クリア工程後の取り込み期間(acquire)に光導波路61に光が導波しなかったことにより、チャネルボディにホールが存在しない場合のドレイン信号を示す例である。
図26は、クリア工程後の取り込み期間(acquire)に光導波路61に光が導波したことにより、チャネルボディにホールが存在する場合のドレイン信号を示す例である。
図25は、クリア工程後の取り込み期間(acquire)に光導波路61に光が導波しなかったことにより、チャネルボディにホールが存在しない場合のドレイン信号を示す例である。
図26は、クリア工程後の取り込み期間(acquire)に光導波路61に光が導波したことにより、チャネルボディにホールが存在する場合のドレイン信号を示す例である。
図25および図26に示すように、受光素子70の動作は、クリア工程(clear)、取り込み工程(acquire)および検出工程(read)の3工程により形成されている。
このように3工程という少ない工程数で構成されているので、PDSOIトランジスタ(MOSトランジスタ)の応答周波数の1桁落ち以上の(周波数劣化が少ないという意味)動作周波数を有する潜在能力がある。
したがって、PDSOIトランジスタが10GHz程度の動作周波数性能を有していれば、GHzオーダーの動作周波数が可能である。
このように3工程という少ない工程数で構成されているので、PDSOIトランジスタ(MOSトランジスタ)の応答周波数の1桁落ち以上の(周波数劣化が少ないという意味)動作周波数を有する潜在能力がある。
したがって、PDSOIトランジスタが10GHz程度の動作周波数性能を有していれば、GHzオーダーの動作周波数が可能である。
動作周波数の特性向上には検出精度を高めるためのホール数の増加が必要であるが、データ取り込み期間を長くしてホールの数を増やすことはサイクルの繰り返し速度を落としてしまうことになるので、動作周波数の特性向上にはつながらない。また、ゲート間隔を広げてチャネルボディを広くすることもホールの数を増やす方法の一つであるが、PDSOIトランジスタの動作周波数を低下させてしまうので、データの取り込み期間を短くすることはできても、サイクル時間の短縮にはつながらない。
図27は、光検出器としての動作周波数の特性向上を図るための一例を示している。この例は、ゲート間隔を広げることもなく、ホール数の増加を行い、結果としてデータの取り込み時間の短縮および信号量の増加を可能とする受光素子70Aである。
この図27において、図9と対応する部分には同一符号を付し、その詳細説明は省略する。
この図27において、図9と対応する部分には同一符号を付し、その詳細説明は省略する。
この受光素子70Aは、光導波路61の導波方向に沿って、複数個、図示の例では4個
のPDSOIトランジスタが形成され、これら複数個のPDSOIトランジスタが並列的に接続されて構成されている。
のPDSOIトランジスタが形成され、これら複数個のPDSOIトランジスタが並列的に接続されて構成されている。
この受光素子70Aによれば、実効的にチャネルボディのエリアを広げることができ、チャネルボディに存在するホールの数を増加させることができ、光検出器としての動作周波数の特性向上を図ることができる。
Si材料の屈折率は約3.5であり、Si製光導波路を導波する光の有効屈折率を3と見積もると、光は1nsecの時間に約10cm導波することとなる。そのため、原理的には、10cm以下の長さに複数個のPDSOIトランジスタを並べて配置した受光素子70Aであっても、GHzの信号の検出が可能となる。
受光素子70Aは、複数個のPDSOIトランジスタを並列に接続していることからリーク電流の増加による信号品質の劣化もあるので、PDSOIトランジスタの接続個数には限界がある。
しかし、動作周波数の観点のみではさほどの制約を受けないことを示しているので、PDSOIトランジスタを現実的な数(たとえば100個以下)だけ光導波路61の導波方向に沿って形成し、電気的に並列に接続して受光素子を形成することは、データの取り込み時間の短縮に極めて有効な手段である。
しかし、動作周波数の観点のみではさほどの制約を受けないことを示しているので、PDSOIトランジスタを現実的な数(たとえば100個以下)だけ光導波路61の導波方向に沿って形成し、電気的に並列に接続して受光素子を形成することは、データの取り込み時間の短縮に極めて有効な手段である。
なお、図27では、複数個のPDSOIトランジスタが光導波路61の導波方向に沿って一列に配列されたものを示したが、配列の仕方はこれに限定されない。たとえば、複数列に、あるいはランダムに配列されていてもよい。
要は、複数個のPDSOIトランジスタは、光導波路61を通る光のTPA現象によってキャリアが生成し、ホールが残存する、光導波路61の所定箇所に対応した場所に配列されていればよい。
要は、複数個のPDSOIトランジスタは、光導波路61を通る光のTPA現象によってキャリアが生成し、ホールが残存する、光導波路61の所定箇所に対応した場所に配列されていればよい。
次に、上記構成による受光素子として機能する光導波路を含むMOSトランジスタ(MISFET)を用いた発振器、並びに、信号検出系について説明する。
まず、MOSトランジスタのチャネルボディ部分に光を照射するように光導波路とMOSトランジスタのチャネルボディ部分が接続されている2つ以上のMOSトランジスタを含む複数のMOSトランジスタにより構成されたリング状CMOS共振器回路について説明する。
図28は、CMOSリング共振器の基本回路程を示す図である。
CMOSリング共振器400は、基本的に、CMOSインバータINVを直列に奇数個配置した後、その出力信号を入力に接続することにより、共振器回路が形成される。
CMOSインバータINVは、たとえば第1導電型であるpチャネルのMOS(PMOS)トランジスタPTと第2導電型であるnチャネルのMOS(NMOS)トランジスタNTのドレイン同士およびゲート同士を接続し、PMOSトランジスタPTのソースを電源電位VDDに接続し、NMOSトランジスタNTのソースを基準電位VSS(たとえば接地電位GND)に接続して構成される。
そして、両トランジスタのゲート同士の接続点が入力となり、ドレイン同士の接続点が出力となる。
このように、この共振器400の周波数は、個々のCMOSインバータを形成するトランジスタの出力を反映した結果であり、その周波数は個々のトランジスタの電流電圧(IV)特性および電源電圧などにより影響を受け変化する。
CMOSインバータINVは、たとえば第1導電型であるpチャネルのMOS(PMOS)トランジスタPTと第2導電型であるnチャネルのMOS(NMOS)トランジスタNTのドレイン同士およびゲート同士を接続し、PMOSトランジスタPTのソースを電源電位VDDに接続し、NMOSトランジスタNTのソースを基準電位VSS(たとえば接地電位GND)に接続して構成される。
そして、両トランジスタのゲート同士の接続点が入力となり、ドレイン同士の接続点が出力となる。
このように、この共振器400の周波数は、個々のCMOSインバータを形成するトランジスタの出力を反映した結果であり、その周波数は個々のトランジスタの電流電圧(IV)特性および電源電圧などにより影響を受け変化する。
図29は、本実施形態に係るCMOSリング共振器の第1の構成例を示す図である。
図29のCMOSリング共振器400Aは、TPA現象を用いて後述する光検出回路の出力性能を高めるものであり、MOSトランジスタのチャネルボディ部分に光導波路61が配置されたMOSデバイスを用いている。
そして、光導波路を導波してきた光がMOSトランジスタのチャネルボディに照射されることによる、IV特性の変化をリング共振器により増幅し、検出した光を周波数の変化として出力するデバイスである。
そして、光導波路を導波してきた光がMOSトランジスタのチャネルボディに照射されることによる、IV特性の変化をリング共振器により増幅し、検出した光を周波数の変化として出力するデバイスである。
図29のCMOSリング共振器400Aは、PMOSトランジスタPTおよびNMOSトランジスタNTの両MOSトランジスタのチャネルボディ71部分に光導波路61が配置され、光導波路61を導波してきた光がチャネルボディ71部分に照射されたことによる半導体特性の変化するように構成されている。
図30は、本実施形態に係るCMOSリング共振器の第2の構成例を示す図である。
図30のCMOSリング共振器400Bは、図29のCMOSリング共振器400Aのように、PMOSトランジスタPTおよびNMOSトランジスタNTの両MOSトランジスタのチャネルボディ71部分に光導波路61が配置されるのではなく、一方側、図30ではNMOSトランジスタNTのチャネルボディ71部分に光導波路61が配置されている。
この場合も、光導波路61を導波してきた光がチャネルボディ71部分に照射されたことによる半導体特性が変化する。
次に、本発振器の出力信号について説明する。
光導波路61に光が導波していない状態においては、トランジスタのチャネルボディ部分に光導波路61が配置されたMOSデバイスは、光導波路が配置されていないMOSデバイスと同様の動きをするので、CMOSリング共振器400A、400Bの出力信号は図31に示すように、時間変化することなく一定の周波数(ω0)で発振している。
そして、光導波路61に、図32に示すような時間変化の光が導波してきた場合には、トランジスタのチャネルボディ部分に光導波路61が配置されたMOSデバイスはTPAによりその信号特性が変化する。
すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
具体的には、図33に示すように、光の照射時間に応じて、発振周波数が変化することとなる。
そして、結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
そして、光導波路61に、図32に示すような時間変化の光が導波してきた場合には、トランジスタのチャネルボディ部分に光導波路61が配置されたMOSデバイスはTPAによりその信号特性が変化する。
すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
具体的には、図33に示すように、光の照射時間に応じて、発振周波数が変化することとなる。
そして、結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
図29および図30のCMOSリング共振器400A,400Bの出力側に光検出装置410が配置されている。
光検出装置410は、CMOSリング共振器400A,400Bの共振周波数をモニタすることにより、光導波路を導波してきた光の光量を検出する。
光検出装置410は、CMOSリング共振器400A,400Bの共振周波数をモニタすることにより、光導波路を導波してきた光の光量を検出する。
次に、本実施形態のように、光導波路とMOSトランジスタ混合デバイスを用いた差動検出による光検出回路について説明する。
図34は、本実施形態に係る光検出回路の第1の構成例を示す図である。
図34の光検出回路500は、MOSトランジスタのチャネルボディ71部分に光を照射するように光導波路61とMOSトランジスタのチャネルボディ部分が接続されている1つ以上のNMOSトランジスタ(図34では1つ)NT1と、光導波路が接続されていないNMOSトランジスタNT2とを同一の基板上に形成し、それらの出力を演算増幅器からなる差動アンプ(差動検出回路)DAMP1に接続し、出力の比較を行うことにより、光導波路に入射している光量に応じた出力信号を得るように構成されている。
そして、光検出回路500は、NMOSトランジスタNT1、NT2に同一の波形を入力することにより、動作時間を差を差動アンプ(差動検出回路)DAMP1により検出することにより、光導波路に入射している光量に応じた出力信号を得る。
そして、光検出回路500は、NMOSトランジスタNT1、NT2に同一の波形を入力することにより、動作時間を差を差動アンプ(差動検出回路)DAMP1により検出することにより、光導波路に入射している光量に応じた出力信号を得る。
NMOSトランジスタNT1のソースは基準電位VSS(たとえば接地電位GND)に接続され、ドレインは抵抗素子R1を介して駆動信号DSGの入力端子T1に接続されている。
また、NMOSトランジスタNT2のソースは基準電位VSS(たとえば接地電位GND)に接続され、ドレインは抵抗素子R2を介して駆動信号DSGの入力端子T1に接続されている。
NMOSトランジスタNT1,NT2のゲートには、電源電圧VDDを抵抗素子R3、R4で分圧した電圧が共通に供給されている。
そして、NMOSトランジスタNT1のドレインが差動アンプDAMP1の非反転入力端子(+)に接続され、NMOSトランジスタNT2のドレインが差動アンプDAMP1の反転入力端子(−)に接続されている。
また、NMOSトランジスタNT2のソースは基準電位VSS(たとえば接地電位GND)に接続され、ドレインは抵抗素子R2を介して駆動信号DSGの入力端子T1に接続されている。
NMOSトランジスタNT1,NT2のゲートには、電源電圧VDDを抵抗素子R3、R4で分圧した電圧が共通に供給されている。
そして、NMOSトランジスタNT1のドレインが差動アンプDAMP1の非反転入力端子(+)に接続され、NMOSトランジスタNT2のドレインが差動アンプDAMP1の反転入力端子(−)に接続されている。
図34の光検出回路500は、シリコン光導波路内に光が導波した際のTPA現象により発生したキャリアにより、MOSトランジスタの基板浮遊効果の発生を効率よく検出する機能を有している。
MOSトランジスタは、基板浮遊効果(ヒストリー効果)が発生すると、トランジスタの電源がオンされる前に、基板のチャネルボディ部分がホールの存在により正の電荷を有していることと同様となり、トランジスタをオンした際に、ヒストリー効果がない場合に比較して、早く動作する(トランジスタがオンする、多くのドレイン電流が早く流れる)こととなる現象を有している。
MOSトランジスタは、基板浮遊効果(ヒストリー効果)が発生すると、トランジスタの電源がオンされる前に、基板のチャネルボディ部分がホールの存在により正の電荷を有していることと同様となり、トランジスタをオンした際に、ヒストリー効果がない場合に比較して、早く動作する(トランジスタがオンする、多くのドレイン電流が早く流れる)こととなる現象を有している。
本実施形態においては既に説明した光検出では、MOSトランジスタのチャネルボディ部分に光導波路61により光を照射し、その後MOSトランジスタを動作させた際に、多くのドレイン電流が早くながれる時間の計測あるいは、トランジスタを動作させた後のある一定時間後のドレイン電流を検出することにより、光が照射されたか否かの判断を行う方法を用いていた。
図34の採用した方法は、光を検出するMOSトランジスタNT1と略同等の特性を有するMOSトランジスタNT2を同一の基板内に配置し、それらのトランジスタNT1,NT2のドレインに同一の駆動信号を入力した場合の出力を比較することにより光を検出する方法である。
図34に示した回路構成においては、それぞれのNMOSトランジスタNT1、NT2のゲート電圧には、同じ一定電圧の入力をしておき、その後ドレイン端子に立ち上がり波形を入力する場合の駆動時間の変化を比較することにより、光の照射によるヒストリー効果の有無があるかを比較する。
図34に示した回路構成においては、それぞれのNMOSトランジスタNT1、NT2のゲート電圧には、同じ一定電圧の入力をしておき、その後ドレイン端子に立ち上がり波形を入力する場合の駆動時間の変化を比較することにより、光の照射によるヒストリー効果の有無があるかを比較する。
図35は、本実施形態に係る光検出回路の第2の構成例を示す図である。
図35の光検出回路500Aが図34の光検出回路500と異なる点は、NMOSトランジスタNT1、NT2のドレインをそれぞれ抵抗素子R1,R2を介して電源電位VDDに接続し、両トランジスタNT1,NT2のゲートに駆動信号DSGを入力するように構成したことにある。
すなわち、この光検出回路500Aにおいては、2つのMOSトランジスタのドレイン端子に同一の電圧を印加した状態で、2つのMOSトランジスタのゲート端子に同一の駆動信号DSGを入力した場合の出力を比較することにより、光を検出する。
すなわち、この光検出回路500Aにおいては、2つのMOSトランジスタのドレイン端子に同一の電圧を印加した状態で、2つのMOSトランジスタのゲート端子に同一の駆動信号DSGを入力した場合の出力を比較することにより、光を検出する。
図36は、本実施形態に係る光検出回路の第3の構成例を示す図である。
図36の光検出回路500Bは、2つのNMOSトランジスタNT1,NT2のドレイン端子およびゲート端子に同一の駆動信号DSGを入力した場合の出力を比較することにより、光を検出する。
図34、図35、および図36の光検出回路500,500A、500Bにおいて、MOSトランジスタのチャネルボディ部分に光が照射されないようになっているMOSトランジスタは、光導波路がチャネルボディ部分に接続されチャネルボディ部分に光が照射されるMOSトランジスタとほぼ同様の動作特性を有するMOSであればよく、光がチャネルボディ部分に照射されなければ、光導波路がチャネルボディ部分に接続された構成とされていてもよい。
次に、図37に本実施形態の回路・方法を用いて、光信号を時間的に解析する回路・方法の説明を行う。
図37は、図34〜図36に示した光検出回路に、所定の周波数を有する繰り返し波形を入力端子に入力するために、図28に示すようなCMOSのリング発振器400を配置した回路を示す図である。
なお、図37の光検出回路としては図34の回路を採用している。ただし、図35および図36の回路も採用することは可能である。
この場合、MOSトランジスタNT1,NT2の出力信号を差動アンプ(差動検出回路)DAMP1により検出することにより、入力波形として用いた周波数に相当する時間に、光導波路に光が入射したかどうかを検出する。
このような回路構成とすることにより、光の検出を一定時間間隔に行うことができ、本デバイスを通信システムにもちいた場合の汎用性を高めることができる。
図37は、図34〜図36に示した光検出回路に、所定の周波数を有する繰り返し波形を入力端子に入力するために、図28に示すようなCMOSのリング発振器400を配置した回路を示す図である。
なお、図37の光検出回路としては図34の回路を採用している。ただし、図35および図36の回路も採用することは可能である。
この場合、MOSトランジスタNT1,NT2の出力信号を差動アンプ(差動検出回路)DAMP1により検出することにより、入力波形として用いた周波数に相当する時間に、光導波路に光が入射したかどうかを検出する。
このような回路構成とすることにより、光の検出を一定時間間隔に行うことができ、本デバイスを通信システムにもちいた場合の汎用性を高めることができる。
また、ヒストリー効果は、チャネルボディ部分に蓄積したホール現象により引き起こされるので、検出作業を行った後に、チャネルボディ部分内に蓄積するホールを完全に除去することにより検出精度を高めることができる。
図38に、その検出精度を高める回路および方法を示す。
図38に、その検出精度を高める回路および方法を示す。
図38の光検出回路500Cは、検出を行った後(入力波形に立ち上がり波形が入力した後)に、ドレイン端子をゲート・ソース端子に比較して負となる電圧を印加することにより、チャネルボディ内に蓄積したホールをドレイン端子より放出する回路となっている。
したがって、光導波路61に間欠的に微小なエネルギーの光が入力されている場合の検出精度を高めることができることとなる。
したがって、光導波路61に間欠的に微小なエネルギーの光が入力されている場合の検出精度を高めることができることとなる。
図38の光検出回路500Cにおいて、NMOSトランジスタNT1,NT2のドレインはそれぞれ抵抗素子R1,R2を介して発振器400の出力に接続されている。
NMOSトランジスタNT1、NT2のドレインが分圧用の抵抗素子R4とR5の接続点に接続され、両トランジスタのゲートが抵抗素子R3とR4の接続点に接続されている。
NMOSトランジスタNT1、NT2のドレインが分圧用の抵抗素子R4とR5の接続点に接続され、両トランジスタのゲートが抵抗素子R3とR4の接続点に接続されている。
次に、本デバイスの出力信号の説明を行う。
光導波路61に光が導波していない状態においては、トランジスタのチャネルボディ71部分に光導波路61が配置されたMOSトランジスタNT1は、光導波路が配置されていないMOSトランジスタNT2と同様の動きをするので、CMOSリング共振器400の出力信号は、図39に示すように、時間変化することなく一定の周波数(ω0)で発振している。
そして、光導波路に図40に示すような時間変化の光が導波してきた場合には、トランジスタのbody部分に光導波路が配置されたMOSデバイスはTPAによりその信号特性が変化する。すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
換言すれば、図40に示すように、光の照射時間に応じて、発振周波数が変化することとなる。そして結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
より具体的には、MOSトランジスタのソースとゲート端子が抵抗により正の電圧とされている状態に対して、ドレイン端子が0Vまで振れる回路構成となっているので、回路構成としては片側電圧回路であっても相対的にドレイン端子に負の電圧を入力することができることとなる。
光導波路61に光が導波していない状態においては、トランジスタのチャネルボディ71部分に光導波路61が配置されたMOSトランジスタNT1は、光導波路が配置されていないMOSトランジスタNT2と同様の動きをするので、CMOSリング共振器400の出力信号は、図39に示すように、時間変化することなく一定の周波数(ω0)で発振している。
そして、光導波路に図40に示すような時間変化の光が導波してきた場合には、トランジスタのbody部分に光導波路が配置されたMOSデバイスはTPAによりその信号特性が変化する。すなわち、電源電圧を変化させたことと同様になり、周波数が変化することとなる。
換言すれば、図40に示すように、光の照射時間に応じて、発振周波数が変化することとなる。そして結果的にこの周波数変化を観測することにより光導波路に光が導波してきたかどうかの判断を行うことができることとなる。
より具体的には、MOSトランジスタのソースとゲート端子が抵抗により正の電圧とされている状態に対して、ドレイン端子が0Vまで振れる回路構成となっているので、回路構成としては片側電圧回路であっても相対的にドレイン端子に負の電圧を入力することができることとなる。
次に、本実施形態に係る光検出回路の出力信号の説明を、本デバイスに図40に示す光波形が入力する場合について説明を行う。
ここで、図39に示す光波形は、光が照射されるMOSトランジスタのチャネルボディに光導波路により導かれるようになっている。
そして、MOSトランジスタのチャネルボディ部分に光が照射されることにより、TPA現象が引き起こされ、キャリアが発生する。発生したキャリアのうちいくつかのホールは、電子に比較して移動度が低いために、チャネルボディ部分に取り残され、結果的にチャネルボディ部分の電圧を高める。
そして、このような状態において、トランジスタを動作される入力信号が与えられる場合には、光が照射されていない状態に比較して、チャネルボディ部分の電圧が高められている分だけトランジスタが早めにオンすることとなる。
トランジスタがオンすると、ドレイン電流が流れることとなるので、MOSトランジスタの出力は、抵抗に流れた電流に応じて電圧が早めに低下することとなる。つまり本実施形態の回路からは図40に示すような出力信号が得られることとなる。
そして、MOSトランジスタのチャネルボディ部分に光が照射されることにより、TPA現象が引き起こされ、キャリアが発生する。発生したキャリアのうちいくつかのホールは、電子に比較して移動度が低いために、チャネルボディ部分に取り残され、結果的にチャネルボディ部分の電圧を高める。
そして、このような状態において、トランジスタを動作される入力信号が与えられる場合には、光が照射されていない状態に比較して、チャネルボディ部分の電圧が高められている分だけトランジスタが早めにオンすることとなる。
トランジスタがオンすると、ドレイン電流が流れることとなるので、MOSトランジスタの出力は、抵抗に流れた電流に応じて電圧が早めに低下することとなる。つまり本実施形態の回路からは図40に示すような出力信号が得られることとなる。
なお、本実施形態の図37および図38に示したCMOSリング発振器は、図41に示したように発振回路部分の電源電圧VDDを可変抵抗VR1を調整することにより発振周波数を調整することができる。
本デバイスを光通信回路に用いる場合においては、通信システムに用いている周波数の信号検出を目的とするので、このように周波数を調整することにより所定の周波数の信号検出が行えることはとても利便性が高いシステムとなる。
本デバイスを光通信回路に用いる場合においては、通信システムに用いている周波数の信号検出を目的とするので、このように周波数を調整することにより所定の周波数の信号検出が行えることはとても利便性が高いシステムとなる。
以上のように、本実施形態の光検出回路によれば、検出感度の向上を図れ、また、一般の集積回路形成ラインにおいては対応が容易であるという利点がある。
10・・・二重SOI基板、11・・・シリコン基板、12,14・・・絶縁膜、13,15・・・シリコン層(シリコン単結晶膜)、61・・・光導波路、70,70A・・・受光素子、71・・・チャネルボディ、72・・・ゲート絶縁膜、73・・・ゲート電極、74・・・ソース拡散層、75・・・ドレイン拡散層、80,90・・・SOI基板、85・・・受光素子、100・・・SOCデバイス、101A,101B・・・CPU、102・・・RAM、400,400A,400B,40C・・・CMOSリング発振器、500,500A,500B,500C・・・光検出回路、NT1・・・光導波路内蔵MOSトランジスタ、NT2・・・光導波路を持たないMOSトランジスタ、DAMP1・・・差増アンプ(差動堅検出回路)。
Claims (5)
- 基板上に絶縁膜を介して形成された半導体層と、
上記半導体層が所定の経路に沿って所定厚とされて形成された光導波路と、
上記光導波路に接続されたチャネルボディおよび当該チャネルボディの表面側に形成されたチャネルを形成するためのゲートを持つ絶縁ゲート型電界効果トランジスタとを含む受光素子を有し、
他のトランジスタとの電気的な分離を行う絶縁部領域が上記光導波路部分とは異なる領域に配置されている
半導体装置。 - 上記光導波路の長さ方向にほぼ直交するように上記絶縁ゲート型電界効果トランジスタのソースとドレインが配置されており、
上記チャネルボディ部分は、上記光導波路の長手方向の両側にソースあるいはドレインの長さよりも長く配置されている
請求項1記載の半導体装置。 - 上記光導波路の両側に長く配置された上記チャネルボディ領域のさらに両側には当該チャネルボディ部分よりもイントリンシックな半導体領域として形成されている
請求項1記載の半導体装置。 - 上記絶縁ゲート型電界効果トランジスタのゲートのコンタクト領域が、上記ソースおよびドレイン領域を挟んで対称となるように形成されている
請求項2記載の半導体装置。 - 上記ゲートのコンタクト領域は、上記光導波路の長さ方向にほぼ直交する方向に、上記ソースおよびドレインと対向する領域まで延設されている
請求項4記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023032193A1 (ja) * | 2021-09-06 | 2023-03-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
WO2023188006A1 (ja) * | 2022-03-29 | 2023-10-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体メモリ装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2008
- 2008-03-04 JP JP2008053146A patent/JP2009212279A/ja active Pending
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US11798616B2 (en) | 2021-09-06 | 2023-10-24 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
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