CN112786096A - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置包括：基板，其包括逻辑电路；存储器单元阵列，其设置在基板上；第一导电组，其包括联接到存储器单元阵列并且彼此分隔开的第一上源极线和多条位线，以及联接到逻辑电路的第一上布线；以及绝缘结构，其覆盖第一导电组。

Description

半导体存储器装置
技术领域
各种实施方式总体上涉及一种半导体存储器装置，更具体地，涉及一种包括联接到位线的存储器单元阵列的半导体存储器装置。
背景技术
半导体存储器装置可以包括存储器单元阵列和外围电路，存储器单元阵列包括可以存储数据的存储器单元，而外围电路控制存储器单元阵列的操作。存储器单元阵列和外围电路可以联接到传输用于驱动半导体存储器装置的信号的布线。
发明内容
根据一个实施方式，一种半导体存储器装置可以包括：基板，其包括逻辑电路；存储器单元阵列，其设置在基板上；第一导电组，其包括联接到存储器单元阵列并且彼此分隔开的第一上源极线和多条位线以及联接到逻辑电路的第一上布线；绝缘结构，其覆盖第一导电组；第二导电组，其包括第二上源极线和第二上布线并且设置在绝缘结构上；以及上源极接触部，其嵌入在绝缘结构中。
根据一个实施方式，一种半导体存储器装置可以包括：沟道结构，其从下源极线延伸；栅极层叠结构，其包括围绕沟道结构并且彼此交替层叠的层间绝缘层和导电图案；下源极接触部，其与沟道结构平行地从下源极线延伸；位线，其与栅极层叠结构交叠并且联接到沟道结构；以及第一上源极线，其联接到下源极接触部。
附图说明
图1是示出根据一个实施方式的半导体存储器装置的框图；
图2是示出根据一个实施方式的存储器块的等效电路图；
图3是示出根据一个实施方式的半导体存储器装置的示意性配置的图；
图4是示出根据一个实施方式的第一接触组和第一导电组的平面图；
图5和图6是示出根据一个实施方式的第二接触组的平面图；
图7是示出根据一个实施方式的第二导电组的平面图；
图8A和图8B是沿图7所示的线I-I’和II-II’截取的半导体存储器装置的截面图；
图9A和图9B是示出根据各种实施方式的存储器单元串的截面图；
图10A、图10B和图11是示出形成与第一导电组交叠的屏蔽图案的工艺的实施方式的图；
图12A和图12B是示出形成第一接触图案至第三接触图案的工艺的实施方式的截面图；
图13A和图13B是示出形成第二导电组的工艺的实施方式的截面图；
图14是示出根据一个实施方式的存储器系统的配置的框图；以及
图15是示出根据一个实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构或功能描述仅出于描述根据本公开的构思的实施方式的目的而为说明性的。根据本公开的构思的实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的实施方式。
各种实施方式可以针对能够减少针对上布线(upper wires)的约束的半导体存储器装置。
图1是示出根据一个实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可以包括逻辑电路LC和存储器单元阵列40。逻辑电路LC可以包括内部电压生成器20和外围电路30。
内部电压生成器20可以被配置为接收外部电压以生成各种内部电压。可以将从内部电压生成器20输出的内部电压提供给外围电路30。根据一个实施方式，内部电压可以包括内部电源电压VCCI和内部接地电压VSSI。
外围电路30可以被配置为执行编程操作以将数据存储在存储器单元阵列40中，执行读取操作以输出存储在存储器单元阵列40中的数据，以及执行擦除操作以擦除存储在存储器单元阵列40中的数据。用于激活外围电路30的内部电压可以从内部电压生成器20提供给外围电路30。
根据一个实施方式，外围电路30可以包括控制逻辑39、操作电压生成器31、行解码器33、源极线驱动器37和页缓冲器组35。
存储器单元阵列40可以包括多个存储器块。每一个存储器块可以联接到一条或更多条漏极选择线DSL、多条字线WL、一条或更多条源极选择线SSL、多条位线BL、以及公共源极结构CSL。
控制逻辑39可以响应于命令CMD和地址ADD来控制外围电路30。控制逻辑可以用硬件、软件或其组合来实现。例如，控制逻辑可以实现为根据算法操作的控制逻辑电路。
操作电压生成器31可以响应于控制逻辑39的控制生成用于执行编程操作、读取操作和擦除操作的各种操作电压VOP。操作电压VOP可以包括编程电压、验证电压、通过电压和选择线电压等。
行解码器33可以响应于控制逻辑39的控制来选择存储器块。行解码器33可以被配置为将操作电压VOP施加到与所选存储器块联接的漏极选择线DSL、字线WL和源极选择线SSL。
源极线驱动器37可以通过公共源极结构CSL联接到存储器单元阵列40。源极线驱动器37可以被配置为响应于控制逻辑39的控制来执行公共源极结构CSL的放电操作。源极线驱动器37可以响应于控制逻辑39的控制在擦除操作期间向公共源极结构CSL施加预擦除电压Vepre和擦除电压Verase。可以在操作电压生成器31中生成预擦除电压Vepre和擦除电压Verase。
页缓冲器组35可以通过位线BL联接到存储器单元阵列40。页缓冲器组35可以响应于控制逻辑39的控制在编程操作期间临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组35可以响应于控制逻辑39的控制在读取操作或验证操作期间感测位线BL的电压或电流。页缓冲器组35可以响应于控制逻辑39的控制选择性地浮置位线BL。
图2是示出根据一个实施方式的存储器块BLK的等效电路图。
参照图2，存储器块BLK可以包括共同联接到公共源极结构CSL的多个存储器单元串STR。存储器单元串STR可以联接到多条位线BL1至BLm。可以将存储器单元串STR分类为分别联接到多条位线BL1至BLm的多个列组。每一个列组中的存储器单元串STR可以并联联接到与其对应的位线。
每一个存储器单元串STR可以包括联接到对应位线的一个或更多个漏极选择晶体管、联接到公共源极结构CSL的一个或更多个源极选择晶体管以及串联联接在漏极选择晶体管与源极选择晶体管之间的多个存储器单元。漏极选择晶体管的栅极可以联接到与其对应的漏极选择线，每一个存储器单元的栅极可以联接到与其对应的字线，并且源极选择晶体管的栅极可以联接到与其对应的源极选择线。
根据一个实施方式，每一个存储器单元串STR可以联接到漏极选择线DSL、多条字线WL1至WLn和源极选择线SSL。每一个存储器单元串STR可以包括联接到漏极选择线DSL的漏极选择晶体管DST、联接到字线WL1至WLn的多个存储器单元MC以及联接到源极选择线SSL的源极选择晶体管SST。每一个存储器单元串STR的存储器单元MC可以串联联接。
串联联接的存储器单元MC和与其对应的位线可以通过漏极选择晶体管DST而彼此联接。漏极选择晶体管DST可以包括联接到与其对应的位线的结(junction)。串联联接的存储器单元MC和公共源极结构CSL可以通过源极选择晶体管SST而彼此联接。源极选择晶体管SST可以包括联接到公共源极结构CSL的结。
每一个存储器单元串STR的结构不限于图2所示的实施方式。根据一个实施方式，每一个存储器单元串STR可以包括串联联接到与其对应的位线的两个或更多个漏极选择晶体管。根据本实施方式，可以在位线BL1至BLm与字线WL1至WLn之间设置两层或更多层漏极选择线。根据另一实施方式，每一个存储器单元串STR可以包括串联联接到公共源极结构CSL的两个或更多个源极选择晶体管。根据本实施方式，可以在字线WL1至WLn下方设置两层或更多层源极选择线。
字线WL1至WLn中的至少一条可以用作虚设(dummy)字线。例如，相邻于源极选择线SSL的字线WL1和相邻于漏极选择线DSL的字线WLn中的至少一条可以用作虚设字线。
半导体存储器装置的擦除操作可以包括热空穴(hot hole)的形成时段和擦除时段。
参照图1和图2，在擦除操作的热空穴的形成时段期间，行解码器33可以控制所选存储器块的字线WL1至WLn处于浮置状态，并且页缓冲器组35可以控制所选存储器块的位线BL1至BLm处于浮置状态。
在擦除操作的热空穴的形成时段期间，操作电压生成器31可以将用于生成栅极感应漏极泄漏(GIDL)电流的预擦除电压Vepre施加到公共源极结构CSL。当源极选择线SSL的电压电平为低时，可以在联接到公共源极结构CSL的源极选择晶体管SST与源极选择线SSL的结之间产生GIDL电流。根据一个实施方式，行解码器33可以在擦除操作的热空穴的形成时段期间控制源极选择线SSL具有接地电压电平。
当产生GIDL电流时，可以产生热空穴。产生的热空穴可以被注入到存储器单元串STR的沟道区中。因此，可以增加存储器单元串STR的沟道电压。
随后，在擦除操作的擦除时段期间，操作电压生成器31可以将大于预擦除电压Vepre的擦除电压Verase施加到公共源极结构CSL。结果，可以进一步增加存储器单元串STR的沟道电压。
在擦除操作的擦除时段期间，行解码器33可以控制源极选择线SSL处于浮置状态并且控制字线WL1至WLn具有接地电压电平。因此，可以通过字线WL1至WLn与存储器单元串STR的具有经增加的电势电平的沟道区域之间的电压差来擦除存储在存储器单元MC中的数据。
可以通过经由行解码器33将源极选择线SSL调整为具有接地电压电平以关断源极选择线SSL来完成擦除操作。
在擦除操作期间，被施加到公共源极结构CSL的电压可以被施加到位线BL1至BLm，并且被施加到源极选择线SSL的电压可以被施加到漏极选择线DSL，以提高上述GIDL擦除操作的效率。根据本实施方式，在擦除操作期间，可以在漏极选择线DSL和漏极选择晶体管DST的结之间产生GIDL电流，从而可以提高擦除操作的效率。
图3是示出根据一个实施方式的半导体存储器装置10的示意性配置的图。
参照图3，半导体存储器装置10可以包括顺序地层叠在包括参照图1描述的逻辑电路LC的基板15上的互连组25、存储器单元阵列40、第一接触组50、第一导电组60、第二接触组80和第二导电组90。半导体存储器装置10还可以包括设置在第一导电组60和互连组25之间的通孔接触结构VIA。
基板15可以包括与存储器单元阵列40交叠的第一区域A1和不与存储器单元阵列40交叠的第二区域A2。通孔接触结构VIA可以与基板15的第二区域A2交叠。
互连组25可以包括联接到参照图1描述的逻辑电路LC的多条布线、多个导电焊盘和多个接触插塞。
存储器单元阵列40可以包括参照图2描述的多个存储器单元串STR。存储器单元阵列40可以与参照图1描述的逻辑电路LC的一部分交叠。
通孔接触结构VIA可以联接到参照图1描述的逻辑电路LC的内部电压生成器20。
第一接触组50可以包括位线接触插塞和源极接触插塞。位线接触插塞可联接到参照图2描述的存储器单元串STR。源极接触插塞可以形成参照图2描述的公共源极结构CSL。
第一导电组60可以包括位线、第一上源极线和第一上布线。参照图2描述的位线BL1至BLm可以对应于第一导电组60的位线。第一上源极线可以形成参照图2描述的公共源极结构CSL。第一上布线可以联接到通孔接触结构VIA。
第二接触组80可以包括接触图案和上源极接触部。接触图案可以联接到第一上布线。上源极接触部可以形成参照图2描述的公共源极结构CSL。
第二导电组90可以包括第二上布线和第二上源极线。第二上布线可以是将参照图1描述的内部电源电压VCCI或内部接地电压VSSI传输到外围电路30的电源线。第二上源极线可以形成参照图2描述的公共源极结构CSL。
图4是示出根据一个实施方式的第一接触组50和第一导电组60的平面图。
参照图4，第一导电组60可以包括与第一区域A1交叠的位线161A和第一上源极线161B以及与第二区域A2交叠的第一上布线161C。位线161A和第一上源极线161B可以与三维存储器单元阵列交叠。三维存储器单元阵列可以包括栅极层叠结构GST。位线161A和第一上源极线161B可以与栅极层叠结构GST交叠。位线161A、第一上源极线161B和第一上布线161C可以彼此分隔开，并且可以设置在基本相同的水平上。位线161A、第一上源极线161B和第一上布线161C可以包括相同的导电材料。根据一个实施方式，位线161A、第一上源极线161B和第一上布线161C可以包括诸如铜(Cu)的低电阻金属。
每一个栅极层叠结构GST可以延伸以与第一区域A1交叠并且与位线161A交叉。栅极层叠结构GST可以通过狭缝SI彼此分离。栅极层叠结构GST可以形成单个存储器块或各自形成不同的存储器块。
每一个栅极层叠结构GST可以被沟道结构穿透，并且沟道结构可以联接到位线接触插塞155A。下源极接触部可以设置在狭缝SI中，并且可以联接到源极接触插塞155B。
每一条位线161A可以连接到与其对应的位线接触插塞155A。第一上源极线161B可以连接到源极接触插塞155B。
图5和图6是示出根据一个实施方式的第二接触组80的平面图。
参照图5和图6，第二接触组80可以包括延伸以与第一区域A1和第二区域A2交叠的屏蔽图案(shielding pattern)181、从屏蔽图案181延伸的第一接触图案183A和第二接触图案183B、以及与屏蔽图案181绝缘的第三接触图案183C。
屏蔽图案181以及联接到屏蔽图案181的第一接触图案183A和第二接触图案183B可以形成上源极接触部。
屏蔽图案181、第一接触图案183A、第二接触图案183B和第三接触图案183C中的每一个可以包括金属屏障层和形成在金属屏障层上的金属层。例如，金属屏障层可以包括例如但不限于氮化钛(TiN)层，并且金属层可以包括钨(W)。
图5是示出根据一个实施方式的屏蔽图案181的平面图。
参照图5，屏蔽图案181可以围绕多个第一绝缘柱SP1和多个第二绝缘柱SP2，并且可以被多个第一开口OP1穿透。
第一开口OP1可以与参照图4描述的第一上源极线161B交叠。第一绝缘柱SP1可以设置在第一上源极线161B的相对两侧。根据一个实施方式，第一绝缘柱SP1可以与上面参照图4描述的位线161A交叠。第二绝缘柱SP2可以与参照图4描述的第一上布线161C交叠。第二绝缘柱SP2的中央区域可以以一对一的方式被第二开口OP2穿透。
图6是示出根据一个实施方式的第一接触图案183A、第二接触图案183B和第三接触图案183C的平面图。
参照图6，第一接触图案183A可以包括第一垂直部VPa和将第一垂直部VPa彼此联接的第一线部LPa。第一垂直部VPa可以从参照图4描述的第一上源极线161B延伸，并且可以分别填充参照图5描述的第一开口OP1。第一线部LPa可以与第一垂直部VPa交叠，并且可以与第一上源极线161B平行地延伸。
第二接触图案183B可以设置在第一接触图案183A的相对两侧。根据一个实施方式，每一个第二接触图案183B可以与参照图4描述的一些位线161A交叠。
第三接触图案183C可以包括第二垂直部VPb和将第二垂直部VPb彼此联接的第二线部LPb。第二垂直部VPb可以从参照图4描述的第一上布线161C延伸，并且可以分别填充以上参照图5描述的第二开口OP2。第二线部LPb可以与第二垂直部VPb交叠，并且可以与第一上布线161C平行地延伸。因为每一个第二垂直部VPb可以由以上参照图5描述的第二绝缘柱SP2围绕，所以第二垂直部VPb可以与图5所示的屏蔽图案181绝缘。
图7是示出根据一个实施方式的第二导电组90的平面图。
参照图7，第二导电组90可以包括从参照图6描述的第一接触图案183A和第二接触图案183B延伸的第二上源极线191A和从参照图6描述的第三接触图案183C延伸的第二上布线191B。第二上源极线191A和第二上布线191B可以彼此分隔开，并且可以设置在基本上相同的水平上。第二上源极线191A和第二上布线191B可以包括相同的导电材料。
第二上源极线191A可以形成参照图1和图2描述的公共源极结构CSL。参照图1描述的源极线驱动器37可以通过第二上源极线191A联接到参照图1描述的存储器单元阵列40。
第二上布线191B可以是将参照图1描述的内部电源电压VCCI或内部接地电压VSSI传输到参照图1描述的外围电路30的电源线。
与上面参照图5和图6描述的第二接触组80相比，第二导电组90可以包括具有更低电阻的导电材料。例如，第二导电组90可以包括铝(Al)。当第二导电组90包括具有低电阻的铝时，即使第二导电组90包括电源线，也可以稳定地传输内部电源电压VCCI或内部接地电压VSSI。
根据一个实施方式，即使当用作电源线的第二上布线191B的电阻低时，也可以通过以上参照图5描述的屏蔽图案181来减小由于以上参照图4描述的位线161A与第二上布线191B之间的耦合电容引起的噪声。因此，可以减少由于噪声约束而导致的对第二上布线191B的布置自由度的约束。
根据一个实施方式，图4所示的第一上源极线161B和图7所示的第二上源极线191A可以通过图5所示的屏蔽图案181、第一接触图案183A和多个第二接触图案183B彼此联接。因此，可以减小第一上源极线161B和第二上源极线191A的互连结构的电阻，从而可以减小源极线跳跃(bouncing)。
如上所述，因为减少了噪声和源极线跳跃，所以可以改善半导体存储器装置的操作特性。
图8A和图8B是沿图7所示的线I-I’和II-II’截取的半导体存储器装置的截面图。
参照图8A和图8B，基板15可以包括第一区域A1和第二区域A2。第一区域A1可以是与栅极层叠结构GST交叠的区域，第二区域A2可以是比栅极层叠结构GST进一步横向突出的区域。基板15可以包括参照图1描述的逻辑电路LC。
基板15的逻辑电路可以形成在体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延层上。根据一个实施方式，逻辑电路LC可以包括多个晶体管TR。晶体管TR可以设置在由隔离层103限定的有源区ACT上。每一个晶体管TR可以包括栅极绝缘层107和层叠在与其对应的有源区ACT上的栅电极109，并且还可以包括形成在有源区ACT中的栅电极109的相对两侧中的结105。结105中的一个可以用作源极区，并且结105中的另一个可以用作漏极区。晶体管TR和隔离层103的结构不限于图8A所示的实施方式，而是可以根据半导体存储器装置的设计规则进行各种改变。逻辑电路LC可以包括除了图8A所示的晶体管TR之外的各种元件。
基板15的逻辑电路可以联接到参照图3描述的互连组25。例如，互连组25可以包括第一连接结构25A、第二连接结构25B和第三连接结构25C。第一连接结构25A可以分别联接到晶体管TR的结105。每一个第二连接结构25B可以联接到与其对应的晶体管TR的栅电极109。第一连接结构25A和第二连接结构25B中的每一个可以包括层叠在基板15上、彼此联接并且具有各种形式的导电图案。第三连接结构25C可以是联接到输出内部接地电压VSSI或内部电源电压VCCI的输出焊盘的图案。第三连接结构25C可以与基板15的第二区域A2交叠，并且可以不与图7所示的线I-I’交叠。
第一下绝缘层110可以覆盖包括第一连接结构25A、第二连接结构25B和第三连接结构25C以及基板15的互连组。第一下绝缘层110可以包括两个或更多个绝缘层。
栅极层叠结构GST可以设置在与第一下绝缘层110交叠的下源极线111上。下源极线111可以与第一区域A1交叠。下源极线111可以形成参照图1和图2描述的公共源极结构CSL。下源极线111可以包括掺杂半导体层，该掺杂半导体层包括n型掺杂剂和p型掺杂剂中的至少一种。例如，下源极线111可以包括n型掺杂硅层。
第二下绝缘层115可以与下源极线111设置在相同的水平上。第二下绝缘层115可以与第二区域A2交叠。
每一个栅极层叠结构GST可以被沟道结构CHa穿透(参见图8B)。每一个栅极层叠结构GST可以围绕与其对应的沟道结构CHa，并且包括交替层叠在下源极线111上的层间绝缘层121和导电图案123。
导电图案123可以用作参照图2描述的源极选择线SSL、字线WL1至WLn和漏极选择线DSL。根据一个实施方式，导电图案123可以包括邻近下源极线111设置并用作参照图2描述的源极选择线SSL的下导电图案、邻近位线161A设置并用作参照图2描述的漏极选择线DSL的上导电图案，以及设置在上导电图案和下导电图案之间并用作参照图2描述的字线WL1至WLn的中间导电图案。
参照图8B，每一个沟道结构Cha可以从下源极线111延伸。每一个沟道结构Cha可以包括沟道层133。根据一个实施方式，沟道层133可以是中空型的，并且可以与下源极线111的上表面接触。沟道结构CHa的由中空型沟道层133限定的中央区域可以填充有芯绝缘层135和掺杂半导体层137。掺杂半导体层137可以设置在芯绝缘层135上。沟道结构CHa不限于图8B所示的实施方式。根据另一实施方式，可以省略芯绝缘层135，并且每一个沟道结构CHa的沟道层133可以延伸以填充与其对应的沟道结构CHa的中央区域。
沟道层133可以用作与其对应的存储器单元串的沟道区。沟道层133可以包括半导体材料。根据一个实施方式，沟道层133可以包括硅。
每一个沟道结构Cha的面对位线161A的端部可以包括沟道层133的端部和被沟道层133的端部围绕的掺杂半导体层137。n型掺杂剂和p型掺杂剂中的至少一种可以分布到每一个沟道结构Cha的该端部。根据一个实施方式，n型掺杂剂可以分布到每一个沟道结构CHa的端部。
存储器层131可以设置在每一个沟道结构Cha和与其对应的栅极层叠结构GST之间。存储器层131可以沿着每一个沟道结构CHa的侧壁延伸。存储器层131可以围绕与其对应的沟道结构CHa的侧壁。存储器层131可以包括从与其对应的沟道结构CHa的侧壁朝向栅极层叠结构GST顺序层叠的隧穿绝缘层、数据存储层和1111绝缘层。隧穿绝缘层可以包括允许电荷隧穿的氧化硅。数据存储层可以包括电荷捕获层。例如，电荷捕获层可以包括氮化硅。1111绝缘层可以包括能够1111电荷的氧化物。数据存储层可以包括除电荷捕获层之外的各种材料，并且可以根据要实施的存储器单元的结构在隧穿绝缘层和1111绝缘层之间以各种形式改变。例如，数据存储层可以包括相变材料层或用于浮栅的材料层。
根据上述结构，可以将参照图2描述的存储器单元MC限定在导电图案123中的用作字线的中间导电图案与沟道结构CHa的交叉点中。可以将以上参照图2描述的源极选择晶体管SST限定在导电图案123中的用作源极选择线的下导电图案与沟道结构CHa的交叉点中。可以将参照图2描述的漏极选择晶体管DST限定在导电图案123中的用作漏极选择线的上导电图案与沟道结构CHa的交叉点中。参照图2描述的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可以通过沟道结构CHa串联联接以形成参照图2描述的存储器单元串STR。
参照图8A和图8B，彼此相邻的栅极层叠结构GST可以通过图4所示的狭缝SI彼此分离。缝隙SI可以填充有侧壁绝缘层141和下源极接触部143。侧壁绝缘层141可以形成在狭缝SI的侧壁上。下源极接触部143可以填充缝隙SI的中央区域，并且可以通过侧壁绝缘层141与栅极层叠结构GST绝缘。下源极接触部143可以包括各种导电材料，并且可以与沟道结构CHa平行地从下源极线111延伸。
间隙填充绝缘层127可以与栅极层叠结构GST设置在相同的水平。间隙填充绝缘层127可以设置在第二下绝缘层115上并且可以与第二区域A2交叠。
第一上绝缘层125可以覆盖栅极层叠结构GST。沟道结构CHa、存储器层131、侧壁绝缘层141和下源极接触部143可以穿透第一上绝缘层125。第二上绝缘层151可以覆盖第一上绝缘层125和间隙填充绝缘层127。
第二上绝缘层151可以延伸以与第一区域A1和第二区域A2交叠。包括位线接触插塞155A和源极接触插塞155B的第一接触组可以穿透第二上绝缘层151。
位线接触插塞155A可以延伸以分别与沟道结构CHa接触并且穿过第二上绝缘层151。沟道结构CHa可以经由位线接触插塞155A联接到位线161A。每一个位线接触插塞155A可以从与其对应的掺杂半导体层137延伸到与其对应的位线161A。
源极接触插塞155B可以延伸以与下源极接触部143接触并且穿过第二上绝缘层151。下源极接触部143可以经由源极接触插塞155B联接到第一上源极线161B。源极接触插塞155B可以从下源极接触部143朝向第一上源极线161B延伸。
垂直接触插塞145可以穿透与第二区域A2交叠的第二下绝缘层115、间隙填充绝缘层127和第二上绝缘层151。垂直接触插塞145可以形成参照图3描述的通孔接触结构VIA。垂直接触插塞145可以包括各种导电材料，并且从第三连接结构25C朝向第一上布线161C延伸。垂直接触插塞145可以与基板15的第二区域A2交叠，并且可以不与图7所示的线I-I’交叠。换句话说，在平面视角中，垂直接触插塞145的位置可以与线I-I’不对齐。
包括位线161A、第一上源极线161B和第一上布线161C的第一导电组可以穿过设置在第二上绝缘层151上的第三上绝缘层165。每一条位线161A可以延伸穿过第三上绝缘层165，并且与栅极层叠结构GST和与其对应的位线接触插塞155A交叠。第一上源极线161B可以与下源极接触部143和源极接触插塞155B交叠。第一上布线161C可以通过垂直接触插塞145和第三连接结构25C联接到参照图1描述的逻辑电路LC的内部电压生成器20。
位线161A、第一上源极线161B和第一上布线161C可以被绝缘结构170和屏蔽图案181覆盖，并且第一接触图案183A、第二接触图案183B和第三接触图案183C可以嵌入绝缘结构170。
绝缘结构170可以包括可用作扩散屏障层或蚀刻屏障层的保护层171、层叠在保护层171上的第一绝缘层173和第二绝缘层175。保护层171可以包括氮掺杂碳化硅(NDC)。例如，保护层171可以包括碳氮化硅(SiCN)层。第一绝缘层173和第二绝缘层175中的每一个可以包括氧化物层。
第一接触图案183A可以从第一上源极线161B朝向第二上源极线191A延伸。第一接触图案183A可以包括第一垂直部VPa和从第一垂直部VPa延伸以穿过第二绝缘层175的第一线部LPa。第一垂直部VPa可以从第一上源极线161B延伸，以填充参照图5描述的屏蔽图案181的第一开口OP1。第一垂直部VPa可以穿过绝缘结构170的保护层171和第一绝缘层173。第一线部LPa可以具有与屏蔽图案181交叠的边缘。在一个实施方式中，屏蔽图案181可以从第一接触图案183A的侧壁延伸以与多条位线161A交叠。
屏蔽图案181可以填充形成在第一绝缘层173中的沟槽GV。绝缘结构170的保护层171和第一绝缘层173可以在第一导电组(161A、161B和161C)与屏蔽图案181之间延伸。第二绝缘层175可以覆盖屏蔽图案181。屏蔽图案181可以从第一垂直部VPa的侧壁延伸以与位线161A和第二区域A2交叠。屏蔽图案181可以与第一垂直部VPa的侧壁接触并且围绕第一垂直部VPa的侧壁。
第二接触图案183B可以穿过绝缘结构170的第二绝缘层175。第二接触图案183B可以从屏蔽图案181朝向第二上源极线191A延伸。
屏蔽图案181以及联接到屏蔽图案181的第一接触图案183A和第二接触图案183B可以形成上源极接触部180。
第三接触图案183C可以包括第二垂直部VPb和从第二垂直部VPb延伸的第二线部LPb。如参照图5和图6所述，第二绝缘柱SP2可以围绕第二垂直部VPb。可以将第二绝缘柱SP2限定为第一绝缘层173的形成在屏蔽图案181的侧壁上的部分。第二垂直部VPb可以从第一上布线161C延伸以穿过绝缘结构170的保护层171和第一绝缘层173。第二线部LPb可以从第二垂直部VPb朝向第二上布线191B延伸以与第二上布线191B接触。第二线部LPb可以穿过第二绝缘层175。
包括第二上源极线191A和第二上布线191B的第二导电组可以设置在绝缘结构170上。第二上源极线191A可以延伸以与位线161A和第一上源极线161B交叠。第二上源极线191A可以经由上源极接触部180连接到第一上源极线161B，并且第一上源极线161B可以经由源极接触插塞155B和下源极接触部143连接到下源极线111。
下源极线111、下源极接触部143、源极接触插塞155B、第一上源极线161B、上源极接触部180和第二上源极线191A可以形成参照图1和图2描述的公共源极结构CSL。
根据一个实施方式，可以在位线161A和屏蔽图案181之间提供增大的电容。因此，在擦除操作期间，传送擦除电压的屏蔽图案181可以通过电容耦合将高电压传送到与屏蔽图案181交叠的位线161A。因此，即使当没有将用于向位线161A施加诸如擦除电压的高电压的高电压晶体管另外设置到图1所示的页缓冲器组35时，也可以提高擦除操作的效率。
此外，屏蔽图案181可以减少第二上布线191B和位线161A之间的噪声。
图9A和图9B是示出根据各种实施方式的存储器单元串的截面图。
参照图9A，可沿着穿过栅极层叠结构GST’的沟道结构CHb限定存储器单元串STR’。栅极叠层结构GST’可以与参照图8A和图8B描述的实施方式具有相同的结构。
存储器单元串STR’可以联接到设置在栅极层叠结构GST’下方的下源极线211。下源极线211可以具有其中层叠两个或更多个半导体层的结构。根据一个实施方式，下源极线211可以包括第一半导体层211A、第二半导体层211B和第三半导体层211C。第一半导体层211A、第二半导体层211B和第三半导体层211C中的每一个可以包括硅。第一半导体层211A、第二半导体层211B和第三半导体层211C中的每一个可以包括掺杂半导体层，该掺杂半导体层包括n型掺杂剂和p型掺杂剂中的至少一种。第二半导体层211B可以设置在第一半导体层211A上，并且第三半导体层211C可以设置在第二半导体层211B上。根据图9A中未示出的另一实施方式，可以省略第三半导体层211C。
如以上参照图8A和图8B所述，沟道结构CHb可以包括沟道层233、芯绝缘层235和掺杂半导体层237。沟道结构CHb可以延伸到下源极线211中。根据一个实施方式，沟道结构CHb可以穿过第三半导体层211C和第二半导体层211B，并且可以延伸到第一半导体层211A中。
存储器层231可以由第二半导体层211B划分为第一存储器图案231A和第二存储器图案231B。第一存储器图案231A可以设置在第一半导体层211A和沟道结构CHb的延伸到第一半导体层211A中的第一部分之间。第二存储器图案231B可以沿沟道结构CHb的穿过栅极层叠结构GST’和第三半导体层211C的第二部分的侧壁延伸。
第二半导体层211B可以围绕沟道结构CHb的设置在第一部分和第二部分之间的第三部分。第二半导体层211B可以在第一存储器图案231A和第二存储器图案231B之间延伸，并且可以与沟道结构CHb的第三部分直接接触。
参照图9B，可以沿着沟道结构CHc和下沟道结构319限定存储器单元串STR"。沟道结构CHc和下沟道结构319可以穿过栅极层叠结构GST"。
栅极层叠结构GST"可以包括第一层叠结构ST1和设置在第一层叠结构ST1上的第二层叠结构ST2。第一层叠结构ST1可以包括下导电图案315和第一层间绝缘层313。下导电图案315可以用作源极选择线，并且可以设置在第一层间绝缘层313之间。第二层叠结构ST2可以包括彼此交替层叠的导电图案323和第二层间绝缘层321。导电图案323可以用作字线和漏极选择线。下沟道结构319可以穿过第一层叠结构ST1，并且沟道结构CHc可以穿过第二层叠结构ST2。
存储器单元串STR"可以联接到设置在第一层叠结构ST1下方的下源极线311。下源极线311可以包括掺杂半导体层，该掺杂半导体层包括n型掺杂剂和p型掺杂剂中的至少一种。
下沟道结构319可以包括掺杂半导体层。例如，下沟道结构319可以包括n型掺杂硅。下沟道结构319可以填充穿过第一层叠结构ST1的下孔310。栅极绝缘层317可以围绕下沟道结构319的侧壁。下沟道结构319可以与下源极线311接触。
如参照图8A和图8B所述，沟道结构CHc可以包括沟道层333、芯绝缘层335和掺杂半导体层337。沟道结构CHc的沟道层333可以与下沟道结构319接触。
存储器层331可以设置在第二层叠结构ST2和沟道结构CHc之间，并且可以围绕沟道结构CHc的侧壁。
图8A、图8B、图9A和图9B示出形成三维存储器单元阵列的存储器单元串作为示例。然而，本公开不限于此。根据另一实施方式，参照图1和图3描述的存储器单元阵列40可以包括二维存储器单元阵列。
在下文中，将示意性地描述根据一个实施方式的制造半导体存储器装置的方法。在包括逻辑电路的基板上形成三维存储器单元阵列或二维存储器单元阵列之后，可以执行下面将要描述的工艺。
图10A、图10B和图11是示出形成与第一导电组(461A、461B和461C)交叠的屏蔽图案481的工艺的实施方式的图。
第一导电组(461A、461B和461C)可以包括穿过延伸以覆盖存储器单元阵列的上绝缘层465的位线461A、第一上源极线461B和第一上布线461C。位线461A和第一上源极线461B可以联接到形成存储器单元阵列的存储器单元串。根据一个实施方式的存储器单元串可以由以上参照图8A和图8B描述的联接到下源极线111的沟道结构CHa和围绕沟道结构CHa的栅极层叠结构GST形成。根据另一实施方式的存储器单元串可以形成为以上参照图9A或图9B描述的存储器单元串(STR’或STR”)。
位线461A和第一上源极线461B可以与包括逻辑电路的基板的第一区域A1交叠，并且第一上布线461C可以与包括逻辑电路的基板的第二区域A2交叠。第一区域A1可以是与存储器单元阵列交叠的区域，并且第二区域A2可以是不与存储器单元阵列交叠的区域。逻辑电路可以包括如图8A所示的晶体管TR，并且可以如图8A所示连接到互连组的连接结构25A、25B和25C。如参照图8A所述，形成在第二区域A2中的连接结构25C可以电联接到第一上布线461C。
上述第一导电组(461A、461B和461C)可以包括铜(Cu)。保护层471可以覆盖第一导电组(461A、461B和461C)。保护层471可以防止铜扩散，并且可以包括可以用作蚀刻停止层的材料。根据一个实施方式，保护层471可以包括参照图8A和图8B描述的氮掺杂碳化硅(NDC)。形成第一导电组(461A、461B和461C)的导电材料可以包括各种金属，并且可以省略保护层471。
可以在形成第一导电组(461A、461B和461C)或形成保护层471之后形成屏蔽图案481。可以使用镶嵌工艺(Damascene process)形成屏蔽图案481。例如，形成屏蔽图案481的工艺可以包括形成包括与第一导电组(461A、461B和461C)交叠的沟槽473GV的第一绝缘层473，并且用导电材料填充沟槽473GV。
图10A和图10B分别是示出形成包括沟槽473GV的第一绝缘层473的平面图和截面图。图10B是沿图10A所示的线I-I’截取的截面图。
参照图10A和图10B，形成包括沟槽473GV的第一绝缘层473可以包括形成覆盖第一导电组(461A、461B和461C)的氧化物层，在氧化物层上形成掩模图案475A、475B和475C，以及通过使用掩模图案475A、475B和475C作为蚀刻屏障层的蚀刻工艺来蚀刻氧化物层。
掩模图案475A、475B和475C可以彼此分隔开。掩模图案475A、475B和475C可以包括与第一上源极线461B交叠的第一掩模图案475A、与一些位线461A交叠的第二掩模图案475B以及与第一上布线461C交叠的第三掩模图案475C。沟槽473GV可以延伸以与第一区域A1和第二区域A2交叠。
图11是示出利用导电材料填充图10B所示的沟槽473GV的截面图。
参照图11，导电材料可以包括沿着沟槽473GV的表面形成的金属屏障层和形成在金属屏障层上的金属层。例如，金属屏障层可以包括氮化钛(TiN)层，并且金属层可以包括钨(W)。可以通过诸如化学机械抛光(CMP)法的平坦化工艺来平坦化导电材料，并且可以通过平坦化工艺和清洁工艺来去除掩模图案。
可以通过上述工艺在图10B所示的沟槽473GV中形成屏蔽图案481。屏蔽图案481可以延伸以与第一区域A1和第二区域A2交叠。
图12A和图12B是示出形成第一接触图案483A、第二接触图案483B和第三接触图案483C的工艺的实施方式的截面图。
参照图12A和图12B，形成第一接触图案483A、第二接触图案483B和第三接触图案483C的工艺可以包括形成第二绝缘层477、形成第一孔H1、第二孔H2和第三孔H3以及利用导电材料填充第一孔H1、第二孔H2和第三孔H3。
图12A是示出形成第二绝缘层477以及形成第一孔H1、第二孔H2和第三孔H3的截面图。
参照图12A，可以在屏蔽图案481上形成第二绝缘层477以覆盖第一绝缘层473。第二绝缘层477可以包括氧化物层。例如，第二绝缘层477可以是使用原硅酸四乙酯(TEOS)的氧化硅。
形成第一孔H1、第二孔H2和第三孔H3可以包括在第二绝缘层477上形成包括多个开口的掩模图案479，以及通过使用掩模图案479作为蚀刻屏障层的蚀刻工艺来蚀刻保护层471、第一绝缘层473和第二绝缘层477中的至少一个。第一孔H1可以暴露第一上源极线461B和屏蔽图案481，第二孔H2可以暴露屏蔽图案481，并且第三孔H3可以暴露第一上布线461C。
第一孔H1可以穿过与第一上源极线461B交叠的第二绝缘层477、第一绝缘层473和保护层471。第二孔H2可以穿过与屏蔽图案481交叠的第二绝缘层477。第三孔H3可以穿过与第一上布线461C交叠的第二绝缘层477、第一绝缘层473和保护层471。
图12B是示出利用导电材料填充图12A所示的第一孔H1、第二孔H2和第三孔H3的截面图。
参照图12B，导电材料可以包括沿着第一孔H1、第二孔H2和第三孔H3中的每一个的表面形成的金属屏障层以及形成在金属屏障层上的金属层。例如，金属屏障层可以包括氮化钛(TiN)层，并且金属层可以包括钨(W)。可以通过诸如CMP法的平坦化工艺来平坦化导电材料，并且可以通过平坦化工艺和清洁工艺来去除掩模图案。
可以通过上述工艺形成分别填充图12A所示的第一孔H1、第二孔H2和第三孔H3的第一接触图案483A、第二接触图案483B和第三接触图案483C。第一接触图案483A可以填充第一孔H1，并且可以与第一上源极线461B和屏蔽图案481接触。第二接触图案483B可以分别填充第二孔H2，并且可以与屏蔽图案481接触。第三接触图案483C可以填充第三孔H3，并且可以与第一上布线461C接触。第三接触图案483C可以通过第一绝缘层473与屏蔽图案481绝缘。
图13A和图13B是示出形成第二导电组(491A、491B)的工艺的实施方式的截面图。
参照图13A和图13B，形成第二导电组(491A、491B)可以包括形成导电层491，以及通过蚀刻导电层491形成第二上源极线491A和第二上布线491B。
参照图13A，导电层491可以延伸以覆盖第一接触图案483A、第二接触图案483B和第三接触图案483C。导电层491可以具有其中层叠第一金属屏障层、金属层和第二金属屏障层的结构。例如，第一金属屏障层和第二金属屏障层中的每一个可以包括氮化钛(TiN)层，并且金属层可以包括电阻比钨(W)低的铝(Al)。
掩模图案485可以设置在导电层491上。
参照图13B，可以通过使用图13A所示的掩模图案485作为蚀刻屏障的导电层491的蚀刻工艺形成彼此分离的第二上源极线491A和第二上布线491B。可以在形成第二上源极线491A和第二上布线491B之后去除掩模图案485。
第二上源极线491A可以与位线461A交叠，并且可以通过屏蔽图案481、第一接触图案483A和第二接触图案483B电联接到第一上源极线461B。第二上布线491B可以通过第三接触图案483C电联接到第一上布线461C。
图14是示出根据一个实施方式的存储器系统1100的配置的框图。
参照图14，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是包括多个闪存存储器芯片的多芯片封装。存储器装置1120可以包括联接到存储器单元阵列的位线和第一上源极线，以及与位线和第一上源极线间隔开的第一上布线。此外，存储器装置1120可以包括与第一上源极线交叠并且联接到第一上源极线的第二上源极线，以及将第二上源极线与位线屏蔽开的屏蔽图案。屏蔽图案可以形成将与第一上源极线交叠的第二上源极线和第一上源极线彼此联接的上源极接触部。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的一般控制操作，并且主机接口1113可以包括访问存储器系统1100的主机的数据交换协议。纠错块1114可以检测并且纠正从存储器装置1120读取的数据中包含的错误。存储器接口1115可与存储器装置1120进行接口连接。存储器控制器1110还可以包括存储用于与主机进行接口连接的代码数据的只读存储器(ROM)。
具有上述配置的存储系统1100可以是存储卡或其中组合存储器装置1120和存储器控制器1110的固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过以下各种接口协议中的一种与外部装置(例如，主机)通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子装置(IDE)。
图15是示出根据一个实施方式的计算系统1200的配置的框图。
参照图15，计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、摄像机图像处理器和移动DRAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。可以采用与以上参照图14描述的存储器装置1120相同的方式来配置存储器装置1212。可以采用与以上参照图14描述的存储器控制器1100相同的方式来配置存储器控制器1211。
根据本公开，通过将屏蔽图案和联接到存储器单元阵列的位线彼此交叠并且将上布线布置在比屏蔽图案更高的水平，可以减少由于上布线和位线之间的耦合电容引起的噪声。因此，根据本公开，可以减少相针对上布线的布置自由度的约束。
相关申请的交叉引用
本申请要求于2019年11月6日向韩国知识产权局提交的韩国专利申请No.10-2019-0140888的优先权，其全部公开内容通过引用结合于此。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板，所述基板包括逻辑电路；
存储器单元阵列，所述存储器单元阵列设置在所述基板上；
第一导电组，所述第一导电组包括联接到所述存储器单元阵列的第一上源极线和多条位线，以及联接到所述逻辑电路的第一上布线，其中，所述多条位线彼此分隔开，并且所述多条位线与所述第一上源极线分隔开；
绝缘结构，所述绝缘结构覆盖所述第一导电组；
第二导电组，所述第二导电组包括与所述第一上源极线和所述多条位线交叠的第二上源极线，以及与所述第一上布线交叠的第二上布线，所述第二导电组设置在所述绝缘结构上；
上源极接触部，所述上源极接触部嵌入在所述绝缘结构中，
其中，所述上源极接触部包括从所述第一上源极线朝向所述第二上源极线延伸的第一接触图案和从所述第一接触图案的侧壁延伸以与所述多条位线交叠的屏蔽图案。
2.根据权利要求1所述的半导体存储器装置，其中，所述上源极接触部还包括从所述屏蔽图案朝向所述第二上源极线延伸的多个第二接触图案。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括穿过所述绝缘结构并且从所述第一上布线朝向所述第二上布线延伸的第三接触图案。
4.根据权利要求1所述的半导体存储器装置，其中，所述第二上布线是被配置为传送电源电压和接地电压中的至少一者的电源线。
5.根据权利要求1所述的半导体存储器装置，其中，所述绝缘结构设置在所述多条位线和所述屏蔽图案之间。
6.根据权利要求1所述的半导体存储器装置，其中，所述第二导电组包括电阻比所述上源极接触部的电阻低的导电材料。
7.一种半导体存储器装置，该半导体存储器装置包括：
沟道结构，所述沟道结构从下源极线延伸；
栅极层叠结构，所述栅极层叠结构包括围绕所述沟道结构并且彼此交替层叠的层间绝缘层和导电图案；
下源极接触部，所述下源极接触部与所述沟道结构平行地从所述下源极线延伸；
位线，所述位线与所述栅极层叠结构交叠并且联接到所述沟道结构；以及
第一上源极线，所述第一上源极线联接到所述下源极接触部。
8.根据权利要求7所述的半导体存储器装置，该半导体存储器装置还包括覆盖所述位线和所述第一上源极线的绝缘结构。
9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括设置在所述绝缘结构上以与所述位线和所述第一上源极线交叠的第二上源极线。
10.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括在所述第二上源极线和所述位线之间嵌入在所述绝缘结构中的屏蔽图案。
11.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括穿过所述绝缘结构和所述屏蔽图案并且从所述第一上源极线朝向所述第二上源极线延伸的第一接触图案。
12.根据权利要求11所述的半导体存储器装置，其中，所述屏蔽图案与所述第一接触图案的侧壁接触并且围绕所述第一接触图案的侧壁。
13.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括穿过所述绝缘结构并且从所述屏蔽图案朝向所述第二上源极线延伸的多个第二接触图案。
14.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
基板，所述基板设置在所述下源极线下方并且包括逻辑电路；以及
电源线，所述电源线电联接到所述逻辑电路并且设置在所述绝缘结构上。
15.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：
基板，所述基板设置在所述下源极线下方并且包括逻辑电路；以及
电源线，所述电源线电联接到所述逻辑电路并且设置在所述绝缘结构上，
其中，所述电源线包括电阻比所述屏蔽图案的电阻低的导电材料。
16.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
基板，所述基板设置在所述下源极线下方并且包括逻辑电路；
电源线，所述电源线电联接到所述逻辑电路并且设置在所述绝缘结构上，
其中，所述第二上源极线与所述电源线包括相同的导电材料。
17.一种半导体存储器装置，该半导体存储器装置包括：
基板，所述基板包括逻辑电路；
存储器单元阵列，所述存储器单元阵列设置在所述基板上；
第一导电组，所述第一导电组包括联接到所述存储器单元阵列的第一上源极线和多条位线，以及联接到所述逻辑电路的第一上布线，其中，所述多条位线彼此分隔开，并且所述多条位线与所述第一上源极线分隔开；以及
绝缘结构，所述绝缘结构覆盖所述第一导电组。
18.根据权利要求17所述的半导体存储器装置，
其中，所述绝缘结构包括覆盖所述多条位线的保护层和覆盖所述保护层的第一绝缘层，并且
其中，所述保护层部分地覆盖所述第一上布线和所述第一上源极线。
19.根据权利要求18所述的半导体存储器装置，该半导体存储器装置还包括形成在所述第一绝缘层上并与所述多条位线交叠的屏蔽图案，
其中，所述屏蔽图案部分地与所述第一上源极线和所述第一上布线交叠。
20.根据权利要求19所述的半导体存储器装置，该半导体存储器装置还包括从所述第一上源极线延伸并且延伸远离所述第一上源极线的第一接触图案，
其中，所述屏蔽图案从所述第一接触图案的侧壁延伸以与所述多条位线交叠。
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