CN106206593A - 包括减薄结构的半导体存储器件 - Google Patents
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Abstract
公开一种半导体存储器件，包括：减薄结构，从单元结构向平行于半导体衬底的方向延伸，单元结构具有层叠在半导体衬底之上的多个单元晶体管；垂直绝缘材料，向与半导体衬底交叉的方向延伸，并且被配置为将单元结构和减薄结构划分为多个存储块；接触插塞，分别穿过在其中形成减薄结构的区域之内的垂直绝缘材料；以及结，形成在垂直绝缘材料之下的半导体衬底之内，其中，结分别耦接到接触插塞。
Description
相关申请的交叉引用
本申请要求2015年5月26日提交的申请号为10-2015-0073033的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种电子设备，更具体地，涉及一种半导体存储器件。
背景技术
半导体存储器件是一种使用半导体(诸如，硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP))实施的存储器件。半导体存储器件通常分类为易失性存储器件或非易失性存储器件。
易失性存储器件是在其中当电源中断时储存的数据消失的存储器件。易失性存储器件包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。非易失性存储器件是在其中即使电源中断也维持储存的数据的存储器件。非易失性存储器件包括只读存取存储器件(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。快闪存储器一般包括或非(NOR)型和与非(NAND)型。
发明内容
本公开已经试图提供一种具有提升的集成度的半导体存储器件。本公开的一个示例性实施例提供一种半导体存储器件，包括：减薄(slimming)结构，从单元结构向平行于半导体衬底的方向延伸，单元结构具有层叠在半导体衬底之上的多个单元晶体管；垂直绝缘材料，向与半导体衬底交叉的方向延伸并且被配置为将单元结构和减薄结构划分为多个存储块；接触插塞，分别穿过在其中形成减薄结构的区域之内的垂直绝缘材料；以及结，形成在垂直绝缘材料之下的半导体衬底之内。结可以分别耦接到接触插塞。
多个存储块可以包括在其中形成减薄结构的区域之内的与半导体衬底相邻的导电层，并且导电层和结形成晶体管。
多个单元晶体管可以耦接在位线与公共源极线之间，并且接触插塞之中的第一接触插塞可以耦接到公共源极线，接触插塞之中的剩余的第二接触插塞可以耦接到地，而晶体管可以耦接在第一接触插塞与第二接触插塞之间。
多个存储块可以包括耦接到多个单元晶体管的导电层和与导电层交替层叠的层间绝缘层，并且结与多个导电层之中的相邻于半导体衬底的下导电层可以形成源极线放电晶体管。
多个单元晶体管可以耦接在位线与公共源极线之间，并且接触插塞之中的第一接触插塞可以耦接到公共源极线，接触插塞之中的剩余的第二接触插塞可以耦接到地，而源极线放电晶体管可以耦接在第一接触插塞与第二接触插塞之间。
下导电层可以是耦接到多个单元晶体管之中的管道选择晶体管的管道栅极。
管道选择晶体管和源极线放电晶体管可以共同耦接到管道栅极，并且当导通电压被施加到管道栅极时，管道选择晶体管和源极线放电晶体管可以被导通。
减薄结构可以从单元结构延伸到选择线接触区域、虚设区域和字线接触区域，选择线接触区域和字线接触区域中的减薄结构可以是阶梯形式，而虚设区域中的减薄结构可以不具有阶梯。垂直绝缘材料可以从单元结构延伸到选择线接触区域、虚设区域和字线接触区域，并且接触插塞可以分别穿过虚设区域中的垂直绝缘材料。
本公开的另一个示例性实施例提供一种半导体存储器件，包括：减薄结构，包括导电层和层间绝缘层，其中，导电层耦接到多个单元晶体管，其中，所述多个单元晶体管层叠在半导体衬底之上，以及其中，层间绝缘层与导电层交替地安置，而在导电层之间；第一垂直绝缘材料和第二垂直绝缘材料，第一垂直绝缘材料和第二垂直绝缘材料向与半导体衬底的上表面交叉的方向延伸并且分别安置在减薄结构的第一侧和第二侧两者处；第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞分别穿过在其中形成减薄结构的区域之内的第一垂直绝缘材料和第二垂直绝缘材料；以及第一结和第二结，第一结和第二结分别形成在第一垂直绝缘材料和第二垂直绝缘材料之下的半导体衬底之内。第一结和第二结分别与第一接触插塞和第二接触插塞耦接。
本发明的又一个示例性实施例提供一种半导体存储器件，包括：第一垂直绝缘材料和第二垂直绝缘材料，第一垂直绝缘材料和第二垂直绝缘材料被设置在衬底之上；层叠体，包括管道栅极和减薄结构并且被设置在第一垂直绝缘材料和第二垂直绝缘材料之间的衬底之上；第一结和第二结，第一结和第二结分别形成在第一垂直绝缘材料和第二垂直绝缘材料之下的衬底中，其中，第一结和第二结以及管道栅极形成源极线放电晶体管；以及第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞分别穿过第一垂直绝缘材料和第二垂直绝缘材料，并且分别耦接到第一结和第二结。
根据本公开的示例性实施例，可以提供具有提升的集成度的半导体存储器件。
前述概括仅是说明性的而无论如何都不意在是限制性的。除了上面描述的说明性的方面、实施例和特征之外，进一步的方面、实施例和特征将通过参考附图和下面的详细描述而变得明显。
附图说明
通过参考附图来详细描述本公开的实施例，本公开的上面的和其它的特征和优点对于本领域技术人员来说将变得更明显，在附图中：
图1是示出根据本公开的示例性实施例的存储单元阵列的俯视图；
图2是示出图1的减薄结构的示意透视图；
图3是沿图2的P-P’线截取的剖面图；
图4是沿图2的Q-Q’线截取的剖面图；
图5是沿图2的R-R’线截取的剖面图；
图6是示出图1的存储块中的任意一个的单元结构的一个示例性实施例的透视图。
图7是示出图1的存储块之中的任意一个存储块之内的一个单元串和对应的源极线放电晶体管的框图；以及
图8是示出根据本公开的示例性实施例的半导体器件的框图。
具体实施方式
在下文中，将参考附图来详细地描述根据本公开的示例性实施例。在以下的描述中，应该注意的是，将仅描述理解根据本公开的各种示例性实施例的操作所必需的部分，而可以省略对其它部分的描述，以便避免不必要地混淆本公开的主题。然而，本公开不局限于本文中描述的示例性实施例，并且可以以各种不同的形式实施。提供本文中所描述的示例性实施例，以便详细地描述本公开，使得本领域技术人员可以容易地实现本公开的技术精神。
贯穿本说明书和所附权利要求书，当描述了一个元件“耦接”到另一个元件时，该元件可以“直接地耦接”到另一个元件或通过第三元件“间接地耦接”到另一个元件。贯穿本说明书和权利要求书，除非明确相反地描述，否则词“包括”及其变型将被理解为意指包括所陈述元件但不排除任何其它元件。
图1是示出根据本公开的示例性实施例的存储单元阵列110的俯视图。
参照图1，存储单元阵列110包括多个存储块MB1至MB3。在图1中，为了便于描述，示出了在存储单元阵列110之内提供三个存储块MB1至MB3，但这是说明性的，并且可以理解的是，存储单元阵列110可以包括更多或更少个存储块。
多个存储块MB1至MB3被多个垂直绝缘材料VIS1至VIS4分开。存储单元阵列110被划分为单元结构CS和减薄结构SS。单元结构CS包括层叠在半导体衬底之上的多个单元晶体管。多个单元晶体管可以连接在位线BL(参见图6)与公共源极线CSL之间。作为示例性实施例，多个单元晶体管中的每个可以用作源极选择晶体管、存储单元、管道选择晶体管和漏极选择晶体管中的任意一个。
单元结构CS包括连接到多个单元晶体管的导电层和用于分开导电层的层间绝缘层。连接到多个单元晶体管的导电层从单元结构CS延伸到减薄结构SS。减薄结构SS以阶梯形式图案化。
根据本公开的示例性实施例，提供分别穿过垂直绝缘材料VIS1至VIS4的接触插塞。源极接触插塞中的每个可以形成为在垂直于半导体衬底的方向上。
图2是示出图1中的减薄结构SS的示意性透视图。参照图2，减薄结构SS包括：栅极绝缘层GISL；多个导电层PG、WL、SL1和SL2；层间绝缘层ISL；第一垂直绝缘材料VIS1至第四垂直绝缘材料VIS4；以及第一接触插塞CTP1至第四接触插塞CTP4。
提供了半导体衬底115。半导体衬底115可以由根据杂质的注入而可用作结的材料形成。虽然在图2中未示出，但是可以理解的是还可以在半导体衬底115之下提供分开的衬底。例如，半导体衬底115可以由多晶硅层形成。
减薄结构形成在半导体衬底115上。减薄结构SS从单元结构CS向x-方向延伸(参见图1)。
根据本公开的示例性实施例，栅极绝缘层GISL形成在半导体衬底上115上。栅极绝缘层GISL安置在下导电层PG与半导体衬底115之间。
导电层PG、WL、SL1和SL2与层间绝缘层ISL交替层叠在栅极绝缘层GISL上。层间绝缘层SL将导电层PG、WL、SL1和SL2彼此分开。
多个导电层PG、WL、SL1和SL2之中的与半导体衬底115相邻的下导电层PG可以被定义为管道栅极并且与单元结构CS的单元晶体管之中的管道选择晶体管连接。多个导电层PG、WL、SL1和SL2之中的第一导电层SL1和SL2可以被定义为选择线并且与单元晶体管之中的选择晶体管连接。多个导电层PG、WL、SL1和SL2之中的第二导电层WL可以被定义为字线并且与单元晶体管之中的存储单元连接。
提供了向x-方向和y-方向延伸的垂直绝缘材料VIS1至VIS4。减薄结构SS和单元结构CS被第一垂直绝缘材料VIS1至第四垂直绝缘材料VIS4划分为第一存储块MB1至第三存储块MB3。狭缝SLT形成在第一存储块MB1至第三存储块MB3之间，并且第一垂直绝缘材料VIS1至第四垂直绝缘材料VIS4可以被设置在狭缝SLT之内。第一垂直绝缘材料VIS1至第四垂直绝缘材料VIS4可以与半导体衬底115接触同时穿过栅极绝缘层GISL、多个导电层PG、WL、SL1和SL2以及层间绝缘层ISL。第一存储块MB1至第三存储块MB3中的每个具有被第一垂直绝缘材料VIS1至第四垂直绝缘材料VIS4彼此隔开的栅极绝缘层GISL、多个导电层PG、WL、SL1和SL2以及层间绝缘层ISL。
图2示出了每个存储块的减薄结构SS向y方向延伸且未被切割。然而，这是示例性的，并且可以理解的是，减薄结构SS可以根据单元结构CS之内的存储块的单元晶体管的布置而以各种方式来切割。例如，在减薄结构SS的特定高度处的层可以被分离为在y-方向布置的多个元件。
根据本公开的示例性实施例，提供分别穿过垂直绝缘材料VIS1至VIS4的接触插塞CTP1至CTP4。首先，提供在z-方向上的穿过第一垂直绝缘材料VIS1至第四垂直绝缘材料VIS4的孔。第一接触插塞CTP1至第四接触插塞CTP4可以形成在孔之内。第一接触插塞CTP1至第四接触插塞CTP4与半导体衬底115接触。
第一接触插塞CTP1至第四接触插塞CTP4中的一些可以连接到公共源极线CSL1和CSL2，而第一接触插塞CTP1至第四接触插塞CTP4之中的剩余的接触插塞可以连接到接地线GNDL1和GNDL2。在图2中，示出了第一接触插塞CTP1至第四接触插塞CTP4连接到第一公共源极线CSL1、第一接地线GNDL1、第二公共源极线CSL2和第二接地线GNDL2。
作为示例性实施例，第一公共源极线CSL1和第二公共源极线CSL2可以彼此连接。第一接地线GNDL1和第二接地线GNDL2可以彼此连接。
图3是沿图2的P-P’线截取的剖面图。参照图3，栅极绝缘层GISL形成在半导体衬底115上。管道栅极PG形成在栅极绝缘层GISL上。层间绝缘层ISL和字线WL层叠在管道栅极PG上。而且，选择线SL1和SL2以及层间绝缘层ISL被层叠。
如图2和图3中所示，减薄结构SS从单元结构CS延伸到选择线接触区域SLCA、虚设区域DA和字线接触区域WLCA。在选择线接触区域和字线接触区域WLCA中减薄结构SS以阶梯形式来图案化。在减薄工艺期间，当逐渐减小光刻胶图案的宽度时可以重复刻蚀工艺，使得可以在导电层PG、WL、SL1和SL2之间产生阶梯。
虽然在图3中未示出，但是选择线SL1和SL2可以通过从选择线接触区域SLCA向z-方向延伸的接触结构来与外围电路120(见图8)连接。字线WL和管道栅极PG可以通过从字线接触区域WLCA向z-方向延伸的接触结构来与外围电路120连接。
虚设区域DA可以被设置在选择线区域SLCA与字线接触区域WLCA之间。参见图2。在虚设区域DA中，减薄结构SS未以阶梯形式图案化。在虚设区域DA中减薄结构SS具有相同的高度。当半导体存储器件导通时，施加到字线WL的电压与施加到选择线SL1和SL2的电压不同。当虚设区域DA被提供时，施加到字线WL的电压与施加到选择线SL1和SL2的电压之间的干扰被减小。
图4是沿图2的Q-Q’线截取的剖面图。参照图4，结JN形成在垂直绝缘材料VIS2之下的半导体衬底115之内。例如，半导体衬底115可以是多晶硅层，并且结JN可以通过将杂质注入多晶硅层来形成。
图4示出了结JN形成在位于虚设区域DA中的半导体衬底115中。然而，这是说明性的，并且本公开不局限于此。为了使包括结JN的晶体管平稳地传输电流，结JN可以具有比虚设区域DA的宽度长的宽度。
垂直绝缘材料VIS2从半导体衬底115向z-方向延伸。狭缝SLT形成在减薄结构SS中并且在垂直绝缘材料VIS2中。接触插塞CTP2可以被设置在狭缝SLT之内。接触插塞CTP2可以与结JN连接并且穿过垂直绝缘材料VIS2。
如图4中所示，与结JN连接并穿过垂直绝缘材料VIS2的接触插塞CTP2可以被设置在虚设区域DA之内。如参考图3所描述的，虚设区域DA中的减薄结构SS未以阶梯形式图案化。而且，向z-方向延伸的接触结构未被设置在虚设区域DA之内。反而，向z-方向延伸的接触结构可以被设置在选择线接触区域SLCA和字线接触区域WLCA中。因此，虚设区域DA之内的接触插塞CTP2距离向z-方向延伸的接触结构较远。因此，当接触插塞CTP2形成在虚设区域DA之内时，接触插塞CTP2与向z-方向延伸的接触结构之间的干扰可以被减小。
在图4中，板形接触插塞CTP2被设置在垂直绝缘材料VIS2之内。然而，本公开不局限于此。例如，多个分开的接触插塞可以形成在垂直绝缘材料VIS2之内。板形接触插塞CTP2或多个分开的接触插塞被提供，使得包括结JN的晶体管可以传输较大的电流。当包括结JN的晶体管被用作源极线放电晶体管时，公共源极线的跳动现象被改善。
图5是沿图2的R-R’线截取的剖面图。参照图5，结JN1至JN4形成在垂直绝缘材料VIS1至VIS4之下的半导体衬底115中。第一结JN1至第四结JN4分别连接到第一接触插塞CTP1至第四接触插塞CTP4。
第一栅极绝缘层GISL1至第三栅极绝缘层GISL3(参见图2的栅极绝缘层GISL)被设置在半导体衬底115上。第一栅极绝缘层GISL1至第三栅极绝缘层GISL3分别对应于第一存储块MB1至第三存储块MB3。
第一管道栅极PG1至第三管道栅极PG3分别被设置在第一栅极绝缘层GISL1至第三栅极绝缘层GISL3上。第一管道栅极PG1至第三管道栅极PG3分别对应于第一存储块MB1至第三存储块MB3。
在图5中，层间绝缘层和导电层被省略。虽然未示出，但是可以理解的是当作为沿R-R’线截取的剖面来视图时五个层间绝缘层ISL和四个字线WL可以被示出。
根据本公开的示例性实施例，第一结JN1和第二结JN2以及第一管道栅极PG1可以作为第一存储块MB1的源极线放电晶体管(在下文被称为“第一源极线放电晶体管”)来操作。第二结JN2和第三结JN3以及第二管道栅极PG2可以作为第二存储块MB2的源极线放电晶体管(在下文被称为“第二源极线放电晶体管”)来操作。第三结JN3和第四结JN4以及第三管道栅极PG3可以作为第三存储块MB3的源极线放电晶体管(在下文被称为“第三源极线放电晶体管”)来操作。
第一源极线放电晶体管连接在第一公共源极线CSL1与第一接地线GNDL1之间。第一源极线放电晶体管可以响应于施加到管道栅极PG1的电压来将第一公共源极线GSL1与第一接地线GNDL1电连接。第二源极线放电晶体管可以响应于施加到管道栅极PG2的电压来将第二公共源极线GSL2与第一接地线GNDL1电连接。第三源极线放电晶体管可以响应于施加到管道栅极PG3的电压来将第二公共源极线GSL2与第二接地线GNDL2电连接。
为了使包括结的源极线放电晶体管平稳地传输电流，可以增加第一结JN1至第四结JN4中的每个在y-方向上的宽度。例如，在其中形成减薄结构SS的区域中比在其中形成单元结构CS的区域中的垂直绝缘材料VIS1至VIS4中的每个在y-方向上的宽度大。结JN1至JN4可以形成在每个具有较大宽度的垂直绝缘材料VIS1至VIS4之下。
根据本公开的示例性实施例，额外的晶体管可以被设置在减薄结构之下。因此，存储单元阵列的集成度被提升。
根据本公开的示例性实施例，额外的晶体管被设置在相对较大的区域(诸如，一个存储块的与减薄结构相对应的区域)中。通过对应晶体管可传输的电流量可以是大的。通过对应晶体管可传输的电流量可以通过调节对应晶体管的结的宽度和管道栅极的宽度来调节。
第一管道栅极PG1与第一存储块MB1的管道选择晶体管的栅极连接。第二管道栅极PG2与第二存储块MB2的管道选择晶体管的栅极连接。第三管道栅极PG3与第三存储块MB3的管道选择晶体管的栅极连接。即，存储块之内的管道选择晶体管的栅极和额外的晶体管的栅极可以共同地连接到管道栅极。因此，用于控制管道选择晶体管和源极线放电晶体管的导线可以被减少。因此，存储单元阵列的集成度可以被提升。
此外，当导通电压被施加到管道栅极PG1至PG3中的任意一个时，对应的额外的被施加了导通电压的晶体管被导通，并且与管道栅极连接的管道选择晶体管也导通。例如，额外的晶体管和管道选择晶体管在半导体存储器件的读取操作、编程操作和写入操作期间被相等地偏置。管道选择晶体管的栅极和额外的晶体管的栅极可以由一个公共控制单元来控制。因此，包括存储单元阵列110的半导体存储器件的占用面积被减小。
图6是示出图1的存储块MB1至MB3中的任意一个的单元结构CS的一个示例性实施例的透视图。如图6中所示，单元结构可以包括层叠在衬底115上的管道栅极PG、字线WL、源极选择线SSL和漏极选择线DLS。源极选择线SSL和漏极选择线DLS可以对应于图2的第一选择线SL1和第二选择线SL2。
层间绝缘层ISL(参见图2)被设置在管道栅极PG、字线WL、源极选择线SSL和漏极选择线DLS之间。栅极绝缘层GISL(参见图2)被设置在管道栅极PG与半导体衬底115之间。在图7中，为了便于说明，层间绝缘层ISL和栅极绝缘层GISL被省略。
单元结构包括U形单元串ST。单元串ST包括沟道层CH和围绕沟道层CH的一个或更多个绝缘层M。一个或更多个绝缘层M可以包括隧道绝缘层、数据储存层和阻挡绝缘层。数据储存层可以被形成为围绕隧道绝缘层，并且阻挡绝缘层可以被形成为围绕数据储存层。隧道绝缘层包括氧化硅层。数据储存层包括允许电荷撷取的氧化硅层。阻挡绝缘层可以包括氧化硅层和具有比氧化硅的介电常数高的介电常数的高介电层中的至少一种。
沟道层CH包括管道沟道层P_CH以及从管道沟道层P_CH突出的源极侧沟道层S_CH和漏极侧沟道层D_CH。在图6中，一对的源极侧沟道层S_CH和漏极侧沟道层D_CH连接到管道沟道层P_CH。然而，在另一个实施例中，两个或更多个源极侧沟道层S_CH可以连接到管道沟道层P_CH，并且两个或更多个漏极侧沟道层D_CH可以连接到管道沟道层P_CH。
源极侧沟道层S_CH穿过字线WL和源极选择线SSL，而漏极侧沟道层D_CH穿过字线WL和漏极选择线DSL。源极侧沟道层S_CH与公共源极线CSL连接，而漏极侧沟道层D_CH与位线BL中的任意一个连接。
一个单元晶体管可以被限定在其中行线SSL、WL、DSL和PG中的任意一个与沟道层CH接触的区域中。一个源极选择晶体管可以被限定在其中源极选择线SSL与沟道层CH接触的区域中。一个存储单元可以被限定在其中字线与沟道层CH接触的区域中。一个漏极选择晶体管可以被限定在其中漏极选择线DSL与沟道层CH接触的区域中。一个管道选择晶体管可以被限定在其中管道栅极PG与沟道层CH接触的区域中。
根据前述结构，单元晶体管连接在公共源极线CSL与位线BL之间。串联连接的漏极选择晶体管、存储单元、管道选择晶体管和源极选择晶体管构成一个单元串并且以U形来布置。一个存储块包括多个单元串。
公共源极线CSL对应于图2的第一公共源极线CSL1和第二公共源极线CSL2中的任意一个。源极线放电晶体管在导通电压被施加到管道栅极PG时被导通以将公共源极线CSL连接到地。公共源极线CSL的电压可以被放电为接地。
图7是用于描述图1的存储块MB1至MB3之中的任意一个存储块之内的一个单元串ST和对应的源极线放电晶体管CST的框图。
参照图7，单元串ST包括连接在公共源极线CSL与对应的位线BL之间的单元晶体管SST、MC、PT和DST。源极选择晶体管SST连接到源极选择线SSL。存储单元MC连接到字线WL。管道选择晶体管PT连接到管道栅极PG。漏极选择晶体管DST连接到漏极选择线DSL。
公共源极线CSL连接到源极线控制器60和源极线放电晶体管CST。根据本公开的示例性实施例，源极线放电晶体管CST安置在对应的存储块的减薄结构SS(参见图2)之下。
源极线放电晶体管CST连接到公共源极线CSL。源极线放电晶体管CST通过接地线GNDL连接到地。源极线放电晶体管CST的栅极连接到管道栅极PG。管道选择晶体管PT的栅极也连接到管道栅极PG。因此，源极线放电晶体管CST的栅极和管道选择晶体管PT的栅极共同连接到管道栅极PG。虽然在图8中仅示出一个单元串ST，但是存储块包括多个单元串。源极线放电晶体管CST的栅极和被包括在多个对应的单元串中的管道选择晶体管PT的栅极可以共同连接到管道栅极PG。
管道选择晶体管PT和源极线放电晶体管CST可以由管道栅极控制器50来共同地控制。当管道选择晶体管PT被导通时，源极线放电晶体管CST也可以被导通。当管道选择晶体管PT被关断时，源极线放电晶体管CST也可以被关断。
源极线控制器60调节公共源极线CSL的电压。例如，在半导体存储器件的特定操作期间，源极线控制器60可以预充电公共源极线CSL。公共源极线CSL可以由源极线放电晶体管CST来放电。
图8是示出根据本公开的示例性实施例的半导体存储器件100的框图。参照图8，半导体存储器件100包括存储单元阵列110和外围电路120。
存储单元阵列110通过行线RL连接到地址解码器121。存储单元阵列110通过位线BL连接到读写电路123。
存储单元阵列110包括多个存储块MB1至MB3(参见图1)。多个存储块MB1至MB3中的每个包括多个单元串。单元串ST(参见图6)包括层叠在半导体衬底上的多个单元晶体管。
外围电路120包括地址解码器121、电压发生器122、读写电路123、输入/输出缓冲器124以及控制逻辑125。
地址解码器121由控制逻辑125来操作。地址解码器121通过行线RL连接到存储单元阵列110并且控制行线RL。行线RL包括漏极选择线DSL(参见图6)、字线WL(参见图6)、管道栅极PG(参见图6)、源极选择线SSL(参见图6)以及公共源极线CSL(参见图6)。地址解码器121从控制逻辑125接收地址ADDR。
在编程操作和读取操作期间，地址ADDR包括块地址和行地址。地址解码器121被配置为解码接收到的地址ADDR中的块地址。地址解码器121根据解码的块地址来选择一个存储块。地址解码器121被配置为解码接收到的地址ADDR中的行地址。地址解码器121根据解码的行地址来选择选中存储块的漏极选择线中的任意一个，并且选择选中存储块的多个字线中的任意一个。因此，与一个页相对应的存储单元被选择。
作为示例性实施例，在擦除操作期间地址ADDR包括块地址。地址解码器121解码块地址并且根据解码的块地址来选择一个存储块。
地址解码器121包括管道栅极控制器50和源极线控制器60。在编程操作和读取操作期间，管道栅极控制器50可以将导通电压施加到由块地址选中的存储块的管道栅极PG。选中存储块的管道选择晶体管被导通电压导通。根据本公开的示例性实施例，当选中存储块的管道选择晶体管被导通时，与选中存储块相对应的源极线放电晶体管也被导通。在擦除操作期间，管道栅极控制器50可以将管道栅极PG偏置为等于字线WL。源极线控制器60控制公共源极线CSL。
作为示例性实施例，地址解码器121可以包括块解码器、行解码器和地址缓冲器等。电压发生器122响应于控制逻辑125的控制而操作。电压发生器122通过使用外部电源电压来产生内部电源电压，并且将内部电源电压供应到半导体存储器件100。例如，电压发生器122通过调节外部电源电压来产生内部电源电压。产生的内部电源电压被提供到地址解码器121、读写电压123、输入/输出缓冲器124和控制逻辑125，并且被用作半导体存储器件100的操作电压。
电压发生器122通过使用外部电源电压和内部电源电压中的至少一个来产生多个电压。作为示例性实施例，电压发生器122包括接收内部电源电压的多个泵送(pumping)电容器，并且响应于控制逻辑125来选择性地激活多个泵送电容器以产生多个电压。例如，电压发生器122可以产生要施加到行线RL的各种电压，并且将产生的电压提供到地址解码器121。
读写电压123通过位线BL连接到存储单元阵列110。读写电路123被配置为响应于控制逻辑125来控制位线BL。
在擦除操作期间，读写电路123可以浮置位线BL。在编程操作期间，读写电路123将要编程的数据DATA从输入/输出缓冲器124传输到位线BL。选中存储单元根据传输来的数据DATA来编程。在读取操作期间，读写电路123通过位线BL从选中存储单元读取数据DATA，并将读取的数据DATA输出到输入/输出缓冲器124。
作为示例性实施例，读写电路123可以包括页缓冲器或页寄存器和列选择电路等。控制逻辑125连接到地址解码器121、电压发生器122、读写电路123和输入/输出缓冲器124。控制逻辑125从输入/输出缓冲器124接收控制信号CTRL和地址ADDR。控制逻辑125被配置为响应于控制信号CTRL来控制半导体存储器件100的常规操作。控制逻辑125将地址ADDR传输到地址解码器121。
输入/输出缓冲器124从外部接收控制信号CTRL和地址ADDR，并且将接收到的控制信号CTRL和地址ADDR传输到控制逻辑125。输入/输出缓冲器124可以被配置为将从外部输入的数据DATA传输到读写电路123，或将从读写电路123接收到的数据DATA输出到外部。作为示例性实施例，半导体存储器件100可以是快闪存储器件。
根据本公开的示例性实施例，结被设置在垂直绝缘材料之下的半导体衬底之内。结定位在其中形成减薄结构SS的区域中。在减薄结构SS之下，结与相邻于半导体衬底的导电层一起来限定源极线放电晶体管。源极线放电晶体管被设置在减薄结构SS之下，使得存储单元阵列的集成度被提升。
结分别通过穿过垂直绝缘材料的接触插塞来与公共源极线连接。与半导体衬底相邻的导电层可以是管道栅极。公共源极线以及管道选择晶体管可以通过控制管道栅极来控制。因此，连接到管道选择晶体管和源极线放电晶体管的导线被减少，并且用于控制导线的公共控制单元可以被提供。因此，半导体存储器件的占用面积被减小。
如上所述，在附图和说明书中已经公开了实施例。本文中所使用的特定术语是出于说明的目的，而不限制权利要求书中所限定的本公开的范围。因此，本领域技术人员将认识到，在不脱离如所附权利要求书所限定的本公开的范围和精神的情况下，可以作出各种变型和其它等同示例。
通过以上实施例可以看出，本申请提供了以下的技术方案：
技术方案1.一种半导体存储器件，包括：
减薄结构，从单元结构在平行于半导体衬底的方向延伸，单元结构具有层叠在半导体衬底之上的多个单元晶体管；
垂直绝缘材料，在与半导体衬底交叉的方向延伸，并且被配置为将单元结构和减薄结构划分为多个存储块；
接触插塞，分别穿过在其中形成减薄结构的区域之内的垂直绝缘材料；以及
结，形成在垂直绝缘材料之下的半导体衬底之内，
其中，结分别耦接到接触插塞。
技术方案2.如技术方案1所述的半导体存储器件，
其中，所述多个存储块包括在其中形成减薄结构的区域之内的与半导体衬底相邻的导电层，并且导电层和结形成晶体管。
技术方案3.如技术方案2所述的半导体存储器件，其中，所述多个单元晶体管耦接在位线与公共源极线之间，以及
接触插塞之中的第一接触插塞耦接到公共源极线，接触插塞之中的剩余的第二接触插塞耦接到地，而所述晶体管耦接在第一接触插塞与第二接触插塞之间。
技术方案4.如技术方案1所述的半导体存储器件，其中，所述多个存储块包括耦接到所述多个单元晶体管的导电层和与导电层交替层叠的层间绝缘层，以及
其中，结与导电层之中的相邻于半导体衬底的下导电层形成源极线放电晶体管。
技术方案5.如技术方案4所述的半导体存储器件，其中，所述多个单元晶体管耦接在位线与公共源极线之间，以及
其中，接触插塞之中的第一接触插塞耦接到公共源极线，接触插塞之中的剩余的第二接触插塞耦接到地，而源极线放电晶体管耦接在第一接触插塞与第二接触插塞之间。
技术方案6.如技术方案4所述的半导体存储器件，其中，下导电层是耦接到所述多个单元晶体管之中的管道选择晶体管的管道栅极。
技术方案7.如技术方案6所述的半导体存储器件，
其中，管道选择晶体管和源极线放电晶体管共同耦接到管道栅极，以及
其中，当导通电压被施加至管道栅极时，管道选择晶体管和源极线放电晶体管被导通。
技术方案8.如技术方案4所述的半导体存储器件，
其中，所述多个单元晶体管中的第一单元晶体管是选择晶体管，
其中，导电层中的第一导电层是选择线并且耦接到选择晶体管，
其中，所述多个单元晶体管中的第二单元晶体管是存储单元，
其中，导电层中的第二导电层是字线并且耦接到所述存储单元，以及
其中，下导电层是管道栅极。
技术方案9.如技术方案1所述的半导体存储器件，
其中，减薄结构从单元结构延伸到选择线接触区域、虚设区域和字线接触区域，
其中，选择线接触区域和字线接触区域中的减薄结构是阶梯形式，以及
其中，虚设区域中的减薄结构不具有阶梯。
技术方案10.如技术方案9所述的半导体存储器件，
其中，垂直绝缘材料从单元结构延伸到选择线接触区域、虚设区域和字线接触区域，以及
其中，接触插塞分别穿过虚设区域中的垂直绝缘材料。
技术方案11.一种半导体存储器件，包括：
减薄结构，包括导电层和层间绝缘层，其中，导电层耦接到多个单元晶体管，其中，所述多个单元晶体管层叠在半导体衬底之上，其中，层间绝缘层安置在导电层之间；
第一垂直绝缘材料和第二垂直绝缘材料，向与半导体衬底的上表面交叉的方向延伸并且分别安置在减薄结构的第一侧和第二侧处；
第一接触插塞和第二接触插塞，分别穿过第一垂直绝缘材料和第二垂直绝缘材料；以及
第一结和第二结，分别形成在第一垂直绝缘材料和第二垂直绝缘材料之下的半导体衬底中，
其中，第一结和第二结分别与第一接触插塞和第二接触插塞耦接。
技术方案12.如技术方案11所述的半导体存储器件，
其中，导电层之中的最下面的导电层是管道栅极，以及
其中，第一结、第二结以及被设置在第一结与第二结之间的管道栅极形成源极线放电晶体管。
技术方案13.如技术方案12所述的半导体存储器件，
其中，所述多个单元晶体管耦接在位线与公共源极线之间，以及
其中，第一接触插塞耦接到公共源极线，
其中，第二接触插塞耦接到接地线，以及
其中，源极线放电晶体管被设置在第一接触插塞与第二接触插塞之间。
技术方案14.如技术方案13所述的半导体存储器件，
其中，所述多个单元晶体管中的至少一个是管道选择晶体管，以及
其中，最下面的充当管道栅极的导电层耦接到管道选择晶体管。
技术方案15.如技术方案14所述的半导体存储器件，
其中，当导通电压被施加到管道栅极时，管道选择晶体管和源极线放电晶体管被导通。
技术方案16.如技术方案11所述的半导体存储器件，
其中，减薄结构包括选择线接触区域、虚设区域和字线接触区域，并且从所述多个单元晶体管延伸，
其中，选择线接触区域和字线接触区域中的减薄结构以阶梯形式来图案化，以及
其中，虚设区域中的减薄结构不具有阶梯。
技术方案17.如技术方案16所述的半导体存储器件，
其中，第一垂直绝缘材料和第二垂直绝缘材料从所述多个单元晶体管延伸到选择线接触区域、虚设区域和字线接触区域，以及
其中，第一接触插塞和第二接触插塞分别穿过虚设区域中的第一垂直绝缘材料和第二垂直绝缘材料。
技术方案18.一种半导体存储器件，包括：
第一垂直绝缘材料和第二垂直绝缘材料，被设置在衬底之上；
层叠体，包括管道栅极和减薄结构并且被设置在第一垂直绝缘材料与第二垂直绝缘材料之间的衬底之上；
第一结和第二结，分别形成在第一垂直绝缘材料和第二垂直绝缘材料之下的衬底中，其中，第一结和第二结以及管道栅极形成源极线放电晶体管；以及
第一接触插塞和第二接触插塞，分别穿过第一垂直绝缘材料和第二垂直绝缘材料，并且分别耦接到第一结和第二结。
技术方案19.如技术方案18所述的半导体存储器件，
其中，第一接触插塞将第一结耦接到公共源极线，以及
其中，第二接触插塞将第二结耦接到接地线。
技术方案20.如技术方案18所述的半导体存储器件，还包括：
单元结构，从减薄结构延伸并且被设置在衬底之上；以及
管道选择晶体管，选择单元结构，
其中，管道栅极从衬底与减薄结构之间延伸到衬底与单元结构之间，并且耦接在管道选择晶体管与源极线放电晶体管之间。
Claims (10)
1.一种半导体存储器件，包括：
减薄结构，从单元结构在平行于半导体衬底的方向延伸，单元结构具有层叠在半导体衬底之上的多个单元晶体管；
垂直绝缘材料，在与半导体衬底交叉的方向延伸，并且被配置为将单元结构和减薄结构划分为多个存储块；
接触插塞，分别穿过在其中形成减薄结构的区域之内的垂直绝缘材料；以及
结，形成在垂直绝缘材料之下的半导体衬底之内，
其中，结分别耦接到接触插塞。
2.如权利要求1所述的半导体存储器件，
其中，所述多个存储块包括在其中形成减薄结构的区域之内的与半导体衬底相邻的导电层，并且导电层和结形成晶体管。
3.如权利要求2所述的半导体存储器件，其中，所述多个单元晶体管耦接在位线与公共源极线之间，以及
接触插塞之中的第一接触插塞耦接到公共源极线，接触插塞之中的剩余的第二接触插塞耦接到地，而所述晶体管耦接在第一接触插塞与第二接触插塞之间。
4.如权利要求1所述的半导体存储器件，其中，所述多个存储块包括耦接到所述多个单元晶体管的导电层和与导电层交替层叠的层间绝缘层，以及
其中，结与导电层之中的相邻于半导体衬底的下导电层形成源极线放电晶体管。
5.如权利要求4所述的半导体存储器件，其中，所述多个单元晶体管耦接在位线与公共源极线之间，以及
其中，接触插塞之中的第一接触插塞耦接到公共源极线，接触插塞之中的剩余的第二接触插塞耦接到地，而源极线放电晶体管耦接在第一接触插塞与第二接触插塞之间。
6.如权利要求4所述的半导体存储器件，其中，下导电层是耦接到所述多个单元晶体管之中的管道选择晶体管的管道栅极。
7.如权利要求6所述的半导体存储器件，
其中，管道选择晶体管和源极线放电晶体管共同耦接到管道栅极，以及
其中，当导通电压被施加至管道栅极时，管道选择晶体管和源极线放电晶体管被导通。
8.如权利要求4所述的半导体存储器件，
其中，所述多个单元晶体管中的第一单元晶体管是选择晶体管，
其中，导电层中的第一导电层是选择线并且耦接到选择晶体管，
其中，所述多个单元晶体管中的第二单元晶体管是存储单元，
其中，导电层中的第二导电层是字线并且耦接到所述存储单元，以及
其中，下导电层是管道栅极。
9.一种半导体存储器件，包括：
减薄结构，包括导电层和层间绝缘层，其中，导电层耦接到多个单元晶体管，其中，所述多个单元晶体管层叠在半导体衬底之上，其中，层间绝缘层安置在导电层之间；
第一垂直绝缘材料和第二垂直绝缘材料，向与半导体衬底的上表面交叉的方向延伸并且分别安置在减薄结构的第一侧和第二侧处；
第一接触插塞和第二接触插塞，分别穿过第一垂直绝缘材料和第二垂直绝缘材料；以及
第一结和第二结，分别形成在第一垂直绝缘材料和第二垂直绝缘材料之下的半导体衬底中，
其中，第一结和第二结分别与第一接触插塞和第二接触插塞耦接。
10.一种半导体存储器件，包括：
第一垂直绝缘材料和第二垂直绝缘材料，被设置在衬底之上；
层叠体，包括管道栅极和减薄结构并且被设置在第一垂直绝缘材料与第二垂直绝缘材料之间的衬底之上；
第一结和第二结，分别形成在第一垂直绝缘材料和第二垂直绝缘材料之下的衬底中，其中，第一结和第二结以及管道栅极形成源极线放电晶体管；以及
第一接触插塞和第二接触插塞，分别穿过第一垂直绝缘材料和第二垂直绝缘材料，并且分别耦接到第一结和第二结。
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