TWI665785B - 三維記憶體元件之穿越陣列接觸結構 - Google Patents

三維記憶體元件之穿越陣列接觸結構 Download PDF

Info

Publication number
TWI665785B
TWI665785B TW107107680A TW107107680A TWI665785B TW I665785 B TWI665785 B TW I665785B TW 107107680 A TW107107680 A TW 107107680A TW 107107680 A TW107107680 A TW 107107680A TW I665785 B TWI665785 B TW I665785B
Authority
TW
Taiwan
Prior art keywords
region
dielectric
alternating stack
memory
conductor
Prior art date
Application number
TW107107680A
Other languages
English (en)
Other versions
TW201901932A (zh
Inventor
震宇 呂
施文廣
關平 吳
萬先進
保友 陳
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN201710135329.2A external-priority patent/CN106920794B/zh
Priority claimed from CN201710135654.9A external-priority patent/CN107068687B/zh
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW201901932A publication Critical patent/TW201901932A/zh
Application granted granted Critical
Publication of TWI665785B publication Critical patent/TWI665785B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明揭露一種3D記憶體元件的穿越陣列接觸結構以及其製作方法。3D記憶體元件主要包含一交替堆疊結構設於基底上。交替堆疊結構包含一具有介電交替堆疊結構之第一區域以及一包含導體/介電交替堆疊結構之第二區域。3D記憶體元件另包含一阻隔結構沿著垂直方向穿過該交替堆疊結構並橫向地分隔第一區域以及第二區域，以及複數個穿越陣列接觸設於第一區域內且各穿越陣列接觸沿著垂直方向穿過交替堆疊結構。穿越陣列接觸中之至少一者係電連接一周邊電路。

Description

三維記憶體元件之穿越陣列接觸結構
本發明是關於一種三維(3D)記憶體元件及其製作方法。
傳統平面型記憶體單元通常經由改良製程技術、電路設計、程式演算法以及製作過程的改良等比例縮小尺寸。然而在記憶體單元的特徵尺寸縮小接近至一極限時，製備平面型記憶體元件的製程技術即漸漸產生難度並使成本增加，最終使平面型記憶體單元的記憶容量或密度達到一上限。
一般而言3D記憶體架構可處理前述平面型記憶體單元所面臨的種種上限瓶頸，其中3D記憶體架構通常包含一記憶體陣列以即周邊元件用來控制傳送至記憶體陣列以及接受由記憶體陣列所回傳的訊號。
本發明實施例揭露3D記憶體元件之穿越陣列接觸及其製作方法。
本發明實施例所揭露的三維反及(3D NAND)記憶體元件包含一交替堆疊結構設於一基底上。交替堆疊結構包含一第一區域具有一介電交替堆疊結構且該介電交替堆疊結構包含複數個介電層對，以及一第二區域包含一導體/介電交替堆疊結構且該導體/介電交替堆疊結構包含複數個導體/介電層對。3D NAND記憶體元件又包含一阻隔結構沿著垂直方向穿過交替堆疊結構並橫向地分隔第一區域以及第二區域以及複數個穿越陣列接觸設於第一區域內且各穿越陣列接觸沿著垂直方向穿過交替堆疊結構。穿越陣列接觸中之至少一者是電連接至少一周邊電路。
在一些實施例中，阻隔結構包含氧化矽以及氮化矽。各介電層對包含一氧化矽層以及一氮化矽層且各導體/介電層對包含一金屬層以及一氧化矽層。複數個介電層對之數量係至少32且複數個導體/介電層對之數量係至少32。
在一些實施例中，3D NAND記憶體元件包含複數個狹縫結構各沿著垂直方向穿過導體/介電交替堆疊結構並橫向地沿著一字元線方向將該導體/介電交替堆疊結構分隔為複數個記憶體指節。
在一些實施例中，阻隔結構係橫向地沿著字元線方向延伸且第一區域係由阻隔結構從第二區域被分開並夾設在二相鄰狹縫結構之間。
在一些實施例中，阻隔結構是沿著與字元線方向不同的位元線方向橫向延伸並橫向地從第二區域隔開第一區域，其中位元線方向可垂直於字元線方向。
在一些實施例中，在一位元線方向內被該阻隔結構所環繞之第一區域之寬度係大於二相鄰狹縫結構間之距離。另外被阻隔結構所環繞之第一區域係在字元線方向內被夾設於二上選擇閘極階梯區域內，在各上選擇閘極階梯區域內之導體/介電交替堆疊結構之至少最上兩層包含一階梯結構。
在一些實施例中，3D NAND記憶體元件包含至少一導電層設於上選擇閘極階梯區域內之階梯結構上並連接複數個上選擇閘極，其中該等上選擇閘極係設於第二區域內之導體/介電交替堆疊結構上以及字元線方向內被阻隔結構所環繞之第一區域兩側上。至少二第一區域係被阻隔結構所環繞，其中各第一區域係沿著位元線方向平行延伸。
3D NAND記憶體元件另包含複數個阻隔結構從第二區域環繞複數個第一區域，其中第一區域係在位元線方向內對齊。各該第一 區域係在位元線方向內夾設於二相鄰狹縫結構之間。複數個第一區域係在位元線方向內以至少二縱列方式對齊排列。在位元線方向內夾設於二相鄰阻隔結構之間之至少一狹縫結構包含一空隙並連接相鄰記憶體指節之字元線。
在一些實施例中，第一區域係沿著一位元線方向被阻隔結構從設於導體/介電交替堆疊結構之一邊緣上之一階梯結構所分隔開。阻隔結構之一開口係沿著位元線方向位於該導體/介電交替堆疊結構之一邊緣上。在位元線方向之第一區域之一寬度係大於二相鄰狹縫結構間之一距離。在位元線方向之一第一區域寬度係小於沿著位元線方向之交替堆疊結構邊緣上方之階梯結構內且位於二相鄰狹縫結構間的最大距離。
3D NAND記憶體元件另包含複數個虛置通道結構設於阻隔結構旁，其中各該虛置通道結構係沿著垂直方向穿過導體/介電交替堆疊結構。
本發明另一實施例揭露一種製作3D NAND記憶體元件的方法，其主要包含形成一介電交替堆疊結構於一基底上，該介電交替堆疊結構包含複數個介電層對，且各介電層對包含一第一介電層以及一第二介電層不同於該第一介電層；形成至少一阻隔結構沿著垂直方向穿過介電交替堆疊結構，其中至少一阻隔結構將介電交替堆疊結構分隔為至少一被至少一阻隔結構橫向地環繞之第一區域以及一第二區域；形成複數個狹縫並經由該等狹縫將介電交替堆疊結構之第二區域 內之第一介電層替換為導電層以形成一導體/介電交替堆疊結構，其中該導體/介電交替堆疊結構包含複數個導體/介電層對；沉積一導電材料於該等狹縫內以形成複數個狹縫結構；以及形成複數個穿越陣列接觸於第一區域內，各該穿越陣列接觸係沿著垂直方向穿過介電交替堆疊結構並將穿越陣列接觸之至少一者電連接至少一周邊電路。
本發明所揭露方法另包含形成該至少一周邊電路於一底層基底上；形成至少一內連線結構將該等穿越陣列接觸之至少一者電連接該至少一周邊電路；以及形成一磊晶基底於至少一周邊電路上。該基底至少包含底層基底以及磊晶基底。
本發明所揭露方法另包含於形成狹縫之前形成複數個摻雜區於磊晶基底內藉此將各狹縫結構接觸一對應摻雜區；形成至少一開口於磊晶基底內對應至少一第一區域並暴露出一內連線結構以電連接至少一周邊電路；再將介電材料填入至少一開口內。
本發明所揭露方法另包含橫向地沿著一字元線方向形成複數個狹縫結構將導體/介電交替堆疊結構分隔為複數個記憶體指節。
本發明所揭露方法另包含橫向地形成二平行阻隔結構沿著該字元線方向延伸，藉此使第一區域被二平行阻隔結構從第二區域隔開並夾設於二相鄰狹縫結構之間。
本發明所揭露方法另包含形成阻隔結構沿著與字元線方向 不同的位元線方向橫向延伸並橫向地將第一區域由第二區域隔開。
本發明所揭露方法另包含形成阻隔結構沿著與字元線方向垂直的位元線方向橫向延伸。
本發明所揭露方法另包含形成該阻隔結構並使第一區域於位元線方向內且被阻隔結構環繞之寬度大於二相鄰狹縫結構間之距離。
本發明所揭露方法另包含形成一階梯結構於鄰近阻隔結構之介電交替堆疊結構內。
本發明所揭露方法另包含形成至少一導電層於鄰近該阻隔結構之階梯結構上以連接設於第二區域內之該導電/介電交替堆疊結構上方之上選擇閘極以及在字元線方向內被阻隔結構所環繞之第一區域兩側上方之上選擇閘極。
本發明所揭露方法另包含形成至少二阻隔結構環繞至少二沿著位元線方向平行延伸之至少二第一區域。
本發明所揭露方法另包含形成複數個阻隔結構由第二區域環繞複數個第一區域，該等第一區域係在位元線方向內對齊，其中各該第一區域係在位元線方向內夾設於二相鄰狹縫結構之間。
本發明所揭露方法另包含形成複數個阻隔結構並使複數個由阻隔結構所環繞的第一區域係在位元線方向內以至少二縱列方式對齊排列。
本發明所揭露方法另包含在位元線方向內形成一空隙於二相鄰阻隔結構之間之至少一狹縫結構內以連接相鄰記憶體指節之字元線。
本發明所揭露方法另包含形成該阻隔結構將位於介電交替堆疊結構之一邊緣上之階梯結構內之第一區域分隔開，其中該阻隔結構之一開口係沿著一位元線方向位於該介電交替堆疊結構之一邊緣上且不同於該字元線方向。
本發明所揭露方法另包含形成該阻隔結構並使在位元線方向內之第一區域寬度大於二相鄰狹縫結構之距離。
本發明所揭露方法另包含形成該阻隔結構並使在位元線方向內之第一區域寬度小於階梯結構內二相鄰狹縫結構之最大距離。
本發明所揭露方法另包含形成複數個虛置通道結構於該阻隔結構旁，其中各虛置通道結構沿著垂直方向穿過導體/介電交替堆疊結構。
另外熟知此領域者可藉由本說明書之實施方式、申請專利範 圍以及圖示等內容來理解本發明其他實施例。
100‧‧‧3D記憶體元件
110‧‧‧記憶體平面
115‧‧‧記憶體區塊
120‧‧‧接觸墊
130、140、150‧‧‧區域
160‧‧‧位元線TAC區域
170‧‧‧字元線TAC區域
180‧‧‧階梯結構TAC區域
200‧‧‧區域
210‧‧‧通道結構區域
212‧‧‧通道結構
214‧‧‧狹縫結構
222‧‧‧虛置通道結構
224‧‧‧阻隔結構
226‧‧‧TAC
233‧‧‧位元線TAC區域
242‧‧‧記憶體指節
246‧‧‧虛置記憶體指節
255‧‧‧上選擇閘極切線
300A、300B、300C、300D‧‧‧區域
312‧‧‧通道結構
314、316‧‧‧狹縫結構
318‧‧‧空隙
320‧‧‧通道結構區域
322‧‧‧虛置通道結構
324‧‧‧阻隔結構
326‧‧‧TAC
330‧‧‧上選擇閘極階梯區域
342、344‧‧‧記憶體指節
350‧‧‧虛置通道區域
355‧‧‧上選擇閘極切線
376‧‧‧字元線TAC區域
400A、400B‧‧‧區域
410‧‧‧階梯區域
412‧‧‧通道結構
414、416‧‧‧狹縫結構
418‧‧‧空隙
420‧‧‧通道結構區域
424‧‧‧阻隔結構
426‧‧‧TAC
432‧‧‧字元線接觸
442、444‧‧‧記憶體指節
455‧‧‧上選擇閘極切線
482、484‧‧‧階梯結構TAC區域
500‧‧‧3D記憶體元件
510‧‧‧底層基底
514‧‧‧狹縫結構
516‧‧‧阻隔結構
526‧‧‧TAC
530‧‧‧電路基底
532‧‧‧內連線結構
542‧‧‧開口
544‧‧‧摻雜區
560A‧‧‧第一介電層
560B‧‧‧第二介電層
570‧‧‧基底
572‧‧‧上表面
574‧‧‧下表面
580‧‧‧導體/介電交替堆疊結構
580A‧‧‧導電層
580B‧‧‧介電層
600‧‧‧方法
602~614‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。
第1圖係依據本發明一些實施例所繪示3D記憶體元件之平面式意圖。
第2圖係依據本發明一些實施例所繪示3D記憶體元件一區域內包含一位元線穿越陣列接觸區域之放大平面式意圖。
第3A-3D圖係依據本發明一些實施例所繪示3D記憶體元件一區域內包含幾種字元線穿越陣列接觸區域之放大平面式意圖。
第4A-4B圖係依據本發明一些實施例所繪示3D記憶體元件包含幾種階梯結構穿越陣列接觸區域之放大平面式意圖。
第5圖係依據本發明一些實施例所繪示3D記憶體元件之剖面式意圖。
第6圖係依據本發明一些實施例所繪示製作3D記憶體元件之方法流程圖。
以下將參照附圖描述本案所揭露的各實施例。
儘管本文討論了具體的配置及佈置，但應該理解，這僅僅是為了說明的目的而完成的。相關領域的技術人員將認識到，在不脫離本案公開內容的精神及範圍的情況下，可以使用其他配置及佈置。對於相關領域的技術人員顯而易見的是，本案公開內容還可以用於各種其他應用中。
需注意到，在說明書中對“一個實施例”、“實施例”、“例示實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括特定的特徵、結構或特性。而且，這樣的用語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性在相關領域的技術人員的知識範圍內。
通常，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語“一個或多個”(至少部分取決於上、下文)可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合。類似地，術語諸如“一”、“一個”或“該”再次可以被理解為表達單數用法或傳達複數用法，至少部分取決於上、下文。此外，術語“基於”可以被理解為不一定旨在傳達排他性的一組因 素，並且可以相反地允許存在未必明確描述的附加因素，並且至少部分取決於上、下文。
應該容易理解的是，本案公開內容中的“在...上面”、“在...之上”及“在...上方”的含義應該以最寬泛的方式來解釋，使得“在...上面”不僅意味著“直接”在某物上，而且還包括在某物上且具有中間特徵或其間的層的意義，並且“在...之上”或“在...上方”不僅意味著在某物之上或在某物上方的含義，而且還可以包括沒有中間特徵或層(即，直接在某物上)的含義。
此外，為了便於描述，如圖式中所表示者，可以使用諸如“在...下面”、“在...之下”、“較低”、“在...之上”、“較高”等空間相對術語來描述一個元件或特徵與另一個元件的關係(一個或多個)或特徵(一個或多個)。除了附圖中描繪的方向之外，空間相對術語旨在涵蓋使用或操作中的元件的不同方位。該裝置可以以其他方式定向(旋轉90度或在其他方位)並且同樣可以相應地解釋這裡使用的空間相對描述。
如本文所用，術語“基底”是指後續在其上添加材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的一區域的材料部分。一層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的程度。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面及底表面之間或在頂表面及底表面之間的任何一對水平平面之間。層可以水平地、垂直地及/或沿著漸縮表面延伸。基底可以是一層，其中可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層(其中形成有接觸、互連線及/或通孔)以及一個或多個介電層。
本文所使用的術語“名義上”是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及範圍高於及/或低於期望值的值。值的範圍可能是由於製造工藝或公差的輕微變化。如本文所使用的術語“約”表示可以基於與對象半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以指示出給定量的值，例如在該值的10-30%內變化(例如，該值的±10%、±20%或±30%)。
如本文所使用的術語“3D記憶體元件”是指在橫向取向的基底上具有垂直取向的記憶體單元電晶體串(在本文中稱為“記憶體串”，諸如NAND串)的半導體元件，使得記憶體串相對於基板在垂直方向上延伸。如本文所用，術語“垂直”意指名義上垂直於基底的橫向表面。
本發明諸多實施例主要提供一種用於記憶體陣列(或可稱陣列元件)之3D記憶體元件，其中3D記憶體元件包含多個穿越陣列接觸(through array contact,TAC)或穿越陣列接觸結構。TAC可提供記憶體以及各種周邊電路以及/或周邊元件，例如頁面緩衝器(page buffer)、鎖存器(latches)或解碼器(decoders)在有限的步驟內(例如單一步驟或兩道步驟內)被製作完成，進而降低製作的複雜度以及整體成本。本實施例所揭露之TAC係經由複數個交替堆疊的介電層所形成，其中利用蝕刻方式於交替堆疊的介電層中形成通孔相較於比利用蝕刻於交替堆疊的導電層以及介電層中來的容易。
TAC可於堆疊陣列元件以及周邊元件(例如動力匯流排以及金屬繞線)之間提供垂直相互連結並藉此降低金屬層數以及縮小晶粒尺寸。在一些實施例中，TAC可連接至上層導體層以及/或下層導體層內的各種導線，而此態樣即適合某些3D記憶體元件架構其中陣列元件以及周邊元件可藉由混合鍵結(hybrid bonding)方式依序形成或面對面連接於不同基底上。在一些實施例中，穿越陣列接觸結構內的TAC是經由複數個交替堆疊的介電層所形成，其中利用蝕刻方式於交替堆疊的介電層中形成通孔相較於比利用蝕刻於交替堆疊的導電層以及介電層中來的容易。
第1圖係依據本發明一些實施例所繪示3D記憶體元件100之平面式意圖。3D記憶體元件100可包含複數個通道結構區域(例如於後續圖示中所詳細描述之記憶體平面、記憶體區塊、記憶體指節等)，同時一個或以上TAC結構可形成於二相鄰通道結構區域之間。
如第1圖所示，3D記憶體元件100主要包含四個或以上記憶體平面110，其中各平面可包含複數個記憶體區塊115。需注意的是，本實施例於第1途中所示3D記憶體元件100中的記憶體平面110排列方式以及各記憶體平面110中記憶體區塊115的排列方式僅為一實施態樣，並不侷限於此。
TAC結構可包含一個或一個以上位元線TAC區域160設於3D記憶體元件100之位元線方向(如圖示中所標示”BL”)內的二相鄰記憶體區塊115之間並沿著字元線方向(如圖示中所標示”WL”)延伸、一個或一個以上字元線TAC區域170設於3D記憶體元件100之字元線方向(WL)內的二相鄰記憶體區塊115之間並沿著位元線方向(BL)延伸、以及一個或一個以上階梯結構TAC區域180設於各記憶體平面110的邊緣。
在部分實施例中，3D記憶體元件100可包含複數個接觸墊120沿著一條線方式排列並設於3D記憶體元件100邊緣。內連線接觸則可用來電連接3D記憶體元件100至任何可提供驅動功率、接收控制訊號或傳送回覆訊號的各種適用元件以及/或介面。
第2圖繪示出第1圖中區域130之一平面放大圖，其包含本發明3D記憶體元件中一位元線TAC區域160的實施例。第3A圖至第3D圖繪示第1圖中區域140之一平面放大圖，其包含本發明3D記憶體元件中幾種字元線TAC區域170的實施例。第4A圖至第4B圖繪示第1圖中區域150之一平面放大圖，其包含本發明3D記憶體元件中幾種階梯結構TAC 區域180的實施例。
如第2圖所示，依據本發明一些實施例第1圖中區域130之一平面放大圖主要包含3D記憶體元件中一位元線TAC區域160。3D記憶體元件之區域200(例如第1圖中所示之區域130)可包含二通道結構區域210(例如位元線方向內的相鄰記憶體區塊115)以及一位元線TAC區域233(例如第1圖所示的位元線TAC區域160)。
通道結構區域210可包含複數個通道結構212組成陣列，其各為一NAND串的一部分且包含複數個堆疊記憶體單元。通道結構212是通過複數個導電層以及介電層對(又可稱導體/介電層對)並沿著一與平面圖垂直的方向延伸，而此方向又可定義為與3D記憶體元件之基底表面呈現垂直的方向以及/或一垂直方向(此部分又繪示於後續第5圖之一截面視角圖內)。
在本實施例中複數個導體/介電層對又可稱之為一導體/介電交替堆疊結構。導體/介電交替堆疊結構(例如32、64或96)中導電/介電層對的數量可決定3D記憶體元件100中的記憶體單元數量。另外導體/介電交替堆疊結構中的導電層以及介電層較佳依據一垂直方向相互交錯。換句話說，除了導體/介電交替堆疊結構中的最上層以及最下層之外，各導電層被二介電層由兩側連結，且各介電層可被二導電層由兩側連結。
導電層可包含導電材料例如但不侷限於鎢(W)、鈷(Co)、銅 (Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層可包含介電材料例如但不侷限於氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中。導電層可包含金屬例如鎢以及介電層包含氧化矽。
在一些實施例中，位元線TAC區域233可在位元線方向內夾設於二相鄰的通道結構區域210之間，並可沿著字元線方向延伸。TAC區域233可由一阻隔結構224以及3D記憶體元件的位元線TAC區域233邊緣一同定義出來。複數個TAC 226可形成於位元線TAC區域233內，其較佳被阻隔結構224以及位元線TAC區域233邊緣橫向圍繞。在一些實施例中，位元線TAC區域233內的複數個TAC 226可穿過一介電交替堆疊結構進行交換路徑(switch routing)以及降低位元線電容值。
介電交替堆疊結構可包含複數個介電層對沿著垂直方向排列，而此垂直方向較佳垂直於3D記憶體元件(繪示於後續第5圖之一截面視角圖內)的基底表面。各介電層對包含一第一介電層以及一第二介電層不同於第一介電層。在一些實施例中，第一介電層以及第二介電層各包含氮化矽以及氧化矽。介電交替堆疊結構中的第一介電層可等同於前述導體/介電交替堆疊結構中的介電層。在一些實施例中，介電交替堆疊結構中的介電層對數量可等於導體/介電交替堆疊結構中導體/介電層對的數量。
如第2圖所示，各通道結構區域210可包含一個或一個以上狹縫結構214各沿著字元線方向所延伸。至少部分狹縫結構214可作為通道結構區域210中由通道結構212所組成陣列的共用源極接觸(common source contact)。狹縫結構214又可將3D記憶體元件分隔為複數個記憶體指節(memory finger)242以及虛置記憶體指節246。一上選擇閘極切線(top select gate cut)255可設於各記憶體指節242內並將記憶體指節的上選擇閘極分隔為兩部分。上選擇閘極切線255可包含介電材料例如但不侷限於氧化矽、氮化矽、氮氧化矽或其組合。
在一些實施例中虛置通道結構222可形成於部分通道結構區域210內，例如在位元線TAC區域233旁的虛置記憶體指節246內。虛置通道結構222可對記憶體陣列結構提供機械支撐。在本實施例中，虛置記憶體指節246並無任何記憶體功用，因此位元線以及相關的內連線導線等均不形成於虛置記憶體指節246內。
請參照第3A圖，第3A圖為本發明依據一些實施例所繪示第1圖中區域140之一平面放大圖，其主要包含3D記憶體元件中一字元線TAC區域。3D記憶體元件的區域300A(例如第1圖所示的區域140)可包含通道結構區域320、一字元線TAC區域372(例如第1圖所示的字元線TAC區域170)以及上選擇閘極階梯區域330。
如第3A圖所示，通道結構區域320可包含複數個通道結構312構成一陣列，其各包含複數個堆疊記憶體單元。上選擇閘極階梯區域330可設於通道結構區域320兩側並在平面視野內鄰近字元線TAC區域372。亦即，字元線TAC區域372較佳在字元線方向內設於二上選擇閘極階梯區域330之間。字元線TAC區域372可藉由一阻隔結構324被定義出來。複數個TAC 326用於交換路徑(switch routing)以及降低位元線 電容值可形成於字元線TAC區域372內，其又被阻隔結構324橫向環繞。
在一些實施例中，虛置通道結構322可形成於字元線TAC區域372外側用來對記憶體陣列結構等提供機械式的輔助支撐。需注意的是虛置通道結構322可形成於字元線TAC區域372外側的任何區域，例如在上選擇閘極階梯區域330內以及上選擇閘極階梯區域330旁且沿著通道結構區域320邊緣之處。另外通道結構312以及虛置通道結構322較佳在TAC 326穿過介電交替堆疊結構時穿過導體/介電交替堆疊結構。
在一些實施例中，複數個狹縫結構314各沿著字元線方向延伸可將3D記憶體元件分隔為複數個記憶體指節342、344。至少部分狹縫結構314可作為通道結構區域320中由通道結構312所組成陣列的共用源極接觸(common source contact)。狹縫結構314側壁可包含介電材料例如但不侷限於氧化矽、氮化矽、氮氧化矽或其組合。狹縫結構314的填充組成可包含導電材料例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。
一上選擇閘極切線(top select gate cut)355可設於各記憶體指節342、344中央並將記憶體指節的上選擇閘極分隔為兩部分。上選擇閘極切線355可包含介電材料例如但不侷限於氧化矽、氮化矽、氮氧化矽或其組合。
需注意的是位元線方向內的字元線TAC區域372寬度可大於 各記憶體指節324或344的寬度。亦即，位元線方向內的阻隔結構324可交錯至少二相鄰的狹縫結構314，使記憶體指節344內通道結構區域320的導電層可被阻隔結構324完全遮蔽。因此，位於字元線TAC區域372兩側以及記憶體指節344內設於二通道結構區域320之間之通道結構312的上選擇閘極並不藉由導體/介電交替堆疊結構中的上導電層相互連接。
為了連接字元線TAC區域372兩側以及記憶體指節344內設於二通道結構區域320之間之通道結構312的上選擇閘極，上選擇閘極階梯區域330可包含一個或一個以上導線(未示於第3A圖)設於階梯結構(例如上兩層至上四層)上用來電連接被字元線TAC區域372所隔開並位於記憶體指節344內二通道結構區域320之間之通道結構312的上選擇閘極。
舉例來說，被字元線TAC區域372所截斷的狹縫結構314可延伸至上選擇閘極階梯區域330內。在導體/介電交替堆疊結構內的上兩層導電層可包含一單邊階梯結構(single-sided staircase structure)，其中單邊階梯結構內可形成一個或一個以上內連線層用來電連接被字元線TAC區域372所隔開且位於通道結構區域320中通道結構312的上選擇閘極以及記憶體指節344內的上選擇閘極。
藉由上選擇閘極階梯區域330連接字元線TAC區域372兩側的上選擇閘極，字元線TAC區域372可沿著位元線方向延伸以提供足夠的尺寸環繞一定數量的TAC 326。此外，第1圖所示的各記憶體平面110 可包含多個字元線TAC區域372沿著字元線方向排列。亦即，多個記憶體區塊115可在每個記憶體平面110內沿著字元線方向排列。
請參照第3B圖，第3B圖為本發明依據一些實施例所繪示第1圖中區域140之一平面放大圖，其主要包含3D記憶體元件中另一字元線TAC區域。3D記憶體元件的區域300B(例如第1圖所示的區域140)可包含通道結構區域320以及一虛置通道區域350環繞一字元線TAC區域372(例如第1圖所示的字元線TAC區域170)。
如第3B圖所示，通道結構區域320可包含複數個通道結構312構成一陣列，其各包含複數個堆疊記憶體單元。虛置通道區域350係在字元線方向內夾設於二通道結構區域320之間。字元線TAC區域372可藉由一阻隔結構324被定義出來。複數個TAC 326可形成於字元線TAC區域372內，其又被阻隔結構324橫向環繞。
在一些實施例中，虛置通道結構322可形成於字元線TAC區域372外側用來對記憶體陣列結構等提供機械式的輔助支撐。需注意的是虛置通道結構322可形成於字元線TAC區域372外側的任何區域，例如在虛置通道區域350內以及虛置通道區域350旁且沿著通道結構區域320邊緣之處。另外通道結構312以及虛置通道結構322較佳在TAC 326穿過介電交替堆疊結構時穿過導體/介電交替堆疊結構。
在一些實施例中，複數個狹縫結構314各沿著字元線方向延伸可將3D記憶體元件分隔為複數個記憶體指節342、344。另外一上選 擇閘極切線(top select gate cut)355可設於各記憶體指節342、344中央並將記憶體指節的上選擇閘極分隔為兩部分。
需注意的是位元線方向內的字元線TAC區域372寬度可大於各記憶體指節324或344的寬度。亦即，位元線方向內的阻隔結構324可交錯至少二相鄰的狹縫結構314，使記憶體指節344內通道結構區域320的導電層可被阻隔結構324完全遮蔽。因此，位於字元線TAC區域372兩側以及記憶體指節344內設於二通道結構區域320之間之通道結構312的上選擇閘極並不藉由導體/介電交替堆疊結構中的上導電層相互連接。
在一些實施例中由於字元線TAC區域372的設計，一記憶體平面110可在字元線方向內僅包含二記憶體區塊115。例如當字元線TAC區域372夾設於二記憶體區塊(例如第3B圖所示之通道結構區域320)之間時在字元線方向內的通道結構區域320外側可包含一階梯結構(未示於第3B圖)。因此位於字元線TAC區域372兩側以及記憶體指節344內設於二通道結構區域320之間之通道結構312的上選擇閘極可利用3D NAND元件中位於記憶體平面110邊緣上的階梯結構相互連結，而此設計可應用於Z字形字元線解碼器(zigzag word line decoder)的繞線。
請參照第3C圖，第3C圖為本發明依據一些實施例所繪示第1圖中區域140之一平面放大圖，其主要包含3D記憶體元件中另一字元線TAC區域。3D記憶體元件的區域300C(例如第1圖所示的區域140)可 包含通道結構區域320以及一虛置通道區域350環繞複數個字元線TAC區域376。
如第3C圖所示，在一些實施例中，複數個狹縫結構314各沿著字元線方向延伸可將3D記憶體元件分隔為複數個記憶體指節342。一上選擇閘極切線(top select gate cut)355可設於各記憶體指節342、344中央並將記憶體指節的上選擇閘極分隔為兩部分。
通道結構區域320可包含複數個通道結構312構成一陣列，其各包含複數個堆疊記憶體單元。虛置通道區域350是在字元線方向內夾設於二通道結構區域320之間。複數個字元線TAC區域376沿著位元線方向排列成一縱列係被虛置通道區域350所環繞。各字元線TAC區域376可被一阻隔結構324定義出來。複數個TAC 326可形成於各字元線TAC區域376內，其又被阻隔結構324橫向環繞。
在一些實施例中位元線方向內的各字元線TAC區域376寬度可小於各記憶體指節342的寬度。亦即，各字元線TAC區域376的阻隔結構324可設於二相鄰狹縫結構314之間。由於各字元線TAC區域376的阻隔結構324並不完全遮蔽虛置通道區域350內的導電層，位於字元線TAC區域376兩側各記憶體指節342內同時設於二通道結構區域320之間之通道結構312的上選擇閘極可藉由虛置通道區域350內導體/介電交替堆疊結構中的上導電層相互連接。
在一些實施例中，虛置通道結構322可形成於字元線TAC區 域376外側用來對記憶體陣列結構等提供機械式的輔助支撐。需注意的是虛置通道結構322可形成於字元線TAC區域376外側的任何區域，例如在虛置通道區域350內以及虛置通道區域350旁沿著通道結構區域320邊緣之處。另外通道結構312以及虛置通道結構322較佳在TAC 326貫穿介電交替堆疊結構時穿過導體/介電交替堆疊結構。
藉由將一字元線TAC區域376設置於每個記憶體指節342內，導體/介電交替堆疊結構內的上導電層可不被字元線TAC區域376所遮蔽，如此即不需要額外結構用來連接位於字元線TAC區域376兩側各記憶體指節342內設於二通道結構區域320之間之通道結構312的上選擇閘極。有鑑於此，本實施例可將多個字元線TAC區域376沿著字元線方向排列於每個記憶體指節342內，亦即一個3D記憶體元件100可在字元線方向內包含複數個記憶體區塊115。
請參照第3D圖，第3D圖為本發明依據一些實施例所繪示第1圖中區域140之一平面放大圖，其主要包含3D記憶體元件中另一字元線TAC區域。3D記憶體元件的區域300D(例如第1圖所示的區域140)可包含通道結構區域320以及一虛置通道區域350環繞複數個字元線TAC區域376。
如第3D圖所示，在一些實施例中，複數個狹縫結構314、316各沿著字元線方向延伸可將3D記憶體元件分隔為複數個記憶體指節342。在一些實施例中狹縫結構314可在字元線方向內從頭至尾延伸經過二個或以上通道結構區域320以及一個或以上虛置通道區域350。至 少一狹縫結構316可包含一空隙(gap)位於虛置通道區域350內，如第3D圖所示。上選擇閘極切線(top select gate cut)355可設於各記憶體指節342中央並將記憶體指節的上選擇閘極分隔為兩部分。
通道結構區域320可包含複數個通道結構312構成一陣列，其各包含複數個堆疊記憶體單元。虛置通道區域350是在字元線方向內夾設於二通道結構區域320之間。複數個字元線TAC區域376沿著位元線方向排列成一縱列係被虛置通道區域350所環繞。各字元線TAC區域376可被一阻隔結構324定義出來。複數個TAC 326可形成於各字元線TAC區域376內，其又被阻隔結構324橫向環繞。
在一些實施例中位元線方向內的各字元線TAC區域376寬度可小於各記憶體指節342的寬度。亦即，各字元線TAC區域376的阻隔結構324可設於二相鄰狹縫結構314之間。由於各字元線TAC區域376的阻隔結構324並不完全遮蔽虛置通道區域350內的導電層，位於字元線TAC區域376兩側各記憶體指節342內同時設於二通道結構區域320之間之通道結構312的上選擇閘極可藉由虛置通道區域350內導體/介電交替堆疊結構中的上導電層相互連接。
在一些實施例中，虛置通道結構322可形成於字元線TAC區域376外側用來對記憶體陣列結構等提供機械式的輔助支撐。需注意的是虛置通道結構322可形成於字元線TAC區域376外側的任何區域，例如在虛置通道區域350內以及虛置通道區域350旁沿著通道結構區域320邊緣之處。另外通道結構312以及虛置通道結構322較佳在TAC 326 貫穿介電交替堆疊結構時穿過導體/介電交替堆疊結構。
在一些實施例中，虛置通道區域350內一個或以上狹縫結構316可包含空隙318，其中相鄰記憶體指節342內的字元線可利用導線經由空隙318相互連接。舉例來說，如第3D圖所示，位於記憶體區塊115邊緣的狹縫結構314可在字元線方向內從頭至尾延伸經過二個或以上通道結構區域320以及一個或以上虛置通道區域350，同時每個記憶體區塊115對應虛置通道區域350內的狹縫結構316可包含一個或以上空隙318。如此在同一個記憶體區塊115內的所有上選擇閘極以及/或字元線即可在沒有任何額外結構的情況下相互連接。
藉由將一字元線TAC區域376設置於記憶體指節342內並且在狹縫結構316內提供空隙318，導體/介電交替堆疊結構內的上導電層可不被字元線TAC區域376所遮蔽，同時相鄰記憶體指節342內的字元線可因此相互連接。因此本實施例可將多個字元線TAC區域376沿著字元線方向排列於每個記憶體指節342內，亦即一個3D記憶體元件100可在字元線方向內包含複數個記憶體區塊115。此結構除了可具有高積極度又可提供更簡化的布局圖案易於製作。
請參照第4A圖，第4A圖為本發明依據一些實施例所繪示第1圖中區域150之一平面放大圖，其主要包含3D記憶體元件中一階梯結構TAC區域。3D記憶體元件的區域400A(例如第1圖所示的區域150)可包含通道結構區域420、一階梯區域410以及一階梯結構TAC區域482。
通道結構區域420可包含複數個通道結構412構成一陣列，其各包含複數個堆疊記憶體單元。階梯區域410可包含一階梯結構以及構成陣列的字元線接觸432設於階梯結構上。在一些實施例中，階梯結構TAC區域482係設於階梯區域410內。階梯結構TAC區域482可單獨被阻隔結構424定義出來或同時由阻隔結構424及3D記憶體元件的階梯區域410邊緣一起定義。複數個TAC 426可形成於階梯結構TAC區域482內，其又至少被阻隔結構424橫向環繞。
如第4A圖所示，在一些實施例中，複數個狹縫結構414、416各沿著字元線方向延伸可將3D記憶體元件分隔為複數個記憶體指節442、444。在一些實施例中狹縫結構414可沿著字元線方向延伸至至少部分階梯區域410內。至少部分狹縫結構416可包含一或以上空隙418位於階梯區域410內。一上選擇閘極切線(top select gate cut)455可設於各記憶體指節442、444中央並將記憶體指節的上選擇閘極分隔為兩部分。
在一些實施例中，一個或以上狹縫結構416可包含空隙418位於階梯區域410內。相鄰記憶體指節442內的字元線接觸432可利用導線經由空隙418相互連接。舉例來說，如第4A圖所示，位於記憶體區塊115邊緣的狹縫結構414可在字元線方向內從頭至尾延伸經過通道結構區域420以及階梯區域410，同時每個記憶體區塊115內的狹縫結構416可包含一個或以上空隙418。如此在同一個記憶體區塊115內的所有字元線接觸432即可在沒有任何額外結構的情況下相互連接。
需注意的是位元線方向內的階梯結構TAC區域482寬度可大於各記憶體指節442、444的寬度。亦即，位元線方向內的阻隔結構424可同時交錯至少二相鄰的狹縫結構414。由於階梯結構TAC區域482占據了對應於完全被阻隔結構424所遮蔽住記憶體指節444的階梯區域410部分區域，階梯結構TAC區域482中的階梯結構主要用來形成TAC 426而非用來形成記憶體指節444的字元線接觸432。因此對應記憶體平面110(未示於第4A圖)另一側記憶體指節444的階梯結構便可用來形成字元線接觸432而非階梯結構TAC區域482。
據此在一些相關於前述階梯結構TAC區域482設計的實施例中，位於記憶體平面110兩側的階梯結構TAC區域482在字元線方向並不重疊。亦即，單一記憶體指節最多對應單一階梯結構TAC區域482，而此設計即可適用於Z字形字元線解碼器(zigzag word line decoder)的繞線。此外在一些關於階梯結構TAC區域482以及前述第3B圖中字元線TAC區域372的實施例中，階梯結構TAC區域482以及字元線TAC區域372並不重疊字元線方向。亦即，單一記憶體指節最多對應單一階梯結構TAC區域482或單一字元線TAC區域372。
請參照第4B圖，第4B圖為本發明依據一些實施例所繪示第1圖中區域150之一平面放大圖，其主要包含3D記憶體元件中一階梯結構TAC區域。3D記憶體元件的區域400B(例如第1圖所示的區域150)可包含通道結構區域420、一階梯區域410以及複數個階梯結構TAC區域484。
通道結構區域420可包含複數個通道結構412構成一陣列，其各包含複數個堆疊記憶體單元。階梯區域410可包含一階梯結構以及構成陣列的字元線接觸432設於階梯結構上。在一些實施例中，階梯結構TAC區域484係設於階梯區域410內。各階梯結構TAC區域484可單獨被阻隔結構424定義出來或同時由阻隔結構424及3D記憶體元件的階梯區域410邊緣一起定義。複數個TAC 426可形成於階梯結構TAC區域482內，其又至少被阻隔結構424橫向環繞。
如第4B圖所示，在一些實施例中，複數個狹縫結構414各沿著字元線方向在通道結構區域420內延伸可將3D記憶體元件分隔為複數個記憶體指節442。一上選擇閘極切線(top select gate cut)455可設於各記憶體指節442中央並將記憶體指節的上選擇閘極分隔為兩部分。在一些實施例中狹縫結構414可沿著字元線方向延伸至至少部分階梯區域410內。在一些實施例中階梯區域410可又細部包含複數個狹縫結構416其並未在字元線方向內與狹縫結構414切齊。亦即，階梯區域410內相鄰狹縫結構之間的距離可不固定，例如部分相鄰狹縫結構對可具有一第一距離大於其他鄰近狹縫結構對的第二距離。
在一些實施例中，各階梯結構TAC區域484可設於具有前述第一距離的相鄰狹縫結構對之間，亦即階梯結構TAC區域484在位元線方向內之一寬度可小於該第一距離。因此除了被階梯結構TAC區域484佔據的空間之外，設於前述具有第一距離相鄰狹縫結構對之間的階梯區域410即可具有額外空間用來形成字元線接觸432。
請參照第5圖，第5圖為本發明依據一些實施例所繪示之一3D記憶體元件500之剖面示意圖。3D記憶體元件500可為一非一體成形3D記憶體元件的一部分，其組件(例如周邊區元件以及陣列元件)可分別形成於不同基底上。舉例來說，3D記憶體元件500可為前述第1圖中的區域130、區域140或區域150。
如第5圖所示，3D記憶體元件500可包含一基底570以及一陣列元件設於基底570上。需注意的是第5圖中所加入的X軸線以及Y軸線主要用來凸顯3D記憶體元件500中各組件之間的空間關係，如基底570包含二橫向表面(例如一上表面572以及一下表面574)沿著X方向延伸(例如位元線方向或字元線方向等橫面方向)。
如在此所使用的敘述方式，無論一個組件(例如一層或一個元件)是否設於半導體元件(例如3D記憶體元件500)的另一組件”上”、”上方”或”下方”，均是取決於當基底在Y方向設於半導體元件最低平面時相對於半導體元件的基底在Y方向(即垂直方向)的位置。第5圖中所示3D半導體元件500的剖面圖便是沿著位元線方向以及Y方向之一平面，而此針對空間關係概念的描述即可應用至本說明書中的所有實施例。
基底570可用來支撐陣列元件並可包含一電路基底530以及一磊晶基底540，其中電路基底530可包含一底層基底510以及一個或以上周邊電路(未視於第5圖)形成於底層基底510上。底層基底510可包含任何半導體材料，如矽(例如單晶矽或多晶矽)、鍺化矽(SiGe)、砷化鎵 (GaAs)、鍺(Ge)、矽覆絕緣(SOI)基底、鍺覆絕緣(GOI)基底或其組合。在一些實施例中，底層基底510係為一薄化基底(例如半導體層)，其可藉由研磨(grinding)、乾/濕蝕刻製程、化學機械研磨(CMP)或其組合來達到薄化目的。
一個或以上設於電路基底530上的周邊電路可包含任何數位、類比、以及/或混合訊號周邊電路用來促進3D記憶體元件的運作，例如頁面緩衝器、解碼器以及鎖存器等。在一些實施例中，電路基底530又可包含一個或以上內連線結構532用來電連接一個或以上周邊電路至基底570上方的陣列元件。一個或以上內連線結構532可包含任何適用的導電結構例如但不侷限於接觸、單層/多層接觸洞、導電層、插塞等等。
磊晶基底540可利用沉積製程形成於電路基底530上，其中沉積製程可包含但不侷限於例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其組合。磊晶基底540可為一單層基底或多層基底，例如可包含單晶矽單層基底、多晶矽單層基底、或由多晶矽以及金屬所構成之多層基底等。另外磊晶基底540的區域內可對應陣列基底中一個或以上TAC結構形成一個或以上開口542，且複數個TAC 526可穿過一個或以上開口542來電連接電路基底530內的一個或以上內連線結構532。
在一些實施例中，3D記憶體元件500係為一NAND快閃記憶 體元件，其中記憶體單元在記憶體元件中較佳由通道結構(未示於第5圖)構成陣列的型態沿著Y方向延伸於基底570上。陣列元件可包含複數個通道結構延伸通過一導體/介電交替堆疊結構580，其包含複數個導電層580A以及介電層580B對。導體/介電交替堆疊結構580中導電/介電層對的數量(例如32、64、96)可用來設定3D記憶體元件500中的記憶單元數量。
導體/介電交替堆疊結構580中的導電層580A以及介電層580B較佳在Y方向內相互交替。換句話說，除了導體/介電交替堆疊結構580中的最上層或最下層，各導電層580A可在兩側被二介電層580B連結在一起，且各介電層580B可在兩側被二導電層580A連結在一起。各導電層580A可具有相同厚度或不同厚度，同樣地各介電層580B可具有相同厚度或不同厚度。導電層580A可包含導電材料例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電層580B可包含介電材料例如但不侷限於氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中。導電層580A可包含金屬例如鎢而介電層580B則包含氧化矽。
在一些實施例中，陣列元件另包含狹縫結構514，其中各狹縫結構514可沿著Y方向穿過導體/介電交替堆疊結構580。狹縫結構514又可沿著橫向延伸(例如與基底平行)並藉此將導體/介電交替堆疊結構580分隔為多個區塊。狹縫結構514可包含導電材料填入狹縫內，其中導電材料包含例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。狹縫結構514可又包含介電材料填 入導電材料以及導體/介電交替堆疊結構580之間以隔絕所填入的導電材料以及周圍導體/介電交替堆疊結構580中的導電層580A。因此狹縫結構514可用來將3D記憶體元件500分隔為多個記憶體指節(例如第2、3A-3D、4A-4B圖中所示的平面顯示圖)。
在一些實施例中，狹縫結構514可做為同一個記憶體指節內通道結構的源極接觸，其中記憶體指節較佳共用同一個陣列共用源極(array common source)。因此狹縫結構514可藉此被稱為多個通道結構的”共用源極接觸”。在一些實施例中，磊晶基底540包含一摻雜區544(可在一理想摻質級數上包含P型或N型摻質)，且狹縫結構514的下半部較佳接觸磊晶基底540的摻雜區544。
在一些實施例中，一介電交替堆疊結構560可設於磊晶基底540上被阻隔結構516橫向環繞之一區域內，其中介電交替堆疊結構560可包含複數個介電層對。舉例來說，介電交替堆疊結構560是由第一介電層560A以及不同於第一介電層560A的第二介電層560B交替堆疊而成。在一些實施例中，第一介電層560A可包含氮化矽而第二介電層560B則包含氧化矽。介電交替堆疊結構560中的第二介電層560B可與導體/介電交替堆疊結構580中的介電層580B相同。在一些實施例中，介電交替堆疊結構560中的介電層對的數量係等於導體/介電交替堆疊結構580中的導體/介電層對的數量。
在一些實施例中，阻隔結構516是沿著Y方向將導體/介電交替堆疊結構580以及介電交替堆疊結構560橫向分離。亦即，阻隔結構 516可做為導體/介電交替堆疊結構580以及介電交替堆疊結構560之間的分界。介電交替堆疊結構560可至少被阻隔結構516橫向環繞。在一些實施例中，阻隔結構516在一平面圖中是呈現封閉式形狀(例如長方形、正方形、圓形等)並完全包圍住介電交替堆疊結構560。例如第3A-3D圖所示，阻隔結構324在一平面圖上是呈現長方形並完全包圍住字元線TAC區域372、376內的介電交替堆疊結構。在一些實施例中，阻隔結構516則是在平面圖上呈現非封閉的形狀，但仍然與一個或以上陣列元件邊緣一同包圍住介電交替堆疊結構560。例如第4A-4B圖所示，阻隔結構424與3D記憶體元件的邊緣一同包圍住階梯結構TAC區域482、484。
如第5圖所示，3D記憶體元件500另包含複數個TAC 526沿著Y方向延伸並穿過介電交替堆疊結構560。TAC 526可僅形成於被阻隔結構516橫向環繞的區域內，其中阻隔結構516包含複數個介電層對。亦即，TAC 526可垂直延伸通過介電層(例如第一介電層560A以及第二介電層560B)但不通過任何導電層(例如導電層580A)。各TAC 526可延伸通過介電交替堆疊結構560的整體厚度(例如在Y方向的所有介電層對)。在一些實施例中，TAC 526另經由開口542貫穿磊晶基底540並電連接內連線結構532。
TAC 526可攜帶由3D記憶體元件500所傳送的電子訊號或傳送至3D記憶體元件500的電子訊號，例如部分的電源總線(power bus)與縮短的繞線連接路徑。在一些實施例中，TAC 526可透過一個或以上內連線結構532提供電性連接於陣列元件以及周邊元件(未示於第5 圖)之間。在一些實施例中，TAC 526可對介電交替堆疊結構560提供機械支撐。各TAC 526可包含一填有導電材料的垂直開口通過介電交替堆疊結構560，其中導電材料包含例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中TAC 526是形成於介電交替堆疊結構560(由介電層所環繞)內，因此並不需要形成額外的介電層於TAC 526以及介電交替堆疊結構560之間作為電性隔絕。
請參照第6圖，第6圖為本發明一些實施例用於形成3D記憶體元件之方法600之流程圖。需注意的是方法600所揭露的步驟及運作流程並非全面性，因此在所揭露步驟之前、之後或之間又可穿插其他操作方式，這些變化型均屬本發明所涵蓋的範圍。
如第6圖所示，方法600由步驟602開始，其主要先形成一基底。在一些實施例中，形成基底的步驟可包含形成一底層基底，形成至少一周邊電路於基底上，形成至少一內連線結構電連接該至少一周邊電路，再形成一磊晶基底於至少一周邊電路上。
底層基底可包含任何半導體材料，如矽(例如單晶矽或多晶矽)、鍺化矽(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣(SOI)基底、鍺覆絕緣(GOI)基底或其組合。在一些實施例中，形成底層基底的方法可包含薄化製程，其又細部包含研磨(grinding)、乾/濕蝕刻製程、化學機械研磨(CMP)或其組合。
一個或以上的周邊電路可包含任何數位、類比、以及/或混合訊號周邊電路，例如但不侷限於頁面緩衝器、解碼器以及鎖存器等。在一些實施例中，一個或以上內連線結構可包含任何適用的導電結構例如但不侷限於接觸、單層/多層接觸洞、導電層、插塞等等。
磊晶基底可利用沉積製程形成於周邊電路上，其中沉積製程可包含但不侷限於例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合。磊晶基底可為一單層基底或多層基底，例如可包含單晶矽單層基底、多晶矽單層基底、或由多晶矽以及金屬所構成之多層基底等。
在一些實施例中，形成磊晶基底的方法可包含形成一個或以上開口，其中至少部分一個或以上內連線結構是暴露於該一個或以上開口內。一個或以上開口可對應一個或以上於下列步驟中所形成的TAC結構(例如第2圖所示的字元線TAC結構、第3A-3D圖所示的位元線TAC結構以及第4A-4B圖所示的階梯結構TAC結構)，其中一個或以上開口可被介電材料所填滿。
方法600接著進行步驟604，其主要形成一介電交替堆疊結構於基底上。在一些實施例中，複數個第一介電層以及第二介電層對可形成於基底上構成介電交替堆疊結構。在一些實施例中，各介電層對包含一氮化矽層以及一氧化矽層。介電交替堆疊結構可由一道或多道薄膜沉積製程所形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。
方法600接著進行步驟606，其主要形成階梯結構於介電交替堆疊結構的一個邊緣或一個以上邊緣。在一些實施例中，可對介電交替堆疊結構的至少一側邊(位於橫向方向)進行一修整蝕刻製程以形成具有多層的階梯結構。階梯結構的各層可包含一個或以上介電層對具有交替堆疊的第一介電層以及第二介電層。
方法600接著進行步驟608，其主要形成複數個通道結構以及一個或以上阻隔結構，其中各通道結構以及阻隔結構可沿著垂直方向延伸並貫穿介電交替堆疊結構。
在一些實施例中，形成通道結構的方式包括利用例如濕蝕刻以及/或乾蝕刻形成一通道開口沿著垂直方向穿過介電交替堆疊結構。在一些實施例中，形成通道結構的方式又包括於介電交替堆疊結構內形成半導體通道以及半導體通道與介電層對之間形成記憶體薄膜。半導體通道可包含半導體材料例如多晶矽。記憶體薄膜可包含一複合式介電層，例如一由穿隧層、一儲存層以及一阻擋層等所構成的複合結構。
穿隧層可包含介電材料例如但不侷限於氧化矽、氮化矽、氮氧化矽或其組合，其中電子或電洞可由半導體通道經由穿隧層至儲存層。儲存層可包含用來替記憶體運作儲存電荷的材料，其中儲存層的材料可包含但不侷限於氮化矽、氮氧化矽、氧化矽以及氮化矽的組合、或其任何組合。阻擋層可包含介電材料例如但不侷限於氧化矽或由氧 化矽-氮化矽-氧化矽(ONO)所構成的群組。阻擋層可又包含高介電常數介電層，例如氧化鋁層。半導體通道以及記憶體薄膜可由一道或多道薄膜沉積製程所形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其他適用製程步驟或其任何組合。
在一些實施例中，形成阻隔結構的製程以及形成通道結構的製程可在類似狀況下同時進行，藉此降低製作成本及製程複雜度。在一些實施例中，通道結構以及阻隔結構是在不同製程步驟中所形成並使阻隔結構中所填入的材料不同於通道結構中所填入的材料。
在一些實施例中，用來形成阻隔結構的製程可包含利用例如濕蝕刻以及/或乾蝕刻形成一凹槽沿著垂直方向穿過介電交替堆疊結構。於介電交替堆疊結構中形成凹槽後，可進行一道或以上薄膜沉積步驟將介電材料填滿凹槽，其中介電材料可包含但不侷限於氧化矽、氮化矽、氮氧化矽、氧化矽-氮化矽-氧化矽(ONO)、氧化鋁，或其任何組合。
藉由形成一個或以上阻隔結構，介電交替堆疊結構可被分隔為兩種區域，包括一個或以上內側區域各被至少一阻隔結構(與一些實施例中介電交替堆疊結構的邊緣)橫向環繞，以及一外側區域其中可形成通道結構以及/或字元線接觸。需注意的是各內側區域較佳對應磊晶基底內的一開口。
在一些實施例中，至少一內側區域可用來形成如第2圖所揭 露之一位元線TAC結構，其中環繞該內側區域的阻隔結構可包含二平行阻隔壁沿著字元線方向延伸。
在一些實施例中，至少一內側區域可用來形成如第3A-3B圖所揭露之一位元線TAC結構，其中環繞該內側區域的阻隔結構可具有一長方形，且阻隔結構在位元線方向之一寬度可大於後續製程中所形成二相鄰狹縫結構之間的距離。
在一些實施例中，至少一內側區域可用來形成如第3C圖或第3D圖所揭露之一位元線TAC結構，其中環繞該內側區域的阻隔結構可具有一長方形，且阻隔結構在位元線方向之一寬度可小於後續製程中所形成二相鄰狹縫結構之間的距離。
在一些實施例中，至少一內側區域可用來形成如第4A圖所揭露之一階梯結構TAC結構，其中用來分隔該內側區域的阻隔結構可包含一長方形具有一開放邊緣面向階梯結構的邊緣，且阻隔結構在位元線方向之一寬度可大於後續製程中所形成二相鄰狹縫結構之間的距離。
在一些實施例中，至少一內側區域可用來形成如第4B圖所揭露之一階梯結構TAC結構，其中用來分隔該內側區域的阻隔結構可包含一長方形具有一開放邊緣面向階梯結構的邊緣，且阻隔結構在位元線方向之一寬度可小於後續製程中所形成二相鄰狹縫結構之間的最大距離。
在一些實施例中，虛置通道結構可與通道結構一同形成，其中虛置通道結構可沿著垂直方向貫穿介電交替堆疊結構且可與通道結構填入相同材料。不同於通道結構，虛置通道結構上並不形成接觸用來提供電性連接至3D記憶體元件的其他組件。因此虛置通道結構在3D記憶體元件內無法被用來形成記憶體單元。
方法600接著進行步驟610，其主要形成複數個狹縫並經由複數個狹縫將部分介電交替堆疊結構中的第一介電層取代為導電層。舉例來說，可先利用濕蝕刻以及/或乾蝕刻製程在外側區域的介電交替堆疊結構中蝕刻介電材料(例如氧化矽及氮化矽)以形成複數個平行狹縫沿著字元線方向延伸。在一些實施例中，接著可利用例如離子佈植製程以及/或熱擴散經由狹縫形成摻雜區於磊晶基底內。此外依據本發明其他實施例，摻雜區又形成在更早的製程階段內，例如在形成狹縫之前，此變化型也屬本發明所涵蓋的範圍。
在一些實施例中，狹縫主要是於閘極置換製程(或又稱為字元線置換製程)時將介電交替堆疊結構外側區域中的第一介電層(例如氮化矽)取代為導電層(例如鎢)。需注意的是，由於阻隔結構的形成，閘極置換製程僅進行於介電交替堆疊結構的外側區域而不進行於內側區域。更具體而言，由於阻隔結構是由閘極置換製程中蝕刻步驟無法去除的材料所填入構成，阻隔結構可用來防止介電交替堆疊結構中內側區域內的第一介電層(例如氮化矽)被蝕刻。
如此在閘極置換製程後，介電交替堆疊結構的外側區域即成為導體/介電交替堆疊結構。將第一介電層取代為導電層的步驟可先利用濕蝕刻去除以第一介電層(例如氮化矽)相對於第二介電層(例如氧化矽)為選擇比的方式然後再填入導體(例如鎢)形成該結構。導電層可藉由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他適合製程且導電層中的導電材料可包含例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。
方法600接著進行步驟612，其主要將導電材料填入經由例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他適合製程等沉積方式填入狹縫內以形成狹縫結構。狹縫結構可包含導電材料例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。在一些實施例中，一介電層(例如氧化矽層)可先設於狹縫結構的導電材料以及導體/介電交替堆疊結構內環繞狹縫結構的導電層之間用來構成絕緣，其中狹縫結構的下半部可直接接觸摻雜區。
方法600接著進行步驟614，其主要經由介電交替堆疊結構形成複數個TAC。在本實施例中形成TAC於一個或以上區域內的方式可先蝕刻複數個垂直開口(例如利用濕蝕刻以及/或乾蝕刻)，然後再利用例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他適合製程將導電材料填入開口內。用來填入並構成當地接觸(local contact)的導電材料可包含例如但不侷限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、摻雜矽、矽化物或其任何組合。此外在一些實施例中，又可 將其他導電材料填入開口內作為阻隔層、黏著層以及/或晶種層。
TAC可藉由蝕刻磊晶基底開口中的所有厚度介電交替堆疊結構以及介電層來形成。由於介電交替堆疊結構包含例如由氧化矽以及氮化矽所構成的交替介電材料，TAC的開口可利用例如深度蝕刻方式如深反應式離子蝕刻(deep reactive-ion etching(DRIE)製程或其他非等向性蝕刻製程來形成。在一些實施例中，TAC是經由磊晶基底內的開口來貫穿磊晶基底。TAC的下半部可直接接觸基底內的內連線結構，使TAC可電連接設於基底內的周邊元件。
在一些實施例中，雖然TAC是先佔據不被閘極置換製程(並不會轉換為導體/介電交替堆疊結構)所影響的介電交替堆疊結構一面積而形成於閘極置換製程之後，TAC仍然形成貫穿於介電層內(但不穿過任何導電層)，如此即可簡化製作流程並節省整體成本。
本揭露書中各種實施例提供一3D記憶體元件具有用於記憶體陣列的TAC結構。在此揭露的TAC結構可包含用來提供堆疊陣列元件以及周邊元件(例如電源總線以及金屬繞線)之間進行垂直連接的TAC，進而降低整體金屬層數並縮小晶粒尺寸。在一些實施例中，TAC結構中的TAC是形成於由介電層所構成的交替堆疊結構內，其相較於由導電層以及介電層所構成的交替堆疊結構更易於蝕刻以形成穿孔，藉此可簡化製程複雜度並節省整體成本。
整體而言，本揭露書一目的是提供一3D NAND記憶體元件 包含至少一周邊電路以及一介電交替堆疊結構設於基底上。介電交替堆疊結構包含一第一區域具有一介電交替堆疊結構且介電交替堆疊結構包含複數個介電層對，一第二區域包含一導體/介電交替堆疊結構且導體/介電交替堆疊結構包含複數個導體/介電層對以及一第三區域包含階梯結構設於字元線方向內的導體/介電交替堆疊結構邊緣上。記憶體元件又包含一阻隔結構沿著垂直方向穿過交替堆疊結構並橫向地分隔第一區域以及第二區域，複數個通道結構以及複數個狹縫結構沿著垂直方向穿過導體/介電交替堆疊結構，以及複數個穿越陣列接觸設於該第一區域內且各穿越陣列接觸沿著垂直方向穿過交替堆疊結構，其中穿越陣列接觸中之至少一者電連接至少一周邊電路。
本揭露書另一目的是提供一種製作3D NAND記憶體元件的方法，其主要先形成一基底以及至少一周邊電路於基底上，形成一介電交替堆疊結構於基底上，該介電交替堆疊結構包含複數個介電層對且各介電層對包含一第一介電層以及一第二介電層不同於該第一介電層，形成一階梯結構於介電交替堆疊結構邊緣，以及形成複數個通道結構以及至少一阻隔結構沿著垂直方向穿過介電交替堆疊結構。至少一阻隔結構係將介電交替堆疊結構分隔為至少一被該至少一阻隔結構橫向地環繞之第一區域以及一第二區域。本發明方法另包含形成複數個狹縫並經由該等狹縫將該介電交替堆疊結構之該第二區域內之第一介電層替換為導電層以形成一導體/介電交替堆疊結構，其中導體/介電交替堆疊結構包含複數個導體/介電層對，沉積一導電材料於狹縫內以形成複數個狹縫結構，再形成複數個穿越陣列接觸於第一區域內，各穿越陣列接觸沿著垂直方向穿過介電交替堆疊結構並將等穿越陣列接 觸之至少一者電連接至少一周邊電路。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。

Claims (20)

  1. 一種三維反及(3D NAND)記憶體元件，包含：一交替堆疊結構設於一基底上，該交替堆疊結構包含：一第一區域包含一介電交替堆疊結構，該介電交替堆疊結構包含複數個介電層對；以及一第二區域包含一導體/介電交替堆疊結構，該導體/介電交替堆疊結構包含複數個導體/介電層對；一阻隔結構沿著垂直方向穿過該交替堆疊結構並橫向地分隔該第一區域以及該第二區域；以及複數個穿越陣列接觸設於該第一區域內，各該穿越陣列接觸沿著垂直方向穿過該交替堆疊結構，且該等穿越陣列接觸中之至少一者電連接至該基底內的一內連線結構。
  2. 如申請專利範圍第1項所述之三維反及記憶體元件，另包含複數個狹縫結構，各該狹縫結構係沿著垂直方向穿過該導體/介電交替堆疊結構並橫向地沿著一字元線方向將該導體/介電交替堆疊結構分隔為複數個記憶體指節。
  3. 如申請專利範圍第2項所述之三維反及記憶體元件，其中：該阻隔結構係橫向地沿著該字元線方向延伸；以及該第一區域係由該阻隔結構從該第二區域被分開並夾設在二相鄰狹縫結構之間。
  4. 如申請專利範圍第2項所述之三維反及記憶體元件，其中在一位元線方向內被該阻隔結構所環繞之該第一區域之寬度係大於二相鄰狹縫結構間之距離。
  5. 如申請專利範圍第4項所述之三維反及記憶體元件，其中：被該阻隔結構所環繞之該第一區域係在該字元線方向內被夾設於二上選擇閘極階梯區域內；以及在各該上選擇閘極階梯區域內之該導體/介電交替堆疊結構之至少上兩層包含一階梯結構。
  6. 如申請專利範圍第5項所述之三維反及記憶體元件，另包含：至少一導電層設於該上選擇閘極階梯區域內之階梯結構上並連接複數個上選擇閘極，其中該等上選擇閘極係設於該第二區域內之該導體/介電交替堆疊結構上以及該字元線方向內被該阻隔結構所環繞之該第一區域兩側上。
  7. 如申請專利範圍第2項所述之三維反及記憶體元件，另包含：複數個阻隔結構從該第二區域環繞複數個第一區域，其中該等第一區域係在該位元線方向內對齊；其中各該第一區域係在該位元線方向內夾設於二相鄰狹縫結構之間。
  8. 如申請專利範圍第7項所述之三維反及記憶體元件，其中在該位元線方向內夾設於二相鄰阻隔結構之間之至少一狹縫結構包含一空隙並連接相鄰記憶體指節之字元線。
  9. 如申請專利範圍第2項所述之三維反及記憶體元件，其中：該第一區域係沿著一位元線方向被該阻隔結構從設於該導體/介電交替堆疊結構之一邊緣上之一階梯結構所分隔開；以及該阻隔結構之一開口係沿著該位元線方向位於該導體/介電交替堆疊結構之一邊緣上。
  10. 如申請專利範圍第1項所述之三維反及記憶體元件，另包含複數個虛置通道結構設於該阻隔結構旁，其中各該虛置通道結構沿著垂直方向穿過該導體/介電交替堆疊結構。
  11. 一種製作三維反及記憶體元件的方法，包含：形成一介電交替堆疊結構於一基底上，該介電交替堆疊結構包含複數個介電層對，且各介電層對包含一第一介電層以及一第二介電層不同於該第一介電層；形成至少一阻隔結構沿著垂直方向穿過該介電交替堆疊結構，其中該至少一阻隔結構將該介電交替堆疊結構分隔為至少一被該至少一阻隔結構橫向地環繞之第一區域以及一第二區域；形成複數個狹縫並經由該等狹縫將該介電交替堆疊結構之該第二區域內之第一介電層替換為導電層以形成一導體/介電交替堆疊結構，其中該導體/介電交替堆疊結構包含複數個導體/介電層對；沉積一導電材料於該等狹縫內以形成複數個狹縫結構；以及形成複數個穿越陣列接觸於該第一區域內，各該穿越陣列接觸沿著垂直方向穿過該介電交替堆疊結構並將該等穿越陣列接觸之至少一者電連接至少一周邊電路。
  12. 如申請專利範圍第11項所述之方法，其中於形成該等狹縫之前另包含：形成該至少一周邊電路於一底層基底上；形成至少一內連線結構將該等穿越陣列接觸之至少一者電連接該至少一周邊電路；形成一磊晶基底於該至少一周邊電路上；以及形成複數個摻雜區於該磊晶基底內藉此將各該狹縫結構接觸一對應摻雜區；其中該基底包含該底層基底以及該磊晶基底。
  13. 如申請專利範圍第11項所述之方法，另包含橫向地沿著一字元線方向形成該等狹縫結構將該導體/介電交替堆疊結構分隔為複數個記憶體指節。
  14. 如申請專利範圍第13項所述之方法，另包含橫向地形成二平行阻隔結構沿著該字元線方向延伸，藉此使該第一區域被該等二平行阻隔結構從該第二區域隔開並夾設於二相鄰狹縫結構之間。
  15. 如申請專利範圍第13項所述之方法，另包含形成該阻隔結構並使該第一區域於該位元線方向內且被該阻隔結構環繞之寬度大於二相鄰狹縫結構間之距離。
  16. 如申請專利範圍第15項所述之方法，另包含：形成一階梯結構於鄰近該阻隔結構之該介電交替堆疊結構內；以及形成至少一導電層於鄰近該阻隔結構之該階梯結構上以連接設於該第二區域內之該導電/介電交替堆疊結構上方之上選擇閘極以及在該字元線方向內被該阻隔結構所環繞之該第一區域兩側上方之上選擇閘極。
  17. 如申請專利範圍第13項所述之方法，另包含形成複數個阻隔結構由該第二區域環繞複數個第一區域，該等第一區域係在該位元線方向內對齊，其中各該第一區域係在該位元線方向內夾設於二相鄰狹縫結構之間。
  18. 如申請專利範圍第17項所述之方法，另包含在該位元線方向內形成一空隙於二相鄰阻隔結構之間之至少一狹縫結構內以連接鄰近記憶體指節之字元線。
  19. 如申請專利範圍第13項所述之方法，另包含形成該阻隔結構將位於該介電交替堆疊結構之一邊緣上之階梯結構內之該第一區域分隔開，其中該阻隔結構之一開口係沿著一位元線方向位於該介電交替堆疊結構之一邊緣上且不同於該字元線方向。
  20. 如申請專利範圍第11項所述之方法，另包含形成複數個虛置通道結構於該阻隔結構旁，其中各該虛置通道結構沿著垂直方向穿過該導體/介電交替堆疊結構。
TW107107680A 2017-03-08 2018-03-07 三維記憶體元件之穿越陣列接觸結構 TWI665785B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
??201710135654.9 2017-03-08
CN201710135329.2A CN106920794B (zh) 2017-03-08 2017-03-08 一种3d nand存储器件及其制造方法
CN201710135654.9A CN107068687B (zh) 2017-03-08 2017-03-08 一种3d nand存储器件及其制造方法
??201710135329.2 2017-03-08
PCT/CN2018/077719 WO2018161836A1 (en) 2017-03-08 2018-03-01 Through array contact structure of three-dimensional memory device
??PCT/CN2018/077719 2018-03-01

Publications (2)

Publication Number Publication Date
TW201901932A TW201901932A (zh) 2019-01-01
TWI665785B true TWI665785B (zh) 2019-07-11

Family

ID=63448095

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107107680A TWI665785B (zh) 2017-03-08 2018-03-07 三維記憶體元件之穿越陣列接觸結構

Country Status (7)

Country Link
US (5) US10553604B2 (zh)
EP (1) EP3580783B1 (zh)
JP (3) JP6978645B2 (zh)
KR (3) KR102561732B1 (zh)
CN (1) CN110114881B (zh)
TW (1) TWI665785B (zh)
WO (1) WO2018161836A1 (zh)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102561732B1 (ko) 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10726921B2 (en) * 2017-09-19 2020-07-28 Sandisk Technologies Llc Increased terrace configuration for non-volatile memory
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
WO2019246454A1 (en) * 2018-06-20 2019-12-26 Neuropore Therapies, Inc. Method of treating a condition associated with neurodegeneration using inhibitors of oat3
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
US10868032B2 (en) 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
KR102613951B1 (ko) * 2018-10-18 2023-12-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 지그재그 슬릿 구조를 갖는 3차원 메모리 장치 및 이를 형성하기 위한 방법
US10804293B2 (en) * 2018-10-25 2020-10-13 Samsung Electronics Co., Ltd. Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same
BR112021007364B1 (pt) 2018-12-07 2024-01-30 Yangtze Memory Technologies Co., Ltd Dispositivo de memória
CN110036480B (zh) * 2019-02-18 2022-06-14 长江存储科技有限责任公司 用于改善3d nand的页面或块尺寸和性能的沟道孔和位线架构及方法
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
WO2020172798A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN111524900B (zh) 2019-03-04 2021-02-09 长江存储科技有限责任公司 三维存储器件
CN110121778B (zh) 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
TWI692018B (zh) * 2019-04-22 2020-04-21 旺宏電子股份有限公司 半導體結構及其形成方法
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210013790A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 장치
US10985179B2 (en) 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210022797A (ko) * 2019-08-20 2021-03-04 삼성전자주식회사 반도체 장치
KR20210027938A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
CN110870069B (zh) 2019-09-29 2021-01-29 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110785846B (zh) * 2019-09-29 2021-03-23 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110785847B (zh) 2019-09-29 2021-02-09 长江存储科技有限责任公司 三维存储器件及其形成方法
KR20210043241A (ko) 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111066146A (zh) * 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
CN113764432B (zh) * 2020-01-02 2024-02-27 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US11342244B2 (en) * 2020-01-21 2022-05-24 Sandisk Technologies Llc Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
CN111279480B (zh) 2020-01-28 2021-02-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
EP3900041A4 (en) * 2020-01-28 2022-08-24 Yangtze Memory Technologies Co., Ltd. VERTICAL STORAGE DEVICES
WO2021151220A1 (en) * 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
KR20210099348A (ko) * 2020-02-04 2021-08-12 에스케이하이닉스 주식회사 반도체 장치
US11380705B2 (en) * 2020-02-07 2022-07-05 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN111403406B (zh) * 2020-03-13 2023-05-05 长江存储科技有限责任公司 三维存储器及其制备方法
JP2021150296A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
JP7317995B2 (ja) * 2020-04-24 2023-07-31 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
US11342245B2 (en) 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11355506B2 (en) * 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11367736B2 (en) 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11437318B2 (en) * 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
WO2021248426A1 (en) * 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming the same
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11587919B2 (en) 2020-07-17 2023-02-21 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11482536B2 (en) 2020-07-23 2022-10-25 Micron Technology, Inc. Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods
WO2022032469A1 (en) * 2020-08-11 2022-02-17 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof
KR20220033594A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220036053A (ko) 2020-09-15 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
WO2022094796A1 (en) * 2020-11-04 2022-05-12 Yangtze Memory Technologies Co., Ltd. Bottom select gate contacts for center staircase structures in three-dimensional memory devices
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
WO2022133990A1 (en) 2020-12-25 2022-06-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having source-select-gate cut structures and methods for forming the same
US11889694B2 (en) 2021-08-09 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
US11996153B2 (en) 2021-08-09 2024-05-28 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
US11792988B2 (en) * 2021-08-09 2023-10-17 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
KR20230074415A (ko) * 2021-11-18 2023-05-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스 및 그 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
CN106206593A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 包括减薄结构的半导体存储器件
CN106486487A (zh) * 2015-09-02 2017-03-08 爱思开海力士有限公司 半导体器件及其制造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
JP6140400B2 (ja) * 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
KR101845511B1 (ko) * 2011-10-11 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
KR20130044713A (ko) 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
KR101985936B1 (ko) 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
CN104051467B (zh) * 2013-03-13 2017-04-12 旺宏电子股份有限公司 具有增强的接触区的三维集成电路装置
KR20150116510A (ko) 2014-04-07 2015-10-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9230974B1 (en) * 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
JP2016058552A (ja) 2014-09-09 2016-04-21 株式会社東芝 半導体装置の製造方法
US20160079252A1 (en) 2014-09-11 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN104269407B (zh) 2014-09-16 2017-04-19 华中科技大学 一种非易失性高密度三维半导体存储器件及其制备方法
US9419135B2 (en) 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR102282139B1 (ko) 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR20160138883A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9960177B2 (en) 2015-05-26 2018-05-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9818693B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
KR102561732B1 (ko) 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
CN107068687B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
CN106206593A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 包括减薄结构的半导体存储器件
CN106486487A (zh) * 2015-09-02 2017-03-08 爱思开海力士有限公司 半导体器件及其制造方法
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash

Also Published As

Publication number Publication date
US11785776B2 (en) 2023-10-10
US20230389323A1 (en) 2023-11-30
EP3580783A4 (en) 2020-11-18
US20190043879A1 (en) 2019-02-07
JP2020513164A (ja) 2020-04-30
KR102561732B1 (ko) 2023-07-31
JP6978645B2 (ja) 2021-12-08
US10553604B2 (en) 2020-02-04
KR20220000956A (ko) 2022-01-04
TW201901932A (zh) 2019-01-01
CN110114881A (zh) 2019-08-09
US10910397B2 (en) 2021-02-02
JP2021193742A (ja) 2021-12-23
US20210126005A1 (en) 2021-04-29
KR102346409B1 (ko) 2021-12-31
KR20190122824A (ko) 2019-10-30
EP3580783A1 (en) 2019-12-18
US20230005950A1 (en) 2023-01-05
US11545505B2 (en) 2023-01-03
JP7242791B2 (ja) 2023-03-20
KR20230117633A (ko) 2023-08-08
CN110114881B (zh) 2020-03-27
EP3580783B1 (en) 2024-05-01
JP2023076473A (ja) 2023-06-01
WO2018161836A1 (en) 2018-09-13
US20200152653A1 (en) 2020-05-14

Similar Documents

Publication Publication Date Title
TWI665785B (zh) 三維記憶體元件之穿越陣列接觸結構
TWI693704B (zh) 三維記憶體元件的混和鍵合接觸結構
JP7371143B2 (ja) ３次元メモリデバイスの相互接続構造
TWI707459B (zh) 用於形成三維記憶體元件的方法
TWI738376B (zh) 具有汲極選擇閘切割結構的三維記憶體裝置及其形成方法