CN102760739A - 半导体存储器件及其制造方法 - Google Patents

半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN102760739A
CN102760739A CN2012101254557A CN201210125455A CN102760739A CN 102760739 A CN102760739 A CN 102760739A CN 2012101254557 A CN2012101254557 A CN 2012101254557A CN 201210125455 A CN201210125455 A CN 201210125455A CN 102760739 A CN102760739 A CN 102760739A
Authority
CN
China
Prior art keywords
source electrode
slit
electrode contact
contact wire
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101254557A
Other languages
English (en)
Other versions
CN102760739B (zh
Inventor
徐顺玉
李相范
金世峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102760739A publication Critical patent/CN102760739A/zh
Application granted granted Critical
Publication of CN102760739B publication Critical patent/CN102760739B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体存储器件，包括：多个存储块，所述多个存储块被形成于包括源极区的衬底之上并由缝隙彼此隔开；多个位线，所述多个位线耦接到存储块的串并被设置在存储块之上；以及形成于缝隙内的源极接触线，所述源极接触线分别耦接到源极区并被设置在与多个位线交叉的方向上。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求于2011年4月26日提交至韩国专利局的韩国申请No.10-2011-0038998的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及半导体存储器件及其制造方法，尤其涉及一种具有三维(3D)结构的半导体存储器件及其制造方法。
背景技术
当快闪存储器件工作时，若大量电流从多个位线流向耦接到公共源极线的源极接触插塞时，则出现源极线弹跳现象(bouncing phenomenon)，其中公共源极线的电压由于源极接触插塞的电阻而发生偏移。源极线弹跳现象使快闪存储器件的特性退化。下文将详细描述由于源极线弹跳现象导致的快闪存储器件特性的退化。
快闪存储器件的存储器单元阵列包括多个存储串。每个存储串包括串联耦接的存储器单元。此外，存储串的漏极耦接到位线。耦接到各个位线的多个存储串通过源极接触插塞共同耦接到公共源极线。此外，形成存储串的每个存储器单元的栅极耦接到字线。
为了在选中的存储器单元中写入数据，在设定的次数内重复地执行编程操作和验证操作，直到完成对所选存储器单元的编程为止。在验证操作中，耦接到选中的存储器单元的位线的电压被预充电至高电平。接着，通过向耦接到选中的存储器单元的字线施加验证电压，根据位线的电压是否改变来确定选中的存储器单元是否被编程。即，当选中的存储器单元的阈值电压为验证电压或更高(即，选中的存储器单元已被编程)时，位线的电压保持在高电平。若选中的存储器单元的阈值电压未到达验证电压(即，选中的存储器单元尚未被编程)，则将位线耦接到公共源极线并因此使位线的电压从预充电电平放电到接地电压。此时，若公共源极线的电压由于对公共源极线和耦接到位线的存储串进行耦接的源极接触插塞的电阻而升高，则选中的存储器单元的源极电压也升高。取决于耦接到字线的未选择的存储器单元的编程状态，公共源极线的电压可能发生偏移。
例如，若对处于其中耦接到字线的所有未选中的存储器单元均未被编程的状态下的选中的存储器单元执行验证操作，则公共源极线的电压会升高。因此，选中的存储器单元可能被验证为已编程，因为，尽管选中的存储器单元未被编程，但是位线的电压没有从预充电电平放电。可以通过随后的编程操作对耦接到字线的所有未选中的存储器单元进行编程。在这种情况下，若对所选存储器单元执行读取操作，则所选存储器单元的阈值电压可被读出为低于验证操作中的电压，因为与未选中的存储器单元没有被编程时的噪声相比，由于公共源极线而引起的噪声减小。
会出现编程不足的单元，所述编程不足的单元被确定为已被编程了，但是由于如上述其中公共源极线的电压根据外围单元的编程状态而被偏移的源极线弹跳现象，所述单元尚未编程。对于特定的编程状态，编程不足的单元增加了存储器单元的阈值电压分布宽度。根据耦接到公共源极线的源极接触插塞的电阻的增大，上述导致快闪存储器件的特性退化的源极线弹跳现象会变得更为严重。
在其中将存储器单元在垂直于半导体衬底的方向上层叠以增大存储器单元的集成度的3D结构的半导体存储器件中，在结构特性方面，将多个单元串共同耦接到具有高电阻的源极接触插塞。因此，在3D结构的半导体存储器件中，源极线弹跳现象变得更为严重。于是，需要一种改善源极线弹跳现象的方法。
发明内容
本发明的例示性实施例涉及一种可以改善源极线弹跳现象的具有3D结构的半导体存储器件及其制造方法。
根据本发明的一个方面，一种半导体存储器件包括：多个存储块，所述多个存储块被形成于包括源极区的衬底之上并由缝隙彼此隔开；多个位线，所述多个位线耦接到存储块的串并被设置在存储块之上；以及形成于缝隙内的源极接触线，所述源极接触线分别耦接到源极区并被设置在与多个位线交叉的方向上。
根据本发明的另一个方面，一种制造半导体存储器件的方法包括以下步骤：在包括源极区的衬底之上形成由缝隙彼此隔开的多个存储块；形成设置在缝隙内并分别耦按到源极区的源极接触线；以及，在包括源极接触线的结构之上形成多个位线。
附图说明
图1为半导体存储器件的平面图；
图2A为沿图1的线‘A’截取的所述半导体存储器件的截面图；
图2B为沿图1的线‘B’截取的所述半导体存储器件的截面图；
图3为根据本发明第一实施例的半导体存储器件的平面图；
图4为图3中部分‘C’的示意性透视图；
图5A至图11A为平面图，示出制造根据本发明第一实施例的半导体存储器件的方法；
图5B至图11B为沿图5A至图11A的线I-I’截取的所述半导体存储器件的截面图；
图12为沿图11A的线II-II’截取的所述半导体存储器件的截面图；
图13为根据本发明第二实施例的半导体存储器件的平面图；
图14A至14E为透视图，示出根据本发明第三实施例的半导体存储器件及其制造方法；
图15A至15C为截面图，示出根据本发明第四实施例的制造半导体存储器件的方法；以及
图16为根据本发明一个实施例的存储器系统的示意性框图。
具体实施方式
下文将参照附图详细描述本发明的一些例示性实施例。提供附图以使本领域的技术人员能够理解本发明的实施方式的范围。
图1为半导体存储器件的平面图。参照图1，由缝隙10将半导体存储器件的存储块MB彼此隔开。每个存储块MB的两端A和B的每个均具有台阶结构，从而将接触插塞耦接到各个层的导电层。
图2A为沿图1的线‘A’截取的半导体存储器件的截面图，图2B为沿图1的线‘B’截取的半导体存储器件的截面图。
参照图2A和2B，为了通过在关于半导体衬底21的垂直方向上层叠存储器单元以实现半导体存储器件的高度集成，在包括源极区S的半导体衬底21之上形成第一至第三层叠结构ML1、ML2和ML3。第一层叠结构ML1包括形成于源极区S上的第一绝缘层23、形成于第一绝缘层23上并由导电层形成的下选择栅极层LSG以及形成于下选择栅极层LSG上的第二绝缘层25。第二层叠结构ML2形成于第一层叠结构ML1上，并且通过交替地层叠多个单元栅极层26(即，导电层)和多个绝缘层27形成。第三层叠结构ML3形成于第二层叠结构ML2上。第三层叠结构ML3包括第三绝缘层28、形成于第三绝缘层28上并由导电层形成的上选择栅极层USG以及形成于上选择栅极层USG上的第四绝缘层29。
通过缝隙10将第一至第三层叠结构ML1、ML2和ML3分为多个存储块MB，如图1所示。此外，第一至第三层叠结构ML1、ML2和ML3的每个的两端A和B均具有台阶结构，从而将接触插塞耦接到第一至第三层叠结构ML1、ML2和ML3的导电层LSG、26和USG。通过对第一和第二层叠结构ML1和ML2进行台阶式图案化来形成台阶结构，使得下导电层LSG的两端比上导电层(例如，26)的两端更为突出。对第一和第二层叠结构ML1和ML2的台阶式图案化的工艺被称为减薄工艺。通过重复执行使用光致抗蚀剂图案作为刻蚀阻挡层的刻蚀工艺并且逐步减小光致抗蚀剂图案的宽度以在导电层LSG和26之间产生台阶，从而执行所述减薄工艺。尽管未示出，但是接触插塞被耦接到延伸为台阶结构的导电层(LSG、26和USG)，并且向其施加来自电压源的信号。接触插塞穿透覆盖第一至第三层叠结构ML1、ML2和ML3的层间电介质层31。
另外，由于台阶结构，在存储块MB的两端暴露出源极区S。通孔接触插塞33耦接到源极区S，从而将来自层间电介质层31的公共源极线35的信号供应给源极区S。在穿透层间电介质层31的接触孔内形成通孔接触插塞33。通孔接触插塞33具有高电阻，因为形成有通孔接触插塞33的区域较窄。本发明的例示性实施例涉及一种具有耦接到电阻低于通孔接触插塞33的源极区S的结构的半导体存储器件及其制造方法。下文将详细描述本发明的一些例示性实施例。
图3为根据本发明第一实施例的半导体存储器件的平面图。
参照图3，通过缝隙110将半导体存储器件的存储块MB彼此隔开。在本发明中，在每个缝隙110内形成耦接到源极区S的源极接触线131。源极接触线131在层叠结构的层叠方向上并且在垂直于半导体衬底101的方向上形成在存储块MB之间。源极接触线131为从半导体衬底101向上延伸的薄板的形式。因此，根据一个实例的源极接触线131具有低于图2A和2B的源极接触插塞33的电阻，因为它具有宽于源极接触插塞33的面积。因此，通过形成于缝隙110内并且被配置成具有宽于图2A和2B的源极接触插塞33的面积的源极接触线131，可以改善源极线弹跳现象。
图4为图3中部分‘C’的示意性透视图。
参照图4，根据本发明第一实施例的半导体存储器件包括存储块MB。每个存储块MB包括以矩阵形式布置的多个串，并且每个串包括具有3D结构的多层存储器单元MC。
每个串包括形成于所述源极区S之上的下选择晶体管LST、形成于所述下选择晶体管LST之上的上选择晶体管UST以及层叠在下选择晶体管LST和上选择晶体管UST之间并且串联耦接的存储器单元MC。尽管示出了层叠有四个存储器单元MC以形成一个串的实例，但是所层叠的用于形成串的存储器单元MC的数量可以改变。
可以通过向半导体衬底101注入特定深度的杂质来形成源极区S，或者可以通过对形成于半导体衬底101上的掺杂多晶硅层进行图案化来形成源极区S。可以将源极区S分配给一个或更多个存储块MB。
形成下选择晶体管LST的第一垂直通道层CH1以穿透形成于源极区S上的第一层叠结构ML1，并且所述第一垂直通道层CH1形成于暴露出源极区S的第一孔内。第一层叠结构ML1包括形成于源极区S上的第一绝缘层103、形成于第一绝缘层103上且由导电层形成的下选择栅极层LSG以及形成于下选择栅极层LSG上的第二绝缘层105。在每个第一孔的内壁上形成管状的第一栅绝缘层151。第一垂直通道层CH1隔着第一栅绝缘层151而被下选择栅极层LSG包围。
多层存储器单元MC的第二垂直通道层CH2被形成为穿透形成于第一层叠结构ML1上的第二层叠结构ML2，并且所述第二垂直通道层CH2分别形成于暴露出第一垂直通道层CH1的第二孔内。第二层叠结构ML2包括交替地层叠在第一层叠结构ML1之上的单元栅极层106和绝缘层107。每个单元栅极层106由导电层形成。在每个第二孔的内壁上形成管状的电荷阻挡层、电荷俘获层153和隧道电介质层。尽管未示出电荷阻挡层和隧道电介质层，但示出了位于电荷阻挡层和隧道电介质层之间的电荷俘获层153。第二垂直通道层CH2被单元栅极层106包围。存储器单元MC形成于单元栅极层106和第二垂直通道层CH2的各个交叉处，并且被单元栅极层106包围。
电荷俘获层153充当实质上的数据存放处，并且用于通过在俘获位置俘获或从俘获位置释放电荷来存储或擦除数据。电荷阻挡层(未示出)用于禁止存储在电荷俘获层153中的电荷移动到单元栅极层106。当电荷从第二垂直通道层CH2注入电荷俘获层153时或当存储在电荷俘获层153中的电荷移入第二垂直通道层CH2时，隧道电介质层(未示出)发挥势垒的作用。
上选择晶体管UST的第三垂直通道层CH3被形成为穿透形成于第二层叠结构ML2上的第三层叠结构ML3，并且所述第三垂直通道层CH3分别形成于暴露出第二垂直通道层CH2的第三孔中。第三层叠结构ML3包括形成于第二层叠结构ML2上的第三绝缘层113、形成于第三绝缘层113上且由导电层形成的上选择栅极层USG以及形成于上选择栅极层USG上的第四绝缘层115。在此结构中，可以省略第三和第四绝缘层113和115。在每个第三孔的内壁上形成管状的第二栅绝缘层155。第三垂直通道层CH3隔着第二栅绝缘层155而被上选择栅极层USG包围。
此外，包括顺序地层叠的第一至第三垂直通道层CH1、CH2和CH3的垂直通道层CH从半导体衬底101垂直地突出，并且第三垂直通道层CH3耦接到各个位线BL。因此，多个位线BL被耦接到串。多个位线BL在一个方向上延伸。此外，包括顺序地层叠的第一至第三层叠结构ML1、ML2和ML3的层叠结构ML被划分成多个存储块。
根据一个实例，通过缝隙110将第一和第二层叠结构ML1和ML2划分成多个存储块MB。在与位线BL交叉的方向形成源极接触线131。由于每个源极接触线131形成于缝隙110内，所以源极接触线131可以具有宽于在接触孔内形成的源极接触插塞的面积。因此，源极接触线131可以被形成为具有低于图2A和2B的源极接触插塞33的电阻并可以耦接到源极区S。因此，可以改善3D结构的半导体存储器件中出现的源极线弹跳现象。源极接触线131可以形成为穿透填充缝隙110内部的块绝缘层。此外，源极接触线131耦接到设置在位线BL之上的公共源极线。
在与位线BL相同的方向上，在每个存储块MB的两端形成台阶结构。可以经由台阶结构将接触插塞耦接到导电层LSG、106和USG。
图5A至图11A为平面图，示出制造根据本发明第一实施例的半导体存储器件的方法。图5B至图11B为沿图5A至图11A的线I-I’截取的半导体存储器件的截面图。图12为沿图11A的线II-II’截取的半导体存储器件的截面图。
参照图5A和5B，形成包括源极区S的半导体衬底101。可以通过在半导体衬底101中注入杂质来形成源极区S，或者可以通过在半导体衬底101上形成用杂质掺杂了的掺杂多晶硅层并随后对掺杂多晶硅层进行图案化来形成源极区S。源极区S可以形成多个区域，并且可以根据芯片尺寸而以各种方式控制多个区域中的每一个。
可以将用于形成阱区的杂质注入半导体衬底101。若源极区S是通过注入杂质形成，则源极区S形成于阱区内。
参照图6A和6B，在包括源极区S的半导体衬底101之上层叠用于第一层叠结构ML1的第一绝缘层103、下选择栅极层LSG以及第二绝缘层105。接着，通过刻蚀第一层叠结构ML1了形成暴露出源极区的第一孔。接着，在第一孔内形成第一栅绝缘层。不仅在第一孔的内壁上，而且在第一孔的底部暴露出的源极区S上和第一层叠结构ML1顶部上形成第一栅绝缘层。通过刻蚀工艺，例如回蚀，去除形成于第一层叠结构ML1的顶部和第一孔的底部的第一栅绝缘层，从而仅在例如第一孔的内壁上保留第一栅绝缘层。接着，以多晶硅填充第一孔，从而形成耦接到源极区S的第一垂直通道层CH1。由此，形成下选择晶体管LST。
接着，在形成有第一垂直通道层CH1的第一层叠结构ML1之上交替地层叠用于第二层叠结构ML2的单元栅极层106和绝缘层107。取决于要层叠的存储器单元的数量，单元栅极层106的数量和绝缘层107的数量可以发生各种变化。每个单元栅极层106均可以为硅层，并且每个绝缘层107均可以为氧化物层。
接着，通过刻蚀第二层叠结构ML2形成分别暴露出第一垂直通道层CH1的第二孔。接着，在第二孔的整个内部循序地形成电荷阻挡层、电荷俘获层153和隧道电介质层。电荷阻挡层和隧道电介质层可以由氧化硅层形成，而电荷俘获层153可以由包括用作束缚电荷的俘获器的氮化硅层形成。即，在第二孔内形成氧化物/氮化物/氧化物(ONO)层。不仅在第二孔的内壁上，而且在第二孔的底部暴露出的第一垂直通道CH1上和第二层叠结构ML2的顶部上形成电荷阻挡层、电荷俘获层153和隧道电介质层。
接着，通过刻蚀工艺，例如回蚀，去除形成于第二层叠结构ML2的顶部和第二孔的底部的电荷阻挡层、电荷俘获层153和隧道电介质层，从而仅在例如第二孔的内壁上保留电荷阻挡层、电荷俘获层153和隧道电介质层。接着，以多晶硅填充第二孔，从而形成分别耦接到第一垂直通道层CH1的第二垂直通道层CH2。由此，形成多层存储器单元MC。
为了将第一和第二层叠结构ML1和ML2分成多个存储块，通过刻蚀第一和第二层叠结构ML1和ML2形成缝隙110。通过缝隙110暴露出源极区S。在本发明的第一实施例中，缝隙110被形成为从源极区S的表面延伸到第二层叠结构ML2(即，穿过多层存储器单元)。
参照图7A和7B，以块绝缘层111填充缝隙的内部。沉积块绝缘层111以填充缝隙110内部，并且随后通过抛光工艺，例如化学机械抛光(CMP)，进行抛光。块绝缘层111可以由氧化物层形成。在形成块绝缘层111之前，可以在第二层叠结构ML2的顶部进一步形成在抛光块绝缘层111时充当刻蚀停止层的氮化物层。存储块MB由块绝缘层111彼此绝缘。
接着，通过刻蚀源极区S顶部的块绝缘层111，在缝隙110内形成沟槽T。沟槽T被形成为暴露出源极区S。
在一些实施例中，可以通过在整个表面上沉积块绝缘层111并且随后通过刻蚀工艺，例如回刻，去除形成于缝隙110的底部和第二层叠结构ML2的顶部的块绝缘层111来形成块绝缘层111，从而仅在例如缝隙110的侧壁上保留块绝缘层111。因此，在每个缝隙110内在块绝缘层111之间限定沟槽T。
形成导电层以填充沟槽T。导电层可以为多晶硅层、金属层、金属合金层或金属硅化物层。金属层可以由具有低电阻的钨(W)或铜(Cu)制成，而金属硅化物层可以由具有低电阻的硅化镍(NiSix)或硅化钨(WSix)制成。此处，x为自然数。通过化学机械抛光(CMP)来抛光导电层，从而仅在沟槽T内保留导电层。因此，在各个沟槽T内形成源极接触线131。每个源极接触线131耦接到源极区S并形成为与缝隙110具有相同的高度。在源极接触线131和缝隙110的内壁之间保留块绝缘层111。
尽管未示出，但是在由存储块分开的第一和第二层叠结构ML1和ML2的每个的两端形成台阶结构，使得下导电层LSG的两端均延伸超出上导电层106的两端。通过使用减薄工艺对第一和第二层叠结构ML1和ML2进行台阶式图案化来形成台阶结构。通过重复执行刻蚀工艺来执行减薄工艺，从而在导电层LSG和106的两端形成台阶结构，同时使用光致抗蚀剂图案作为刻蚀阻挡层在每个刻蚀工艺中减小光致抗蚀剂图案的宽度。
参照图8A和8B，通过在第二层叠结构ML2上层叠第三绝缘层113、上选择栅极层USG和第四绝缘层115来形成第三层叠结构ML3。接着，通过刻蚀第三层叠结构ML3形成分别暴露出第二垂直通道层CH2的第三孔。接着，在第三孔的内部形成第二栅绝缘层155。不仅在第三孔的内壁上，而且在暴露于第三孔的底部的第二垂直通道CH2上和第二层叠结构ML2的顶部上形成第二栅绝缘层155。
通过刻蚀工艺(例如回蚀工艺)去除形成于第二层叠结构ML2的顶部和第三孔的底部的第二栅绝缘层155，从而仅在例如第三孔的内壁上保留第二栅绝缘层155。接着，通过以多晶硅填充第三孔的内部来形成分别耦接到第二垂直通道层CH2的第三垂直通道层CH3。因此，形成上选择晶体管UST。接着，刻蚀形成有第三垂直通道层CH3的第三层叠结构ML3，从而将第三层叠结构ML3分成多个存储块MB或分成每个都小于存储块的单位。
参照图9A和9B，在形成有第三垂直通道层CH3的整个表面上形成第一层间电介质层121。通过刻蚀第一层间电介质层121形成暴露出第三垂直通道层CH3的沟槽。在整个表面上形成导电材料例如金属以填充沟槽之后，通过执行化学机械抛光(CMP)或图案化工艺形成彼此隔开的多个位线BL。在各个沟槽内形成位线BL并且将其耦接到第三垂直通道层CH3。此外，在与源极接触线131交叉的方向上形成位线BL。
参照图10A和10B，在形成有位线BL的整个表面上形成第二层间电介质层123。刻蚀第二层间电介质层123和第一层间电介质层121以形成通孔。形成通孔以穿透第二层间电介质层123和第一层间电介质层121，从而暴露出源极接触线131的一部分。在通过沉积以导电材料填充所述通孔之后，通过抛光工艺，例如化学机械抛光(CMP)，抛光导电材料，从而在各个通孔内形成通孔接触插塞133。形成通孔接触插塞133以穿透第二层间电介质层123和第一层间电介质层121，并且耦接到各个源极接触线131。将通孔和通孔接触插塞133耦接到各个源极接触线131。形成通孔接触插塞133的导电材料可以为金属层、金属合金层或硅化物层。
参照图11A和11B，进一步在形成有通孔接触插塞133的整个表面上形成公共源极线135。平行于源极接触线131地形成公共源极线135，并且将其耦接到各个通孔接触插塞133。通过公共源极线135向源极接触线131供应电信号。
图12示出沿位线BL的方向截取的半导体存储器件的截面图。
尽管未示出，但是经由至少一个层间电介质层将在每个存储块的具有台阶结构的两端突出的导电层耦接到接触插塞。
如上述，在本发明的第一实施例中，耦接到源极区S的源极接触线131可以形成为在垂直于半导体衬底101的方向上延伸的薄板，从而使具有宽阔的面积。因此，由于耦接到源极区S的源极接触线131的电阻减小，所以可以减少源极线弹跳现象。
图13为根据本发明第二实施例的半导体存储器件的平面图。如图13所示，可以在多个位线BL之间形成图10A和10B所示的通孔和通孔接触插塞133，从而将多个通孔和通孔接触插塞耦接到每个源极接触线。
图14A至14E为透视图，示出根据本发明第三实施例的半导体存储器件及其制造方法。
参照14A，形成包括源极区S的半导体衬底201。可以通过向半导体衬底201中注入杂质，或者通过在半导体衬底201上形成用杂质掺杂了的掺杂多晶硅层并随后对掺杂多晶硅层进行图案化，来形成源极区S。源极区S可以彼此隔开。在这种情况下，源极区S的面积大小可以根据芯片尺寸而改变。
可以将用于形成阱区的杂质注入半导体衬底201。若源极区S是通过注入杂质形成，则源极区S形成于阱区内。
在包括源极区S的半导体衬底201之上层叠用于第一层叠结构ML1的第一绝缘层203、下选择栅极层LSG和第二绝缘层205。接着，通过刻蚀第一层叠结构ML1形成暴露出各个源极区的第一孔。接着，在第一孔内形成第一栅绝缘层251。此处，不仅在第一孔的内壁上、而且在第一孔的底部暴露出的源极区S上和第一层叠结构ML1的顶部上形成第一栅绝缘层251。通过刻蚀工艺，例如回蚀，去除形成于第一层叠结构ML1的顶部和第一孔的底部的第一栅绝缘层251，从而仅在例如第一孔的内壁上保留第一栅绝缘层251。接着，以多晶硅填充第一孔，从而形成耦接到源极区S的第一垂直通道层CH1。由此，形成下选择晶体管。
为了将第一层叠结构ML1分成多个存储块，通过刻蚀第一层叠结构ML1来形成第一缝隙210a。经由第一缝隙210a暴露出源极区S。第一缝隙210a被形成为从源极区S的表面延伸到形成有下选择晶体管的第一层叠结构ML1。
参照14B，以第一块绝缘层211a填充第一缝隙210a的内部。沉积第一块绝缘层211a以在整个表面上填充第一缝隙210a的内部，并且随后通过抛光工艺，例如化学机械抛光(CMP)，进行抛光。第一块绝缘层211a可以由氧化物层形成。通过第一块绝缘层211a将由存储块分离的第一层叠结构ML1彼此绝缘。
通过刻蚀源极区S顶部的第一块绝缘层211a，在第一缝隙210a内形成从第一块绝缘层211a暴露出源极区S的沟槽T。
在一些实施例中，可以通过在整个表面上沉积第一块绝缘层211a并且随后通过刻蚀工艺，例如回蚀，去除形成于第一缝隙210a的底部和第二层叠结构ML2的顶部的第一块绝缘层211a，来形成第一块绝缘层211a，从而仅在例如第一缝隙210a的侧壁上保留第一块绝缘层211a。因此，在块绝缘层211a之间的第一缝隙210a内限定沟槽T。
形成导电层以填充沟槽T。导电层可以为多晶硅层、金属层、金属合金层或金属硅化物层。金属层可以由具有低电阻的钨(W)或铜(Cu)制成，而金属硅化物层可以由具有低电阻的硅化镍(NiSix)或硅化钨(WSix)制成。此处，x为自然数。通过化学机械抛光(CMP)来抛光导电层，从而仅在例如沟槽T内保留导电层。因此，在各个沟槽T内形成源极接触线231。源极接触线231耦接到各个源极区S并且被形成为具有与第一缝隙210a相同的高度。在源极接触线231与第一缝隙210a内壁之间保留第一块绝缘层211a。
如上所述，在本发明的第二实施例中，如在第一实施例中一样，在第一缝隙210a内形成源极接触线231。因此，源极接触线231可以具有宽于在接触孔内形成的接触插塞的面积。因此，在本发明的第二实施例中，因为源极接触线231的电阻降低，所以可减少源极线弹跳现象。
在本发明的第二实施例中，在形成第二层叠结构之前，通过刻蚀第一缝隙210a内的第一块绝缘层211a来形成沟槽T，从而可以改善沟槽T的宽高比(aspect ratio)。因此，由于通过以导电层填充具有小于第一实施例的宽高比的沟槽T来形成源极接触线231，所以可以改善在源极接触线231内形成空隙的现象。
参照14C，在形成有源极接触线231的整个表面之上交替地层叠用于第二层叠结构ML2的单元栅极层206和绝缘层207。取决于将要层叠的存储器单元的数量，单元栅极层206的数量和绝缘层207的数量可以改变。每个单元栅极层206可以为硅层，而每个绝缘层207可以为氧化物层。
通过刻蚀第二层叠结构ML2形成分别暴露出第一垂直通道层CH1的第二孔。接着，在第二孔的整个内部顺循序地形成电荷阻挡层、电荷俘获层253和隧道电介质层。电荷阻挡层和隧道电介质层可以由氧化硅层形成，而电荷俘获层253可以由包括用于束缚电荷的俘获器的氮化硅层形成。即，在第二孔内形成氧化物/氮化物/氧化物(ONO)层。不仅在第二孔的内壁上，而且在第二孔的底部暴露出的第一垂直通道CH1上和第二层叠结构ML2的顶部上形成电荷阻挡层、电荷俘获层253和隧道电介质层。
接着，通过刻蚀工艺，例如回蚀，去除形成于第二层叠结构ML2的顶部和第二孔的底部的电荷阻挡层、电荷俘获层253和隧道电介质层，从而仅在例如第二孔的内壁上保留电荷阻挡层、电荷俘获层253和隧道电介质层。接着，以多晶硅填充第二孔，从而形成分别耦接到第一垂直通道层CH1的第二垂直通道层CH2。由此，形成多层存储器单元。
为了将第二层叠结构ML2分成多个存储块，通过刻蚀第二层叠结构ML2形成第二缝隙210b。第二缝隙210b分别与第一缝隙210a重叠，并且经由第二缝隙210b暴露出源极接触线231和第一块绝缘层211a。
参照14D，以第二块绝缘层211b填充第二缝隙210b的内部。沉积第二块绝缘层211b以填充第二缝隙210b的内部，并且随后通过抛光工艺，例如化学机械抛光(CMP)，进行抛光。第二块绝缘层211b可以由氧化物层形成。可以在第二层叠结构ML2的顶部进一步形成在对第二块绝缘层211b进行抛光时充当刻蚀停止层的氮化物层。通过第二块绝缘层211b将由第二缝隙210b彼此隔开的第二层叠结构ML2彼此绝缘。
参照14E，通过位于刻蚀源极接触线231顶部的第二块绝缘层211b的一部分在第二块绝缘层211b内形成第一通孔。第一通孔被形成为暴露出源极接触线231的一部分。在形成有第一通孔的整个表面上形成导电层，从而填充第一通孔。导电层可以为多晶硅层、金属层、金属合金层或金属硅化物层。金属层可以由具有低电阻的钨(W)或铜(Cu)制成，而金属硅化物层可以由具有低电阻的硅化镍(NiSix)或硅化钨(WSix)制成。此处，x为自然数。通过化学机械抛光(CMP)来抛光导电层，从而仅在例如第一通孔内保留导电层。因此，在第一通孔内形成耦接到各个源极接触线231的第一通孔接触插塞233a。
尽管未示出，但是在由存储块分离的第一和第二层叠结构ML1和ML2的每个的两端形成台阶结构，从而使下导电层LSG的两端均延伸超出上导电层206的两端。通过使用减薄工艺对第一和第二层叠结构ML1和ML2进行台阶式图案化来形成台阶结构。通过重复执行刻蚀工艺来执行减薄工艺，从而在导电层LSG和206的两端形成台阶结构，并使用光致抗蚀剂图案作为刻蚀阻挡层在每个刻蚀工艺中减小光致抗蚀剂图案的宽度。
接着，如上文参照图8A至11B所述那样，执行形成上选择晶体管的工艺、形成位线的工艺、形成通孔接触插塞的工艺(即，形成第二通孔接触插塞的工艺)以及形成公共源极线的工艺。根据本发明第二实施例的形成上选择晶体管的工艺、形成位线的工艺和形成公共源极线的工艺与第一实施例中的工艺相同，因此不再赘述。在根据第二实施例的形成第二通孔接触插塞的工艺中，通过以导电材料填充分别暴露出第一通孔接触插塞233a的第二通孔，而不以导电材料填充暴露出各个源极接触线231的通孔，来形成第二通孔接触插塞。形成第二通孔接触插塞的导电材料可以为金属层、金属合金层或硅化物层。
第一和第二通孔以及第一和第二第二通孔接触插塞可以分别耦接到源极接触线231，或者可以形成于多个位线之间，从而将多个第一和第二通孔以及多个第一和第二通孔接触插塞耦接到每个源极接触线231。
图15A至15C为截面图，示出根据本发明第四实施例的制造半导体存储器件的方法。图15A至15C示出由掺杂多晶硅层形成了源极区S的实例。
参照15A，在本发明的第一至第三实施例中，可以通过在半导体衬底301上形成掺杂多晶硅层351并且将其图案化来形成源极区S。
参照15B，通过从各个源极区S刻蚀对应于缝隙底部的区域来形成源极沟槽353。若将此方法应用于第一和第二实施例，则在与缝隙底部重叠的各个区域中形成源极沟槽353。若将此方法应用于第三实施例，则在对应于第一缝隙底部的各个区域中形成源极沟槽353。
在源极沟槽353的内部形成粘合层355。粘合层355可以形成于形成有源极沟槽353的整个表面上，从而通过使用刻蚀掩模的刻蚀工艺，仅在例如源极沟槽353的内部保留粘合层355。在一些实施例中，可以在整个表面上沉积粘合层355，并随后通过抛光工艺去除形成于源极区S的顶部的粘合层355，从而仅在例如源极沟槽353的内部保留粘合层355。粘合层355可以由Ti层和TiN层中的至少一种形成。
参照15C，在各个源极沟槽353内形成下源极接触线357。可以使用与随后形成的源极接触线相同的材料形成下源极接触线357。接着，执行形成层叠结构的工艺，其与参照图6A至14A所描述的工艺相同。
图16为根据本发明一个实施例的存储系统的示意性框图。
参照图16，本发明的存储系统400包括存储器件420和存储器控制器410。
存储器件420包括参照图5A至15C所描述的半导体存储器件中的至少一个。更具体地说，存储器件420包括：多个存储块，其形成于包括源极区的衬底之上并且由缝隙分开；多个位线，其耦接到存储块的串并设置在存储块之上；以及形成于缝隙内的源极接触线，其耦接到各个源极区并形成为与多个位线交叉。可以进一步在源极接触线之下的源极区中形成下源极接触线，并且可以进一步地在下源极接触线和源极区之间形成粘合层。
存储器控制器410控制主机Host与存储器件420之间的数据的交换。存储器控制器410可以包括用于控制存储系统400的整体操作的中央处理单元(CPU)412。存储器控制器410可以包括用作CPU 412的操作存储器的SRAM 411。存储器控制器410可以进一步包括主机接口(I/F)413和存储器I/F 415。主机I/F 413可以配备有存储系统400与主机Host之间的数据交换协议。存储器I/F 415可以将存储器控制器410和存储器件420耦接。存储器控制器410可以进一步包括ECC模块414。ECC模块414可以检测并纠正从存储器件420读出的数据中的错误。尽管未示出，但是存储系统400可以进一步包括用于存储供主机Host的接口使用的编码数据的ROM器件。可以将存储系统400用作便携式数据存储卡。在一些实施例中，可以使用能够代替计算机系统的硬盘的固态硬盘(Solid State Disk；SSD)来实施存储系统400。
根据例示性实施例，在缝隙内形成耦接到源极区的源极接触线，其中缝隙可以将包括具有3D结构的存储器单元的存储块分离。因此，可以改善源极接触线的电阻，因为源极接触线可以具有宽于在接触孔内形成的源极接触插塞的面积。因此，由于源极接触线具有低电阻，所以可以减少源极线弹跳现象。

Claims (26)

1.一种半导体存储器件，包括：
多个存储块，所述多个存储块形成于包括源极区的衬底之上并由缝隙彼此隔开；
多个位线，所述多个位线耦接到存储块的串并被设置在所述存储块之上；以及
形成于所述缝隙内的源极接触线，所述源极接触线分别耦接到所述源极区并被设置在与所述多个位线交叉的方向上。
2.如权利要求1所述的半导体存储器件，其中，源极接触线中的每个都为从所述衬底垂直延伸的薄板的形式。
3.如权利要求1所述的半导体存储器件，其中，所述串的每个包括：
形成于所述源极区之上的下选择晶体管；
形成于所述下选择晶体管之上的上选择晶体管；以及
层叠在所述下选择晶体管和所述上选择晶体管之间的多个存储器单元。
4.如权利要求3所述的半导体存储器件，其中，所述源极接触线从所述源极区垂直延伸到所述多个存储器单元。
5.如权利要求4所述的半导体存储器件，还包括：
层间电介质层，所述层间电介质层被形成为覆盖所述源极接触线和所述多个位线；
通孔接触插塞，所述通孔接触插塞被形成为穿透所述层间电介质层并分别耦接到所述源极接触线；以及
公共源极线，所述公共源极线被形成于所述层间电介质层上以在与所述源极接触线的延伸方向相同的方向上延伸并且耦接到所述通孔接触插塞。
6.如权利要求5所述的半导体存储器件，其中，所述通孔接触插塞被设置在所述多个位线中的相邻的位线之间。
7.如权利要求4所述的半导体存储器件，还包括：在所述缝隙的每个的内壁与所述源极接触线的每个之间形成的块绝缘层。
8.如权利要求3所述的半导体存储器件，其中，所述源极接触线从所述源极区垂直地延伸到所述下选择晶体管。
9.如权利要求8所述的半导体存储器件，还包括：形成于所述缝隙的每个的内壁和所述源极接触线的每个上的第一块绝缘层。
10.如权利要求9所述的半导体存储器件，还包括：
第二块绝缘层，所述第二块绝缘层被形成于所述第一块绝缘层和所述源极接触线之上并形成为填充所述缝隙；
第一通孔接触插塞，所述第一通孔接触插塞被形成为穿透所述第二块绝缘层并分别耦接到所述源极接触线；
层间电介质层，所述层间电介质层被形成为覆盖所述第一通孔接触插塞和所述多个位线；
第二通孔接触插塞，所述第二通孔接触插塞被形成为穿透所述层间电介质层并分别耦接到所述第一通孔接触插塞；以及
公共源极线，所述公共源极线被形成于所述层间电介质层上以在与所述源极接触线的延伸方向相同的方向上延伸并且耦接到所述第二通孔接触插塞。
11.如权利要求10所述的半导体存储器件，其中，所述第一通孔接触插塞和所述第二通孔接触插塞被设置在所述多个位线中的相邻的位线之间。
12.如权利要求1所述的半导体存储器件，其中，所述源极区的每个都为形成于所述衬底上的掺杂多晶硅层。
13.如权利要求12所述的半导体存储器件，还包括：
源极沟槽，所述源极沟槽被形成为穿透所述缝隙之下的所述掺杂多晶硅层；
粘合层，所述粘合层被形成于所述源极沟槽的每个的表面上；以及
下源极接触线，所述下源极接触线被形成于所述粘合层上并被形成为填充各个所述源极沟槽。
14.一种制造半导体存储器件的方法，包括以下步骤：
在包括源极区的衬底上形成由缝隙彼此隔开的多个存储块；
形成源极接触线，所述源极接触线被设置在所述缝隙内并分别耦接到所述源极区；以及
在包括所述源极接触线的结构之上形成多个位线。
15.如权利要求14所述的方法，其中，形成由所述缝隙彼此隔开的多个存储块的步骤包括以下步骤：
在所述源极区之上形成多个下选择晶体管；
在所述多个下选择晶体管之上形成多层存储器单元；
经由所述存储块的所述缝隙分离所述多个下选择晶体管和所述多层存储器单元；以及
在由所述缝隙分离的所述多层存储器单元之上形成多个上选择晶体管。
16.如权利要求15所述的方法，其中，形成所述源极接触线的步骤包括以下步骤：
在形成所述上选择晶体管之前，以块绝缘层填充所述缝隙；
刻蚀所述块绝缘层以在所述缝隙内形成沟槽，其中经由所述沟槽分别暴露处所述源极区；以及
以导电材料填充所述沟槽。
17.如权利要求16所述的方法，还包括：
在形成所述多个位线之后，形成层间电介质层以覆盖所述存储块、所述源极接触线和所述多个位线；
形成通孔接触插塞，所述通孔接触插塞被形成为穿透所述层间电介质层并耦接到各个所述源极接触线；以及
形成公共源极线，所述公共源极线被形成于所述层间电介质层之上，耦接到所述通孔接触插塞并在与所述源极接触线的延伸方向相同的方向上延伸。
18.如权利要求17所述的方法，其中，所述通孔接触插塞被设置在所述多个位线中的相邻的位线之间。
19.如权利要求14所述的方法，其中，形成由所述缝隙分离的所述多个存储块的步骤包括以下步骤：
在所述源极区之上形成多个下选择晶体管；
形成第一缝隙，所述第一缝隙的每个利用所述存储块分离所述多个下选择晶体管；
在由所述第一缝隙分离的所述多个下选择晶体管的每个之上形成多层存储器单元；
形成第二缝隙，所述第二缝隙的每个利用所述存储块分离所述多层存储器单元；以及
在由所述第二缝隙分离的所述多层存储器单元之上形成多个上选择晶体管。
20.如权利要求19所述的方法，其中，形成所述源极接触线的步骤包括以下步骤：
在形成所述多层存储器单元之前，以第一块绝缘层填充所述第一缝隙；
刻蚀所述第一块绝缘层以在所述第一缝隙内形成沟槽，其中所述沟槽分别暴露出所述源极区；以及
以导电材料填充所述沟槽。
21.如权利要求20所述的方法，还包括：
在形成所述源极接触线之后，在所述第二缝隙内形成第二块绝缘层；以及
形成第一通孔接触插塞，所述第一通孔接触插塞被形成为穿透所述第二块绝缘层并分别耦接到所述源极接触线。
22.如权利要求20所述的方法，其中，所述第一通孔接触插塞被设置在所述多个位线中的相邻的位线之间。
23.如权利要求20所述的方法，还包括：
在形成所述多个位线之后，形成层间电介质层以覆盖所述存储块、所述源极接触线和所述多个位线；
形成第二通孔接触插塞，所述第二通孔接触插塞被形成为穿透所述层间电介质层并分别耦接到所述第一通孔接触插塞；以及
形成公共源极线，所述公共源极线被形成于所述层间电介质层之上，耦接到所述第二通孔接触插塞并在与所述源极接触线的延伸方向相同的方向上延伸。
24.如权利要求14所述的方法，其中，通过在所述衬底上沉积掺杂多晶硅层来形成所述源极区。
25.如权利要求24所述的方法，还包括以下步骤：
在形成由所述缝隙分离的所述多个存储块之前，刻蚀所述掺杂多晶硅层以形成源极沟槽；
在所述源极沟槽的表面上形成粘合层；以及
在所述粘合层上形成下源极接触线以分别填充所述源极沟槽，
其中，所述源极接触线被形成在所述下源极接触线之上。
26.如权利要求14所述的方法，其中，所述源极接触线被形成为与所述多个位线交叉。
CN201210125455.7A 2011-04-26 2012-04-26 半导体存储器件及其制造方法 Active CN102760739B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0038998 2011-04-26
KR1020110038998A KR20120121177A (ko) 2011-04-26 2011-04-26 반도체 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN102760739A true CN102760739A (zh) 2012-10-31
CN102760739B CN102760739B (zh) 2016-08-03

Family

ID=47055130

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210125455.7A Active CN102760739B (zh) 2011-04-26 2012-04-26 半导体存储器件及其制造方法

Country Status (3)

Country Link
US (1) US8759921B2 (zh)
KR (1) KR20120121177A (zh)
CN (1) CN102760739B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990354A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN106206593A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 包括减薄结构的半导体存储器件
CN108695333A (zh) * 2017-04-01 2018-10-23 英特尔公司 导电沟道和源极线耦合
CN109904171A (zh) * 2019-02-14 2019-06-18 长江存储科技有限责任公司 三维存储器及其制作方法
CN110911415A (zh) * 2018-09-18 2020-03-24 爱思开海力士有限公司 半导体装置及其制造方法
CN111199980A (zh) * 2018-11-19 2020-05-26 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN111384060A (zh) * 2018-12-27 2020-07-07 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN111406319A (zh) * 2018-06-07 2020-07-10 桑迪士克科技有限责任公司 包含凹形字线的三维平面nand存储器装置及其制造方法
WO2021026755A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021026756A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN112928120A (zh) * 2019-12-06 2021-06-08 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN113178453A (zh) * 2020-05-29 2021-07-27 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9202931B2 (en) 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
KR102039600B1 (ko) * 2013-08-16 2019-11-01 에스케이하이닉스 주식회사 반도체 메모리 장치
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
KR20150080769A (ko) * 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
KR102475454B1 (ko) * 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102509899B1 (ko) 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102608180B1 (ko) * 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
JP2018046059A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
KR20230117633A (ko) * 2017-03-08 2023-08-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102370728B1 (ko) * 2017-10-17 2022-03-07 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR102633073B1 (ko) 2018-04-24 2024-02-06 삼성전자주식회사 반도체 메모리 소자
DE102018111319A1 (de) * 2018-05-11 2019-11-14 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauelements
KR102598735B1 (ko) * 2018-05-18 2023-11-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102635659B1 (ko) * 2018-07-12 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법
US10868032B2 (en) * 2018-10-15 2020-12-15 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
WO2020113578A1 (en) 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
JP2021027290A (ja) * 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
KR102668063B1 (ko) * 2020-01-21 2024-05-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 인접한 소스 접점 구조들을 갖는 3차원 메모리 디바이스 및 그 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070103200A (ko) * 2006-04-18 2007-10-23 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
KR20080024971A (ko) * 2006-09-14 2008-03-19 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US20100148237A1 (en) * 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20110002172A1 (en) * 2009-07-06 2011-01-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100314648B1 (ko) 1998-10-28 2001-12-12 박종섭 반도체소자의제조방법
KR20020048266A (ko) 2000-12-18 2002-06-22 박종섭 반도체 소자 제조 방법
JP2010272638A (ja) 2009-05-20 2010-12-02 Toshiba Corp 半導体記憶装置およびその製造方法
KR20120094339A (ko) * 2011-02-16 2012-08-24 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070103200A (ko) * 2006-04-18 2007-10-23 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
KR20080024971A (ko) * 2006-09-14 2008-03-19 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US20100148237A1 (en) * 2008-12-17 2010-06-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20110002172A1 (en) * 2009-07-06 2011-01-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990354B (zh) * 2015-01-28 2019-05-31 旺宏电子股份有限公司 存储器元件及其制作方法
CN105990354A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN106206593B (zh) * 2015-05-26 2020-09-22 爱思开海力士有限公司 包括减薄结构的半导体存储器件
CN106206593A (zh) * 2015-05-26 2016-12-07 爱思开海力士有限公司 包括减薄结构的半导体存储器件
CN108695333A (zh) * 2017-04-01 2018-10-23 英特尔公司 导电沟道和源极线耦合
CN111406319A (zh) * 2018-06-07 2020-07-10 桑迪士克科技有限责任公司 包含凹形字线的三维平面nand存储器装置及其制造方法
CN111406319B (zh) * 2018-06-07 2023-12-22 桑迪士克科技有限责任公司 包含凹形字线的三维平面nand存储器装置及其制造方法
CN110911415A (zh) * 2018-09-18 2020-03-24 爱思开海力士有限公司 半导体装置及其制造方法
CN110911415B (zh) * 2018-09-18 2023-08-08 爱思开海力士有限公司 半导体装置及其制造方法
CN111199980A (zh) * 2018-11-19 2020-05-26 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN111199980B (zh) * 2018-11-19 2023-12-26 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN111384060A (zh) * 2018-12-27 2020-07-07 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN111384060B (zh) * 2018-12-27 2023-11-03 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN109904171A (zh) * 2019-02-14 2019-06-18 长江存储科技有限责任公司 三维存储器及其制作方法
US11653495B2 (en) 2019-08-13 2023-05-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11785772B2 (en) 2019-08-13 2023-10-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021026756A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021026755A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN112928120A (zh) * 2019-12-06 2021-06-08 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN112928120B (zh) * 2019-12-06 2024-04-12 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN113178453B (zh) * 2020-05-29 2022-05-03 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN113178453A (zh) * 2020-05-29 2021-07-27 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备

Also Published As

Publication number Publication date
KR20120121177A (ko) 2012-11-05
CN102760739B (zh) 2016-08-03
US8759921B2 (en) 2014-06-24
US20120273965A1 (en) 2012-11-01

Similar Documents

Publication Publication Date Title
CN102760739A (zh) 半导体存储器件及其制造方法
US10825865B2 (en) Three-dimensional semiconductor device
US11910614B2 (en) Three dimensional semiconductor device and method of forming the same
US8792280B2 (en) Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US10903223B2 (en) Driver placement in memories having stacked memory arrays
US20080099819A1 (en) Nonvolatile semiconductor storage apparatus and method for manufacturing the same
CN101794789A (zh) 三维存储器器件
KR20120052664A (ko) 비휘발성 메모리 장치
CN103383943A (zh) 半导体器件及其制造方法
CN103226972A (zh) 三维非易失性存储器件
CN103187421A (zh) 非易失性存储器件及其操作方法和制造方法
CN104934432A (zh) 具有单层浮栅的非易失性存储器件
KR102633697B1 (ko) 독립된 데이터 저장 패턴 구조를 갖는 3차원 플래시 메모리
KR102597549B1 (ko) 3차원 플래시 메모리의 판독 동작 방법
KR102635478B1 (ko) 게이트 퍼스트 공정을 통해 제조되는 3차원 플래시 메모리
KR102506204B1 (ko) 3차원 플래시 메모리, 이의 동작 방법 및 이의 제조 방법
KR102627215B1 (ko) 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
US20230410919A1 (en) Three-dimensional flash memory for improving integration and operation method thereof
US7851304B2 (en) Nonvolatile memory device and fabrication method
WO2023165379A1 (en) Three-dimensional memory device and method for forming the same
US20230282281A1 (en) Three-dimensional memory device and method for forming the same
KR20230033999A (ko) 강유전체 기반 고속 동작을 위한 3차원 플래시 메모리
KR20230033965A (ko) 메모리 윈도우를 확장시킨 3차원 플래시 메모리
KR20220052684A (ko) 프로그램 동작을 개선하는 3차원 플래시 메모리 및 그 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant