CN108695333A - 导电沟道和源极线耦合 - Google Patents

导电沟道和源极线耦合 Download PDF

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Abstract

公开了导电沟道技术。在一个示例中，一种存储器部件可以包括源极线，具有电耦合到源极线的第一和第二导电层的导电沟道以及与导电沟道相邻的存储器单元。在一个方面，通过防止不希望的氧化物形成，增加界面接触面积，并且通过经由多个薄沟道集成方案调整材料结晶粒度和间界，相对于单层导电沟道形成方案，改善了沟道导电性和可靠性。还公开了相关的系统和方法。

Description

导电沟道和源极线耦合
技术领域
本文描述的实施例总体上涉及半导体电子电路，更具体而言，涉及导电沟道和源极线耦合。
背景技术
使用半导体材料(例如，多晶硅)来在各种电子器件(例如，采用互补金属氧化物半导体(CMOS)材料的器件)中形成电导管(electrical conduit)或沟道。CMOS技术用于许多电子器件和部件，包括微处理器、微控制器、计算机存储器和数字逻辑电路。
诸如静态随机存取存储器(SRAM)和闪存(例如，NOR、NAND和电荷陷阱(chargetrap))的各种计算机存储器类型利用CMOS材料并且具有将源极线电耦合到存储器单元阵列的架构。通常，闪存阵列中的存储器单元被布置为使得阵列的一行中的每个存储器单元的控制栅极连接以形成诸如字线的存取线。阵列的列包括在一对选择线——源极选择线和漏极选择线——之间的源极到漏极连接的存储器单元串。
闪存阵列可以是二维配置或三维(3D)配置(例如，包括堆叠存储器元件的柱(pillar)的堆叠存储器阵列，诸如垂直NAND串(string))。源极选择线包括在存储器单元串和源极选择线之间的每个交叉点处的源极选择栅极，并且漏极选择线包括在存储器单元串和漏极选择线之间的每个交叉点处的漏极选择栅极。每个源极选择栅极连接到源极线，而每个漏极选择栅极连接到数据线，例如列位线。通常，源极线和数据线由多晶硅形成，并且存储器单元经由电耦合到源极线和数据线的多晶硅沟道连接。
附图说明
根据下面的具体描述并结合附图，本发明的特征和优点将变得显而易见，附图以举例的方式一起示出了各种发明实施例；并且其中：
图1示出了根据示例的3D NAND存储器部件的一部分；
图2A示出了图1的3D NAND存储器部件的存储器柱和存储器单元的顶视图；
图2B示出了图1的3D NAND存储器部件的存储器柱和存储器单元的侧视图；
图3是根据示例的电耦合到源极线的导电沟道的细节图；
图4A-4D示出了根据示例的用于制造闪存部件的方法；
图5是根据示例的用于制造闪存部件的方法的流程图；
图6是示例性存储器设备的示意图；以及
图7是示例性计算系统的示意图。
现在将参考示出的示例性实施例，并且本文将使用特定的语言来描述它们。然而将理解的是，并非旨在由此限制公开范围或具体的发明实施例。
具体实施方式
在公开和描述发明实施例之前，应该理解的是，并非旨在限制本文所公开的特定结构、过程步骤或材料，而是还包括如相关领域普通技术人员将认识到的其等同变换。还应该理解的是，本文使用的术语仅用于描述特定示例的目的，而不意图限制。不同附图中相同的附图标记表示相同的元件。流程图和过程中提供的数字是为了清楚地示出步骤和操作而提供的，并不一定指示特定的次序或顺序。除非另外定义，否则本文使用的所有技术和科学术语具有与本公开内容所属领域的普通技术人员通常理解的相同的含义。
如在本书面描述中所使用的，除非上下文另有明确规定，否则单数形式“一”、“一个”和“该”包括对复数指示物的明确支持。因此，例如，对“一层”的引用包括多个这样的层。
在本公开内容中，“包括”、“包含”、“含有”和“具有”等可以具有美国专利法中赋予它们的含义，并且可以表示“包括”等并且通常被解释为开放式术语。术语“由……组成”或“由……构成”是封闭式术语，仅包括结合这些术语而具体列出的以及根据美国专利法的部件、结构、步骤等。“基本上由……组成”或“基本上由……构成”具有美国专利法通常赋予它们的含义。特别是，这样的术语通常是封闭式术语，除了允许包括附加的项目、材料、部件、步骤或元件，这些附加的项目、材料、部件、步骤或元件不会实质上影响与之结合使用的项目的基本和新颖特征或功能。例如，即使没有在这样的术语之后的项目列表中明确列举，如果存在于“基本上由……组成”的语言之下，则微量元素存在于组合物中，但不影响组合物的性质或特征会是允许的。当在书面描述中使用开放式术语时，如“包含”或“包含”，应该理解，也应该对“基本上由……组成”的语言以及“由……组成”的语言提供直接支持，如同明确表述了，反之亦然。
如果有的话，说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等用于区分类似的元件，而不一定用于描述特定的先后顺序或时间顺序。应该理解的是，如此使用的术语在适当的情况下是可互换的，使得本文描述的实施例例如能够以不同于本文示出或以其他方式描述的顺序操作。类似地，如果本文将方法描述为包括一系列步骤，则本文给出的这些步骤的顺序不一定是可以执行这些步骤的唯一顺序，并且可以省略某些所述步骤和/或可以将本文未描述的某些其他步骤添加到该方法中。
如果有的话，在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“在……上方”、“在……下方”等用于描述性目的，不一定用于描述永久的相对位置。应该理解，如此使用的术语在适当情况下是可互换的，使得本文描述的实施例例如能够以与本文示出的或以其他方式描述的取向不同的其他取向进行操作。
如本文所使用的术语“耦合”被定义为以电或非电方式直接或间接连接。“直接耦合”的结构或元件彼此物理接触。本文中被描述为彼此“相邻”的对象可以彼此物理接触，彼此紧邻，或彼此在相同的整体范围或区域中，只要对于使用该短语的上下文而言是适当的。
如本文所使用的，诸如“增加的”、“减少的”、“更好的”、“更差的”、“更高的”、“更低的”、“增强的”、“最大化的”和“最小化的”等的比较术语指代设备、部件或活动的与其他可比较的设备、部件或活动的显著不同的性质或者与相同设备的不同迭代或实施例的显著不同的性质，性质是指现有技术公知的性质。例如，具有“增加的”讹误风险(risk ofcorruption)的数据区域可以指代存储器设备的区域，与同一存储器设备中的其他区域相比，该区域更可能具有写入错误。许多因素会导致这种增加的风险，包括位置、制造工艺、应用于该区域的编程脉冲数量等。
如本文所使用的，术语“基本上”是指动作、特征、性质、状态、结构、项目或结果的完全或接近完全的程度或度。例如，“基本上”封闭的对象意味着该对象要么完全封闭，要么几乎完全封闭。准确的可允许的与绝对完全的偏离程度在某些情况下可能取决于具体情况。但是，一般而言，“完全”的接近度将会达到相同的总体效果，如同获得了绝对和全部的“完全”。“基本上”的使用在以否定的含义使用以指代完全或接近完全不包括动作、特性、性质、状态、结构、项目或结果时同样适用。例如，“基本上不含”颗粒的组合物将完全不含颗粒，或者几乎完全不含颗粒，其效果会与其完全不含颗粒相同。即，“基本上不含”成分或元素的组合物实际上仍然可以包含这样的物品，只要其没有显著的影响即可。
如本文所使用的，术语“约”用于通过假设给定值可能“稍高于”或“稍低于”端点而为数值范围端点提供灵活性。
如本文所使用的，为了方便起见，可以将多个项目、结构元件、组成元件和/或材料呈现在公共列表中。但是，这些列表应该被解释为列表中的每个项目都被个别标识为单独的且唯一的项目。因此，这样的列表中的任何一个个体项目都不应该仅仅基于它们存在于共同的组中而没有相反的表示而被解释为实际上等同于相同列表的任何其他项目。
浓度、量、尺寸和其他数字数据可以在本文中以范围格式表示或呈现。应该理解的是，这样的范围格式仅仅为了方便和简洁而使用，因此应该被灵活地解释为不仅包括作为范围界限而明确记载的数值，而且还包括包含在该范围内的所有个体数值或子范围，如同明确地记载了每个数值和子范围。作为说明，“约1至约5”的数值范围应该被解释为不仅包括明确记载的约1至约5的值，还包括指示范围内的个体值和子范围。因此，包括在这个数值范围内的是诸如2、3和4的个体值以及诸如从1-3、从2-4和从3-5等的子范围以及单个的1、2、3、4和5。
这一相同的原则适用于只记载一个数值作为最小值或最大值的范围。此外，无论正在描述的特性或范围的宽度如何，都应适用这种解释。
本说明书通篇对“示例”的引用意味着结合该示例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，在本说明书通篇多个位置出现的短语“在示例中”并不一定都指相同的实施例。本文中短语“在一个实施例中”或“在一个方面”的出现不一定都指同一实施例或方面。
此外，所描述的特征、结构或特性可以以任何合适的方式在一个或多个实施例中组合。在本说明书中，提供了许多具体细节，例如布局、距离、网络示例等的示例。然而，相关领域的技术人员将认识到，在没有具体细节中的一个或多个，或者利用其他方法、部件、布局、测量等的情况下很多变化是可能的。在其他情况下，公知的结构、材料或操作未被详细示出或描述，但被认为完全在本公开内容的范围内。
示例性实施例
下面提供技术实施例的最初概述，然后更详细地描述具体的技术实施例。这个最初概述旨在帮助读者更快地理解技术，但并不旨在标识技术的关键或必要特征，也不旨在限制所要求保护的主题的范围。此外，尽管本文利用并举例说明了闪存，具体是NAND和3DNAND存储器器件来描述各种发明概念和实施例，但是应当理解的是，所示出的一般技术方面和发明原理同样适用于具有相似部件、特征、材料或操作的其他电子器件(例如，具有将部件电耦合到源极线的导电沟道的CMOS器件)。
闪存单元串与电源线之间的典型电耦合(即，导电沟道)在界面处具有氧化物材料，这导致不希望地降低电流(例如，串电流)和可靠性的电阻。这种氧化物材料是在处理以建立电耦合过程中由对源极线造成的损坏产生的。另外，由典型方法产生的导电沟道与源极线之间的电界面相对较小，因此限制了界面的载流能力。此外，增加导电沟道厚度也会增加沟道材料的结晶粒度，这会降低性能。典型的导电沟道的厚度受到结晶粒度和边界约束的限制，以满足性能指标，因此被限制了载流能力。因此，公开了通过解决与源极线的电界面以及导电沟道的结构来提供改进的导电沟道性能和可靠性的存储器部件。
可以改善导电沟道性能的一个示例性机制是通过改善导电沟道的载流能力和/或特性。在一个方面，可以最小化或消除由于源极线损坏导致的导电沟道和源极线之间的界面处的不希望的氧化物形成，从而提供性能和可靠性的益处。在一个示例中，存储器部件可以包括源极线，具有电耦合到源极线的第一和第二导电层的导电沟道以及与导电沟道相邻的存储器单元。还公开了相关的系统和方法。
参考图1，示意性地示出了3D NAND存储器部件100的一部分。通常，存储器部件的该部分包括柱(即，导电或半导电沟道)110和相邻于导电沟道110定位的存储器单元120a-n(即，存储器单元串126)。可以包括任何合适的数量的存储器单元。导电沟道110可以由任何合适的材料(例如，多晶硅)制成，使得导电沟道可以充当可以串联耦合的存储器单元120a-n的沟道区。例如，在串的一个或多个存储器单元120a-n的操作期间，可以在(半)导电沟道110中形成沟道。导电沟道110和存储器单元120a-n的串可以垂直取向，例如在三维存储器阵列中。例如，存储器单元120a位于存储器单元120n所位于的垂直层面(例如，接近存储器阵列的底部)之上的垂直层面(例如，接近存储器阵列的顶部)。典型地，导电沟道110将具有大致圆柱形的构造，并且每个存储器单元120a-n的结构将被设置在从导电沟道径向向外的同心环状结构中。存储器单元120a-n可以具有任何合适的结构。提供存储器单元结构用于背景描述并作为示例。因此，应该认识到，合适的存储器单元结构可以与本文公开的存储器单元结构不同。
这个示例中的每个存储器单元120a-n可以具有电荷储存结构(例如，其可以是导电浮置栅极，例如浮置栅极金属氧化物半导体晶体管(FGMOSFET)，电介质电荷陷阱等)。例如，如图2A和图2B所示，其分别示出了导电沟道110和代表性存储器单元120的顶视图和侧视图，存储器单元120可以具有电荷储存结构121。每个存储器单元120a-n还可以具有介于其电荷储存结构与导电沟道110之间的隧道电介质。例如，存储器单元120可以具有介于电荷储存结构121与导电沟道110之间的隧道电介质122。另外，每一存储器单元120a-n可以具有控制栅极(例如，作为诸如字线的存取线的一部分或耦合到诸如字线的存取线)。例如，存储器单元120可以包括控制栅极130。每个存储器单元可以具有介于其电荷储存结构和控制栅极之间的一个或多个电介质材料或电介质层。例如，存储器单元120可以包括介于电荷储存结构121和控制栅极130之间的电介质层(例如，多晶硅层间电介质(IPD)层)123-125。
每个存储器单元120可以具有电荷储存结构121，例如可为导体(例如，多晶硅)的浮置栅极，可为电介质的电荷陷阱，等等。适用于浮置栅极的导电或半导电材料的非限制性示例包括多晶硅、硅酸盐或非硅酸盐金属，例如Ru、Pt、Ge等，其中金属是连续的或不连续的。适用于电荷陷阱的电介质的非限制性示例包括氮化物、富硅电介质或SiON/Si3N4。
进一步参考图1，电介质140可以介于串126中的连续相邻的存储器单元120a-n之间。例如，电介质140可以介于至少连续相邻的存储器单元120a-n的浮置栅极121、电介质123-125和控制栅极130之间。电介质141可以介于串126的一端(例如，存储器单元120a)和选择栅极111之间，并且电介质142可以介于串126的相对端(例如，存储器单元120n)和选择栅极112之间，如图1所示。
在电荷储存结构121是电荷陷阱的一些实施例中，隧道电介质122、电荷储存结构121和电介质123-125可以形成可以由存储器单元120a-n中的两个或更多个共享的连续结构(例如，其对于存储器单元120a-n中的两个或更多个而言可以是共有的)。例如，这样的结构可以被所有的存储器单元120a-n共享或共有。用于基于电荷陷阱的器件的隧道电介质可以是多层(例如，氧化物/氮化物/氧化物(O/N/O))，而不是浮置栅极隧道电介质的典型的单个电介质层。
在一些实施例中，串126可以介于“虚设”存储器单元(未示出)之间并与之串联耦合以形成包括串126和“虚设”存储器单元的存储器单元串。举例来说，一个或多个“虚设”存储器单元可以介于串126的存储器单元120a与选择栅极111之间且与之串联耦合，和/或一个或多个“虚设”存储器单元可以介于与串126的存储器单元120n和选择栅极112之间且与之串联耦合。每个“虚设”存储器单元可以以与存储器单元120a-n相似的方式配置，并且可以具有与存储器单元120a-n相同的部件。在一些实施例中，一组虚设存储器单元可以代替选择栅极，或者可以被添加到虚设存储器单元。
串126的每个存储器单元120a-n可以与相邻于导电沟道110的选择栅极(例如，漏极选择栅极)111和相邻于(例如，接触)导电沟道110的选择栅极(例如，源极选择栅极)112(例如，串联)耦合，并且可以位于导电沟道110的选择栅极(例如，漏极选择栅极)111和相邻于(例如，接触)导电沟道110的选择栅极(例如，源极选择栅极)112之间。导电沟道110电耦合到数据线(例如，位线116)，在117处指示。因此，选择栅极111可以选择性地将串126耦合到数据线(例如，位线116)。另外，导电沟道110电耦合到源极线118，在119处指示。因此，选择栅极112可以选择性地将串126耦合到源极线118。例如，选择栅极111可以与存储器单元120a串联耦合，并且选择栅极112可以与存储器单元120n串联耦合。选择栅极111和112可以各自包括与导电沟道110相邻的栅极电介质113和与相应的栅极电介质113相邻的控制栅极114。
图1示意性地表示存储器部件100的各种部件和结构，因此缺少关于导电沟道110以及导电沟道110与源极线118之间的电耦合的一些细节。图3中提供了附加细节，其示出了根据本公开内容的示例的电耦合到源极线218(类似于图1中的119)的导电沟道210的详细视图。如图3所示，导电沟道210可以具有电耦合到源极线218的多个导电层250、251。源极线218可以包括任何合适的导电材料，例如掺杂多晶硅材料。导电层250、251可以用相同或不同的材料构成，如下面更详细讨论的。
导电层250、251中的至少一个可以与源极线218直接接触(例如，界面电接触)。如图所示，导电层250可以与源极线218物理分离或间隔开(如箭头252所示)，而不与源极线218直接接触或界面结合(interface)。然而，导电层251的一部分254可以设置在源极线218与导电层250之间。利用设置在导电层250和源极线218之间的空间252中的导电层251，导电层250的一部分253可以在导电层251的部分254、254'之间(即，“被其夹置”或被其包围)。即，导电层251的部分254'可以设置在导电层250的部分253上方，并且导电层251的部分254可以设置在导电层250的部分253下方。在源极线218和导电层250之间的导电层251的部分254可以在255处与源极线218并且在256处与导电层250直接接触(即直接物理接触)或界面结合。导电层251和源极线218的界面255可以是平面的或平坦的(例如，没有可能由某些蚀刻工艺导致的诸如凹坑、凹陷、凸起等的表面不规则性)。
如在图3中进一步所示，电介质层260可以与导电沟道210相邻。电介质层260可以形成用于与沟道210相邻的存储器单元的隧道电介质和/或用于选择栅极的栅极电介质。电介质层260可以包括任何合适的电介质材料，例如氧化物材料(例如氧化硅)。另外，绝缘材料261可以设置在导电沟道210内(例如，填充导电沟道210内部的空间或空隙)。绝缘材料261可以是任何合适的绝缘材料，例如氧化硅。
如上所述，导电层250、251可以由相同或不同的材料构成。因此，导电层250、251可以被单独配置以实现期望的性能目标。在一些实施例中，导电层250、251可以各自包括多晶硅材料，所述多晶硅材料可以是未掺杂的、相似或相同掺杂的，或关于掺杂剂类型和/或掺杂剂浓度方面彼此不同掺杂的。例如，一个导电层可以被掺杂而另一个导电层不被掺杂，所有导电层可以用相同的N型或者P型掺杂来掺杂，或者一个导电层可以用N型掺杂来掺杂，而另一个导电层用P型掺杂来掺杂。类似的示例可以应用于掺杂剂浓度。在一个方面，选择不同的掺杂组合可以被配置为通过如在P型和N型结中经由静电势垒限制电荷载流子深度和位置来导致对哪个导电层将导通(即，流动或传导)电子的可控性。这可以有助于通过沟道界面散射减少和通过平衡结晶粒度和晶粒间界而改善电流(例如串电流)，这也可以导致可靠性提高。Ge或SiGe也可以是用于导电沟道210的导电层的合适材料。
虽然在导电沟道210中示出了两个导电层，但应该认识到，沟道210可以包括任何合适数量的导电层。例如，导电沟道可以具有三个导电层，其中，这些层以交替掺杂类型(例如，P-N-P或N-P-N)排列，这可以用来提供P-N结效应，从而以最小化界面散射的方式相关于深度和位置(例如，在隧道氧化物处，朝向隧道氧化物，或远离隧道氧化物)控制通过导电层的电荷载流子流动。导电层的数量可以根据电子载流子限制的需要进行扩展。因此，如本文所公开的，导电沟道210可以被配置为通过改变导电层的数量而用作多沟道(例如，双沟道或三沟道)。
在一个方面，导电沟道210的导电层250、251可以提供对个体导电层非晶/晶体材料相(例如，多晶硅晶粒的)的控制，其可以被配置为提供期望的属性，例如通过其材料体积性质变化而最大化串电流并且最小化相邻层处的界面散射。可以针对导电沟道210的导电层250、251单独控制材料(例如，多晶硅)的结晶粒度。根据实施例，希望较厚的导电沟道提供更高的电流(例如，串电流)。然而，较厚的材料由于在形成沟道期间发生的较大结晶粒度(其限制了沟道增厚)而在单个厚层中对性能(例如程序Vt西格马(PVS)和亚阈值摆动(SS)降低(degradation))是有害的。PVS是用于编程速度变化的电学度量，其归因于诸如单元掺杂类型/浓度、电荷隧穿、其结构配置等多种因素。SS是基于作为栅极电压的函数的漏极电流的指数行为的晶体管导通/截止切换性能的度量。利用多个导电层250、251，可以将结晶粒度保持在可接受的限度内，同时有效地增厚导电沟道210以在给定厚度下提供更高的电流而不劣化。这种好处可以借助导电沟道中导电层的数量来倍增。
因此，可以在沟道210中控制材料类型、掺杂剂浓度、掺杂剂组合和/或材料结晶粒度/结构，以提供性能益处。导电沟道可以包括具有任何组合中的任何合适的材料特性或属性的任何合适数量的导电层。
在一个方面，源极线218与导电层251之间的界面255可以具有相对大的直径272，其可改善电接触面积并降低电阻。在一个示例中，直径272可以大于或等于25nm。
图4A-4D示出了如本文所公开的用于制造导电沟道的示例性方法或过程的方面。具体而言，附图示出了沟道到源极线的电耦合以及具有多层的沟道的形成，如图3所示。图4A示出了在电介质层260上形成的导电层250。电介质层260可以具有靠近源极线218的底部部分262。导电层250可以通过任何合适的技术或工艺(例如沉积工艺)形成在电介质层260上。如图3所示，处于其最终形式的导电层250将是导电沟道210的一部分，处于其最终形式的电介质层260将用作隧道和/或栅极电介质。因此，导电层250不用作牺牲层，而是与随后沉积的导电层251一起使用以形成导电沟道210。通过在公开的整个制造过程中将导电层250保持在电介质层260上，可以保护电介质层260，并且因此避免暴露于有害的蚀刻化学物质，这些蚀刻化学物质可能导致有害的表面性质改变，所述有害的表面性质改变降低隧道和/或栅极电介质的性能和可靠性。即，隧道和/或栅极电介质可以保持其沉积时的质量(仅暴露于导电层250的沉积)，并且因此保持不受随后处理的影响和损害。
图4B-4D示出了如何可以通过电介质层260的底部部分262暴露源极线218以便于如图3所示的那样将沟道250电耦合到源极线218。在一个方面，源极线218可以通过在导电层250中形成开口257而暴露(参见图4C)。在一些实施例中，开口257可以通过蚀刻形成，这可以使导电层250的材料暴露于不期望的损害。图4B示出了可以保护导电层250的上部部分258免受蚀刻同时使开口257穿过导电层250的过程。例如，导电层250的上部部分258可以通过在导电层250上形成牺牲层270来保护。牺牲层270可以包括任何合适的材料，诸如氧化物材料(例如，氧化硅)、氮化物材料(例如，SiN)等。牺牲层270可以通过任何合适的技术或工艺(例如沉积或生长工艺)形成在导电层250上。
在导电层250的上部部分258由牺牲层270保护的情况下，可以穿过牺牲层270的底部部分271并且穿过导电层250的底部部分259形成开口257以暴露电介质层260的底部部分262，如图4C所示。可以通过任何合适的技术或工艺穿过牺牲层270的底部部分271并穿过导电层250的底部部分259形成开口257，所述合适的技术或工艺例如蚀刻(例如，干法和/或湿法蚀刻)，如以上提及的那样。在一个实施例中，可以通过干法穿孔蚀刻穿过牺牲层270和导电层250朝向导电层251形成开口257，所述蚀刻选择性地停止在源极线218之上(即，覆盖源极线218)的电介质层260处。因此，电介质层260的底部部分262可保护源极线218免受干法蚀刻。
接着可以去除接近开口257的电介质层260的底部部分262，以暴露源极线218，如图4D所示。暴露源极线218可以在导电层250和源极线218之间形成凹陷263。凹陷263可以在源极线218上为与电介质层251的接触界面255(参见图3)提供大的暴露，从而改善电接触面积并降低电阻。在一个方面，牺牲层270可以在暴露源极线218并形成凹陷263的相同工艺中从导电层250移除。电介质层260的底部部分262和牺牲层270可以通过任何合适的技术或工艺(诸如蚀刻(例如，干法和/或湿法蚀刻))移除。在一个实施例中，电介质层260的底部部分262和牺牲层270可以通过诸如氢氟酸(HF)(例如用于氧化硅)、热HF、缓冲氧化物边缘(BOE)(例如，用于氧化硅)、热磷(例如，如果使用SiN牺牲层)等的湿法蚀刻工艺移除。因此，由于牺牲层270的存在而导致的由干法蚀刻产生的相对较小的开口257可以通过形成凹陷263的湿法蚀刻有效地扩大，以便更大地暴露源极线218。在一个方面，可以选择和配置蚀刻工艺，使得源极线218保持不受损，从而使得源极线218的暴露部分(即，表面)不受损(例如，平面或平坦的，没有表面不规则性，例如可能由蚀刻引起的凹坑、凹陷、凸起等)。这防止了在源极线218和导电层251(见图3)之间的界面255处的不能被移除的氧化物的形成，这可以避免由这种氧化物引起的电阻和相关的电流减小。因此，可以使用混合干法和湿法蚀刻工艺，如关于图4C和图4D所讨论的，以穿过导电层250和电介质层260暴露源极线218。在一些实施例中，可以用在蚀刻期间具有方向性的任何其他类型的蚀刻来代替干法蚀刻步骤。
在源极线218暴露的情况下，可以在导电层250上形成导电层251，使得导电层250、251电耦合到源极线218(例如，经由界面255和256)以实现如图3所示的最终配置。这可以包括在凹陷263中形成导电层251，使得导电层251与源极线218和导电层250界面结合。可以通过混合干法和湿法蚀刻工艺形成的凹陷263可以使导电层251的部分254、254'能够夹住或围绕导电层250的部分253。导电层251因此可以将与源极线218物理分离的导电层250电连接到源极线218。导电层251可以通过任何合适的技术或工艺(例如沉积工艺和/或外延生长工艺)形成在导电层250上。在一个方面中，导电层251的底部厚度273可以厚于导电沟道210的侧壁厚度274。用于界面255的源极线218的暴露表面可以有助于在导电沟道210的底部形成非常厚的导电层251材料沉积，其类似于并且可能是由于由蚀刻工艺对源极线218材料的表面调节或改性所导致的一种外延生长，因此提供非常干净和均匀的反应结合位点重排。在形成最终的导电层(例如，导电层251)之后，如果导电沟道是中空的，则可以可选地用合适的绝缘材料(例如氧化硅)填充导电沟道。
尽管以上在导电沟道和源极线之间的电耦合的上下文中描述了图3-4D的结构和方法，但是应当认识到，这些结构和方法可以应用于其他地方，例如电耦合存储器串的多个垂直堆叠“板(deck)”(例如，将一个柱或导电沟道耦合到另一个)。这种多层堆叠板可以在板之间使用“插塞”形成(例如，诸如多晶硅的导电材料)。本技术可以便于形成和电耦合板的导电沟道到插塞而对插塞的损坏很小或没有损坏。
再次参考图1，导电沟道110的形成以及沟道110到源极线118的耦合通常将在形成存储器单元120a-n之后发生。存储器单元可以通过任何合适的方法形成。例如，可以通过蚀刻穿过导电和电介质材料的多个交替的层或层级来形成柱开口。导电层可以包括任何合适的导电材料，例如多晶硅，其可以被导电地掺杂(例如，掺杂为N+型导电性)。电介质层可以包括任何合适的电介质材料，诸如氧化物(例如氧化硅)、氮氧化物(例如氮氧化硅)等。为了形成与导电沟道相邻的存储器单元，可以使用柱开口来执行一系列工艺，包括蚀刻和沉积工艺，以接近存储器单元位置。可以形成的存储器单元结构包括电荷储存结构(例如，浮置栅极)、控制栅极、隧道电介质、阻挡电介质等。
在图5中的流程图中总结了制造闪存部件或单元的方法或过程。如块301所示，第一导电层可以形成在电介质层上，电介质层具有靠近源极线的底部部分。源极线可以通过电介质层的底部部分中的开口暴露，如块302所示。可以在第一导电层上和源极线的暴露部分上形成第二导电层，使得第一导电层和第二导电层电耦合到源极线，如块303所示。
再次，虽然主要在3DNAND闪存器件的上下文中提供了本公开内容，但是应当理解，该技术的某些方面也可以应用于利用半导体材料(例如，多晶硅)形成电沟道或导管的任何器件。具体来说，该技术可适用于包括CMOS部件的许多器件。
图6是根据本公开内容的示例的存储器设备480的示意图。存储器设备可以包括衬底481和本文公开的可操作地耦合到衬底481的存储器部件400。在一个方面，存储器设备480可以包括任何合适的电子部件482，诸如CPU、GPU、存储器控制器、视频解码器、音频解码器、视频编码器、相机处理器、系统存储器和/或调制解调器。
图7示出了示例性计算系统590。计算系统590可以包括耦合到主板591的如本文所公开的存储器设备580。在一个方面，计算系统590还可以包括处理器592、存储器设备593、无线电设备594、散热器595、端口596、插槽或可以可操作地耦合到主板591的任何其他合适的设备或部件。计算系统590可以包括任何类型的计算系统，诸如台式计算机、膝上型电脑、平板电脑、智能电话、可穿戴设备、服务器等。其它实施例不需要包括图7中指定的所有特征，并且可以包括在图7中没有指定的替代特征。
存储器设备的电子部件或器件(例如管芯)中使用的电路可以包括硬件、固件、程序代码、可执行代码、计算机指令和/或软件。电子部件和设备可以包括非暂时性计算机可读储存介质，其可以是不包括信号的计算机可读储存介质。在可编程计算机上执行程序代码的情况下，本文所述的计算设备可以包括处理器，处理器可读的储存介质(包括易失性和非易失性存储器和/或储存元件)，至少一个输入设备，以及至少一个输出设备。易失性和非易失性存储器和/或储存元件可以是RAM、EPROM、闪存驱动器、光盘驱动器、磁硬盘驱动器、固态驱动器或用于存储电子数据的其他介质。节点和无线设备还可以包括收发机模块、计数器模块、处理模块和/或时钟模块或定时器模块。可以实现或利用本文描述的任何技术的一个或多个程序可以使用应用编程接口(API)、可重用控件等。这样的程序可以以高级程序化或面向对象的编程语言来实现以与计算机系统通信。然而，如果需要，程序可以以汇编或机器语言来实现。在任何情况下，语言都可以是编译或解释的语言，并与硬件实施方式相结合。
示例
以下示例涉及进一步的实施例。
在一个示例中，提供了一种存储器部件，其包括源极线，具有电耦合到源极线的第一和第二导电层的导电沟道以及与导电沟道相邻的存储器单元。
在存储器部件的一个示例中，第一导电层与源极线间隔开。
在存储器部件的一个示例中，第二导电层的一部分设置在源极线和第一导电层之间并且与源极线和第一导电层界面结合。
在存储器部件的一个示例中，第二导电层和源极线的界面基本上不含氧化物材料。
在存储器部件的一个示例中，第二导电层和源极线的界面是平面的。
在存储器部件的一个示例中，第二导电层和源极线的界面具有大于或等于25nm的直径。
在存储器部件的一个示例中，第二导电层的部分围绕第一导电层的一部分。
在存储器部件的一个示例中，第一导电层和第二导电层各自包括掺杂多晶硅材料。
在存储器部件的一个示例中，第一导电层和第二导电层的掺杂多晶硅材料是不同的。
在存储器部件的一个示例中，第一导电层是P型掺杂或N型掺杂的，并且第二导电层是P型掺杂或N型掺杂中的另一者。
在存储器部件的一个示例中，第一导电层和第二导电层中的至少一个包括Ge、SiGe或其组合。
在存储器部件的一个示例中，源极线包括掺杂多晶硅材料。
在存储器部件的一个示例中，导电沟道是垂直取向的。
在一个示例中，存储器部件包括设置在导电沟道内的绝缘材料。
在一个示例中，存储器部件包括与导电沟道相邻的电介质层。
在存储器部件的一个示例中，电介质层形成隧道电介质。
在存储器部件的一个示例中，每个存储器单元包括电荷储存结构。
在存储器部件的一个示例中，电荷储存结构包括浮置栅极。
在存储器部件的一个示例中，电荷储存结构包括电荷陷阱。
在存储器部件的一个示例中，每个存储器单元包括控制栅极。
在存储器部件的一个示例中，每个存储器单元包括与导电沟道相邻的隧道电介质，与隧道电介质相邻的电荷储存结构，控制栅极，以及电荷储存结构与控制栅极之间的阻挡电介质。
在一个示例中，存储器部件包括与导电沟道相邻的源极选择栅极。
在存储器部件的一个示例中，存储器部件是闪存部件。
在存储器部件的一个示例中，闪存部件是NAND存储器部件或NOR存储器部件。
在一个示例中，提供了一种存储器设备，其包括衬底以及可操作地耦合到衬底的存储器部件，存储器部件具有源极线和具有电耦合到源极线的第一和第二导电层的导电沟道。
在存储器设备的一个示例中，第一导电层与源极线间隔开。
在存储器设备的一个示例中，第二导电层的一部分设置在源极线和第一导电层之间并且与源极线和第一导电层界面结合。
在存储器设备的一个示例中，第二导电层和源极线的界面是平面的。
在存储器设备的一个示例中，第二导电层和源极线的界面具有大于或等于25nm的直径。
在存储器设备的一个示例中，第二导电层的部分围绕第一导电层的一部分。
在存储器设备的一个示例中，第一导电层和第二导电层各自包括掺杂多晶硅材料。
在存储器设备的一个示例中，第一导电层和第二导电层的掺杂多晶硅材料是不同的。
在存储器设备的一个示例中，第一导电层是P型掺杂或N型掺杂的，并且第二导电层是P型掺杂或N型掺杂中的另一者。
在存储器设备的一个示例中，第一导电层和第二导电层中的至少一个包括Ge、SiGe或其组合。
在存储器设备的一个示例中，源极线包括掺杂多晶硅材料。
在存储器设备的一个示例中，导电沟道是垂直取向的。
在一个示例中，存储器设备包括设置在导电沟道内的绝缘材料。
在一个示例中，存储器设备包括与导电沟道相邻的电介质层。
在存储器设备的一个示例中，电介质层形成隧道电介质。
在一个示例中，存储器设备包括与导电沟道相邻的存储器单元。
在存储器设备的一个示例中，每个存储器单元包括电荷储存结构。
在存储器设备的一个示例中，电荷储存结构包括浮置栅极。
在存储器设备的一个示例中，每个存储器单元包括控制栅极。
在存储器设备的一个示例中，每个存储器单元包括与导电沟道相邻的隧道电介质，与隧道电介质相邻的电荷储存结构，控制栅极，以及电荷储存结构与控制栅极之间的阻挡电介质。
在一个示例中，存储器设备包括与导电沟道相邻的源极选择栅极。
在一个示例中，存储器设备包括CPU、GPU、存储器控制器、视频解码器、音频解码器、视频编码器、相机处理器、系统存储器、调制解调器或其组合。
在一个示例中，提供了一种计算系统，该计算系统包括主板和可操作地耦合到主板的存储器设备。存储器设备包括衬底以及可操作地耦合到衬底的存储器部件，存储器部件具有源极线和具有电耦合到源极线的第一和第二导电层的导电沟道。
在计算系统的一个示例中，计算系统包括台式计算机、膝上型电脑、平板电脑、智能电话、可穿戴设备、服务器或其组合。
在计算系统的一个示例中，计算系统包括可操作地耦合到主板的处理器、存储器设备、散热器、无线电设备、插槽、端口或其组合。
在一个示例中，提供了一种用于制造存储器部件的方法，包括：在电介质层上形成第一导电层，所述电介质层具有靠近源极线的底部部分；通过电介质层的底部部分中的开口暴露源极线；以及在所述第一导电层上和所述源极线的暴露部分上形成第二导电层，使得所述第一导电层和所述第二导电层电耦合到所述源极线。
在用于制造存储器部件的方法的一个示例中，暴露源极线包括形成穿过第一导电层的底部部分的开口，并且移除电介质层的靠近所述开口的底部部分。
在用于制造存储器部件的方法的一个示例中，穿过第一导电层的底部部分形成开口包括蚀刻穿过第一导电层的底部部分。
在用于制造存储器部件的方法的一个示例中，蚀刻包括干法蚀刻。
在一个示例中，用于制造存储器部件的方法包括保护第一导电层的上部部分免受蚀刻。
在用于制造存储器部件的方法的一个示例中，保护第一导电层的上部部分包括在第一导电层上形成牺牲层。
在用于制造存储器部件的方法的一个示例中，暴露源极线进一步包括形成穿过牺牲层的底部部分的开口以暴露电介质层的底部部分。
在一个示例中，用于制造存储器部件的方法包括于在第一导电层上形成第二导电层之前移除牺牲层。
在用于制造存储器部件的方法的一个示例中，牺牲层包括氧化物材料。
在用于制造存储器部件的方法的一个示例中，移除电介质层的靠近开口的底部部分包括蚀刻电介质层的底部部分。
在用于制造存储器部件的方法的一个示例中，蚀刻包括湿法蚀刻。
在用于制造存储器部件的方法的一个示例中，湿法蚀刻包括氢氟酸蚀刻。
在用于制造存储器部件的方法的一个示例中，移除电介质层的靠近开口的底部部分包括在第一导电层和源极线之间形成凹陷，以及在第一导电层上形成第二导电层使得所述第一导电层和第二导电层电耦合到所述源极线包括在所述凹陷中形成所述第二导电层，使得所述第二导电层与所述源极线和所述第一导电层界面结合。
在用于制造存储器部件的方法的一个示例中，在电介质层上形成第一导电层包括在电介质层上沉积第一导电材料。
在用于制造存储器部件的方法的一个示例中，在第一导电层上形成第二导电层包括在第一导电层上沉积第二导电材料。
在用于制造存储器部件的方法的一个示例中，源极线的暴露部分具有平坦表面。
在用于制造存储器部件的方法的一个示例中，源极线的暴露部分具有大于或等于25nm的直径。
在用于制造存储器部件的方法的一个示例中，第一导电层和第二导电层各自包括掺杂多晶硅材料。
在用于制造存储器部件的方法的一个示例中，第一导电层和第二导电层的掺杂多晶硅材料是不同的。
在用于制造存储器部件的方法的一个示例中，第一导电层是P型掺杂或N型掺杂的，而第二导电层是P型掺杂或N型掺杂中的另一者。
在用于制造存储器部件的方法的一个示例中，第一导电层和第二导电层中的至少一个包括Ge、SiGe或其组合。
在用于制造存储器部件的方法的一个示例中，源极线包括掺杂多晶硅材料。
在用于制造存储器部件的方法的一个示例中，第一导电层和第二导电层形成导电沟道。
在用于制造存储器部件的方法的一个示例中，导电沟道是垂直取向的。
在一个示例中，用于制造存储器部件的方法包括将绝缘材料设置在导电沟道内。
在一个示例中，用于制造存储器部件的方法包括形成与导电沟道相邻的存储器单元。
在用于制造存储器部件的方法的一个示例中，形成存储器单元包括形成电荷储存结构。
在用于制造存储器部件的方法的一个示例中，电荷储存结构是浮置栅极。
在用于制造存储器部件的方法的一个示例中，形成存储器单元包括形成控制栅极。
在用于制造存储器部件的方法的一个示例中，电介质层形成隧道电介质。
在用于制造存储器部件的方法的一个示例中，形成存储器单元包括形成控制栅极，在控制栅极附近形成阻挡电介质，以及在阻挡电介质附近形成电荷储存结构，其中电荷储存结构与隧道电介质相邻。
在一个示例中，一种用于制造存储器部件的方法包括形成与所述导电沟道相邻的源极选择栅极。
在一个示例中，提供了一种导电沟道，所述导电沟道包括多个掺杂导电材料层。
在导电沟道的一个示例中，多个掺杂导电材料层中的每一个包括掺杂多晶硅材料。
在导电沟道的一个示例中，多个掺杂导电材料层中的至少两个的掺杂多晶硅材料是不同的。
在导电沟道的一个示例中，一个掺杂导电材料层是P型掺杂或N型掺杂的，另一个掺杂导电材料层是P型掺杂或N型掺杂中的另一者。
在导电沟道的一个示例中，多个掺杂导电材料层中的至少一个包括Ge、SiGe或其组合。
在一个示例中，提供了一种形成导电沟道以将存储器单元串电连接到源极线的方法，所述方法包括：获得第一掺杂导电材料层；以及在第一掺杂导电材料层上形成第二掺杂导电材料层。
在形成导电沟道的方法的一个示例中，在第一掺杂导电材料层上形成第二掺杂导电材料层包括在第一掺杂导电材料层上沉积第二掺杂导电材料层。
在形成导电沟道的方法的一个示例中，第一掺杂导电材料层和第二掺杂导电材料层各自包括掺杂多晶硅材料。
在形成导电沟道的方法的一个示例中，第一掺杂导电材料层和第二掺杂导电材料层的掺杂多晶硅材料是不同的。
在形成导电沟道的方法的一个示例中，第一掺杂导电材料层是P型掺杂或N型掺杂的，第二掺杂导电材料层是P型掺杂或N型掺杂中的另一者。
在形成导电沟道的方法的一个示例中，第一掺杂导电材料层和第二掺杂导电材料层中的至少一个包括Ge、SiGe或其组合。
虽然前面的示例说明了一个或多个特定应用中的具体实施例，但是对于本领域的普通技术人员来说显而易见的是，可以在形式、用法和实施细节上进行许多修改而不脱离本文阐明的原则和概念。

Claims (29)

1.一种存储器部件，包括：
源极线；
导电沟道，所述导电沟道具有电耦合到所述源极线的第一导电层和第二导电层；以及
存储器单元，所述存储器单元与所述导电沟道相邻。
2.根据权利要求1所述的存储器部件，其中，所述第一导电层与所述源极线间隔开。
3.根据权利要求2所述的存储器部件，其中，所述第二导电层的一部分设置在所述源极线和所述第一导电层之间并且与所述源极线和所述第一导电层界面结合。
4.根据权利要求3所述的存储器部件，其中，所述第二导电层和所述源极线的界面基本上不含氧化物材料。
5.根据权利要求3所述的存储器部件，其中，所述第二导电层和所述源极线的界面是平面的。
6.根据权利要求5所述的存储器部件，其中，所述第二导电层和所述源极线的界面具有大于或等于25nm的直径。
7.根据权利要求2所述的存储器部件，其中，所述第二导电层的部分围绕所述第一导电层的一部分。
8.根据权利要求1所述的存储器部件，其中，所述第一导电层和所述第二导电层各自包括掺杂多晶硅材料。
9.根据权利要求8所述的存储器部件，其中，所述第一导电层和所述第二导电层的所述掺杂多晶硅材料是不同的。
10.根据权利要求9所述的存储器部件，其中，所述第一导电层是P型掺杂或N型掺杂的，并且所述第二导电层是P型掺杂或N型掺杂中的另一者。
11.根据权利要求1所述的存储器部件，还包括设置在所述导电沟道内的绝缘材料。
12.根据权利要求1所述的存储器部件，还包括与所述导电沟道相邻的电介质层。
13.根据权利要求12所述的存储器部件，其中，所述电介质层形成隧道电介质。
14.根据权利要求1所述的存储器部件，其中，每个存储器单元包括：
与所述导电沟道相邻的隧道电介质；
与所述隧道电介质相邻的电荷储存结构；
控制栅极；以及
所述电荷储存结构和所述控制栅极之间的阻挡电介质。
15.根据权利要求1所述的存储器部件，还包括与所述导电沟道相邻的源极选择栅极。
16.一种存储器设备，包括：
衬底；以及
可操作地耦合到所述衬底的根据权利要求1所述的存储器部件。
17.根据权利要求16所述的存储器设备，其中，每个存储器单元包括：
与所述导电沟道相邻的隧道电介质；
与所述隧道电介质相邻的电荷储存结构；
控制栅极；以及
所述电荷储存结构和所述控制栅极之间的阻挡电介质。
18.根据权利要求16所述的存储器设备，还包括与所述导电沟道相邻的源极选择栅极。
19.一种用于制造存储器部件的方法，包括：
在电介质层上形成第一导电层，所述电介质层具有靠近源极线的底部部分；
通过所述电介质层的底部部分中的开口暴露所述源极线；以及
在所述第一导电层上和所述源极线的暴露部分上形成第二导电层，使得所述第一导电层和所述第二导电层电耦合到所述源极线。
20.根据权利要求19所述的方法，其中，暴露所述源极线包括：
形成穿过所述第一导电层的底部部分的开口；以及
移除所述电介质层的靠近所述开口的底部部分。
21.根据权利要求20所述的方法，其中，形成穿过所述第一导电层的底部部分的开口包括蚀刻穿过所述第一导电层的底部部分。
22.根据权利要求21所述的方法，还包括保护所述第一导电层的上部部分免受蚀刻。
23.根据权利要求22所述的方法，其中，保护所述第一导电层的上部部分包括在所述第一导电层上形成牺牲层。
24.根据权利要求23所述的方法，其中，暴露所述源极线还包括形成穿过所述牺牲层的底部部分的开口以暴露所述电介质层的底部部分。
25.根据权利要求23所述的方法，还包括于在所述第一导电层上形成所述第二导电层之前移除所述牺牲层。
26.根据权利要求20所述的方法，其中，
移除所述电介质层的靠近所述开口的底部部分包括在所述第一导电层和所述源极线之间形成凹陷；并且
在所述第一导电层上形成所述第二导电层使得所述第一导电层和所述第二导电层电耦合到所述源极线包括：在所述凹陷中形成所述第二导电层，使得所述第二导电层与所述源极线和所述第一导电层界面结合。
27.根据权利要求19所述的方法，其中，所述第一导电层和所述第二导电层形成导电沟道。
28.根据权利要求27所述的方法，其中，所述导电沟道是垂直取向的。
29.根据权利要求27所述的方法，还包括形成与所述导电沟道相邻的源极选择栅极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10957392B2 (en) * 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10777576B1 (en) 2019-04-03 2020-09-15 Micron Technology, Inc. Integrated assemblies having charge-trapping material arranged in vertically-spaced segments, and methods of forming integrated assemblies

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101443A1 (en) * 2009-09-30 2011-05-05 Huo Zongliang Nonvolatile memory device and method for fabricating the same
CN102760739A (zh) * 2011-04-26 2012-10-31 爱思开海力士有限公司 半导体存储器件及其制造方法
US20150131381A1 (en) * 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. Three Dimensional Nonvolatile Memory Cell Structure with Upper Body Connection
US20150340370A1 (en) * 2014-05-23 2015-11-26 SK Hynix Inc. Three-dimensional nonvolatile memory device, semiconductor system including the same, and method of manufacturing the same
US20150380418A1 (en) * 2014-06-27 2015-12-31 SanDisk Technologies, Inc. Three dimensional nand device with channel contacting conductive source line and method of making thereof
US9356043B1 (en) * 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
US20160329101A1 (en) * 2015-05-08 2016-11-10 Sandisk Technologies Inc. Three-dimensional p-i-n memory device and method reading thereof using hole current detection
WO2017039784A1 (en) * 2015-08-31 2017-03-09 Cypress Semiconductor Corporation Memory device with multi-layer channel and charge trapping layer
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
JP6545587B2 (ja) * 2015-09-15 2019-07-17 東芝メモリ株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110101443A1 (en) * 2009-09-30 2011-05-05 Huo Zongliang Nonvolatile memory device and method for fabricating the same
CN102760739A (zh) * 2011-04-26 2012-10-31 爱思开海力士有限公司 半导体存储器件及其制造方法
US20150131381A1 (en) * 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. Three Dimensional Nonvolatile Memory Cell Structure with Upper Body Connection
US20150340370A1 (en) * 2014-05-23 2015-11-26 SK Hynix Inc. Three-dimensional nonvolatile memory device, semiconductor system including the same, and method of manufacturing the same
US20150380418A1 (en) * 2014-06-27 2015-12-31 SanDisk Technologies, Inc. Three dimensional nand device with channel contacting conductive source line and method of making thereof
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
US20160329101A1 (en) * 2015-05-08 2016-11-10 Sandisk Technologies Inc. Three-dimensional p-i-n memory device and method reading thereof using hole current detection
US9356043B1 (en) * 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
WO2017039784A1 (en) * 2015-08-31 2017-03-09 Cypress Semiconductor Corporation Memory device with multi-layer channel and charge trapping layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111788686A (zh) * 2020-04-27 2020-10-16 长江存储科技有限责任公司 三维存储器件及用于形成其的方法

Also Published As

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