CN112349327B - 半导体存储器装置 - Google Patents

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Abstract

半导体存储器装置包括存储器单元阵列和连接至存储器单元阵列的位线。半导体存储器装置还包括与位线交叠并且与位线间隔开不同距离的第一上线和第二上线。

Description

半导体存储器装置
技术领域
本公开总体上涉及一种半导体存储器装置，并且更具体地，涉及一种三维半导体存储器装置。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。为了提高存储器单元的集成度，已经提出了三维半导体存储器装置。
三维半导体存储器装置可以包括通过在垂直方向上延伸的沟道结构串联连接的多个存储器单元。可以通过使用栅极诱导漏极泄漏(GIDL)电流产生空穴的GIDL擦除操作来擦除三维半导体存储器装置的存储器单元中存储的数据。
发明内容
根据本公开的实施方式，一种半导体存储器装置包括：形成在基板上的公共源极线；形成在公共源极线上的存储器单元阵列；连接到存储器单元阵列的位线；以及延伸以与位线交叠的绝缘层。绝缘层包括第一区域和第二区域，其中，第一区域中的绝缘层的厚度比第二区域中的绝缘层的厚度薄。半导体存储器装置还包括与绝缘层的第一区域交叠的第一上线(upper line)和与绝缘层的第二区域交叠的第二上线。
根据本公开的另一实施方式，一种半导体存储器装置包括：形成在基板上的公共源极线；形成在公共源极线上的存储器单元阵列；连接到存储器单元阵列的位线；延伸以与位线交叠的绝缘层；形成在绝缘层上的第一上线；以及形成在绝缘层上的第二上线。第二上线比第一上线与位线间隔开更远。
附图说明
图1和图2是例示根据本公开的实施方式的半导体存储器装置的框图。
图3是例示根据本公开的实施方式的存储块的等效电路图。
图4是例示与存储器单元阵列交叠的第一上线和第二上线的实施方式的图。
图5A至图5D是例示根据本公开的实施方式的半导体存储器装置的图。
图6A至图6D是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图7和图8是例示根据本公开的各种实施方式的半导体存储器装置的截面图。
图9是例示根据本公开的实施方式的存储器系统的配置的框图。
图10是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构和功能描述仅是示例性的，目的是描述根据本公开的构思的实施方式。可以以各种形式实现根据本公开的构思的附加实施方式。因此，本公开不应被解释为限于本文阐述的实施方式。
各种实施方式提供了能够提高擦除效率的半导体存储器装置。
图1和图2是例示根据本公开的实施方式的半导体存储器装置10的框图。
图1是示意性例示半导体存储器装置10的框图。
参照图1，半导体存储器装置10包括逻辑电路LC和存储器单元阵列40。逻辑电路LC可以包括内部电压发生器20和外围电路30。
内部电压发生器20可以通过接收外部电压来产生各种内部电压。在实施方式中，内部电压可以包括内部接地电压和内部电源电压。
外围电路30可以执行用于将数据存储在存储器单元阵列中的编程操作、用于输出存储器单元阵列40中存储的数据的读取操作、以及用于擦除存储器单元阵列40中存储的数据的擦除操作。可以从内部电压发生器20中产生激活外围电路30所需的内部电压以提供给外围电路30。
图2是例示图1所示的外围电路30的实施方式的框图。
参照图2，外围电路30可以包括控制逻辑39、操作电压发生器31、行解码器33、源极线驱动器37和页缓冲器组35。
存储器单元阵列40可以包括多个存储块。每个存储块可以连接到一条或更多条漏极选择线DSL、多条字线WL、一条或更多条源极选择线SSL、多条位线BL和至少一条公共源极线CSL。
控制逻辑39可以响应于命令CMD和地址ADD来控制外围电路30。控制逻辑39可以被实现为硬件、软件、或者硬件和软件的组合。例如，控制逻辑39可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
操作电压发生器31可以在控制逻辑39的控制下产生用于编程操作、读取操作和擦除操作的各种操作电压VOP。操作电压VOP可以包括编程电压、验证电压、通过电压、选择线电压等。
行解码器33可以在控制逻辑39的控制下选择存储块。行解码器33可以将操作电压VOP施加到与被选存储块连接的漏极选择线DSL、字线WL和源极选择线SSL。
源极线驱动器37可以通过公共源极线CSL连接到存储器单元阵列40。源极线驱动器37可以在控制逻辑39的控制下执行公共源极线CSL的放电操作。源极线驱动器37可以在控制逻辑39的控制下在擦除操作中向公共源极线CSL施加预擦除电压和擦除电压。
页缓冲器组35可以通过位线BL连接到存储器单元阵列40。页缓冲器组35可以在控制逻辑39的控制下在编程操作中临时存储从输入/输出电路(未示出)接收到的要编程的数据。页缓冲器组35可以在控制逻辑39的控制下在读取操作或验证操作中感测位线BL的电压或电流。页缓冲器组35可以在控制逻辑39的控制下选择性地浮置位线BL。
从内部电压发生器20输出的内部电压可以提供给外围电路30。在实施方式中，可以从内部电压发生器20输出内部接地电压VSSI。内部接地电压VSSI可以经由与存储器单元阵列40交叠的线提供给外围电路30。
图3是例示根据本公开的实施方式的存储块的等效电路图。
参照图3，存储块可以包括共同连接到公共源极线CSL的多个存储器单元串STR。存储器单元串STR可以连接至多条位线BL1至BLm。存储器单元串STR可以划分为分别连接到位线BL1至BLm的多个列组。每个列组的存储器单元串STR可以并联连接到与其对应的位线。
每个存储器单元串STR可以包括设置在与其相对应的位线和公共源极线CSL之间的一个或更多个漏极选择晶体管、多个存储器单元、以及一个或更多个源极选择晶体管。每个漏极选择晶体管的栅极可以连接至与其相对应的漏极选择线，每个存储器单元的栅极可以连接至与其相对应的字线，并且每个源极选择晶体管的栅极可以连接到与其相对应的源极选择线。
在实施方式中，每个存储器单元串STR可以连接至漏极选择线DSL、多条字线WL1至WLn以及源极选择线SSL。每个存储器单元串STR可以包括连接至漏极选择线DSL的漏极选择晶体管DST、连接至字线WL1至WLn的存储器单元MC、以及连接至源极选择线SSL的源极选择晶体管SST。
多个存储器单元MC可以串联连接。漏极选择晶体管DST可以设置在多个存储器单元MC和与其对应的位线之间。漏极选择晶体管DST可以包括连接至与其对应的位线的结区域。源极选择晶体管SST可以设置在多个存储器单元MC和公共源极线CSL之间。源极选择晶体管SST可以包括连接至公共源极线CSL的结区域。
每个存储器单元串STR的结构不限于图3所示的实施方式。在实施方式中，每个存储器单元串STR可以包括设置在串联连接的多个存储器单元MC和与其相对应的位线之间并且串联连接的两个或更多个漏极选择晶体管。两条或更多条漏极选择线可以设置在位线BL1至BLm与字线WL1至WLn之间。在实施方式中，每个存储器单元串STR可以包括设置在串联连接的多个存储器单元MC与公共源极线CSL之间并且串联连接的两个或更多个源极选择晶体管。两条或更多条源极选择线可以设置在公共源极线CSL与字线WL1至WLn之间。
在实施方式中，字线WL1至WLn中的至少一条可以用作虚设字线。例如，与源极选择线SSL相邻的字线WL1和与漏极选择线DSL相邻的字线WLn中的至少一条可以用作虚设字线。
半导体存储器装置的擦除操作可以包括热空穴形成时段和擦除时段。
参照图2和图3，在擦除操作的热空穴形成时段期间，行解码器33可以控制被选存储块的字线WL1至WLn处于浮置状态，而页缓冲器组35可以控制被选存储块的位线BL1至BLm处于浮置状态。
在擦除操作的热空穴形成时段期间，操作电压发生器31可以向公共源极线CSL施加用于产生栅极诱导漏极泄漏(GIDL)电流的预擦除电压。当源极选择线SSL的电压电平低时，可以在源极选择线SSL和源极选择晶体管SST的结区域之间产生GIDL电流。在实施方式中，在擦除操作的热空穴形成时段期间，行解码器33可以控制源极选择线SSL以具有接地电压电平。
当产生GIDL电流时，可以产生热空穴。产生的热空穴可以注入到存储器单元串STR的沟道区域中。因此，可以增加存储器单元串STR的沟道电压。
随后，在擦除操作的擦除时段期间，操作电压发生器31可以向公共源极线CSL施加比预擦除电压高的擦除电压。结果，存储器单元串STR的沟道电压增加。
在擦除操作的擦除时段期间，行解码器33可以控制源极选择线SSL处于浮置状态，并且控制字线WL1至字线WLn具有接地电压电平。因此，由于具有增加的电位电平的存储器单元串STR的沟道区域与具有接地电压电平的字线WL1至WLn之间的电压差，可以擦除存储器单元MC中存储的数据。
当通过行解码器33控制源极选择线SSL以具有接地电压电平而使源极选择晶体管SST关断时，擦除操作可以结束。
在实施方式中，为了提高上述GIDL擦除操作的效率，在擦除操作期间，施加到公共源极线CSL的电压可以施加到位线BL1至BLm，并且施加到源极选择线SSL的电压可以施加到漏极选择线DSL。因此，在擦除操作期间，在漏极选择线DSL与漏极选择晶体管DST的结区域之间产生GIDL电流，从而能够提高擦除效率。
在实施方式中，用于擦除操作的高电压可以通过在用于向公共源极线CSL施加擦除电压的线与位线BL1至BLm之间的电容耦合而施加到位线BL1至BLm。因此，无需为图2所示的页缓冲器组35单独设置用于向位线BL1至BLm施加诸如擦除电压之类的高电压的高电压晶体管，就能够提高擦除效率。因此，当通过使用电容耦合向位线BL1至BLm施加用于擦除的高电压时，半导体存储器装置能够高度集成。
在本公开的实施方式中，连接到逻辑电路的一些线可以与存储器单元阵列交叠，以便在擦除操作期间使用电容耦合并且高度集成半导体存储器装置。
图4是例示与存储器单元阵列交叠的第一上线和第二上线的实施方式的图。
参照图4，存储器单元阵列40可以设置在公共源极线CSL和位线BL1至BLm之间。存储器单元阵列40可以包括栅极层叠结构GST和各自贯穿栅极层叠结构GST的沟道结构CH。
栅极层叠结构GST可以彼此间隔开。图4例示了彼此间隔开的两个栅极层叠结构GST，并且导电源极接触结构SCT插置于它们之间。除了图4所示的结构之外，存储器单元阵列40还可以包括彼此隔开的三个或更多个栅极层叠结构GST。
每个沟道结构CH可以包括连接至公共源极线CSL的一端和连接至位线BL1至BLm当中与其相对应的位线的另一端。每个沟道结构CH和公共源极线CSL可以彼此直接连接。另选地，可以在每个沟道结构CH和公共源极线CSL之间形成用于连接每个沟道结构CH和公共源极线CSL的下沟道结构或接触结构。每个沟道结构CH和与其对应的位线可以彼此直接连接。另选地，可以在每个沟道结构CH和对应的位线之间形成用于连接每个沟道结构CH和对应的位线的接触结构。
沟道结构CH可以以Z字形形式或矩阵形式布置在与其相对应的栅极层叠结构中。
公共源极线CSL可以形成在包括逻辑电路LC的基板上方。公共源极线CSL可以包括与栅极层叠结构GST不交叠的接触区域CTA。在实施方式中，公共源极线CSL的接触区域CTA可以设置在彼此相邻的栅极层叠结构GST之间。源极接触结构CST可以从公共源极线CSL的接触区域CTA朝向多条第一上线L1当中的第一上线L1延伸。
第一上线L1可以与第二上线L2交替地布置。第一上线L1可以由与第二上线L2相同的导电材料形成。第一上线L1和第二上线L2中的每一条可以与位线BL1至BLm间隔开并且与位线BL1至BLm交叠。在实施方式中，第一上线L1和第二上线L2中的每一条可以沿着位线BL1至BLm的延伸方向以直线形状延伸。在实施方式中，第一上线L1和第二上线L2中的每一条可以沿着位线BL1至BLm的延伸方向以Z字形形式延伸。
第一上线L1可以通过第一连接线LL1彼此连接。第一连接线LL1可以与第一上线L1交叉。在实施方式中，第一上线L1和第一连接线LL1可以是在存储器单元阵列40上方与存储器单元阵列40交叠的网状线的一部分。第一上线L1和第一连接线LL1可以用于将公共源极线CSL连接至图2所示的源极线驱动器37。因此，公共源极线CSL的电位电平可以经由第一上线L1通过图2所示的源极线驱动器37放电。另外，在擦除操作期间，通过图2所示的源极线驱动器37提供的预擦除电压和擦除电压可以经由第一上线L1传输给公共源极线CSL。
第二上线L2可以通过第二连接线LL2彼此连接。第二连接线LL2可以与第二上线L2相交。第二上线L2和第二连接线LL2可以用于将图2所示的内部电压发生器20连接至图2所示的外围电路30。因此，第二上线L2可以向外围电路30传输从参照图2描述的内部电压发生器20输出的内部接地电压VSSI。
第一连接线LL1、第二连接线LL2、第一上线L1和第二上线L2可以包括低电阻金属。例如，第一连接线LL1、第二连接线LL2、第一上线L1和第二上线L2可以包括诸如铜或铝之类的金属。
第一上线L1和第二上线L2中的每一条可以形成为宽度比位线BL1至BLm中的每一条的宽度更宽。因此，第一上线L1和第二上线L2中的每一条可以与两条或更多条位线交叠。
图5A至图5D是例示根据本公开的实施方式的半导体存储器装置的图。在以下附图中，第一方向D1代表位线的延伸方向，而第二方向D2代表与位线交叉的方向。在实施方式中，沿着第一方向D1延伸的线和沿着第二方向D2延伸的线可以彼此正交。第三方向D3代表与在第一方向D1和第二方向D2上延伸的水平面正交的垂直方向。
图5A例示了图4所示的第一上线L1和第二上线L2的布局的实施方式。
参照图5A，第一上线L1和第二上线L2中的每一条可以沿着第一方向D1以Z字形形式延伸。当第一上线L1和第二上线L2以Z字形形式延伸时，可以减小由第一上线L1和第二上线L2引起的噪声。然而，本公开不限于此。在实施方式中，第一上线L1和第二上线L2中的每一条可以沿第一方向D1以直线形状延伸。
每条第一上线L1可以形成为在第二方向D2上具有第一宽度W1，而每条第二上线L2可以形成为在第二方向D2上具有第二宽度W2。第一宽度W1可以形成为比第二宽度W2宽。
图5B例示了沿图5A所示的线I-I′截取的半导体存储器装置的截面。线I-I′沿第二方向D2延伸。
参照图5B，公共源极线CSL可以形成在基板51上。基板51可以包括参照图2描述的逻辑电路LC。
基板51可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
公共源极线CSL可以与逻辑电路LC的晶体管TR交叠。每个晶体管TR可以形成在基板51的由隔离层53限定的有源区域中。每个晶体管TR可以包括层叠在与其相对应的有源区域上的栅极绝缘层57和栅电极59，并且包括在栅电极59两侧形成在有源区域中的结区域55a和55b。结区域55a和55b中的一个可以用作源极区域，而结区域55a和55b中的另一个可以用作漏极区域。
逻辑电路LC可以包括连接到构成逻辑电路LC的晶体管TR的互连结构60。每个互连结构60可以包括多层导电图案61、63、65和67。互连结构60的构造不限于附图中所示的构造，并且可以进行各种变型。
包括逻辑电路LC的基板51可以由绝缘结构69覆盖。绝缘结构69可以包括两个或更多个多层绝缘层。公共源极线CSL可以设置在绝缘结构69上。
存储器单元阵列40可以设置在公共源极线CSL上。存储器单元阵列40的栅极层叠结构GST可以包括交替层叠在公共源极线CSL上的层间绝缘层71和导电图案73。导电图案73可以用作参照图3描述的源极选择线SSL、字线WL1至WLn和漏极选择线DSL。在实施方式中，导电图案73当中与公共源极线CSL相邻设置的至少一个下导电图案可以用作参照图3描述的源极选择线SSL。在实施方式中，导电图案73当中的与位线BL相邻设置的至少一个上导电图案可以用作参照图3描述的漏极选择线DSL。导电图案73当中的下导电图案和上导电图案之间的中间导电图案可以用作参照图3描述的字线WL1至WLn。
存储器单元阵列40的沟道结构CH可以贯穿与其对应的栅极层叠结构GST。存储器单元阵列40可以通过沟道结构CH连接到公共源极线CSL。存储器层81可以设置在每个沟道结构CH和栅极层叠结构GST之间。存储器层81可以沿着每个沟道结构CH的侧壁延伸。
图5C是例示沟道结构CH中的一个和围绕其的存储器层81的放大截面图。
参照图5C，存储器层81可以围绕与其对应的沟道结构CH的侧壁。存储器层81可以包括层叠在对应沟道结构CH的侧壁上的隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。隧道绝缘层TI可以包括电荷可以隧穿通过其中的氧化硅。数据储存层DS可以由电荷捕获层形成。例如，电荷捕获层可以包括氮化硅。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物。数据储存层DS可以由除了电荷捕获层以外的各种材料形成。例如，数据储存层DS可以由包括导电纳米点的材料层形成，可以由相变材料层形成，或者可以由用于浮置栅的材料层形成。根据要实现的单元的结构，数据储存层DS可以以各种形式形成在隧道绝缘层TI和阻挡绝缘层BI之间。
参照图5B和图5C，沟道结构CH可以包括沟道层83。在实施方式中，沟道结构CH可以包括由沟道层83围绕的中部区域COA。沟道结构CH可以进一步包括填充沟道结构CH的中部区域COA的芯绝缘层85和掺杂半导体层87。掺杂半导体层87可以设置在位线BL当中与其相对应的位线BL与芯绝缘层85之间。
沟道结构CH不限于附图中所示的示例。例如，沟道结构CH可以包括嵌入在沟道结构CH的中部区域COA中的嵌入型沟道层，并且可以省略芯绝缘层85。
沟道层83可以用作与其对应的存储器单元串的沟道区域。沟道层83可以由半导体材料形成。在实施方式中，沟道层83可以包括硅层。
参照图5B，沟道结构CH的面对公共源极线CSL的一端可以连接到公共源极线CSL。在实施方式中，构成沟道结构CH的一端的沟道层83的一部分可以直接连接到公共源极线CSL。
沟道结构CH的面对位线BL当中与其对应的位线BL的另一端可以经由由导电材料形成的接触插塞93连接至对应的位线BL。在实施方式中，构成沟道结构CH的另一端的掺杂半导体层87可以直接连接到接触插塞93。
导电型掺杂剂可以分布在构成沟道结构CH的另一端的沟道层83的一部分中以及掺杂半导体层87中。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。
根据上述结构，参照图3描述的存储器单元MC可以限定在导电图案73当中用作字线的中间导电图案和沟道结构CH之间的交叉部分处。参照图3描述的源极选择晶体管SST可以限定在导电图案73当中用作源极选择线的下导电图案的交叉部分处。参照图3描述的漏极选择晶体管DST可以限定在导电图案73当中用作漏极选择线的上导电图案的交叉部分处。参照图3描述的源极选择晶体管SST、存储器单元MC和漏极选择晶体管SST可以通过参照图5B描述的沟道结构CH串联连接，以构成参照图3描述的存储器单元串STR。
存储器单元阵列40的栅极层叠结构GST可以由第一上绝缘层89覆盖。沟道结构CH可以延伸以贯穿第一上绝缘层89。
位线BL可以通过沟道结构CH连接到存储器单元阵列40。每条位线BL可以经由与其对应的接触插塞93连接至与其对应的沟道结构。接触插塞93可以设置在第一上绝缘层89上所设置的第二上绝缘层91中。位线BL可以设置在第二上绝缘层91上所设置的第三上绝缘层95中。位线BL和接触插塞93可以由各种导电材料形成。
图5B中所示的位线BL可以包括在图4所示的位线BL1至BLm中。被位线BL贯穿的第三上绝缘层95可以由第四上绝缘层99覆盖。蚀刻停止层98可以进一步形成在第四上绝缘层99和第三上绝缘层95之间。第一上绝缘层至第四上绝缘层89、91、95和99中的每个可以包括氧化物，并且蚀刻停止层98可以包括氮化物。
第四上绝缘层99可以延伸以与位线BL交叠。第一上线L1和第二上线L2可以设置在第四上绝缘层99上。第一上线L1和第二上线L2可以与位线BL交叠，并且可以通过第四上绝缘层99与位线BL间隔开。
第四上绝缘层99可以包括与第一上线L1交叠的第一区域A1和与第二上线L2交叠的第二区域A2。第一区域A1和第二区域A2可以交替地设置。第三上绝缘层95和第四上绝缘层99可以延伸以与参照图4描述的公共源极线CSL的接触区域CTA交叠。第三上绝缘层95和第四上绝缘层99可以被参照图4描述的源极接触结构SCT贯穿，并且至少一条第一上线L1可以连接至参照图4描述的源极接触结构SCT。
第一上线L1和第二上线L2中的每一条可以由各种导电材料形成。在实施方式中，第一上线L1和第二上线L2中的每一条可以包括具有低电阻的金属层M2。铜或铝可以用作具有低电阻的金属层M2。第一上线L1和第二上线L2中的每一条还可以包括设置在金属层M2和第四上绝缘层99之间的导电屏障层M1和留在第四上绝缘层99上的导电抗反射涂(ARC)层M3中的至少一个。屏障层M1和ARC层M3中的每一个可以由诸如氮化钛层(TiN)之类的各种导电材料形成。
第一上线L1可以用作将图2所示的源极线驱动器37和公共源极线CSL彼此连接的线。第二上线L2可以用作将图2所示的内部电压发生器20和外围电路30彼此连接的线。
在擦除操作期间，通过使用电容耦合，传输擦除电压的第一上线L1可以向与第一上线L1交叠的位线BL传输高电压。第四上绝缘层99的厚度可以部分地减小，使得第一上线L1和位线BL之间的电容能够增加。
图5D是图5B所示的区域X的放大图。
参照图5D，第四上绝缘层99的与第一上线L1交叠的第一区域A1可以具有第一厚度D1，并且第四上绝缘层99的与第二上线L2交叠的第二区域A2可以具有第二厚度D2。第一厚度D1可以形成为比第二厚度D2更薄。第四上绝缘层99的表面可以具有凹陷部DP和突出部。第四上绝缘层99的第二区域A2可以限定为支撑第二上线L2的突出部，并且可以在相邻的第二区域A2之间限定将第一上线L1插入其中的凹陷部DP。
根据上述结构，第二上线L2可以设置为比第一上线L1距位线BL更远。换句话说，第二上线L2和与其交叠的位线BL之间的第二距离S2可以定义为大于第一上线L1和与其交叠的位线BL之间的第一距离S1。
根据本公开的实施方式，可以增加第一上线L1和位线BL之间的电容，并且可以减小第二上线L2和位线BL之间的电容。因此，在擦除操作期间，使用第一上线L1和位线BL之间的电容耦合能够提高擦除效率，并且能够减小由第二上线L2引起的位线BL的噪声。
在本公开的实施方式中，第一上线L1的第一宽度W1可以形成为比第二上线L2的第二宽度W2宽。因此，在擦除操作期间，能够减少由第二上线L2引起的噪声，并且通过使用第一上线L1和位线BL之间的电容耦合，能够提高擦除效率。
根据本公开的实施方式，第一上线L1的一部分可以插入到凹陷部DP中。因此，第一上线L1的部分侧表面不面对第二上线L2，因此能够减小第一上线L1和第二上线L2之间的噪声。
根据本公开的实施方式，用于传输参照图2描述的内部接地电压VSSI的第二上线L2与存储器单元阵列交叠，使得能够提高半导体存储器装置的集成度。另外，由与存储器单元阵列交叠的第二上线L2传输的信号是内部接地电压VSSI，使得能够减小由第二上线L2引起的噪声。
图6A至图6D是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。图6A至图6D中所示的第一方向D1至第三方向D3与参照图5A至图5D定义的那些相同。
参照图6A，公共源极线141可以形成在包括逻辑电路130的基板101上。
基板101可以被配置为与参照图5B描述的基板51相同。
逻辑电路130可以包括设置在基板101的由隔离层103限定的有源区域中的晶体管110。每个晶体管110可以包括栅极绝缘层107、栅电极109以及结区域105a和105b，如参照图5B所述。
逻辑电路130可以包括连接到晶体管110的互连结构120。每个互连结构120可以包括多层导电图案121、123、125和127。包括逻辑电路130的基板101可以由包括多层绝缘层的绝缘结构135覆盖。
公共源极线141可以形成在由绝缘结构135覆盖的逻辑电路130上。公共源极线141可以包括掺杂半导体层。掺杂半导体层可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。
随后，可以在公共源极线141上形成存储器单元阵列。存储器单元阵列可以包括栅极层叠结构150、贯穿栅极层叠结构150的沟道结构160、以及围绕每个沟道结构160的侧壁的存储器层163。栅极层叠结构150可以包括交替地层叠在公共源极线141上的层间绝缘层151和导电图案153。
形成存储器单元阵列的步骤可以包括：在公共源极线141上一层一层地交替地层叠第一材料层和第二材料层的步骤；形成贯穿第一材料层和第二材料层的孔161的步骤，在每个孔161的侧壁上形成存储器层163的步骤，以及形成填充孔161的沟道结构160的步骤。存储器层163可以包括参照图5C描述的阻挡绝缘层BI、数据储存层DS以及隧道绝缘层TI。
在实施方式中，形成沟道结构160的步骤可以包括：在存储器层163上形成沟道层165的步骤；在通过每个孔161的中部区域开口的沟道层165上形成芯绝缘层167的步骤，以及通过去除芯绝缘层167的一部分在开口的沟道层165上形成掺杂半导体层169的步骤。掺杂半导体层169可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。
在实施方式中，可以省略形成芯绝缘层167的步骤。形成沟道结构160的步骤可以包括：在存储器层163上形成填充孔161的中部区域的沟道层的步骤；以及将导电型掺杂剂注入沟道层的上端的步骤。
沟道层165可以包括半导体材料。例如，沟道层165可以包括硅。
在实施方式中，第一材料层可以是用于层间绝缘层151的绝缘材料，而第二材料层可以是用于导电图案153的导电材料。
在实施方式中，第一材料层可以是用于层间绝缘层151的绝缘材料，而第二材料层可以是与层间绝缘层151具有不同蚀刻速率的牺牲材料。形成存储器单元阵列的步骤可以还包括用导电图案153替换第二材料层的步骤。
在实施方式中，第二材料层可以是用于导电图案153的导电材料，而第一材料层可以是与导电图案153具有不同蚀刻速率的牺牲材料。形成存储器单元阵列的步骤可以还包括用层间绝缘材料151替换第一材料层的步骤。
可以在形成存储器单元阵列之后去除在形成孔161的步骤中用作蚀刻屏障的掩模图案，并且可以用第一上绝缘层171填充被去除了掩模图案的区域。
随后，可以在第一上绝缘层171上形成覆盖沟道结构160的第二上绝缘层173。第二上绝缘层173可以被导电接触插塞175贯穿。在实施方式中，形成接触插塞175的步骤可以包括形成贯穿第二上绝缘层173并暴露出沟道结构160的接触孔的步骤，用导电材料填充接触孔的步骤，以及平坦化导电材料的表面使得暴露出第二上绝缘层173的步骤。接触插塞175可以分别连接到沟道结构160。
随后，可以在第二上绝缘层173上形成被位线179贯穿的第三上绝缘层177。在实施方式中，可以使用镶嵌(damascene)工艺来形成位线179。位线179可以由各种导电材料形成。
随后，可以在第三上绝缘层177上形成第四上绝缘层183。可以在形成第四上绝缘层183之前形成蚀刻停止层181。
参照图6B，可以在第四上绝缘层183上形成掩模图案185。掩模图案185可以是使用光刻工艺形成的光致抗蚀剂图案。
随后，可以通过使用掩模图案185作为蚀刻屏障的蚀刻工艺在第四上绝缘层183中形成凹陷部187。第四上绝缘层183的突出部189可以被限定在凹陷部187的两侧。凹陷部187和突出部189可以与位线179交叠。
参照图6C，图6B中所示的掩模图案185被去除。随后，可以在第四上绝缘层183上形成用于图6D所示的第一上线190L1和第二上线190L2的至少一个导电层。
在实施方式中，可以在第四上绝缘层183上形成导电屏障层191、金属层193和导电抗反射涂(ARC)层195。屏障层191可以形成在第四上绝缘层183的表面上以防止金属层193和第四上绝缘层183之间的直接接触。屏障层191可以由能够使来自金属层193的金属扩散到第四上绝缘层183中的现象最小化的导电材料形成。例如，屏障层191可以包括氮化钛层(TiN)。金属层193可以通过回流工艺形成，使得能够减少由第四上绝缘层183的突出部189和凹陷部187沿着第四上绝缘层183的表面限定的台阶。金属层193可以是可以向其施加回流工艺的材料。例如，金属层193可以包括铝。ARC层195可以由能够防止在后续的曝光工艺中的反射并且防止铝的小丘化(hillocking)的材料形成。例如，ARC层195可以包括氮化钛层(TiN)。
参照图6D，可以在ARC层195上形成掩模图案197。掩模图案197可以是使用光刻工艺形成的光致抗蚀剂图案。光刻工艺可以包括曝光工艺。ARC层195能够防止在曝光工艺中的反射，并且因此能够防止掩模图案197的形状变形。
随后，通过使用掩模图案197作为蚀刻屏障的蚀刻工艺来蚀刻ARC层195、金属层193和屏障层191。因此，可以形成填充第四上绝缘层183的凹陷部187的第一上线190L1和与第四上绝缘层183的突出部189交叠的第二上线190L2。随后，去除掩模图案197，使得能够形成参照图5B描述的半导体存储器装置。
图7和图8是例示根据本公开的各种实施方式的半导体存储器装置的截面图。图7和图8中所示的第一方向D1至第三方向D3与参照图5A至图5D定义的第一方向D1至第三方向D3相同。
参照图7和图8，每个半导体存储器装置可以包括：包括逻辑电路210或310的基板201或301、设置在基板201或301上的公共源极线241或331、设置在公共源极线241或331上的位线279或379、以及连接到位线279或379和公共源极线241或331的存储器单元阵列200或300。而且，每个半导体存储器装置可以包括与位线279或379交叠的第一上线290L1或390L1和第二上线290L1或390L1。
基板201或301可以被配置为与参照图5B描述的基板51相同。逻辑电路210或310可以被配置为与参照图5B描述的逻辑电路LC相同。
逻辑电路210或310可以被设置在基板201或301上的绝缘结构220或320覆盖。绝缘结构220或320可以包括多层绝缘层。
公共源极线241或331可以包括掺杂半导体层。用于公共源极线241或331的掺杂半导体层可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电型掺杂剂可以包括反向掺杂的p型掺杂剂。
存储器单元阵列200或300可以以各种结构形成。
图7例示了根据本公开的实施方式的存储器单元阵列200。
参照图7，存储器单元阵列200可以包括：设置在公共源极线241上的栅极层叠结构250、贯穿栅极层叠结构250并且延伸到公共源极线241的内部的沟道结构260、以及沿着每个沟道结构260的表面延伸的存储器层263。
栅极层叠结构250可以包括交替地层叠在公共源极线241上的层间绝缘层251和导电图案253。导电图案253可以用作源极选择线、字线和漏极选择线，如参照图5B所述。
每个沟道结构260可以包括沟道层265、芯绝缘层267和掺杂半导体层269，如参照图5B和图5C所述。在另一实施方式中，可以省略芯绝缘层267，并且每个沟道结构260可以包括嵌入在其中部区域中的嵌入型沟道层。
每个沟道结构260可以包括与公共源极线241直接接触的侧壁。公共源极线241可以包括第一半导体层241A、第二半导体层241B和第三半导体层241C。在实施方式中，可以省略第三半导体层241C。第一半导体层241A至第三半导体层241C中的每个可以包括硅。第一半导体层241A可以包括未掺杂半导体层和掺杂半导体层中的至少一个。第二半导体层241B可以包括掺杂半导体层。第三半导体层241C可以包括未掺杂半导体层和掺杂半导体层中的至少一个。
第一半导体层241A可以围绕每个沟道结构CH的下端。第二半导体层241B可以设置在第一半导体层241A上，并且可以与每个沟道结构260的侧壁直接接触。第三半导体层241C可以层叠在第二半导体层241B上并且可以被沟道结构260贯穿。
存储器层263可以包括如参照图5C描述的隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。存储器层263可以被第二半导体层241B分隔成第一存储器图案263A和第二存储器图案263B。第一存储器图案263A可以沿着每个沟道结构260的贯穿栅极层叠结构250和第三半导体层241C的第一部分的侧壁延伸。第二存储器图案263B可以设置在每个沟道结构260的延伸到第一半导体层241A的内部的第二部分和第一半导体层241之间。每个沟道结构260的设置在第一部分和第二部分之间的第三部分可以由第二半导体层241B围绕。第二半导体层241B可以比第一存储器图案263A和第二存储器图案263B朝向每个沟道结构CH突出更远，并且可以与每个沟道结构260的第三部分直接接触。
栅极层叠结构250可以由第一上绝缘层271覆盖。第一上绝缘层271可以被沟道结构260贯穿。沟道结构260可以经由接触插塞275连接到位线279。
图8例示了根据本公开的另一实施方式的存储器单元阵列300。
参照图8，存储器单元阵列300可以包括：设置在公共源极线331上的第一栅极层叠结构350A、设置在第一栅极层叠结构350A上的第二栅极层叠结构350B、贯穿第一栅极层叠结构350A的第一沟道结构337、贯穿第二栅极层叠结构350B的第二沟道结构360、围绕每个第一沟道结构337的侧壁的栅极绝缘层335和围绕每个第二沟道结构360的侧壁的存储器层363。
第一栅极层叠结构350A可以包括至少一对第一层间绝缘层351和第一导电图案353。第一导电图案353可以用作参照图3描述的源极选择线SSL。
每个第一沟道结构337可以包括掺杂半导体层。例如，每个第一沟道结构337可以包括n型掺杂的硅。栅极绝缘层335可以沿着与其对应的沟道结构337的侧壁延伸，以使对应的沟道结构337的顶表面和底表面开口。第一沟道结构337可以与公共源极线331直接接触。
第二栅极层叠结构350B可以包括交替地层叠在第一栅极层叠结构350A上的第二导电图案355和第二层间绝缘层357。第二导电图案355可以用作参照图3描述的字线WL1至WLn和漏极选择线DSL。
第二沟道结构360可以分别连接到第一沟道结构337。存储器层363可以沿着与之对应的第二沟道结构360的侧壁延伸，以使对应的第二沟道结构360的顶表面和底表面开口。存储器层363可以包括如参照图5C描述的隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。
每个第二沟道结构360可以包括沟道层365、芯绝缘层367和掺杂半导体层369，如参照图5B和图5C所述。在另一实施方式中，可以省略芯绝缘层367，并且每个沟道结构360可以包括嵌入在其中部区域中的嵌入型沟道层。
第二栅极层叠结构350B可以被第一上绝缘层371覆盖。第一上绝缘层371可以被第二沟道结构360贯穿。每个第二沟道结构360的沟道层365可以直接接触与其相对应的第一沟道结构337。第二沟道结构360可以经由接触插塞375连接到位线379。
参照图7和图8，每个半导体存储器装置的位线279或379可以贯穿覆盖第二上绝缘层273或373的第三上绝缘层277或377，然后连接到接触插塞275或375。第二上绝缘层273或373可以覆盖第一上绝缘层271或371，并且可以被接触插塞275或375贯穿。
可以在第三上绝缘层277或377上形成与参照图5B和图5D描述的第四上绝缘层99由相同的材料以相同的结构形成的第四上绝缘层283或383。可以在第三上绝缘层277或377与第四上绝缘层283或383之间设置由与参照图5B描述的材料相同的材料形成的蚀刻停止层281或381。
与位线279或379交叠的第一上线290L1或390L1和第二上线290L2或390L2可以设置在第四上绝缘层283或383上。第一上线290L1或390L1和第二上线290L2或390L2可以与参照图5A描述的第一上线L1和第二上线L2以相同的布局形成。第一上线290L1或390L1和第二上线290L2或390L2可以与参照图5B和图5D描述的第一上线L1和第二上线L2由相同的材料形成。第一上线290L1或390l1和第二上线290L2或390L2可以与参照图5B和图5D描述的第一上线L1和第二上线L2以相同的结构形成。
图9是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图9，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。在实施方式中，存储器装置1120可以包括存储器单元阵列、连接到存储器单元阵列的位线、以及与位线交叠并且以不同距离与位线间隔开的第一上线和第二上线。
存储器控制器1110被配置为控制存储器装置1120。存储器控制器1110可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口连接。此外，存储器控制器1110还可以包括用于存储与主机接口连接的代码数据等的ROM。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110结合的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议当中的一种协议与外部(例如，主机)进行通信。
图10是例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图10，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。
根据本公开，位线和与位线交叠的上线之间的绝缘层的厚度被控制为部分地变薄，从而能够增加一些上线与位线之间的电容。
根据本公开，通过使用一些上线和位线之间的电容耦合能够向位线传输施加到相对靠近位线设置的一些上线的擦除电压。因此，在擦除操作期间，通过在存储器串的与位线相邻的端部中产生栅极诱导漏极泄漏(GIDL)电流，能够提高擦除效率。
相关申请的交叉引用
本申请要求于2019年8月6日在韩国知识产权局提交的韩国专利申请No.10-2019-0095710的优先权，其全部公开内容通过引用合并于此。

Claims (14)

1.一种半导体存储器装置，该半导体存储器装置包括：
公共源极线，所述公共源极线形成在基板上；
存储器单元阵列，所述存储器单元阵列形成在所述公共源极线上；
位线，所述位线连接到所述存储器单元阵列；
绝缘层，所述绝缘层延伸以与所述位线交叠，所述绝缘层包括第一区域和第二区域，其中，所述第一区域中的所述绝缘层的厚度比所述第二区域中的所述绝缘层的厚度薄；
第一上线，所述第一上线与所述绝缘层的所述第一区域交叠；以及
第二上线，所述第二上线与所述绝缘层的所述第二区域交叠，
其中，所述第一上线被配置为传输擦除电压，并且所述第二上线被配置为传输接地电压。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一上线的宽度比所述第二上线的宽度宽。
3.根据权利要求1所述的半导体存储器装置，其中，所述第一上线被配置为通过电容耦合向所述位线传输施加至所述第一上线的所述擦除电压。
4.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列包括：
栅极层叠结构，所述栅极层叠结构包括与导电图案交替地层叠的层间绝缘层；以及
沟道结构，所述沟道结构贯穿所述栅极层叠结构，所述沟道结构连接到所述公共源极线，
其中，每个所述沟道结构连接到所述位线当中的相应位线。
5.根据权利要求4所述的半导体存储器装置，其中，所述公共源极线包括与所述栅极层叠结构不交叠的接触区域。
6.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括：导电源极接触结构，所述导电源极接触结构从所述公共源极线的所述接触区域向所述第一上线延伸。
7.根据权利要求1所述的半导体存储器装置，其中，所述基板包括外围电路和用于向所述外围电路提供内部电压的内部电压发生器，并且
其中，所述外围电路包括源极线驱动器，所述源极线驱动器用于向所述公共源极线提供所述擦除电压以及使所述公共源极线放电中的至少一种。
8.根据权利要求7所述的半导体存储器装置，其中，所述第一上线将所述公共源极线连接至所述源极线驱动器，并且
所述第二上线将所述内部电压发生器连接到所述外围电路。
9.根据权利要求1所述的半导体存储器装置，其中，所述第一上线和所述第二上线中的每一个沿着所述位线的延伸方向以Z字形形式延伸。
10.一种半导体存储器装置，该半导体存储器装置包括：
公共源极线，所述公共源极线形成在基板上；
存储器单元阵列，所述存储器单元阵列形成在所述公共源极线上；
位线，所述位线连接到所述存储器单元阵列；
绝缘层，所述绝缘层延伸以与所述位线交叠；
第一上线，所述第一上线形成在所述绝缘层上；以及
第二上线，所述第二上线形成在所述绝缘层上，所述第二上线比所述第一上线与所述位线间隔开更远，
其中，所述第一上线被配置为传输擦除电压，并且所述第二上线被配置为传输接地电压。
11.根据权利要求10所述的半导体存储器装置，其中，所述绝缘层包括凹陷部和突出部，所述第一上线被插入到所述凹陷部中，并且所述突出部支撑所述第二上线。
12.根据权利要求10所述的半导体存储器装置，其中，所述第一上线的宽度比所述第二上线的宽度宽。
13.根据权利要求10所述的半导体存储器装置，其中，所述第一上线被配置为通过电容耦合向所述位线传输施加至所述第一上线的所述擦除电压。
14.根据权利要求10所述的半导体存储器装置，其中，所述存储器单元阵列包括：
栅极层叠结构，所述栅极层叠结构包括与导电图案交替地层叠的层间绝缘层；以及
沟道结构，所述沟道结构贯穿所述栅极层叠结构，所述沟道结构连接到所述公共源极线，
其中，每个所述沟道结构连接到所述位线当中的相应位线。
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