CN110943059B - 垂直存储器件以及用于制造其的方法 - Google Patents

垂直存储器件以及用于制造其的方法 Download PDF

Info

Publication number
CN110943059B
CN110943059B CN201910832906.2A CN201910832906A CN110943059B CN 110943059 B CN110943059 B CN 110943059B CN 201910832906 A CN201910832906 A CN 201910832906A CN 110943059 B CN110943059 B CN 110943059B
Authority
CN
China
Prior art keywords
pad
layer
sacrificial
sacrifice
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910832906.2A
Other languages
English (en)
Other versions
CN110943059A (zh
Inventor
吴光锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110943059A publication Critical patent/CN110943059A/zh
Application granted granted Critical
Publication of CN110943059B publication Critical patent/CN110943059B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种垂直存储器件以及用于制造其的方法。垂直存储器件包括：衬底、在单元阵列区中垂直层叠在所述衬底上的多个栅电极、以及在接触区中形成在所述衬底上的多个多层焊盘部分。所述多个多层焊盘部分中的每个多层焊盘部分从所述多个栅电极中的栅电极的端部延伸。所述多个多层焊盘部分中的每个多层焊盘部分包括：下焊盘、与所述下焊盘垂直间隔开的上焊盘、形成在所述下焊盘和所述上焊盘之间的缓冲焊盘、以及将所述下焊盘和所述上焊盘互连的焊盘互连部分。

Description

垂直存储器件以及用于制造其的方法
相关申请的交叉引用
本申请要求于2018年9月21日提交的申请号为10-2018-0114074的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及一种存储器件，并且更具体地，涉及一种垂直存储器件以及用于制造该垂直存储器件的方法。
背景技术
最近，正在开发存储单元被层叠在衬底上的垂直存储器件。垂直存储器件包括具有不同高度的接触插塞，以将存储单元彼此电连接。
发明内容
根据本教导的一个实施例，一种垂直存储器件包括：衬底，在单元阵列区中垂直层叠在衬底上的多个栅电极；以及在接触区中形成在衬底上的多个多层焊盘部分。所述多个多层焊盘部分中的每个多层焊盘部分从所述多个栅电极中的栅电极的端部延伸。所述多个多层焊盘部分中的每个多层焊盘部分包括：下焊盘；与下焊盘垂直间隔开的上焊盘；形成在下焊盘和上焊盘之间的缓冲焊盘；以及将下焊盘和上焊盘互连的焊盘互连部分。
另外，根据本教导的一个实施例，一种用于制造垂直存储器件的方法包括：在单元阵列区和接触区中形成在衬底上交错的多个电介质层和多个牺牲层；以及形成阶梯式结构，其中通过对接触区中的电介质层和牺牲层进行图案化来暴露牺牲层。该方法还包括：在阶梯式结构的被暴露的牺牲层上形成包括牺牲材料的多个多层牺牲结构；以及在牺牲结构上形成覆盖层，其中覆盖层包括多个气隙，所述多个气隙分别将所述多个多层牺牲结构中的多层牺牲结构的多个层互连。该方法还包括用多个栅电极来替换单元阵列区中的牺牲层，以及用多个多层焊盘部分来替换接触区中的牺牲层、气隙和多层牺牲结构。该方法还包括形成多个接触插塞，其中所述多个接触插塞中的接触插塞分别耦接至所述多层焊盘部分中的多层焊盘部分。
附图说明
图1示出了图示根据本教导的实施例的半导体器件的截面图。
图2示出了图示焊盘部分的修改示例的截面图。
图3A至3C示出了图示焊盘部分的其他修改示例的截面图。
图4A和4B图示了垂直存储器件。
图5A至5P示出了描述用于制造垂直存储器件的方法的示例的截面图。
图6A和6B示出了图示根据比较示例的焊盘部分的截面图。
具体实施方式
下面参考附图详细地描述本教导的实施例。然而，本教导可以以不同的形式来实施，并且不应该被解释为限于这里阐述的实施例。提供所呈现的实施例以使得本公开将使本领域技术人员能够在不进行过度实验的情况下实践本教导。在整个公开中，相似的附图标记指代在各个附图中图示的相似部件。
附图不一定按比例绘制，并且在一些情况下，可能夸大相对比例以便清楚地图示实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，而且还指在第一层与第二层或衬底之间存在第三层的情况。
本公开的各种实施例涉及具有改进的可靠性的垂直存储器件和用于制造该垂直存储器件的方法。对于各种实施例，垂直存储器件具有垂直定向的存储器串，以使得至少一个存储单元位于另一个存储单元上。这种类型的阵列允许垂直缩放，以提供每单位面积的硅或其他半导体材料的更高密度的存储单元。
图1示出了图示根据一个实施例的半导体器件的截面图。
参见图1，半导体器件100可以包括位于衬底101上的第一导电结构103。电介质材料102可以位于衬底101与第一导电结构103之间。半导体器件100还可以包括耦接至第一导电结构103的第二导电结构104。
第一导电结构103可以随着衬底101水平地延伸。第一导电结构103可以包括基底部分103B和焊盘部分103P。焊盘部分103P可以从基底部分103B的一个端部延伸。焊盘部分103P可以被称为‘接触区域’。焊盘部分103P可以比基底部分103B厚。基底部分103B可以是单层，并且焊盘部分103P可以具有多个层。基底部分103B和焊盘部分103P可以包括相同的材料。第一导电结构103可以包括半导体材料、金属、金属化合物、或其组合。第一导电结构103可以包括多晶硅、钨、氮化钛、或其组合。第二导电结构104可以垂直于衬底101的表面而形成。第二导电结构104可以具有柱形。第二导电结构104可以包括半导体材料、金属、金属化合物、或其组合。第二导电结构104可以包括多晶硅、钨、氮化钛、或其组合。第一导电结构103和第二导电结构104可以由相同的材料形成，或者可以由不同的材料形成。第二导电结构104可以与第一导电结构103的焊盘部分103P接触。第一导电结构103和第二导电结构104可以彼此电接触。
第一导电结构103的焊盘部分103P可以包括下焊盘103L、上焊盘103U和焊盘互连部分103I。下焊盘103L和上焊盘103U可以通过焊盘互连部分103I彼此耦接。下焊盘103L和上焊盘103U可以同时耦接到基底部分103B的一端。例如，基底部分103B的一端可以通过焊盘互连部分103I耦接至下焊盘103L和上焊盘103U。上焊盘103U可以与第二导电结构104直接接触。凹陷103R可以形成在上焊盘103U的上表面上。第二导电结构104的底表面可以位于凹陷103R中。
下焊盘103L可以位于与基底部分103B相同的水平处，并且上焊盘103U可以位于比基底部分103B高的水平处。基底部分103B可以具有第一厚度D1，下焊盘103L可以具有第二厚度D2，并且上焊盘103U可以具有第三厚度D3。下焊盘103L和上焊盘103U可以具有相同的厚度(D2＝D3)。下焊盘103L可以比基底部分103B厚(D2>D1)。下焊盘103L和上焊盘103U的总厚度可以比基底部分103B厚。下焊盘103L的长度和上焊盘103U的长度可以相同。基底部分103B可以比焊盘部分103P长。
缓冲焊盘105可以位于下焊盘103L与上焊盘103U之间。缓冲焊盘105可以包括电介质材料。缓冲焊盘105可以比下焊盘103L和上焊盘103U薄。缓冲焊盘105可以比基底部分103B薄。
参见图1，半导体器件100可以是存储器件的一部分。半导体器件100可以是垂直存储器件的一部分。半导体器件100可以是垂直NAND快闪存储器件的一部分。例如，第一导电结构103可以是栅电极，并且第二导电结构104可以是接触插塞。根据另一实施例，第一导电结构103可以是位线或金属线，并且第二导电结构104可以是接触插塞。
如上所述，因为焊盘部分103P包括下焊盘103L和上焊盘103U，所以即使第二导电结构104穿透上焊盘103U，下焊盘103L也可以稳定地保持。而且，因为上焊盘103U相对比基底部分103B更厚，所以可以抑制第二导电结构104的穿孔现象(punch phenomenon)。因为缓冲焊盘105位于下焊盘103L与上焊盘103U之间，所以当形成第二导电结构104时，可以保护下焊盘103L和上焊盘103U免受塌陷。在一些实施例中，缓冲焊盘105可以被称为支撑焊盘。
图1的焊盘部分103P是多层焊盘结构，并且可以具有包括下焊盘103L和上焊盘103U的双焊盘的形式。
图2示出了图示以103P'表示的焊盘部分的修改示例的截面图。
参见图2，焊盘部分103P'可以包括下焊盘103L和上焊盘103U'。焊盘部分103P'还可以包括将下焊盘103L和上焊盘103U'彼此耦接的焊盘互连部分103I。焊盘部分103P'还可以包括处于下焊盘103L与上焊盘103U'之间的缓冲焊盘105。
在图2的焊盘部分103P'中，上焊盘103U'可以比下焊盘103L薄(D3'<D2)。上焊盘103U'可以比基底部分103B厚(D3'>D1)。下焊盘103L和上焊盘103U'的总厚度可以比基底部分103B厚。
图2的焊盘部分103P'可以具有包括下焊盘103L和上焊盘103U'的双焊盘的形式。
图3A至3C示出了图示与本教导一致的、焊盘部分的其他修改示例的截面图。
参见图3A至3C，焊盘部分103P11、103P12和103P13可以具有多层焊盘结构，例如焊盘部分103P11、103P12和103P13可以具有三焊盘形状。焊盘部分103P11、103P12和103P13可以与第二导电结构104接触。
参见图3A，焊盘部分103P11可以包括下焊盘103L、上焊盘103U和位于下焊盘103L与上焊盘103U之间的中间焊盘103M。下焊盘103L、上焊盘103U和中间焊盘103M可以通过焊盘互连部分103I彼此耦接。中间焊盘103M可以具有厚度D4。中间焊盘103M可以具有与下焊盘103L和上焊盘103U相同的厚度(D4＝D2＝D3)。中间焊盘103M可以比基底部分103B厚(D4>D1)。中间焊盘103M可以由与下焊盘103L和上焊盘103U相同的材料制成。第一缓冲焊盘105A可以位于下焊盘103L与中间焊盘103M之间。第二缓冲焊盘105B可以位于上焊盘103U与中间焊盘103M之间。第一缓冲焊盘105A和第二缓冲焊盘105B可以由电介质材料制成。第一缓冲焊盘105A和第二缓冲焊盘105B可以比中间焊盘103M、下焊盘103L和上焊盘103U薄。
参见图3B，焊盘部分103P12可以包括下焊盘103L'、上焊盘103U'和位于下焊盘103L'与上焊盘103U'之间的中间焊盘103M'。下焊盘103L'、上焊盘103U'和中间焊盘103M'可以通过焊盘互连部分103I彼此耦接。中间焊盘103M'可以具有厚度D4'。中间焊盘103M'可以具有与下焊盘103L'和上焊盘103U'相同的厚度(D4'＝D2'＝D3')。中间焊盘103M'、下焊盘103L'和上焊盘103U'可以与基底部分103B一样厚(D1＝D2'＝D3'＝D4')。中间焊盘103M'可以由与下焊盘103L'和上焊盘103U'相同的材料制成。第一缓冲焊盘105A可以位于下焊盘103L'与中间焊盘103M'之间。第二缓冲焊盘105B可以位于上焊盘103U'与中间焊盘103M'之间。第一缓冲焊盘105A和第二缓冲焊盘105B可以由电介质材料制成。第一缓冲焊盘105A和第二缓冲焊盘105B可以比中间焊盘103M'、下焊盘103L'和上焊盘103U'薄。
参见图3C，焊盘部分103P13可以包括下焊盘103L、上焊盘103U'和位于下焊盘103L与上焊盘103U'之间的中间焊盘103M'。下焊盘103L、上焊盘103U'和中间焊盘103M'可以通过焊盘互连部分103I彼此耦接。中间焊盘103M'可以具有厚度D4'。中间焊盘103M'可以比下焊盘103L薄(D4'<D2)。中间焊盘103M'和上焊盘103U'可以具有相同的厚度(D3'＝D4')。中间焊盘103M'和上焊盘103U'可以具有与基底部分103B相同的厚度(D1＝D3'＝D4')。下焊盘103L可以比基底部分103B厚(D2>D1)。中间焊盘103M'可以由与下焊盘103L和上焊盘103U'相同的材料制成。第一缓冲焊盘105A可以位于下焊盘103L与中间焊盘103M'之间。第二缓冲焊盘105B可以位于上焊盘103U'与中间焊盘103M'之间。第一缓冲焊盘105A和第二缓冲焊盘105B可以由电介质材料制成。第一缓冲焊盘105A和第二缓冲焊盘105B可以比中间焊盘103M'、下焊盘103L和上焊盘103U'薄。
参见图3A至图3C，焊盘部分103P11、103P12和103P13中的每一个被形成为三焊盘形状，以使得当形成第二导电结构104时穿孔余量可以被最大化。
根据上述实施例的焊盘部分103P、103P'、103P11、103P12和103P13可以是存储器件的一部分。焊盘部分103P、103P'、103P11、103P12和103P13可以是栅电极的一部分。栅电极可以是字线、控制栅电极或选择栅电极的一部分。字线、控制栅电极和选择栅电极可以是非易失性存储器件的一部分。字线、控制栅电极和选择栅电极可以是垂直NAND快闪存储器件的一部分。
图4A和4B图示了垂直存储器件200。图4A示出了垂直存储器件200的平面图，且图4B示出了沿图4A的线A-A'截取的、垂直存储器件200的截面图。
参见图4A和4B，垂直存储器件200可以包括多个单元串STR。单元串STR中的每一个可以包括单元阵列区MC和接触区CR。多个栅电极221、222和223和多个电介质层231、232和233可以交替地层叠在衬底201的上表面上。所述多个栅电极221至223和多个电介质层231至233可以被形成在单元阵列区MC和接触区CR二者上。可以形成穿透栅电极221至223和电介质层231至233的多个垂直沟道结构250。所述多个垂直沟道结构250可以被形成在单元阵列区MC中。可以通过缝隙202来隔离相邻的单元串STR。从俯视图的视角来看，垂直沟道结构250可以被规则地排列。为了便于解释，在一个单元串STR中示出了三个垂直沟道结构250。在其他实施例中，不同数量的垂直沟道结构250可以被布置在一个单元串STR中。为了便于解释，图4B中示出了交替层叠的三个电介质层231至233以及三个栅电极221至223。在其他实施例中，可以交替地层叠不同数量的电介质层231至233以及栅电极221至223。垂直沟道结构250中的每一个可以包括与栅电极221至223相邻定位的电荷储存层251、与电荷储存层251接触的隧道电介质层252、以及与隧道电介质层252接触的沟道层253。沟道层253的内部空间可以被核心电介质层254填充。导电焊盘255可以被形成在核心电介质层254上。隧道电介质层252可以包围沟道层253的外壁。电荷储存层251可以包围隧道电介质层252的外壁。
栅电极221至223可以包括导电材料。栅电极221至223可以包括氮化钛、钨或其层叠。栅电极221至223中的每一个可以包括基底部分221B、222B和223B以及焊盘部分241、242和243。基底部分221B、222B和223B可以位于单元阵列区MC上。基底部分221B、222B和223B的一部分可以在接触区CR上延伸。焊盘部分241、242和243可以位于接触区CR上。焊盘部分241、242和243可以从基底部分221B、222B和223B的端部水平地延伸。焊盘部分241、242和243可以比基底部分221B、222B和223B厚。基底部分221B、222B和223B以及焊盘部分241、242和243可以包括相同的材料。基底部分221B、222B和223B中的每一个可以是单层，并且焊盘部分241、242和243中的每一个可以是多层。因此，栅电极221至223之中的基底部分221B、222B和223B可以被称为单层栅电极，并且焊盘部分241、242和243可以被称为多层焊盘部分。
栅电极221至223可以被称为字线。电介质层231至233将被称为在垂直于衬底201的上表面的方向上的第一电介质层231、第二电介质层232和第三电介质层233。栅电极221至223被称为第一栅电极221、第二栅电极222和第三栅电极223。焊盘部分241、242和243可以以阶梯式结构来布置。焊盘部分241、242和243被称为第一焊盘部分241、第二焊盘部分242和第三焊盘部分243。第一焊盘部分241的上表面可以位于比第二焊盘部分242的上表面低的水平处，并且第二焊盘部分242的上表面可以位于比第三焊盘部分243的上表面低的水平处。第一焊盘部分241可以耦接至第一栅电极221的一个端部，并且第二焊盘部分242可以耦接至第二栅电极222的一个端部。第三焊盘部分243可以耦接至第三栅电极223的一个端部。
多个接触插塞271、272和273可以分别耦接至焊盘部分241、242和243。例如，接触插塞271、272和273可以包括第一接触插塞271、第二接触插塞272和第三接触插塞273。第一接触插塞271可以耦接至第一焊盘部分241、第二接触插塞272可以耦接至第二焊盘部分242，并且第三接触插塞273可以耦接至第三焊盘部分243。
接触插塞271、272和273可以穿透层间电介质层260。层间电介质层260可以在覆盖焊盘部分241、242和243的情况下形成在衬底201的整个轮廓上。层间电介质层260可以包括覆盖层261和平坦化层262。平坦化层262可以比覆盖层261厚。垂直沟道结构250和接触插塞271、272和273全部都可以穿透层间电介质层260。
参见图4B，焊盘部分241、242和243可以分别包括：下焊盘241L、242L和243L；上焊盘241U、242U和243U；以及焊盘互连部分241I、242I和243I。焊盘互连部分241I、242I和243I可以分别将下焊盘241L、242L和243L与上焊盘241U、242U和243U互连。焊盘部分241、242和243还可以包括缓冲焊盘241B、242B和243B。缓冲焊盘241B、242B和243B可以分别位于下焊盘241L、242L和243L与上焊盘241U、242U和243U之间。缓冲焊盘241B、242B、243B的一部分可以分别与电介质层231、232和233接触。缓冲焊盘241B、242B和243B以及覆盖层261可以防止相邻的焊盘部分241、242和243被桥接。缓冲焊盘241B、242B和243B可以通过提供结构支撑来防止焊盘部分241、242和243塌陷。缓冲焊盘241B、242B和243B可以包括电介质材料。缓冲焊盘241B、242B和243B可以包括氧化硅。下焊盘241L、242L和243L、上焊盘241U、242U和243U以及焊盘互连部分241I、242I和243I可以包括导电材料。下焊盘241L、242L和243L、上焊盘241U、242U和243U以及焊盘互连部分241I、242I和243I可以包括氮化钛、钨或其层叠。
下焊盘241L、242L和243L与上焊盘241U、242U和243U可以具有相同的厚度。下焊盘241L、242L和243L以及上焊盘241U、242U和243U可以比基底部分221B、222B和223B厚。缓冲焊盘241B、242B和243B可以比下焊盘241L、242L和243L以及上焊盘241U、242U和243U薄。
根据另一个实施例，焊盘部分241、242和243可以具有包括图2和图3A至3C中所示的双焊盘形状和三焊盘形状的结构。
图5A至5P示出了在描述用于制造垂直存储器件的方法中所使用的截面图。
参见图5A，可以在衬底11上形成电介质层层叠20和牺牲层层叠30。衬底11可以包括单元阵列区MC和接触区CR。电介质层层叠20可以包括多个电介质层21、22和23。牺牲层层叠30可以包括多个牺牲层31、32和33。电介质层21至23和牺牲层31至33可以被交替地层叠。电介质层21至23之中的一个层与牺牲层31至33之中的一个层一起可以形成电介质层-牺牲层对。例如，可以在衬底11上顺序地形成多个电介质层-牺牲层对P1、P2和P3。电介质层-牺牲层对P1至P3中的每一个可以平行于衬底11的表面延伸。电介质层21至23和牺牲层31至33可以在垂直于衬底11的表面的方向上交替地层叠。电介质层-牺牲层对P1至P3可以具有不同的长度，以使得电介质层-牺牲层对P1至P3可以形成阶梯式结构40。阶梯式结构40可以被形成在接触区CR中。可以由阶梯式结构40来限定多个焊盘区41、42和43。牺牲层31至33的一部分可以通过阶梯式结构40而被暴露。例如，作为用于形成阶梯式结构40的一种方法，在形成电介质层层叠20和牺牲层层叠30之后，可以形成掩模层(未示出)，并且可以刻蚀通过掩模层而暴露的牺牲层层叠30和电介质层层叠20。随后，可以多次执行在修整掩模层的情况下刻蚀通过掩模层而暴露的牺牲层层叠30和电介质层层叠20的工艺。例如，可以首先形成电介质层-牺牲层对P1，然后稍后可以形成电介质层-牺牲层对P3。在电介质层-牺牲层对P1至P3中的每一个电介质层-牺牲层对中，牺牲层31至33可以分别位于电介质层21至23上。焊盘区41至43可以包括第一焊盘区41、第二焊盘区42和第三焊盘区43。
电介质层21至23和牺牲层31至33可以由具有刻蚀选择性的材料形成。刻蚀选择性可以被定义为牺牲层31至33的刻蚀速率与电介质层21至23的刻蚀速率的比率。电介质层21至23可以是在牺牲层31至33被刻蚀时不被去除的材料。电介质层21至23可以由氧化硅形成，并且牺牲层31至33可以由对于电介质层21至23具有刻蚀选择性的材料形成。例如，电介质层21至23可以是氧化硅，并且牺牲层31至33可以是氮化硅。根据另一实施例，牺牲层31至33可以包括硅层或碳化硅。
参见图5B，可以形成牺牲焊盘层50。牺牲焊盘层50可以被形成在包括阶梯式结构40的、衬底11的整个轮廓上。牺牲焊盘层50可以覆盖焊盘区41、42和43。牺牲焊盘层50和牺牲层31、32和33可以由相同的材料形成。牺牲焊盘层50和电介质层21、22和23可以由不同的材料形成。牺牲焊盘层50可以由相对于电介质层21至23具有刻蚀选择性的材料来形成。牺牲焊盘层50可以包括氮化硅，并且电介质层21至23可以包括氧化硅。
参见图5C，可以形成多个牺牲焊盘51P、52P和53P。牺牲焊盘51P至53P可以分别形成在焊盘区41、42和43中。可以刻蚀牺牲焊盘层50以形成牺牲焊盘51P至53P。牺牲焊盘51P至53P可不接触电介质层21至23。牺牲焊盘51P至53P可以包括第一牺牲焊盘51P、第二牺牲焊盘52P和第三牺牲焊盘53P。第一牺牲焊盘51P可以被形成在第一焊盘区41中，第二牺牲焊盘52P可以被形成在第二焊盘区42中，并且第三牺牲焊盘53P可以被形成在第三焊盘区43中。第一牺牲焊盘51P、第二牺牲焊盘52P和第三牺牲焊盘53P可以具有相同的厚度。第一牺牲焊盘51P、第二牺牲焊盘52P和第三牺牲焊盘53P可以具有相同的长度。第一牺牲焊盘51P和第二电介质层22可以位于相同的水平处。第一间隙51V可以被形成在第一牺牲焊盘51P和第二电介质层22之间。第二牺牲焊盘52P和第三电介质层23可以位于相同的水平处。第二间隙52V可以被形成在第二牺牲焊盘52P与第三电介质层23之间。第一牺牲焊盘51P和第二牺牲焊盘52P可以通过第一间隙51V彼此间隔开。第二牺牲焊盘52P和第三牺牲焊盘53P可以通过第二间隙52V彼此间隔开。
参见图5D，可以形成缓冲层60。缓冲层60可以被形成在包括牺牲焊盘51P至53P的、衬底11的整个轮廓上。缓冲层60可以覆盖多个牺牲焊盘51P至53P。缓冲层60可以填充第一间隙51V和第二间隙52V。缓冲层60和电介质层21至23可以由相同的材料形成。缓冲层60和牺牲层31至33可以由不同的材料形成。缓冲层60可以由相对于牺牲层31至33以及牺牲焊盘51P至53P具有刻蚀选择性的材料形成。缓冲层60可以包括氧化硅。缓冲层60的一部分可以覆盖牺牲层31至33的侧壁。第一牺牲焊盘51P和第二牺牲焊盘52P可以通过缓冲层60彼此间隔开。第二牺牲焊盘52P和第三牺牲焊盘53P可以通过缓冲层60彼此间隔开。
参见图5E，可以形成附加牺牲焊盘层50'。附加牺牲焊盘层50'可以被形成在包括缓冲层60的、衬底11的整个轮廓上。附加牺牲焊盘层50'可以覆盖焊盘区41至43。附加牺牲焊盘层50'和牺牲层31至33可以由相同的材料形成。附加牺牲焊盘层50'和牺牲焊盘51P至53P可以由相同的材料形成。附加牺牲焊盘层50'和电介质层21至23可以由不同的材料形成。附加牺牲焊盘层50'和缓冲层60可以由不同的材料形成。附加牺牲焊盘层50'可以由相对于电介质层21至23和缓冲层60具有刻蚀选择性的材料形成。附加牺牲焊盘层50'可以包括氮化硅，并且电介质层21至23和缓冲层60可以包括氧化硅。附加牺牲焊盘层50'可以比牺牲焊盘51P至53P厚。附加牺牲焊盘层50'可以被形成为大约的厚度。在各种实施例中，例如，附加牺牲焊盘层50'可以被形成为/>至/>之间的厚度。附加牺牲焊盘层50'的厚度可以与牺牲层31至33之中的一个牺牲层和牺牲焊盘层50的总厚度相同。附加牺牲焊盘层50'和牺牲焊盘51P至53P可以通过缓冲层60彼此间隔开。
参见图5F，可以形成牺牲缓冲层60'。牺牲缓冲层60'可以被形成在包括附加牺牲焊盘层50'的、衬底11的整个轮廓上。牺牲缓冲层60'和缓冲层60可以由相同的材料形成。牺牲缓冲层60'和附加牺牲焊盘层50'可以由不同的材料形成。牺牲缓冲层60'可以由相对于附加牺牲焊盘层50'具有刻蚀选择性的材料形成。牺牲缓冲层60'可以包括氧化硅，并且附加牺牲焊盘层50'可以包括氮化硅。牺牲缓冲层60'可以比附加牺牲焊盘层50'薄。牺牲缓冲层60'和缓冲层60可以具有相同的厚度。
参见图5G，可以形成牺牲缓冲焊盘61P'、62P'和63P'。牺牲缓冲焊盘61P'至63P'可以被形成在焊盘区41至43中。为了形成牺牲缓冲焊盘61P'至63P'，可以通过使用掩模图案(未示出)来刻蚀牺牲缓冲层60'。牺牲缓冲层60'可以被湿法刻蚀以形成牺牲缓冲焊盘61P'至63P'。当形成牺牲缓冲焊盘61P'至63P'时，可以暴露出附加牺牲焊盘层50'的一部分。
参见图5H，可以形成多个附加牺牲焊盘51P'、52P'和53P'。可以通过使用牺牲缓冲焊盘61P'至63P'作为刻蚀掩模来刻蚀附加牺牲焊盘层50'，以形成多个附加牺牲焊盘51P'至53P'。附加牺牲焊盘层50'可以被湿法刻蚀以形成附加牺牲焊盘51P'至53P'。所述多个附加牺牲焊盘51P'至53P'可以被形成在焊盘区41至43中。在形成附加牺牲焊盘51P'至53P'之后，缓冲层60的一部分可以被暴露。附加牺牲焊盘51P'至53P'可以包括第一附加牺牲焊盘51P'、第二附加牺牲焊盘52P'和第三附加牺牲焊盘53P'。
第一焊盘间隙51V'可以被形成在第一附加牺牲焊盘51P'与第二附加牺牲焊盘52P'之间。第二焊盘间隙52V'可以被形成在第二附加牺牲焊盘52P'与第三附加牺牲焊盘53P'之间。第一附加牺牲焊盘51P'和第二附加牺牲焊盘52P'可以通过第一焊盘间隙51V'彼此间隔开。第二附加牺牲焊盘52P'和第三附加牺牲焊盘53P'可以通过第二焊盘间隙52V'彼此间隔开。第一附加牺牲焊盘51P'的上表面可以位于比第二附加牺牲焊盘52P'的上表面低的水平处。第二附加牺牲焊盘52P'的上表面可以位于比第三附加牺牲焊盘53P'的上表面低的水平处。
参见图5I，可以形成缓冲焊盘61P、62P和63P。为了形成缓冲焊盘61P至63P，可以通过使用附加牺牲焊盘51P'至53P'作为刻蚀掩模来刻蚀缓冲层60。缓冲层60可以被干法刻蚀以形成缓冲焊盘61P至63P。当刻蚀缓冲层60时，牺牲缓冲焊盘61P'至63P'可以被去除。在形成缓冲焊盘61P至63P之后，牺牲焊盘51P、52P和53P的一部分可以被暴露。缓冲焊盘61P至63P可以包括第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P。第一焊盘间隙51V”可以被形成在第一缓冲焊盘61P与第二缓冲焊盘62P之间，并且第二焊盘间隙52V”可以被形成在第二缓冲焊盘62P与第三缓冲焊盘63P之间。第一缓冲焊盘61P和第二缓冲焊盘62P可以通过第一焊盘间隙51V”彼此间隔开。第二缓冲焊盘62P和第三缓冲焊盘63P可以通过第二焊盘间隙52V”彼此间隔开。第一缓冲焊盘61P的上表面可以位于比第二缓冲焊盘62P的上表面低的水平处。第二缓冲焊盘62P的上表面可以位于比第三缓冲焊盘63P的上表面低的水平处。第一焊盘间隙51V”和第二焊盘间隙52V”可以穿过缓冲层60分别向下延伸超过第一焊盘间隙51V'和第二焊盘间隙52V'的底部。
如上所述，通过形成缓冲焊盘61P至63P，可以在接触区CR中形成多个突出结构64P、65P和66P。突出结构64P、65P和66P可以被形成为阶梯式结构。突出结构64P、65P和66P可以按照牺牲焊盘51P至53P、缓冲焊盘61P至63P以及附加牺牲焊盘51P'至53P'的顺序分别层叠在牺牲层31至33上。牺牲焊盘51P至53P和附加牺牲焊盘51P'至53P'的组合每一个可以被称为多层牺牲结构。换句话说，突出结构64P、65P、66P中的每一个可以分别包括牺牲焊盘51P至53P、缓冲焊盘61P至63P以及附加牺牲焊盘51P'至53P'。形成在单元阵列区MC中的牺牲层31至33中的每一个可以具有单层的结构。对于一个实施例，牺牲焊盘51P至53P和附加牺牲焊盘51P'至53P'未被形成在单元阵列区MC中，仅牺牲层31至33被形成在单元阵列区MC中。
如图5J中所示，可以形成覆盖层71。可以在覆盖层71上形成平坦化层72。覆盖层71可以被形成在包括附加牺牲焊盘51P'至53P'的、衬底11的整个轮廓上。覆盖层71可以覆盖附加牺牲焊盘51P'至53P'。当形成覆盖层71时，气隙V1、V2和V3可以分别被形成在牺牲焊盘51P、52P和53P上，并且分别与附加牺牲焊盘51P'、52P'和53P'相邻。为了形成气隙V1至V3，覆盖层71可以被非共形地形成。例如，覆盖层71可以具有差的阶梯覆盖性，以形成气隙V1至V3。可以使用基于等离子体的沉积方法来形成覆盖层71，所述基于等离子体的沉积方法诸如等离子体增强化学气相沉积(PECVD)或等离子体增强原子层沉积(PEALD)。覆盖层71和平坦化层72可以被统称为层间电介质层。覆盖层71可以包括氧化硅。例如，覆盖层71可以包括未掺杂的硅酸盐玻璃(USG)。
气隙V1至V3可以包括第一气隙V1、第二气隙V2和第三气隙V2。第一气隙V1可以位于第一缓冲焊盘61P的侧壁上。第二气隙V2可以位于第二缓冲焊盘62P的侧壁上。第三气隙V3可以位于第三缓冲焊盘63P的侧壁上。第一气隙V1可以将第一牺牲焊盘51P和第一附加牺牲焊盘51P'互连。第二气隙V2可以将第二牺牲焊盘52P和第二附加牺牲焊盘52P'互连。第三气隙V3可以将第三牺牲焊盘53P和第三附加牺牲焊盘53P'互连。
参见图5K，可以形成垂直孔12。垂直孔12可以被形成为垂直于衬底11的表面。可以通过刻蚀电介质层21至23、牺牲层31至33、覆盖层71和平坦化层72来形成垂直孔12。垂直孔12可以被形成在单元阵列区MC中。尽管未示出，但是垂直孔12可以被形成为多个，并且从平面图的视角来看，多个这样的孔可以具有阵列结构。当形成垂直孔12时，衬底11的表面可被过度刻蚀。
参见图5L，可以形成垂直沟道结构13。垂直沟道结构13可以填充垂直孔12。垂直沟道结构13可以对应于图4B的垂直沟道结构250。垂直沟道结构13可以被称为‘柱体结构’。
随后，参见图5M和5N，可以执行用栅电极91G、92G和93G以及焊盘部分91P、92P和93P来替换牺牲层31至33和突出结构64P、65P和66P的工艺。
参见图5M，可以形成多个凹陷81、82和83。为了形成凹陷81至83，可以首先形成缝隙(参见图4A中的202)。可以经由缝隙来去除牺牲层31至33，并且凹陷81至83可以在电介质层21至23之间形成。可以经由湿法刻蚀工艺来去除牺牲层31至33。例如，当牺牲层31至33包括氮化硅时，可以使用磷酸(H3PO4)溶液、经由湿法刻蚀工艺来去除牺牲层31至33。凹陷81至83可以平行于衬底11的表面。凹陷81至83可以被称为水平凹陷。凹陷81至83可以暴露垂直沟道结构13的侧壁。
凹陷81至83可以包括第一凹陷81、第二凹陷82和第三凹陷83。第一凹陷81、第二凹陷82和第三凹陷83中的每一个可以具有位于接触区CR中的第一层叠型凹陷81R、第二层叠型凹陷82R和第三层叠型凹陷83R。可以去除牺牲层31至33、牺牲焊盘51P至53P以及附加牺牲焊盘51P'至53P'，以便形成第一层叠型凹陷81R、第二层叠型凹陷82R和第三层叠型凹陷83R。第一层叠型凹陷81R可以包括第一下凹陷81L和第一上凹陷81U的层叠，并且还可以包括将第一下凹陷81L和第一上凹陷81U互连的第一互连凹陷81I。第二层叠型凹陷82R可以包括第二下凹陷82L和第二上凹陷82U的层叠，并且还可以包括将第二下凹陷82L和第二上凹陷82U互连的第二互连凹陷82I。第三层叠型凹陷83R可以包括第三下凹陷83L和第三上凹陷83U的层叠，并且还可以包括将第三下凹陷83L和第三上凹陷83U互连的第三互连凹陷83I。第一互连凹陷81I至第三互连凹陷83I可以对应于第一气隙V1至第三气隙V3。因此，气隙V1至V3可以分别被嵌入在第一层叠型凹陷81R、第二层叠型凹陷82R和第三层叠型凹陷83R的内部中。
第一缓冲焊盘61P可以位于第一下凹陷81L与第一上凹陷81U之间。第二缓冲焊盘62P可以位于第二下凹陷82L与第二上凹陷82U之间。第三缓冲焊盘63P可以位于第三下凹陷83L与第三上凹陷83U之间。第一缓冲焊盘61P可以被耦接至第一电介质层21，第二缓冲焊盘62P可以被耦接至第二电介质层22，并且第三缓冲焊盘63P可以被耦接至第三电介质层23。
对于一个实施例，由于电介质层21至23、覆盖层71、以及第一缓冲焊盘61P至第三缓冲焊盘63P的缘故，第一层叠型凹陷81R、第二层叠型凹陷82R和第三层叠型凹陷83R彼此不接触。
如上所述，层叠型凹陷81R、82R和83R可以被形成在接触区CR中。形成在单元阵列区MC中的凹陷81、82和83可以是单一类型的凹陷。层叠凹陷81R、82R和83R可以比形成在单元阵列区MC中的凹陷81、82和83厚。层叠型凹陷81R、82R和83R可以是厚的凹陷，并且形成在单元阵列区MC中的凹陷81、82和83可以是相对薄的凹陷。
参见图5N，可以形成多个栅电极91G、92G和93G。可以通过用导电材料来填充凹陷81、82和83、气隙V1至V3以及层叠型凹陷81R、82R和83R来形成栅电极91G至93G。这可以被称为‘内部填充工艺’。栅电极91G至93G可以包括钨。根据一个实施例，栅电极91G至93G可以是氮化钛/钨(TiN/W)的层叠。栅电极91G至93G可以包围垂直沟道结构13。
栅电极91G至93G可以包括第一栅电极91G、第二栅电极92G和第三栅电极93G。第一栅电极91G、第二栅电极92G和第三栅电极93G可以垂直地层叠，电介质层21至23介于它们之间。
第一栅电极91G可以包括第一基底部分91B和第一焊盘部分91P。第二栅电极92G可以包括第二基底部分92B和第二焊盘部分92P。第三栅电极93G可以包括第三基底部分93B和第三焊盘部分93P。第一焊盘部分91P可以从第一基底部分91B的端部延伸。第二焊盘部分92P可以从第二基底部分92B的端部延伸。第三焊盘部分93P可以从第三基底部分93B的端部延伸。第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P可以位于接触区CR中。第一基底部分91B、第二基底部分92B和第三基底部分93B可以具有相同的厚度。第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P可以具有相同的厚度。第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P可以分别比第一基底部分91B、第二基底部分92B和第三基底部分93B厚。第一基底部分91B、第二基底部分92B和第三基底部分93B中的每一个可以被称为单层栅电极。第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P中的每一个可以被称为多层焊盘部分。
第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P中的每一个可以具有双焊盘结构。第一焊盘部分91P可以包括第一下焊盘91L、第一上焊盘91U、以及将第一下焊盘91L和第一上焊盘91U互连的第一焊盘互连部分91I。第二焊盘部分92P可以包括第二下焊盘92L、第二上焊盘92U、以及将第二下焊盘92L和第二上焊盘92U互连的第二焊盘互连部分92I。第三焊盘部分93P可以包括第三下焊盘93L、第三上焊盘93U、以及将第三下焊盘93L和第三上焊盘93U互连的第三焊盘互连部分93I。第一上焊盘91U、第二上焊盘92U和第三上焊盘93U可以通过覆盖层71而彼此间隔开。第一下焊盘91L和第一上焊盘91U可以具有相同的厚度，并且可以比第一基底部分91B厚。第二下焊盘部分92L和第二上焊盘部分92U可以具有相同的厚度，并且可以比第二基底部分92B厚。第三下焊盘93L和第三上焊盘93U可以具有相同的厚度，并且可以比第三基底部分93B厚。第一下焊盘91L、第二下焊盘92L和第三下焊盘93L可以具有相同的厚度。第一上焊盘91U、第二上焊盘92U和第三上焊盘93U可以具有相同的厚度。
第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P还可以分别包括第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P。第一缓冲焊盘61P可以位于第一下焊盘91L与第一上焊盘91U之间。第二缓冲焊盘62P可以位于第二下焊盘92L与第二上焊盘92U之间。第三缓冲焊盘63P可以位于第三下焊盘93L与第三上焊盘93U之间。第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P可以分别与第一电介质层21、第二电介质层22和第三电介质层23接触。
第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P可以具有阶梯式结构。第一焊盘部分91P的上表面可以位于比第二焊盘部分92P的上表面低的水平处，并且第二焊盘部分92P的上表面可以位于比第三焊盘部分93P的上表面低的水平处。
参见图5O，可以形成多个接触孔94、95和96。可以通过使用接触掩模(未示出)并刻蚀平坦化层72和覆盖层71来形成接触孔94、95和96。例如，接触孔94、95和96可以包括第一接触孔94、第二接触孔95和第三接触孔96。第一接触孔94可以暴露第一上焊盘91U，第二接触孔95可以暴露第二上焊盘92U，并且第三接触孔96可以暴露第三上焊盘93U。第一接触孔94、第二接触孔95和第三接触孔96的深度可以彼此不同。
当形成第一接触孔94、第二接触孔95和第三接触孔96时，第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P可以用作支撑层。第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P可以增加第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P的结构稳定性。而且，当形成第一接触孔94、第二接触孔95和第三接触孔96时，第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P可以用作刻蚀停止层。第一缓冲焊盘61P、第二缓冲焊盘62P和第三缓冲焊盘63P可以抑制第一焊盘部分91P、第二焊盘部分92P和第三焊盘部分93P的穿孔现象。
根据一些实施例，当形成接触孔94、95和96时，即使当上焊盘91U、92U和93U被穿孔时，也可以使穿孔在下焊盘91L、92L和93L上方停止。因此，可以防止垂直层叠的栅电极91G、92G和93G之间的桥接。
参见图5P，可以形成多个接触插塞94C、95C和96C。可以通过用诸如金属层的导电材料填充接触孔94、95和96，然后执行平坦化工艺，来形成接触插塞94C、95C和96C。接触插塞94C、95C和96C可以包括第一接触插塞94C、第二接触插塞95C和第三接触插塞96C。第一接触插塞94C可以填充第一接触孔94，第二接触插塞95C可以填充第二接触孔95，并且第三接触插塞96C可以填充第三接触孔96。第一接触插塞94C可以与第一上焊盘91U接触，第二接触插塞95C可以与第二上焊盘92U接触，并且第三接触插塞96C可以与第三上焊盘93U接触。第一接触插塞94C、第二接触插塞95C和第三接触插塞96C可以具有不同的高度。
因为焊盘部分91P、92P和93P按双焊盘结构来形成，所以防止了接触插塞94C、95C和96C穿孔。结果，避免了栅电极91G、92G和93G的短路故障。
而且，因为栅电极91G、92G和93G在单元阵列区MC中更薄，所以可以层叠更多的存储单元。这可以提高存储器件的集成度。
图6A和6B示出了图示根据两个实施例的焊盘部分的截面图。图6A和6B提供了图5P的第一栅电极91G和第一焊盘部分91P的比较示例。
参见图6A，第一比较示例的第一栅电极91G1可以包括基底部分91B和第一焊盘部分91P1。第一栅电极91G1的基底部分91B和第一焊盘部分91P1可以具有相同的厚度D1。第一焊盘部分91P1可以对应于图5P的第一焊盘部分91P，但是第一焊盘部分91P1可以比图5P的第一焊盘部分91P薄。
因为第一焊盘部分91P1具有单个焊盘结构和薄的厚度，所以难以抑制第一接触插塞94C的穿孔现象97。如图所示，第一接触插塞94C可能由于穿孔现象97穿透电介质层21而耦接至衬底11。
在第一比较示例中，可以增加第一栅电极91G1的厚度以防止第一焊盘部分91P1的穿孔现象。然而，当第一栅电极91G1的厚度增加时，对存储单元进行层叠存在限制。相比而言，因为根据本教导的实施例的焊盘部分可以按双焊盘结构或三焊盘结构来形成，所以栅电极可以被形成为薄的。结果，可以提高存储单元的集成度。
参见图6B，第二比较示例的第一栅电极91G2可以包括基底部分91B和第一焊盘部分91P2。第一焊盘部分91P2可以比基底部分91B厚(D2>D1)。第一焊盘部分91P2可以对应于图5P的第一焊盘部分91P的第一下焊盘91L。
因为第一焊盘部分91P2具有单个焊盘结构，所以难以抑制第一接触插塞94C的穿孔现象97。基于穿孔现象97，第一接触插塞94C可能穿过电介质层21耦接至衬底11。
第一比较示例和第二比较示例二者都示出了导致穿孔现象97的单个焊盘结构，而图5P的第一焊盘部分91P具有包括第一下焊盘91L和第一上焊盘91U的双焊盘结构。因此，双焊盘结构可以有利于抑制穿孔现象。
根据本教导，当形成接触插塞时，通过在栅电极的端部处以多层焊盘结构来形成焊盘部分，能够保护焊盘部分免于被穿孔。因此，能够防止在栅电极被穿透时可能发生的桥接缺陷。结果，可以提供具有改善的可靠性的半导体器件。
虽然已经使用有限数量的可能实施例描述了本教导，但是对于本领域技术人员来说明显的是，在不脱离如所附权利要求中所阐述的本教导的精神和范围的情况下，可以对所呈现的实施例进行各种改变和修改。

Claims (20)

1.一种垂直存储器件，包括：
衬底；
在单元阵列区中垂直层叠在所述衬底上的多个栅电极；以及
在接触区中形成在所述衬底上的多个多层焊盘部分，其中，所述多个多层焊盘部分中的每个多层焊盘部分从所述多个栅电极中的栅电极的端部延伸，并且其中，所述多个多层焊盘部分中的每个多层焊盘部分包括：
下焊盘，其与所述栅电极的端部水平间隔开；
与所述下焊盘垂直间隔开的上焊盘；
形成在所述下焊盘和所述上焊盘之间的缓冲焊盘；以及
焊盘互连部分，其设置在栅电极的端部与所述下焊盘之间且垂直延伸至所述上焊盘，以将所述栅电极、所述下焊盘和所述上焊盘互连。
2.如权利要求1所述的垂直存储器件，其中，所述多层焊盘部分比所述栅电极厚。
3.如权利要求1所述的垂直存储器件，其中，所述缓冲焊盘比所述下焊盘薄，并且比所述上焊盘薄。
4.如权利要求1所述的垂直存储器件，其中，所述下焊盘和所述上焊盘包括导电材料，并且其中所述缓冲焊盘包括电介质材料。
5.如权利要求1所述的垂直存储器件，其中，所述下焊盘和所述上焊盘具有相同的厚度，并且其中，所述下焊盘和所述上焊盘每个都比所述多个栅电极中的每个栅电极薄。
6.如权利要求1所述的垂直存储器件，其中，所述多层焊盘部分形成为阶梯式结构来。
7.如权利要求1所述的垂直存储器件，其中，所述栅电极和所述多层焊盘部分由相同的材料形成。
8.如权利要求1所述的垂直存储器件，还包括多个垂直沟道结构，所述垂直沟道结构在垂直于所述衬底的上表面的方向上延伸，并穿透所述栅电极。
9.如权利要求1所述的垂直存储器件，还包括在所述多个栅电极之间交错的多个电介质层。
10.如权利要求1所述的垂直存储器件，还包括覆盖所述多层焊盘部分的覆盖层。
11.如权利要求1所述的垂直存储器件，还包括多个接触插塞，其中，所述多个接触插塞中的接触插塞分别耦接至所述多个多层焊盘部分中的多层焊盘部分。
12.一种用于制造垂直存储器件的方法，所述方法包括：
在单元阵列区和接触区中形成在衬底上交错的多个电介质层和多个牺牲层；
形成阶梯式结构，其中通过对所述接触区中的所述电介质层和所述牺牲层进行图案化来暴露所述牺牲层；
在所述阶梯式结构的被暴露的所述牺牲层上形成多个多层牺牲结构，每个所述多层牺牲结构包括牺牲材料的多个层，所述多个层被缓冲层间隔开；
在所述牺牲结构上形成覆盖层，其中，所述覆盖层包括多个气隙，所述多个气隙分别将所述多个多层牺牲结构中的多层牺牲结构的多个层互连；
用多个栅电极来替换所述单元阵列区中的所述牺牲层；
用多个多层焊盘部分来替换所述接触区中的所述牺牲层、所述气隙和所述多层牺牲结构；以及
形成多个接触插塞，其中，所述多个接触插塞中的接触插塞分别耦接至所述多层焊盘部分中的多层焊盘部分。
13.如权利要求12所述的方法，其中，所述多层焊盘部分比所述栅电极厚。
14.如权利要求12所述的方法，其中，用多个多层焊盘部分来替换所述接触区中的所述牺牲层、所述气隙和所述多层牺牲结构包括：
通过替换所述牺牲层和所述牺牲材料来形成下焊盘和上焊盘，所述下焊盘与所述上焊盘垂直间隔开；以及
通过填充所述气隙来形成焊盘互连部分，以将所述下焊盘和所述上焊盘互连。
15.如权利要求12所述的方法，其中，用多个栅电极来替换所述单元阵列区中的所述牺牲层，以及用多个多层焊盘部分来替换所述接触区中的所述牺牲层、所述气隙和所述多层牺牲结构包括：
通过刻蚀所述覆盖层、所述多个牺牲层和所述多个电介质层来形成缝隙；
通过经由所述缝隙去除所述单元阵列区中的所述多个牺牲层来形成多个水平凹陷；
通过经由所述多个水平凹陷去除所述接触区中的所述多个牺牲层和所述牺牲材料来形成多个层叠型凹陷，所述气隙嵌入在所述多个层叠型凹陷中；以及
用导电材料填充所述多个水平凹陷和所述多个层叠型凹陷，以形成所述多个栅电极和所述多个多层焊盘部分。
16.如权利要求12所述的方法，其中，在所述阶梯式结构的被暴露的所述牺牲层上形成所述多个多层牺牲结构包括：在所述接触区中的所述多个牺牲层中的牺牲层上沉积牺牲焊盘，然后沉积缓冲焊盘，以及然后沉积附加牺牲焊盘。
17.如权利要求16所述的方法，其中，所述牺牲层、所述牺牲焊盘、和所述附加牺牲焊盘由相同的材料形成。
18.如权利要求16所述的方法，其中，所述缓冲焊盘和所述多个电介质层包括氧化硅，并且其中，所述多个牺牲层、所述牺牲焊盘、和所述附加牺牲焊盘包括氮化硅。
19.如权利要求12所述的方法，其中，在所述阶梯式结构的被暴露的所述牺牲层上形成所述多个多层牺牲结构包括：
在牺牲层上形成牺牲焊盘层；
刻蚀所述牺牲焊盘层以形成牺牲焊盘；
在所述牺牲焊盘上顺序地沉积所述缓冲层和附加牺牲焊盘层；
在所述附加牺牲焊盘层上形成牺牲缓冲焊盘；
以所述牺牲缓冲焊盘用作刻蚀掩模来刻蚀所述附加牺牲焊盘层，以形成所述附加牺牲焊盘；以及
刻蚀所述缓冲层以形成所述缓冲焊盘，
其中，所述附加牺牲焊盘和所述牺牲焊盘形成所述多个多层牺牲结构中的多层牺牲结构。
20.如权利要求12所述的方法，还包括：在形成所述覆盖层之后，形成垂直沟道结构，所述垂直沟道结构穿透所述单元阵列区中的所述覆盖层、所述多个电介质层和所述多个牺牲层。
CN201910832906.2A 2018-09-21 2019-09-04 垂直存储器件以及用于制造其的方法 Active CN110943059B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180114074A KR102633107B1 (ko) 2018-09-21 2018-09-21 수직형 메모리 장치 및 그 제조 방법
KR10-2018-0114074 2018-09-21

Publications (2)

Publication Number Publication Date
CN110943059A CN110943059A (zh) 2020-03-31
CN110943059B true CN110943059B (zh) 2024-03-01

Family

ID=69883570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910832906.2A Active CN110943059B (zh) 2018-09-21 2019-09-04 垂直存储器件以及用于制造其的方法

Country Status (3)

Country Link
US (2) US10998333B2 (zh)
KR (1) KR102633107B1 (zh)
CN (1) CN110943059B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022535022A (ja) * 2019-11-05 2022-08-04 長江存儲科技有限責任公司 ３次元メモリデバイスにおいて階段を形成するための方法および構造

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733462A (zh) * 2013-12-20 2015-06-24 爱思开海力士有限公司 半导体器件及其制造方法
CN107958869A (zh) * 2016-10-14 2018-04-24 三星电子株式会社 使用蚀刻停止层的存储器装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102094470B1 (ko) 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102619876B1 (ko) 2016-07-19 2024-01-03 삼성전자주식회사 메모리 장치
JP2020035833A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102507288B1 (ko) * 2018-09-13 2023-03-08 삼성전자주식회사 패드 영역을 갖는 게이트 패턴을 포함하는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733462A (zh) * 2013-12-20 2015-06-24 爱思开海力士有限公司 半导体器件及其制造方法
US9331082B2 (en) * 2013-12-20 2016-05-03 SK Hynix Inc. Three-dimensional semiconductor device
CN107958869A (zh) * 2016-10-14 2018-04-24 三星电子株式会社 使用蚀刻停止层的存储器装置

Also Published As

Publication number Publication date
KR102633107B1 (ko) 2024-02-05
US20200098788A1 (en) 2020-03-26
US20210249439A1 (en) 2021-08-12
US11877454B2 (en) 2024-01-16
US10998333B2 (en) 2021-05-04
CN110943059A (zh) 2020-03-31
KR20200034361A (ko) 2020-03-31

Similar Documents

Publication Publication Date Title
US10236211B2 (en) Method of manufacturing vertical memory devices
EP3420595B1 (en) Within-array through-memory-level via structures
US9640549B2 (en) Vertical memory device with gate lines at the same level connected
US9099347B2 (en) Three-dimensional semiconductor memory devices and method of fabricating the same
KR101805769B1 (ko) 3차원 반도체 기억 소자의 제조 방법
KR102565714B1 (ko) 적층 구조체를 갖는 반도체 소자
US10985112B2 (en) Memory device and method for fabricating the memory device
US10804363B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same
KR20170027571A (ko) 반도체 장치 및 그 제조방법
US11195856B2 (en) Semiconductor device
CN112242403A (zh) 三维存储器元件及其制造方法
US11810776B2 (en) Semiconductor device including stack structure with flat region
US20230354597A1 (en) Semiconductor devices including stack structure having gate region and insulating region
TWI654747B (zh) Semiconductor memory device
CN110943059B (zh) 垂直存储器件以及用于制造其的方法
US9379131B2 (en) Three dimensional stacked semiconductor structure and method for manufacturing the same
CN108666324B (zh) 存储器结构及其制造方法
TWI700815B (zh) 三維記憶體元件及其製造方法
TWI567948B (zh) 三維堆疊半導體結構及其製造方法
TWI856815B (zh) 記憶體元件及其形成方法
CN109390343B (zh) 三维存储器元件及其制作方法
US10497714B2 (en) Three dimensional memory device with etch-stop structure
CN118785702A (zh) 半导体器件和用于制造该半导体器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant