CN113192967A - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其制备方法，包括提供一半导体衬底；于半导体衬底上形成堆叠结构，堆叠结构包括若干叠层对，每个叠层对包括第一叠层单元与第二叠层单元；堆叠结构具有阶梯区域，于阶梯区域中形成多级台阶，每级台阶包括至少一个叠层对，每级台阶的顶面显露出对应的叠层对的第二叠层单元的表面；形成蚀刻缓冲层覆盖第二叠层单元的表面，其中，蚀刻缓冲层为导电材料；于各蚀刻缓冲层上同时形成接触孔，接触孔显露蚀刻缓冲层。利用本发明，通过在台阶表面设置蚀刻缓冲层，可以在一个蚀刻工艺过程中同时完成所有接触孔的蚀刻，不仅简化了工艺步骤，降低了接触孔的蚀刻难度，并且节约了成本。
Description
技术领域
本发明属于半导体设计及制造领域，特别是涉及半导体结构及其制备方法。
背景技术
一般来说，三维存储器包括由栅极层和层间介质层交替堆叠形成的栅极叠层结构，连接柱(Contact，简称CT)在栅极叠层结构的阶梯区域与栅极电连接。但是，在三维存储器的实际制造过程中，为了实现连接柱与堆叠结构中栅极层之间良好的电连接，首先需要在覆盖所述栅极叠层结构的介质层中蚀刻形成接触孔直至接触孔露出所述阶梯区域的栅极层表面，然后再在所述接触孔中填充用于形成连接柱的金属材料。
由于不同栅极层到三维存储器顶面的距离不同，在阶梯区域中需要通过多个掩模蚀刻工艺中形成深度逐渐增加的接触孔，以分别暴露出对应的栅极层，并通过随后在接触孔中形成的连接柱将对应的栅极层引出，这不仅工艺过程复杂，而且成本高昂。
另外，随着3D NAND集成程度越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数层数的增加，接触孔的深度越来越深，对于接触孔的蚀刻工艺要求越来越苛刻，在蚀刻形成接触孔的过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过相邻两层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，从而使得对存储单元的控制错误，引发存储失效。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有3D NAND的制备工艺中，接触孔蚀刻工艺复杂、成本高昂以及极易造成栅极层击穿的技术问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构制备方法，所述半导体结构制备方法包括：
提供一半导体衬底；
于所述半导体衬底上形成堆叠结构，所述堆叠结构包括若干叠层对，每个叠层对包括第一叠层单元与第二叠层单元；
所述堆叠结构具有阶梯区域，于所述阶梯区域中形成多级台阶，每级所述台阶包括至少一个所述叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述第二叠层单元的表面；
形成蚀刻缓冲层覆盖所述第二叠层单元的表面，其中，所述蚀刻缓冲层为导电材料；
于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露所述蚀刻缓冲层。
在一可选实施例中，所述半导体结构制备方法还包括，于所述接触孔中填充导电材料以形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。
在一可选实施例中，所述于所述接触孔中填充导电材料以形成连接柱的步骤之后还包括，于所述连接柱的顶部形成栓塞的步骤。
在一可选实施例中，所述连接柱的材料包括包氮化钛及钨复合层。
在一可选实施例中，所述形成蚀刻缓冲层覆盖所述第二叠层单元的表面的步骤包括：
于所述台阶的侧壁形成侧壁间隔层；
于被形成有所述侧壁间隔层的所述台阶的顶面显露出的所述第二叠层单元的表面形成所述蚀刻缓冲层。
在一可选实施例中，所述侧壁间隔层的材料包括氧化硅。
在一可选实施例中，所述第一叠层单元为层间介质层，所述第二叠层单元为栅极层。
在一可选实施例中，所述第一叠层单元为层间介质层，所述第二叠层单元为牺牲层。
在一可选实施例中，所述半导体结构制备方法还包括，利用栅极导电层替换所述堆叠结构中的第二叠层单元以形成栅极层的步骤。
在一可选实施例中，所述半导体衬底与所述堆叠结构之间还形成有外延牺牲层。
在一可选实施例中，所述半导体结构制备方法包括：
于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽，所述栅线隔离槽显露出所述外延牺牲层；
基于所述栅线隔离槽去除所述外延牺牲层以形成所述外延间隙；
于所述外延间隙中形成外延层。
在一可选实施例中，所述半导体结构制备方法包括，于所述栅线隔离槽中填充形成隔离槽填充层的步骤。
在一可选实施例中，
所述形成蚀刻缓冲层覆盖所述第二叠层单元的表面的步骤包括：
形成多晶硅过渡层覆盖所述第二叠层单元的表面；
于所述多晶硅过渡层的表面形成金属层，所述金属层与所述多晶硅过渡层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
在一可选实施例中，所述于所述多晶硅过渡层的表面形成金属层，所述金属层与所述多晶硅过渡层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层的步骤包括：
于所述多晶硅过渡层的表面形成金属层；
进行退火处理，以使所述金属层与所述多晶硅过渡层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
在一可选实施例中，所述退火处理的温度介于400-1100℃之间，退火的时间介于1-20min之间。
在一可选实施例中，所述金属层的材料包括钴、镍、铂中的一种或至少两种的组合。
为实现上述目的及其他相关目的，本发明还提供一种半导体结构，所述半导体结构包括：
半导体衬底；
栅极叠层结构，形成于所述半导体衬底上，所述栅极叠层结构包括若干叠层对，每个叠层对包括层间介质层与栅极层；
多级台阶，形成于所述栅极叠层结构的阶梯区域中，每级所述台阶包括至少一个所述叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述栅极层的表面；
蚀刻缓冲层，形成于所述栅极层的表面上，其中，所述蚀刻缓冲层为导电材料；
连接柱，所述连接柱形成于所述蚀刻缓冲层上，所述连接柱与对应的所述蚀刻缓冲层接触。
在一可选实施例中，所述半导体结构还包括栓塞，所述栓塞形成于所述连接柱的顶部。
在一可选实施例中，所述连接柱的材料包括包氮化钛及钨复合层。
在一可选实施例中，所述半导体结构还包括侧壁间隔层，所述侧壁间隔层形成于所述台阶的侧壁。
在一可选实施例中，所述侧壁间隔层的材料包括氧化硅。
在一可选实施例中，所述层间介质层为层间介质层，所述栅极层为栅极层。
在一可选实施例中，所述栅极层的材料包括氮化钛及钨复合层。
在一可选实施例中，所述半导体结构还包括外延层，所述外延层位于所述半导体衬底与所述栅极叠层结构之间。
在一可选实施例中，所述半导体结构还包括隔离槽填充层，所述隔离槽填充层贯穿所述栅极叠层结构，且所述隔离槽填充层的底部与所述外延层接触。
在一可选实施例中，所述隔离槽填充层的材料包括氮化硅或氧化硅。
在一可选实施例中，所述蚀刻缓冲层包括硅金属合金。
在一可选实施例中，所述蚀刻缓冲层是由依次形成于所述栅极层的表面上的多晶硅过渡层和金属层相互作用形成的硅金属合金。
在一可选实施例中，所述蚀刻缓冲层是由依次形成于所述栅极层的表面上的多晶硅过渡层和金属层经退火处理后形成的硅金属合金。
利用本发明，通过在台阶表面设置了蚀刻缓冲层，可以在一个蚀刻工艺过程中完成所有接触孔的蚀刻，这不仅简化了工艺步骤，降低了接触孔的蚀刻难度，并且节约了成本；
利用本发明，可以采用同一掩膜并且在同一蚀刻步骤中完成接触孔和伪沟道孔的蚀刻可以，进一步简化了工艺步骤，降低了接触孔的蚀刻难度，节约了成本；
利用本发明，通过在台阶表面设置了硅金属合金(MxSiy)蚀刻缓冲层，可以避免接触孔蚀刻过程中穿孔(Punch)，从而在接触孔中形成的连接柱时不会导致不同层的字线桥接(Word Line Bridge)现象，提高半导体结构(例如三维存储器)的性能。
附图说明
图1显示为本发明的半导体结构的制备方法的流程示意图。
图2显示为本发明的半导体结构的制备中于所述堆叠结构的阶梯区域中形成多级台阶的截面示意图。
图3显示为本发明的半导体结构的制备中于所述台阶的侧壁形成侧壁间隔层的截面示意图。
图4显示为本发明的半导体结构的制备中于被所述台阶的顶面显露出的所述第二叠层单元的表面形成多晶硅过渡层的截面示意图。
图5显示为本发明的半导体结构的制备中于被所述台阶显露出的所述第二叠层单元的表面形成蚀刻缓冲层的截面示意图。
图6显示为本发明的半导体结构的制备中于各所述蚀刻缓冲层上同时形成接触孔的截面示意图。
图7显示为本发明的半导体结构的制备中于所述接触孔中填充填孔牺牲层的截面示意图。
图8显示为本发明的半导体结构的制备中于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽的截面示意图。
图9显示为本发明的半导体结构的制备中于所述栅线隔离槽的侧壁形成侧壁保护层的截面示意图。
图10显示为本发明的半导体结构制备中基于所述栅线隔离槽去除所述外延牺牲层以形成外延间隙的截面示意图。
图11显示为本发明的半导体结构制备中于所述外延间隙形成外延层的截面示意图。
图12显示为本发明的半导体结构制备中利用所述栅线隔离槽形成栅极层的截面示意图。于所述外延间隙形成外延层的界面示意图。
图13显示为本发明的半导体结构制备中于所述栅线隔离槽中填充隔离槽填充层的截面示意图。
图14显示为本发明的半导体结构制备中利用导电材料替换所述接触孔中的所述填孔牺牲层，以形成连接柱的截面示意图。
图15显示为本发明的半导体结构制备中于连接柱的顶部及垂直沟道结构的顶部形成栓塞的截面示意图。
元件标号说明
10 半导体衬底
101 衬底本体
102 掺杂阱
103 氧化硅层
11 外延牺牲层
12 堆叠结构
121 层间介质层
122 牺牲层
13 第一盖层
14 垂直沟道结构
141 高介电常数介质层
142 功能侧壁层
143 沟道层
144 插塞氧化物
15 填孔牺牲层
16 侧壁间隔层
17 多晶硅过渡层
18 蚀刻缓冲层
19 阶梯覆盖层
20 接触孔
21 连接柱
22 第一栓塞
23 第二栓塞
24 填孔氧化层
25 栅线隔离槽
26 侧壁保护层
261 氮化层
262 氧化层
27 外延间隙
28 外延层
29 栅极间隙
30 栅极叠层结构
301 栅极层
31 第二盖层
S101～S107 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
本发明的半导体结构适用于多种存储器件，包括但不限于三维半导体存储器件，譬如3D NAND。本发明的各附图将以制备3D NAND来说明本发明的技术方案。
实施例一
图1示出了本发明实施例的半导体结构的制备流程图。请参阅图1，所述半导体结构方法包括：
步骤S101、提供一半导体衬底；
步骤S102、于所述半导体衬底上形成堆叠结构，所述堆叠结构具有阶梯区域，所述堆叠结构包括若干叠层对，每个叠层对包括第一叠层单元与第二叠层单元；
步骤S103、于所述堆叠结构的阶梯区域中形成多级台阶，每级所述台阶包括至少一个叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述第二叠层单元的表面；
步骤S104、于被所述台阶显露出的所述第二叠层单元的表面上形成蚀刻缓冲层；
步骤S105、于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露所述蚀刻缓冲层；
步骤S106、于所述接触孔中填充导电材料以形成连接柱；
步骤S107、于所述连接柱的顶部形成栓塞，最终形成图15所示的半导体结构，该半导体结构为一种三维存储器结构。
下面将结合各步骤对应的示意图详细说明本实施例半导体结构的制备方法。
首先，请参阅图2，执行步骤S101：提供一半导体衬底10。所述半导体衬底10包括衬底本体101，通过掺杂工艺于衬底本体101中形成的掺杂阱102，以及形成于所述掺杂阱102上的作为保护层的氧化硅层103。所述衬底本体101可以根据器件的实际需求进行选择，所述衬底本体101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述衬底本体101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底10还可以为堆叠结构12，例如硅/锗硅叠层等。在本发明中，所述衬底本体101例如可以选用单晶硅衬底，所述衬底本体101上可以通过P型掺杂或者N型掺杂以形成P阱或者N阱，进而作为掺杂阱102，可以于形成有掺杂阱102的衬底本体101上通过热氧化或者沉积工艺形成氧化硅层103，该氧化硅层103可以避免在去除后续步骤S102中形成于氧化硅层103上方的多晶硅外延牺牲层11时，位于氧化硅层103下方的掺杂阱102被蚀刻破坏。
然后请继续参阅图2，执行步骤S102：于所述半导体衬底10上依次形成外延牺牲层11和堆叠结构12，所述堆叠结构12包括交替堆叠的层间介质层121(定义为第一叠层单元)与牺牲层122(定义为第二叠层单元)，所述堆叠结构12包括若干叠层对，每个叠层对包括层间介质层121与牺牲层122，所述堆叠结构12具有核心区域(Core)和阶梯区域(Stair-Step，简称SS)，其中，图2中形成垂直沟道结构的区域为核心区域，而位于核心区域左侧的区域为阶梯区域，所述核心区域用于数据的存储，所述阶梯区域用于形成连接柱21，该连接柱21的一端与下文将要介绍的蚀刻缓冲层18连接，可该连接柱21的另一端通过下文将要介绍的第一栓塞32与互连结构连接，用于将后文将要介绍的栅极层301引出。
在其他实施例中，所述堆叠结构12也可以是由层间介质层121与栅极层301构成，也即在该实施例中，所述堆叠结构12就是栅极叠层结构30，可将所述栅极层301定位为第二叠层单元，这样在后续步骤中不需要执行利用导电材料替换牺牲层122以形成栅极层301的步骤。
可以理解的是，在一可选实施例中，也可以直接在所述半导体衬底10形成所述堆叠结构12，而不形成所述外延牺牲层11；在另一可选实施例中，也可以直接在所述半导体衬底10依次形成外延层28和所述堆叠结构12，而不形成所述外延牺牲层11。
在本实施例中，请继续参阅图2，所述堆叠结构12包括交替叠置的层间介质层121与牺牲层122，所述堆叠结构12的底层及顶层均为所述层间介质层121。需要说明的是，在本发明中，所述层间介质层121和所述牺牲层122具有较高的刻蚀选择比，以确保在后续去除所述牺牲层122时所述层间介质层121几乎不被去除；具体的，所述牺牲层122的材料可以包括但不仅限于氮化硅(Si3N4)层，所述层间介质层121的材料可以包括但不仅限于氧化硅(SiO2)。
需要说明的是，在本发明中，所述堆叠结构12内所述牺牲层122的层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构12内所述牺牲层122及所述层间介质层121的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述牺牲层122及所述层间介质层121，譬如化学气相沉积法。
请继续参阅图2，在步骤S102中，还包括于所述堆叠结构12的核心区域中还形成有垂直沟道结构14的步骤，所述垂直沟道结构14包括沿径向由外向内依次设置的功能侧壁层142和沟道层143。具体地，可以首先于所述堆叠结构12的核心区域中形成沟道孔，所述沟道孔依次贯穿所述堆叠结构12和所述牺牲外延层28后延伸进入所述半导体衬底10的掺杂阱102中，然后于所述沟道孔中依次形成阻挡层，存储层，隧穿层及所述沟道层143，所述阻挡层，存储层及隧穿层作为功能侧壁层142。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。在一可选实施例中，于沟道孔的内壁上形成功能侧壁层142之前，还于所述沟道孔的内壁上形成高介电常数介质层141(高K介质层，HK)，而于所述高介电常数介质层141表面形成所述功能侧壁层142，其中，所述高介电常数介质层141的材料可以是氧化铝等。在一可选实施例中，所述垂直沟道结构14还包括插塞氧化物144，所述插塞氧化物144形成于所述沟道层143表面，并填充于所述沟道孔内。
请继续参阅图2，在步骤S102中，于所述堆叠结构12的核心区中形成垂直沟道结构14之后还包括于形成有垂直沟道结构14的堆叠结构12表面形成第一盖层13的步骤，所述第一盖层13的材料例如可以是氧化物，譬如氧化硅，后文为了描述方便，可以将所述第一盖层13和所述堆叠结构12的顶部的层间介质层121作为一个整体描述，也即后续提到的堆叠结构12的最顶部层间介质层121包括图2中的顶部层间介质层121和第一盖层13，所述堆叠结构12的表面也即所述第一盖层13的表面。
需要说明的是，在本实施例中，是在步骤S103之前于所述堆叠结构12的核心区域中还形成有垂直沟道结构14，可以理解的是，在其他实施例中，也可以是在步骤S103之后于所述堆叠结构12的核心区域中还形成有垂直沟道结构14，也即可以先于所述堆叠结构12的阶梯区域中形成多级台阶之后，再于所述堆叠结构12的核心区域中形成所述垂直沟道结构14。
请继续参阅图3，执行步骤S103、于所述堆叠结构12的阶梯区域中形成多级台阶，每级所述台阶包括至少一个所述叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述牺牲层的表面。具体地，在步骤S103中，例如首先可通过使用图案化掩膜(未示出)对所述堆叠结构12进行重复的蚀刻-修剪工艺而于所述阶梯区域中形成多级初始台阶，每级所述初始台阶的顶面显露出对应的所述层间介质层121的端部表面，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的聚合物材料，所述图案化掩模可以在形成台阶之后被去除；然后，蚀刻去被所述初始台阶的顶面显露出所述层间介质层121的端部，以显露出所述堆叠结构12的牺牲层122的端部表面，从而于所述阶梯区域中形成多级台阶。在本实施例中，每级所述台阶至少包括一个叠层对，图2只示出了每级台阶包含一个叠层对的情形。在图2中只示出了包含5级台阶的情形，可以理解的是，所述台阶的级数可以根据需要来调整，这主要取决于堆叠结构12中牺牲层122的个数，以及每级台阶包含的叠层对的个数。
接着请参阅图3-5，执行步骤S104、于被所述台阶显露出的所述牺牲层122的表面上形成蚀刻缓冲层18。具体地，可以先于被所述台阶的顶面显露出的所述牺牲层122的表面上形成多晶硅过渡层17(对应图4)；接着于所述多晶硅过渡层17的表面通过沉积工艺形成金属层；然后进行退火处理，以使所述金属层与所述多晶硅过渡层17形成硅金属合金(MxSiy)，所述硅金属合金作为所述蚀刻缓冲层18(对应图5)。作为示例，所述退火处理的温度介于400-1100℃之间，退火的时间介于1-20min之间。作为示例，所述金属层M的材料包括钴、镍、铂中的一种或至少两种的组合。需要说明的是，在其他实施例中，也可以采用其他合适的制备工艺于被所述台阶显露出的所述牺牲层122的表面形成硅金属合金(MxSiy)作为蚀刻缓冲层18。
在一可选实施例中，步骤S104的还可进一步包括，先于所述阶梯槽的侧壁形成侧壁间隔层16的步骤(对应图3)，然后于被形成有所述侧壁间隔层16的所述台阶的顶面显露出的所述牺牲层122的表面形成所述蚀刻缓冲层18；其中，所述侧壁间隔层16形成于所述阶梯槽各台阶的侧壁上，也即所述侧壁间隔层16形成于被台阶的侧壁暴露的层间介质层121和牺牲层122的共同侧壁上。作为示例，所述侧壁间隔层16的材料例如可采用氧化物，譬如二氧化硅。
在步骤S104的一可选实施例中，于所述多晶硅过渡层17的表面通过沉积工艺形成金属层时，所述金属层也形成于堆叠结构12的整个表面，因此在进行退火处理后，还需要蚀刻去除位于多晶硅过渡层17之外区域的金属层的步骤。
需要说明的是，由于在步骤S104中，在台阶的表面形成蚀刻缓冲层18时，不希望蚀刻缓冲层形成于掺杂阱102的表面，故可以在步骤S103中对最底部的台阶进行蚀刻时，蚀刻停止于堆叠结构12的最底部层间介质层121中，并不对牺牲外延层11及下方的半导体衬底10进行蚀刻(对应图5)，而是在于被所述台显露出的所述牺牲层122的表面形成蚀刻缓冲层18的步骤之后，对最底部台阶进行蚀刻，蚀刻停止于半导体衬底10的掺杂阱102。
接着请参阅图6，执行步骤S105、于各所述蚀刻缓冲层18上同时形成接触孔20，所述接触孔20显露所述蚀刻缓冲层。具体地，可以首先于形成有蚀刻缓冲层18的所述阶梯区域填充阶梯覆盖层19，其材料例如可以是二氧化硅；然后通过光刻和蚀刻工艺向下蚀刻所述阶梯覆盖层19，以于所述阶梯区域的阶梯覆盖层19中形成若干接触孔20，所述接触孔20可显露所述蚀刻缓冲层18，图6中虽然只示出了每个台阶上形成一个接触孔20的情形，可以理解的是，沿着每个台阶的延伸方向(垂直纸面方向)形成有多个接触孔20，形成在每个台阶上的至少一个接触孔20用于后续填充导电材料形成连接柱21(见图14和图15)，而剩余的接触孔20可作为伪接触孔，后续在伪接触孔中填充填孔氧化层24来形成伪连接柱(未图示)。可以理解的是，在一些实施例中，蚀刻形成所述接触孔20后也可以继续蚀刻所述蚀刻缓冲层，以使接触孔20停止于该蚀刻缓冲层18紧邻的牺牲层122中。
于形成有所述蚀刻缓冲层18的所述阶梯区域中形成接触孔20的步骤中，还包括于所述阶梯区域中形成掺杂阱接触孔(图6中最左侧接触孔20作为掺杂阱接触孔)的步骤，所述掺杂阱接触孔显露出所述半导体衬底10中的掺杂阱102；所述掺杂阱接触孔用于在后续于所述掺杂阱接触孔20中形成掺杂阱连接柱(图15中最左侧连接柱21作为掺杂阱连接柱)，在于所述接触孔20中填充导电材料以形成连接柱21时，也同时于所述掺杂阱接触孔中形成掺杂阱连接柱。
需要说明的是，在步骤S105的一个优选方案中，可通过光刻和蚀刻工艺向下蚀刻所述阶梯覆盖层19，以于所述阶梯区域形成的阶梯覆盖层19中形成若干接触孔20的同时，还可于所述堆叠结构12的一些区域，(例如台阶的周边区域，该区域的正下方没有形成蚀刻缓冲层18)形成若干用于后续形成伪沟道结构的伪沟道孔(未图示)，所述伪沟道孔依次贯穿所述堆叠结构12及所述外延牺牲层11。需要说明的是，现有制备工艺中，由于每级台阶距离堆叠结构12顶部的距离不同，也即蚀刻距离不同，每级台阶处的接触孔20需要在不同的蚀刻过程中分别蚀刻完成，而且接触孔20和伪沟道孔也是分别进行蚀刻完成，而在本实施例中的由于台阶表面设置了蚀刻缓冲层18，不仅可以在一个蚀刻工艺过程中完成所有接触孔20的蚀刻，而且接触孔20和伪沟道孔的蚀刻也可以采用同一掩膜并且同一蚀刻步骤中完成，所述伪沟道孔和接触孔20具有基本相同的临界尺寸CD，所不同的是深度不同，这不仅简化了工艺步骤，降低了接触孔20的蚀刻难度，并且节约了成本。可以理解的是，在一些实施例中，所述伪沟道孔和所述接触孔20也可以在通过两道独立的蚀刻工序来完成。
请接着参阅图7-14，执行步骤S106，于所述接触孔20中填充导电材料以形成连接柱21，所述连接柱21与对应的所述蚀刻缓冲层18接触。需要说明的是，在步骤S106中，既可以直接于所述接触孔20中填充导电材料以形成连接柱21，也可以通过间接的方式于所述接触孔20中形成连接柱21。
在本实施例中，由于是采用同时蚀刻形成接触孔20和伪沟道孔，如果直接于接触孔20中填充导电材料形成连接柱21，伪沟道孔和伪接触孔中也会填充上导电材料，这是不希望的，故可以采用间接的方式于所述接触孔20中形成连接柱21，其例如可以通过步骤S1061-步骤S1069来实现。
在步骤S1061中，请参阅图7，于各所述接触孔20和各伪沟道孔中填充填孔牺牲层15(对应图7)，所述填孔牺牲层15的材料例如可以是多晶硅。
在步骤S1062中，于步骤S1061形成的堆叠结构12表面形成图案化掩膜层，图案化掩膜层中的开口暴露出所述伪沟道孔和部分伪接触孔(伪接触孔的个数也可以为零，也即不设置伪接触孔)。
在步骤S1063中，基于所述图案化掩膜蚀刻(譬如干法蚀刻或湿法蚀刻)去除所述伪沟道孔及伪接触孔中填充的填孔牺牲层15，以重新打开所述伪沟道孔和所述伪接触孔。
在步骤S1064中，于通过蚀刻工艺重新打开的所述伪沟道孔及未填充所述填孔牺牲层15的所述伪接触孔中填充填孔氧化层24，以分别形成伪沟道结构和伪连接柱，所述伪沟道结构及伪连接柱可作为机械支撑部件，防止存储器件的坍塌，其中，所述填孔氧化层24例如可以是氧化硅。需要说明的是，所述填孔氧化层24还形成于所述堆叠结构12的顶部表面(对应图8)，形成于所述所述堆叠结构12的顶部表面的填孔氧化层24可作为堆叠结构12的顶面的顶面牺牲保护层。
在步骤S1065中，请参阅图8，例如可采用光刻和干法刻蚀工艺于所述堆叠结构12的核心区域中形成栅线隔离槽25，所述栅线隔离槽25依次贯穿上述的顶面牺牲保护层及堆叠结构12，所述栅线隔离槽25显露出所述外延牺牲层11。
在步骤S1066中，请参阅图9-图11，基于所述栅线隔离槽25去除所述外延牺牲层11以形成外延间隙27，并通过外延工艺SEG于所述外延间隙27中形成外延层28的步骤。具体地，首先，于所述栅线隔离槽25的内壁及堆叠结构12表面的填孔氧化层24上形成侧壁保护层26(对应图9)，蚀刻去除位于栅线隔离槽25底部的侧壁保护层26，以于所述栅线隔离槽25的侧壁形成侧壁保护层26；接着，基于形成有所述侧壁保护层26的所述栅线隔离槽25去除所述外延牺牲层11、被所述外延牺牲层11包围部分的所述垂直沟道结构14的功能侧壁层142、以及外延牺牲层11与掺杂阱102之间的氧化硅层103，以形成所述外延间隙27；最后通过外延工艺SEG于所述外延间隙27中形成外延层28(对应图11)。作为示例，所述侧壁保护层26依次包括氮化层261(譬如氮化硅)-氧化层262(譬如氧化硅)-氮化层261构成的侧壁保护层26，所述氮化层-氧化层-氮化层构成的侧壁保护层26是为了和移除垂直沟道结构14侧壁的功能侧壁层142(ONO层)相配套。
在步骤S1067中，请参阅图12，基于所述栅线隔离槽25去除所述堆叠结构12中的所述牺牲层122，以形成栅极间隙，所述栅极间隙显露出所述蚀刻缓冲层18的至少部分底表面，从而可以保证后续填充于栅极间隙中的栅极层301与所述蚀刻缓冲层18接触，这样就可以通过蚀刻缓冲层18将形成于接触孔20中的连接柱21与对应的栅极层的电连接。
在步骤S1068中，请继续参阅图12，执行步骤S1068，于所述栅极间隙中形成栅极层301，其中，所述栅极层301与所述蚀刻缓冲层18连接，所述栅极层301与所述层间介质层121组成栅极叠层结构30。作为示例，所述栅极层301的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。
在本实施例中，请参阅图13，所述于所述栅极间隙中形成栅极层301的步骤之后，还包括于所述栅线隔离槽25中填充隔离槽填充层29，采用化学机械研磨CMP工艺去除位于堆叠结构12表面的隔离槽填充层29材料及填孔氧化层24，以显露出填充有填孔牺牲层15的接触孔20，所述隔离槽填充层29贯穿所述栅极叠层结构30，且所述隔离槽填充层29的底部与所述外延层28接触。作为示例，所述隔离槽填充层29的材料包括氮化硅或氧化硅。
在步骤S1069中，请参阅图14，利用导电材料替换所述接触孔20中的所述填孔牺牲层15，以形成连接柱21。具体地，首先蚀刻去除接触孔20中的填孔氧化层24，以重新打开所述接触孔20；接着于重新打开的所述接触孔20和所述堆叠结构12的表面填充导电材料，采用化学机械研磨CMP去除位于堆叠结构12表面的导电材料，从而于重新打开的所述接触孔20中形成连接柱21。作为示例，所述连接柱21的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。需要说明的是，在所述利用导电材料替换所述接触孔20中的所述填孔牺牲层15，以形成连接柱21的步骤中，也于所述掺杂阱接触孔20中形成掺杂阱连接柱21。
接着请参阅图15，执行步骤S107，于所述连接柱21的顶部形成栓塞。具体地，可首先于栅极叠层结构30的表面形成第二盖层31，接着利用光刻工艺于所述第二盖层31中形成暴露所述连接柱21及所述垂直沟道结构14的开口，然后于所述开口中填充导电材料，以分别于位于所述连接柱21的顶部的开口及所述垂直沟道结构14的顶部的开口中形成第一栓塞22和第二栓塞23，所述第一栓塞22与所述连接柱21的顶部连接，所述第二栓塞23与所述垂直沟道结构14的沟道层143连接。作为示例，所述第一栓塞22、所述第二栓塞23的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。
实施例二
请参阅图15，本发明还提供一种利用实施例一中的制备方法制备的半导体结构，所述半导体结构至少包括半导体衬底10，外延层28，栅极叠层结构30，多级台阶，蚀刻缓冲层18以及若干连接柱21(图2中的CT)。
请参阅图15，在本实施例中，所述半导体衬底10包括衬底本体101，通过掺杂工艺形成于衬底本体101中掺杂阱102。所述衬底本体101可以根据器件的实际需求进行选择，所述衬底本体101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述衬底本体101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底10还可以为堆叠结构12，例如硅/锗硅叠层等。在本发明中，所述衬底本体101例如可以选用单晶硅衬底，所述衬底本体101上可以通过P型掺杂或者N型掺杂以形成P阱或者N阱，进而作为掺杂阱102。
请参阅图15，在本实施例中，所述外延层28通过外延工艺SEG形成于所述半导体衬底10上，所述外延层28的材料例如可以是掺杂多晶硅，用于将垂直沟道结构14的沟道层143与半导体衬底10的掺杂阱102连接。可以理解的是，在其他实施例中，所述半导体衬底10与栅极叠层结构30之间也可以不设置所述外延层28。
请参阅图15，在本实施例中，所述栅极叠层结构30形成于所述外延层28上，所述栅极叠层结构30包括交替堆叠的层间介质层121与栅极层301，所述栅极叠层结构30包括若干叠层对，每个叠层对包括层间介质层121与栅极层301，所述栅极叠层结构3具有核心区域(Core)和阶梯区域(Stair-Step，简称SS)，其中，图2中形成垂直沟道结构的区域为核心区域，而位于核心区域左侧的区域为阶梯区域，所述核心区域用于数据的存储，所述阶梯区域用于通过形成在该区域的连接柱21来引线，具体地，该连接柱21的一端与下文将要介绍的蚀刻缓冲层18连接，可该连接柱21的另一端通过下文将要介绍的第一栓塞32与互连结构连接，用于将后文将要介绍的栅极层301引出。作为示例，所述栅极层301的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。
需要说明的是，在本实施例中，所述栅极叠层结构30内所述栅极层的层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构12内所述栅极层及所述层间介质层121的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极层及所述层间介质层121，譬如化学气相沉积法。需要说明的是，所述栅极叠层结构30的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
请参阅图15，在本实施例中，所述栅极叠层结构30上还形成有第一盖层13，所述第一盖层13的材料例如可以是氧化物，譬如氧化硅，后文为了描述方便，可以将所述第一盖层13和所述栅极叠层结构30的顶部的层间介质层121作为一个整体描述，也即后续提到的栅极叠层结构30的顶部层间介质层121包括15中的顶部层间介质层121和第一盖层13，所述堆叠结构12的表面也即所述第一盖层13的表面。
请参阅图15，在本实施例中，各级所述台阶的顶面分别显露出对应所述栅极层301的一端表面。作为示例，每级所述台阶至少包括一个叠层对，每个叠层对定义为一对堆叠的栅极层301和层间介质层121；作为示例，图15只示出了每级台阶包含一个叠层对的情形。需要说明的是，所述台阶的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
请参阅图15，所述蚀刻缓冲层18形成于被所述台阶的顶面显露出的所述栅极层的端部表面上。作为示例，所述蚀刻缓冲层18包括硅金属合金(MxSiy)。作为示例，所述金属层M的材料包括钴、镍、铂中的一种或至少两种的组合。需要说明的是，所述台阶的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
请参阅图15，在本实施例中，若干连接柱21形成于所述蚀刻缓冲层18上，所述连接柱21靠近所述半导体衬底10的一端与所述蚀刻缓冲层18接触(当然也可以贯穿所述蚀刻缓冲层18后与该蚀刻缓冲层18紧邻的栅极层301接触)，所述连接柱21与对应台阶顶面上的蚀刻缓冲层18连接，从而将对应的栅极层301引出。作为示例，所述连接柱21的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。需要说明的是，所述连接柱21的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
请参阅图15，在一可选实施例中，所述三维存储器结构还包括掺杂阱连接柱(图15中最左侧的一个连接柱21)所述掺杂阱连接柱与所述半导体衬底10中的掺杂阱102连接。
需要说明的是，在一可选实施例中，所述的三维存储器结构还可包括若干伪沟道结构(图未图示)和若干伪连接柱(未图示)，所述伪沟道结构及伪连接柱可作为机械支撑部件，防止存储器件的坍塌；所述伪沟道结构依次贯穿所述栅极叠层结构30及所述外延层28；所述伪连接柱形成于所述蚀刻缓冲层18上，所述伪连接柱靠近所述半导体衬底10的一端与所述蚀刻缓冲层18接触(当然也可以贯穿所述蚀刻缓冲层18后与该蚀刻缓冲层18紧邻的栅极层301接触)。需要说明的是，所述伪沟道结构和伪连接柱的形成过程及结构特征详见实施例一中的描述，在此不做赘述。
请参阅图15，在本实施例中，所述核心区域中还设置有垂直沟道结构14，所述垂直沟道结构14依次贯穿所述栅极叠层结构30和所述外延层28，所述直沟道结构包括沿径向由外向内依次设置的功能侧壁层142和沟道层143。所述功能侧壁层142包括沿径向由外向内依次设置阻挡层，存储层，隧穿层。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。在一可选实施例中，所述垂直沟道结构14还包括高介电常数介质层141(高K介质层，HK)，所述高介电常数介质层141包围所述功能侧壁层142，所述高介电常数介质层141的材料可以是氧化铝等。在一可选实施例中，所述垂直沟道结构14还包括插塞氧化物144，所述插塞氧化物144形成于所述沟道层143表面，并填充于所述沟道孔内。
请参阅图15，在一可选实施例中，所述三维存储器结构包括侧壁间隔层16，形成于所述台阶的侧壁，也即所述侧壁间隔层16形成于被台阶的侧壁暴露的层间介质层121和牺牲层122的共同侧壁上。作为示例，所述侧壁间隔层16的材料例如可采用氧化物，譬如二氧化硅。
请参阅图15，在一可选实施例中，所述三维存储器结构还包括隔离槽填充层29(其形成在栅线隔离槽GLS中)，所述隔离槽填充层29贯穿所述栅极叠层结构30，且所述隔离槽填充层29的底部与所述外延层28接触。作为示例，所述隔离槽填充层29的材料包括氮化硅或氧化硅。
请参阅图15，在一可选实施例中，所述三维存储器结构还包括第二盖层31，以及第一栓塞22和第二栓塞23；所述第二盖层31覆盖于所述栅极叠层结构30上方的第一盖层13的表面及栅极叠层结构30的阶梯区域的阶梯覆盖层19表面，所述第一栓塞22形成于所述连接柱21的顶部，且所述第一栓塞22贯穿所述第二盖层31后与所述连接柱21连接；所述第二栓塞23形成于所述垂直沟道结构14的顶部，且所述第二栓塞23依次贯穿所述第二盖层31和所述第一盖层13后与所述垂直沟道结构14的沟道层143连接。作为示例，所述第一栓塞22、所述第二栓塞23的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。
利用本发明，通过在台阶表面设置了蚀刻缓冲层，可以在一个蚀刻工艺过程中完成所有接触孔的蚀刻，这不仅简化了工艺步骤，降低了接触孔的蚀刻难度，并且节约了成本；利用本发明，可以采用同一掩膜并且在同一蚀刻步骤中完成接触孔和伪沟道孔的蚀刻可以，进一步简化了工艺步骤，降低了接触孔的蚀刻难度，节约了成本；利用本发明，通过在台阶表面设置了硅金属合金(MxSiy)蚀刻缓冲层，可以避免接触孔蚀刻过程中穿孔(Punch)，从而可以避免后续在接触孔中形成的连接柱不会导致不同层的字线桥接(Word LineBridge)现象，提高半导体结构(例如三维存储器)的性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (28)
1.一种半导体结构制备方法，其特征在于，所述半导体结构制备方法包括：
提供一半导体衬底；
于所述半导体衬底上形成堆叠结构，所述堆叠结构包括若干叠层对，每个叠层对包括第一叠层单元与第二叠层单元；
所述堆叠结构具有阶梯区域，于所述阶梯区域中形成多级台阶，每级所述台阶包括至少一个所述叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述第二叠层单元的表面；
形成蚀刻缓冲层覆盖所述第二叠层单元的表面，其中，所述蚀刻缓冲层为导电材料；
于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露所述蚀刻缓冲层。
2.根据权利要求1所述的半导体结构制备方法，其特征在于，所述半导体结构制备方法还包括，于所述接触孔中填充导电材料以形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。
3.根据权利要求2所述的半导体结构制备方法，其特征在于，所述于所述接触孔中填充导电材料以形成连接柱的步骤之后还包括，于所述连接柱的顶部形成栓塞的步骤。
4.根据权利要求2所述的半导体结构制备方法，其特征在于，所述连接柱的材料包括包氮化钛及钨复合层。
5.根据权利要求1所述的半导体结构制备方法，其特征在于，所述形成蚀刻缓冲层覆盖所述第二叠层单元的表面的步骤包括：
于所述台阶的侧壁形成侧壁间隔层；
于被形成有所述侧壁间隔层的所述台阶的顶面显露出的所述第二叠层单元的表面形成所述蚀刻缓冲层。
6.根据权利要求5所述的半导体结构制备方法，其特征在于，所述侧壁间隔层的材料包括氧化硅。
7.根据权利要求1所述的半导体结构制备方法，其特征在于，所述第一叠层单元为层间介质层，所述第二叠层单元为栅极层。
8.根据权利要求1所述的半导体结构制备方法，其特征在于，所述第一叠层单元为层间介质层，所述第二叠层单元为牺牲层。
9.根据权利要求8所述的半导体结构制备方法，其特征在于，所述半导体结构制备方法还包括，利用栅极导电层替换所述堆叠结构中的第二叠层单元以形成栅极层的步骤。
10.根据权利要求1所述的半导体结构制备方法，其特征在于，所述半导体衬底与所述堆叠结构之间还形成有外延牺牲层。
11.根据权利要求10所述的半导体结构制备方法，其特征在于，所述半导体结构制备方法包括：
于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔离槽，所述栅线隔离槽显露出所述外延牺牲层；
基于所述栅线隔离槽去除所述外延牺牲层以形成外延间隙；
于所述外延间隙中形成外延层。
12.根据权利要求11所述的半导体结构制备方法，其特征在于，所述半导体结构制备方法包括，于所述栅线隔离槽中填充形成隔离槽填充层的步骤。
13.根据权利要求1所述的半导体结构制备方法，其特征在于，所述形成蚀刻缓冲层覆盖所述第二叠层单元的表面的步骤包括：
形成多晶硅过渡层覆盖所述第二叠层单元的表面；
于所述多晶硅过渡层的表面形成金属层，所述金属层与所述多晶硅过渡层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
14.根据权利要求13所述的半导体结构制备方法，其特征在于，所述于所述多晶硅过渡层的表面形成金属层，所述金属层与所述多晶硅过渡层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层的步骤包括：
于所述多晶硅过渡层的表面形成金属层；
进行退火处理，以使所述金属层与所述多晶硅过渡层形成硅金属合金，所述硅金属合金作为所述蚀刻缓冲层。
15.根据权利要求14所述的半导体结构制备方法，其特征在于，所述退火处理的温度介于400-1100℃之间，退火的时间介于1-20min之间。
16.根据权利要求13所述的半导体结构制备方法，其特征在于，所述金属层的材料包括钴、镍、铂中的一种或至少两种的组合。
17.一种半导体结构，其特征在于，所述半导体结构包括：
半导体衬底；
栅极叠层结构，形成于所述半导体衬底上，所述栅极叠层结构包括若干叠层对，每个叠层对包括层间介质层与栅极层；
多级台阶，形成于所述栅极叠层结构的阶梯区域中，每级所述台阶包括至少一个所述叠层对，每级所述台阶的顶面显露出对应的所述叠层对的所述栅极层的表面；
蚀刻缓冲层，形成于所述栅极层的表面上，其中，所述蚀刻缓冲层为导电材料；
连接柱，所述连接柱形成于所述蚀刻缓冲层上，所述连接柱与对应的所述蚀刻缓冲层接触。
18.根据权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括栓塞，所述栓塞形成于所述连接柱的顶部。
19.根据权利要求17所述的半导体结构，其特征在于，所述连接柱的材料包括包氮化钛及钨复合层。
20.根据权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括侧壁间隔层，所述侧壁间隔层形成于所述台阶的侧壁。
21.根据权利要求20所述的半导体结构，其特征在于，所述侧壁间隔层的材料包括氧化硅。
22.根据权利要求17所述的半导体结构，其特征在于，所述栅极层的材料包括氮化钛及钨复合层。
23.根据权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括外延层，所述外延层位于所述半导体衬底与所述栅极叠层结构之间。
24.根据权利要求23所述的半导体结构，其特征在于，所述半导体结构还包括隔离槽填充层，所述隔离槽填充层贯穿所述栅极叠层结构，且所述隔离槽填充层的底部与所述外延层接触。
25.根据权利要求24所述的半导体结构，其特征在于，所述隔离槽填充层的材料包括氮化硅或氧化硅。
26.根据权利要求17-25中任意一项所述的半导体结构，其特征在于，所述蚀刻缓冲层包括硅金属合金。
27.根据权利要求26所述的半导体结构，其特征在于，所述蚀刻缓冲层是由依次形成于所述栅极层的表面上的多晶硅过渡层和金属层相互作用形成的硅金属合金。
28.根据权利要求27所述的半导体结构，其特征在于，所述蚀刻缓冲层是由依次形成于所述栅极层的表面上的多晶硅过渡层和金属层经退火处理后形成的硅金属合金。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120119283A1 (en) * | 2010-11-17 | 2012-05-17 | Samsung Electronics Co., Ltd. | Methods for forming etch stop layers, semiconductor devices having the same, and methods for fabricating semiconductor devices |
| CN104396004A (zh) * | 2012-05-23 | 2015-03-04 | 桑迪士克科技股份有限公司 | 三维存储器阵列的多级接触及其制造方法 |
| US9520402B1 (en) * | 2015-08-25 | 2016-12-13 | Intel Corporation | Provision of etch stop for wordlines in a memory device |
| CN107658309A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 一种三维存储器阵列的多级接触及其制造方法 |
| US20180144977A1 (en) * | 2016-11-23 | 2018-05-24 | Lam Research Corporation | Staircase encapsulation in 3d nand fabrication |
| CN108831886A (zh) * | 2018-09-21 | 2018-11-16 | 长江存储科技有限责任公司 | 三维存储器 |
| US20190280001A1 (en) * | 2018-03-09 | 2019-09-12 | Sandisk Technologies Llc | Three-dimensional memory device containing replacement contact via structures and method of making the same |
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Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120119283A1 (en) * | 2010-11-17 | 2012-05-17 | Samsung Electronics Co., Ltd. | Methods for forming etch stop layers, semiconductor devices having the same, and methods for fabricating semiconductor devices |
| CN102468283A (zh) * | 2010-11-17 | 2012-05-23 | 三星电子株式会社 | 存储器件及其制造方法、存储系统和多层器件 |
| CN104396004A (zh) * | 2012-05-23 | 2015-03-04 | 桑迪士克科技股份有限公司 | 三维存储器阵列的多级接触及其制造方法 |
| US9520402B1 (en) * | 2015-08-25 | 2016-12-13 | Intel Corporation | Provision of etch stop for wordlines in a memory device |
| CN107924922A (zh) * | 2015-08-25 | 2018-04-17 | 英特尔公司 | 为存储器设备中的字线提供蚀刻停止 |
| US20180144977A1 (en) * | 2016-11-23 | 2018-05-24 | Lam Research Corporation | Staircase encapsulation in 3d nand fabrication |
| CN110024125A (zh) * | 2016-11-23 | 2019-07-16 | 朗姆研究公司 | 3d nand制造中的阶梯封装 |
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