JPS58209157A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPS58209157A JPS58209157A JP57092588A JP9258882A JPS58209157A JP S58209157 A JPS58209157 A JP S58209157A JP 57092588 A JP57092588 A JP 57092588A JP 9258882 A JP9258882 A JP 9258882A JP S58209157 A JPS58209157 A JP S58209157A
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- Japan
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- polysilicon
- resistor
- resistance
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- circuit
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ３集積回路において、集積回路製造工程終
了路、１，０を選択記憶させることができる不揮発性記
憶素子に関する。
了路、１，０を選択記憶させることができる不揮発性記
憶素子に関する。
従来、集積回路製造工程の終了後において集積回路内部
の記憶素子の１，０の状態を選択できる不揮発性記憶素
子としてはファモそやポリシリコンヒユーズがあった。
の記憶素子の１，０の状態を選択できる不揮発性記憶素
子としてはファモそやポリシリコンヒユーズがあった。
しかしながら７アモスは浮いたゲート部に電荷を注入す
るという方法企とる為、特殊な構造になっていて通常の
論理回路を中心としたＭＯ８集積回路に用いることはコ
ストの問題をはじめ得策ではない。またポリシリコンを
利用したヒユーズはその両端に電圧をかけることにより
ジュール熱を発生させ、ヒユーズを溶断てきるようにな
っていて、未溶断か溶断したかによって集積回路内部に
１，０の状態を集積回路製造後に選択記憶できる構成に
なっているものであるが、前述したポリシリコンを溶断
する際、高温になったポリシリコンが気化することによ
り集積回路の保護膜を吹き飛ばして穴がおいてしまい、
その部分に関しては外部からの汚染に無防備となり、信
頼性の問題を引き起す可能性から逃れられない。
るという方法企とる為、特殊な構造になっていて通常の
論理回路を中心としたＭＯ８集積回路に用いることはコ
ストの問題をはじめ得策ではない。またポリシリコンを
利用したヒユーズはその両端に電圧をかけることにより
ジュール熱を発生させ、ヒユーズを溶断てきるようにな
っていて、未溶断か溶断したかによって集積回路内部に
１，０の状態を集積回路製造後に選択記憶できる構成に
なっているものであるが、前述したポリシリコンを溶断
する際、高温になったポリシリコンが気化することによ
り集積回路の保護膜を吹き飛ばして穴がおいてしまい、
その部分に関しては外部からの汚染に無防備となり、信
頼性の問題を引き起す可能性から逃れられない。
本発明は通常の論理回路を構成するＭＯ８集積回路とほ
ぼ同様の製造工程で、かつ、保護膜の破壊等の信頼性の
問題もなしに、集権回路製造工程終了後において集積回
路内部に１．０の情報を半永久的に選択記憶できる不揮
発性記憶素子を提供するものである。本発明をシリコン
ゲート工程を例にとって説明する。
ぼ同様の製造工程で、かつ、保護膜の破壊等の信頼性の
問題もなしに、集権回路製造工程終了後において集積回
路内部に１．０の情報を半永久的に選択記憶できる不揮
発性記憶素子を提供するものである。本発明をシリコン
ゲート工程を例にとって説明する。
第１−Ａ図、第１−Ｂ図にまず本発明の主要な構我要紫
である、イオンが打ちこまれ、かつ、未活性な状部のポ
リシリコン（以下、未活性ポリシリコンと略す）素子を
示す。ここで第１− Ａ １１が平面図で、第１−Ｂ図
が断面図である。第１−Ａ図、第１−Ｂ図において１０
．２０が未活性ポリシリコンである。１１，２１，１２
，２２が不純物イオンが活性状態にありシート抵抗の小
さいポリシリコンである。１５，２５，１６．２６がア
ルミである。ｉ３，２３，１４，２４がアルミとポリシ
リコンをつなげるコンタクトホールである。２７，２８
．２９が二酸化シリコンからなる絶縁膜である。３０は
シリコン基板である。さてシリコンゲート工程において
はよく知られているようにその製造工程の概要は単純な
場合 （１）Ｐ−ＷＥコＬ形成 （１１）ストッパ形成（Ｉｌ
ｌ）ポリシリコン形成 （ｌｖ） Ｐ＋形成ＭＮ十形成
（ｖｌ）コンタクト形成−アルミ形成
し榊保護−膜の形成という順序で進む。第１−Ａ図、第
１−Ｂ図のポリシリコン１０，２０，１１，２１，１２
．２２は前記製造工程の（…）のポリシリコン形成で作
られる。該ポリシリコン１０，２０，１１，２１，１２
．２２はＰ型の場合もＮ型の場合・もあるが、ここでは
Ｐ型の場合で説明をつづける。前記製造工程（ＩＶ）に
おいてポリシリコン１１，１２，２１．２２はボロンが
ドープされＰ型になる。ただしポリシリコン１０．２０
はこの段階ではボロンはドープされな゛い。その後、前
記製造工程（■）のＮ＋が形成され熱処理がすむと、ポ
リシリコン１１，２１゜１２．２２に含まれた不純物イ
オンは活性化され、シート抵抗の小さなＰ型ポリシリコ
ンとなっている。この熱処理が終った段階、つまり前記
製造工程Ｍと（１ｖ）の間でポリシリコン１０．２０に
ボロンをイオン打ちこみによってドープする。この時、
単にイオン打ちこみしただけであるので、このボロンは
活性化されていない。そして前記製造工程（ｖＤ以降は
イオンが活性化される程の高温を要する工程はない。し
たがって前記製造工程（ｖｌ）コンタクト形成、（ｖｉ
）アルミ形成、−保護膜の形成という残りの製造工程が
すべて終了してもポリシリコン。
である、イオンが打ちこまれ、かつ、未活性な状部のポ
リシリコン（以下、未活性ポリシリコンと略す）素子を
示す。ここで第１− Ａ １１が平面図で、第１−Ｂ図
が断面図である。第１−Ａ図、第１−Ｂ図において１０
．２０が未活性ポリシリコンである。１１，２１，１２
，２２が不純物イオンが活性状態にありシート抵抗の小
さいポリシリコンである。１５，２５，１６．２６がア
ルミである。ｉ３，２３，１４，２４がアルミとポリシ
リコンをつなげるコンタクトホールである。２７，２８
．２９が二酸化シリコンからなる絶縁膜である。３０は
シリコン基板である。さてシリコンゲート工程において
はよく知られているようにその製造工程の概要は単純な
場合 （１）Ｐ−ＷＥコＬ形成 （１１）ストッパ形成（Ｉｌ
ｌ）ポリシリコン形成 （ｌｖ） Ｐ＋形成ＭＮ十形成
（ｖｌ）コンタクト形成−アルミ形成
し榊保護−膜の形成という順序で進む。第１−Ａ図、第
１−Ｂ図のポリシリコン１０，２０，１１，２１，１２
．２２は前記製造工程の（…）のポリシリコン形成で作
られる。該ポリシリコン１０，２０，１１，２１，１２
．２２はＰ型の場合もＮ型の場合・もあるが、ここでは
Ｐ型の場合で説明をつづける。前記製造工程（ＩＶ）に
おいてポリシリコン１１，１２，２１．２２はボロンが
ドープされＰ型になる。ただしポリシリコン１０．２０
はこの段階ではボロンはドープされな゛い。その後、前
記製造工程（■）のＮ＋が形成され熱処理がすむと、ポ
リシリコン１１，２１゜１２．２２に含まれた不純物イ
オンは活性化され、シート抵抗の小さなＰ型ポリシリコ
ンとなっている。この熱処理が終った段階、つまり前記
製造工程Ｍと（１ｖ）の間でポリシリコン１０．２０に
ボロンをイオン打ちこみによってドープする。この時、
単にイオン打ちこみしただけであるので、このボロンは
活性化されていない。そして前記製造工程（ｖＤ以降は
イオンが活性化される程の高温を要する工程はない。し
たがって前記製造工程（ｖｌ）コンタクト形成、（ｖｉ
）アルミ形成、−保護膜の形成という残りの製造工程が
すべて終了してもポリシリコン。
１０．２０はボロンが打ちこまれていながら未活性の状
態のままで高いシニト抵抗を持っている。
態のままで高いシニト抵抗を持っている。
この未活性ポリシリコンは熱や光などによって高温にな
ればイオンは活性化され、ただちにシー抵抗が小さくな
る機能を持っている。またコンタクト１３ 、２３ 、
１４．２４及びアルミ１５，２５．１６，２６によって
未活性ポリシリコン１０゜２０は他の回路と電気的に接
続可能となっているさて、第２図は前述したように構成
できる未活性ポリシリコンを回路の中に取り入れた様子
を表わすものである。第２図において抵抗４０は未活性
ポリシリコンである。４１はＮチャネルＭＯ３ＦＥＴで
ゲート信号４２がＨｌｇｈ（−４−ＶＤｎ）レベルの時
ＯＮＬ、、Ｌ ｏ ｗ （−Ｖ ｓ 、ｓ ）レベルの
時ＯＦＦする。４５はラッチ回路で入力は４３゜出力は
４６である。４４は集積回路外部との間で信号をやりと
りする端子である。また未活性ポリシリコン４０の一端
は＋ＶＤＤに接続され、他端は信号ライン４３に接続さ
れている。該信号ライン４３は端子４４．ラッチ回路４
５の入力、及びＮチャネルＭＯ３ＦＩＩ：Ｔ４１の一端
に接続されている。ＮチャネルＭＯ３ＦＩＩ：Ｔ４Ｎの
ソースは−ｙｓｓに接続されている。信号ライン４２は
ＮチャネルＭＯＳ？ｌＣＴ４１のゲートに接続され、か
つ、ラッチ回路４５のクロック信号にも接続されている
。ラッチ回路４５の入力は信号ライン４３に接続されて
いて、また出力は４６、そしてゲートのクロック信号は
４２である。この回路において記憶素子であるポリシリ
コン４０は製造工程終了後のままにしておけば未活性で
あるので非常に高い抵抗値を持っているが、記憶素子と
して利用する場合には、該ポリシリコン４０を活性化し
て低抵抗にする方法が必要である。さて第２図において
ポリシリコン４０を活性化する方法としては電源十’Ｖ
、ｎｎと端子４４の間に高い電圧を短時間かける。この
とき高い電圧がポリシリコン４ａにかかるのでジュール
熱で温度が上昇し、活性化する。なお、この場合の電圧
のかけ方はポリシリコンが充分に活性化し、かつ溶断し
ない範囲の電圧と時間で行う。
ればイオンは活性化され、ただちにシー抵抗が小さくな
る機能を持っている。またコンタクト１３ 、２３ 、
１４．２４及びアルミ１５，２５．１６，２６によって
未活性ポリシリコン１０゜２０は他の回路と電気的に接
続可能となっているさて、第２図は前述したように構成
できる未活性ポリシリコンを回路の中に取り入れた様子
を表わすものである。第２図において抵抗４０は未活性
ポリシリコンである。４１はＮチャネルＭＯ３ＦＥＴで
ゲート信号４２がＨｌｇｈ（−４−ＶＤｎ）レベルの時
ＯＮＬ、、Ｌ ｏ ｗ （−Ｖ ｓ 、ｓ ）レベルの
時ＯＦＦする。４５はラッチ回路で入力は４３゜出力は
４６である。４４は集積回路外部との間で信号をやりと
りする端子である。また未活性ポリシリコン４０の一端
は＋ＶＤＤに接続され、他端は信号ライン４３に接続さ
れている。該信号ライン４３は端子４４．ラッチ回路４
５の入力、及びＮチャネルＭＯ３ＦＩＩ：Ｔ４１の一端
に接続されている。ＮチャネルＭＯ３ＦＩＩ：Ｔ４Ｎの
ソースは−ｙｓｓに接続されている。信号ライン４２は
ＮチャネルＭＯＳ？ｌＣＴ４１のゲートに接続され、か
つ、ラッチ回路４５のクロック信号にも接続されている
。ラッチ回路４５の入力は信号ライン４３に接続されて
いて、また出力は４６、そしてゲートのクロック信号は
４２である。この回路において記憶素子であるポリシリ
コン４０は製造工程終了後のままにしておけば未活性で
あるので非常に高い抵抗値を持っているが、記憶素子と
して利用する場合には、該ポリシリコン４０を活性化し
て低抵抗にする方法が必要である。さて第２図において
ポリシリコン４０を活性化する方法としては電源十’Ｖ
、ｎｎと端子４４の間に高い電圧を短時間かける。この
とき高い電圧がポリシリコン４ａにかかるのでジュール
熱で温度が上昇し、活性化する。なお、この場合の電圧
のかけ方はポリシリコンが充分に活性化し、かつ溶断し
ない範囲の電圧と時間で行う。
以上によってＭＯ３集積回路製造工程終了後において、
ポリシリコン４０は高抵抗のままでも、あるいは低抵抗
にかえることも出来ることを説明したが、次にその状態
差を電気的にＨｉｇｈレベルとＬｏｗレベルつまり１，
０の記憶素子として利用する方法を第２図でひきつづい
て説明する。
ポリシリコン４０は高抵抗のままでも、あるいは低抵抗
にかえることも出来ることを説明したが、次にその状態
差を電気的にＨｉｇｈレベルとＬｏｗレベルつまり１，
０の記憶素子として利用する方法を第２図でひきつづい
て説明する。
信号ライン４２をＨ１ｇｈレベルにするとＮチャネルＭ
Ｏ３ＦＥＴ４１はＯＮする。このときポリシリコン４０
が高抵抗である場合は信号ライン４３はＬｏｗ（−Ｖｓ
ｓ）レベルとなり、またポリシリコン４０が低抵抗であ
る場合は信号ライン４３はＨｌｇｈ（−１−Ｖｎｏ）レ
ベルとなる。このときラッチ回路４５のゲートは開いて
いるので信号ライン４３のレベルがラッチ回路４５に書
きこまれる。つまりポリシリコン抵抗４０が未活性のま
まの高抵抗か、活性化された低抵抗かによってラッチ＠
路４５の出力４６がＯか１、つまりＬＯｖｒ（−Ｖｓａ
）レベルかＨｌｇｈ（−１−ＶＤｎ）し。
Ｏ３ＦＥＴ４１はＯＮする。このときポリシリコン４０
が高抵抗である場合は信号ライン４３はＬｏｗ（−Ｖｓ
ｓ）レベルとなり、またポリシリコン４０が低抵抗であ
る場合は信号ライン４３はＨｌｇｈ（−１−Ｖｎｏ）レ
ベルとなる。このときラッチ回路４５のゲートは開いて
いるので信号ライン４３のレベルがラッチ回路４５に書
きこまれる。つまりポリシリコン抵抗４０が未活性のま
まの高抵抗か、活性化された低抵抗かによってラッチ＠
路４５の出力４６がＯか１、つまりＬＯｖｒ（−Ｖｓａ
）レベルかＨｌｇｈ（−１−ＶＤｎ）し。
ベルかを選択できることになる。また信号４２がＬｏｗ
レベルになった場合でもラッチ回路４５に書きこまれた
レベルは出力信号４６に記憶されていて、その後も使用
できる。なお第３図はラッチ回路４５の具体的回路の一
例を示すものである。
レベルになった場合でもラッチ回路４５に書きこまれた
レベルは出力信号４６に記憶されていて、その後も使用
できる。なお第３図はラッチ回路４５の具体的回路の一
例を示すものである。
さて以上の説明はシリコンゲートの製造工程であったが
、素材としてキャリアが少く高抵抗の半導体を用いる工
程であれば良い。またＰ型ポリシリコンで説明したが、
Ｎ型ポリシリコンを用いても良い。また活性化の方法と
して電気的な方法で述べたが、レーザー光を肖でて温度
をあげ活性化させても良い。また第２図に示した検出回
路は一例であって、他の回路の事情により都合の良い検
出回路を構成すれば良い。
、素材としてキャリアが少く高抵抗の半導体を用いる工
程であれば良い。またＰ型ポリシリコンで説明したが、
Ｎ型ポリシリコンを用いても良い。また活性化の方法と
して電気的な方法で述べたが、レーザー光を肖でて温度
をあげ活性化させても良い。また第２図に示した検出回
路は一例であって、他の回路の事情により都合の良い検
出回路を構成すれば良い。
以上、本発明は極ありふれたＭＯ３集積回路製造工程で
、かつ、信頼性などの影響を及ぼすことなしにＭＯ８集
積回路製造工程終了後において１．０を選択記憶できる
不揮発性の半導体記憶素子となる。
、かつ、信頼性などの影響を及ぼすことなしにＭＯ８集
積回路製造工程終了後において１．０を選択記憶できる
不揮発性の半導体記憶素子となる。
第１−Ａ図、第１−Ｂ図は本発明の未活性ボ１ノシリコ
ンの構造を表わす図で第ｊ−Ａ図一平面図、第１−Ｂ図
は断面図である。第２４ま本発明の未活性ポリシリコン
を回路に取り入れた図。゛第３図は第２図におけるラッ
チ回路の具体的回路の一例である。 １０．２０・・・・・・未活性ポリシリコン１１、：２
，２１．２２・・・・・・低抵抗ポリシリコン １３．１４，２３．２４・・・・・・コンタクトホール
１５．１６，２５，２６・・・・・・アルミ２７．２８
．２９・・・・・・絶縁膜 ３０・・・・・・シリコン基板 ４０・・・・−・未活性ポリシリコン抵抗４１・・・・
・・ＮチャネルＭＯＳＦＫ’ｌ’４４・・・・・・端
子 ４５・・・・・・ラッチ回路 第１−、ｑ鮎 第１＝ｓ巳
ンの構造を表わす図で第ｊ−Ａ図一平面図、第１−Ｂ図
は断面図である。第２４ま本発明の未活性ポリシリコン
を回路に取り入れた図。゛第３図は第２図におけるラッ
チ回路の具体的回路の一例である。 １０．２０・・・・・・未活性ポリシリコン１１、：２
，２１．２２・・・・・・低抵抗ポリシリコン １３．１４，２３．２４・・・・・・コンタクトホール
１５．１６，２５，２６・・・・・・アルミ２７．２８
．２９・・・・・・絶縁膜 ３０・・・・・・シリコン基板 ４０・・・・−・未活性ポリシリコン抵抗４１・・・・
・・ＮチャネルＭＯＳＦＫ’ｌ’４４・・・・・・端
子 ４５・・・・・・ラッチ回路 第１−、ｑ鮎 第１＝ｓ巳
Claims (1)
- ＭＯ８集積回路において、イオンを打ちこまれ、かつ、
そのイオンが未活性な状態のままのポリシリコンと該ポ
リシリコンの抵抗値の高低を検出する回路からなること
を特徴とする半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092588A JPS58209157A (ja) | 1982-05-31 | 1982-05-31 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092588A JPS58209157A (ja) | 1982-05-31 | 1982-05-31 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209157A true JPS58209157A (ja) | 1983-12-06 |
Family
ID=14058599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092588A Pending JPS58209157A (ja) | 1982-05-31 | 1982-05-31 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209157A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593254A (en) * | 1979-01-05 | 1980-07-15 | Univ Leland Stanford Junior | Readdonly memory and method of programming same |
| JPS5758354A (en) * | 1980-09-24 | 1982-04-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
-
1982
- 1982-05-31 JP JP57092588A patent/JPS58209157A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593254A (en) * | 1979-01-05 | 1980-07-15 | Univ Leland Stanford Junior | Readdonly memory and method of programming same |
| JPS5758354A (en) * | 1980-09-24 | 1982-04-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
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