JP3227177B2 - 半導体不揮発性メモリおよびその書き込み方法 - Google Patents
半導体不揮発性メモリおよびその書き込み方法Info
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Description
【０００１】
【産業上の利用分野】本発明は一度情報の書き込みを行
ったのち、この書き込んだ情報の修正を可能にした読出
し専用の半導体不揮発性メモリと、その書き込み方法と
に関するものである。
ったのち、この書き込んだ情報の修正を可能にした読出
し専用の半導体不揮発性メモリと、その書き込み方法と
に関するものである。
【０００２】
【従来の技術】半導体不揮発性メモリにおいて、一度だ
け情報を書き込むことが可能なメモリ素子として、レー
ザーヒューズ溶断型、電気ヒューズ溶断型、接合破壊
型、絶縁破壊型などの各種のＰＲＯＭ（Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）が挙げ
られ、それぞれのメモリ素子を物理的に破壊することに
より、情報の書き込みが行われている。
け情報を書き込むことが可能なメモリ素子として、レー
ザーヒューズ溶断型、電気ヒューズ溶断型、接合破壊
型、絶縁破壊型などの各種のＰＲＯＭ（Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）が挙げ
られ、それぞれのメモリ素子を物理的に破壊することに
より、情報の書き込みが行われている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た各種ＰＲＯＭのメモリ素子においては、一度情報の書
き込みを行ったメモリ素子は、情報を書き込んだ後、二
度と情報を修正することはできない。
た各種ＰＲＯＭのメモリ素子においては、一度情報の書
き込みを行ったメモリ素子は、情報を書き込んだ後、二
度と情報を修正することはできない。
【０００４】なお、情報の書き込みを行った後、この書
き込んだ情報の修正が可能なメモリ素子としては、ＥＥ
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）などの電気的に書換可能なメモリ素子が挙
げられる。しかしながら、このＥＥＰＲＯＭは、製造工
程が複雑で製造コストが高いという問題がある。
き込んだ情報の修正が可能なメモリ素子としては、ＥＥ
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌ
ｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）などの電気的に書換可能なメモリ素子が挙
げられる。しかしながら、このＥＥＰＲＯＭは、製造工
程が複雑で製造コストが高いという問題がある。
【０００５】そこで本発明の目的は、上記課題を解決し
て、情報の書き込みを行った後、この書き込んだ情報の
修正を可能にした半導体不揮発性メモリと、その書き込
み方法とを提供することにある。
て、情報の書き込みを行った後、この書き込んだ情報の
修正を可能にした半導体不揮発性メモリと、その書き込
み方法とを提供することにある。
【０００６】
【課題を解決するための手段】本発明では、下記に記載
の半導体不揮発性メモリの構造と、書き込み方法とを用
いることにより上記目的を達成している。
の半導体不揮発性メモリの構造と、書き込み方法とを用
いることにより上記目的を達成している。
【０００７】本発明の半導体不揮発性メモリは、半導体
装置の駆動電源の高電位側とビット線との間に接続する
第１のメモリ素子と、半導体装置の駆動電源の高電位側
とビット線との間に接続する第２のメモリ素子と、ビッ
ト線とワード線との間に接続する抵抗素子とを有する。
装置の駆動電源の高電位側とビット線との間に接続する
第１のメモリ素子と、半導体装置の駆動電源の高電位側
とビット線との間に接続する第２のメモリ素子と、ビッ
ト線とワード線との間に接続する抵抗素子とを有する。
【０００８】本発明の半導体不揮発性メモリの書き込み
方法は、ビット線に第１の電圧を印加して第２のメモリ
素子を破壊して情報の書き込みを行い、しかるのち、情
報を書き込む前の状態に戻すためビット線に第１の電圧
より高い第２の電圧を印加して第１のメモリ素子を破壊
する。
方法は、ビット線に第１の電圧を印加して第２のメモリ
素子を破壊して情報の書き込みを行い、しかるのち、情
報を書き込む前の状態に戻すためビット線に第１の電圧
より高い第２の電圧を印加して第１のメモリ素子を破壊
する。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明の半導体不揮発性メモリの回路構成
を示す回路図である。
る。図１は、本発明の半導体不揮発性メモリの回路構成
を示す回路図である。
【００１０】図１に示すように、第１のメモリ素子１で
あるｎチャネルのＭＯＳトランジスタは、ドレイン電極
２、ソース電極４、ゲート電極３、および基板電極５か
ら構成される。第１のメモリ素子１であるＭＯＳトラン
ジスタのドレイン電極２は、半導体装置の駆動電源の高
電位側（Ｖｄｄ）に接続されている。ソース電極４、ゲ
ート電極３、および基板電極５は、ビット線６に接続さ
れている。
あるｎチャネルのＭＯＳトランジスタは、ドレイン電極
２、ソース電極４、ゲート電極３、および基板電極５か
ら構成される。第１のメモリ素子１であるＭＯＳトラン
ジスタのドレイン電極２は、半導体装置の駆動電源の高
電位側（Ｖｄｄ）に接続されている。ソース電極４、ゲ
ート電極３、および基板電極５は、ビット線６に接続さ
れている。
【００１１】第２のメモリ素子７である薄膜抵抗層の一
端は、ビット線６に接続され、かつ第２のメモリ素子７
である薄膜抵抗層の他端は、半導体装置の駆動電源の高
電位側（Ｖｄｄ）に接続されている。この第２のメモリ
素子７である薄膜抵抗層は、多結晶シリコン膜、あるい
はＡｌＮｉ、ＮｉＣｒなどの合金膜で構成する。
端は、ビット線６に接続され、かつ第２のメモリ素子７
である薄膜抵抗層の他端は、半導体装置の駆動電源の高
電位側（Ｖｄｄ）に接続されている。この第２のメモリ
素子７である薄膜抵抗層は、多結晶シリコン膜、あるい
はＡｌＮｉ、ＮｉＣｒなどの合金膜で構成する。
【００１２】さらに、情報を第１のメモリ素子１である
ＭＯＳトランジスタと、第２のメモリ素子７である薄膜
抵抗層に書き込む際、外部から半導体装置の動作電圧を
越えるような負の高い書き込み電圧を供給する書込電圧
供給端子８を設ける。
ＭＯＳトランジスタと、第２のメモリ素子７である薄膜
抵抗層に書き込む際、外部から半導体装置の動作電圧を
越えるような負の高い書き込み電圧を供給する書込電圧
供給端子８を設ける。
【００１３】この書込電圧供給端子８は、ビット線６を
介して第２のメモリ素子７である薄膜抵抗層よりも高い
抵抗値を持つように設計した抵抗素子９の一端に接続さ
れている。この抵抗素子９の他端は、ワード線１０に接
続されている。
介して第２のメモリ素子７である薄膜抵抗層よりも高い
抵抗値を持つように設計した抵抗素子９の一端に接続さ
れている。この抵抗素子９の他端は、ワード線１０に接
続されている。
【００１４】以下、半導体装置の駆動電源の高電位側を
Ｖｄｄ、半導体装置の駆動電源の低電位側をＶｓｓと
し、ビット線６に供給される電位が、ＶｄｄとＶｓｓと
の差の２分の１よりも高い状態をレベルハイ、低い状態
をレベルローと定義し、図１に示す半導体不揮発性メモ
リについて、情報の書き込み方法と、この情報を書き込
んだのちの情報の修正方法とを説明する。
Ｖｄｄ、半導体装置の駆動電源の低電位側をＶｓｓと
し、ビット線６に供給される電位が、ＶｄｄとＶｓｓと
の差の２分の１よりも高い状態をレベルハイ、低い状態
をレベルローと定義し、図１に示す半導体不揮発性メモ
リについて、情報の書き込み方法と、この情報を書き込
んだのちの情報の修正方法とを説明する。
【００１５】メモリ素子への情報の書き込み前におい
て、ビット線６に供給される電位は、抵抗素子９よりも
第２のメモリ素子７である薄膜抵抗層の方が抵抗値が低
いために、薄膜抵抗層からなる第２のメモリ素子７を通
じて、Ｖｄｄ側よりレベルハイの信号がビット線６に供
給される。
て、ビット線６に供給される電位は、抵抗素子９よりも
第２のメモリ素子７である薄膜抵抗層の方が抵抗値が低
いために、薄膜抵抗層からなる第２のメモリ素子７を通
じて、Ｖｄｄ側よりレベルハイの信号がビット線６に供
給される。
【００１６】第１のメモリ素子１であるＭＯＳトランジ
スタよりも、第２のメモリ素子７である薄膜抵抗層のほ
うが、負の高い電圧で破壊しやすいように設計してあ
る。したがって、負の高い電圧を書込電圧供給端子８か
らビット線６を介して、第１のメモリ素子１であるＭＯ
Ｓトランジスタのソース電極４と、第２のメモリ素子７
である薄膜抵抗層とに印加すると、先に、ビット線６と
Ｖｄｄとに接続されている薄膜抵抗層からなる第２のメ
モリ素子７が破壊、切断され、Ｖｄｄ側からビット線６
への電位の供給がなくなり、第２のメモリ素子７への情
報の書き込みがなされる。
スタよりも、第２のメモリ素子７である薄膜抵抗層のほ
うが、負の高い電圧で破壊しやすいように設計してあ
る。したがって、負の高い電圧を書込電圧供給端子８か
らビット線６を介して、第１のメモリ素子１であるＭＯ
Ｓトランジスタのソース電極４と、第２のメモリ素子７
である薄膜抵抗層とに印加すると、先に、ビット線６と
Ｖｄｄとに接続されている薄膜抵抗層からなる第２のメ
モリ素子７が破壊、切断され、Ｖｄｄ側からビット線６
への電位の供給がなくなり、第２のメモリ素子７への情
報の書き込みがなされる。
【００１７】ただし、この書込電圧供給端子８から供給
する電圧は、第１のメモリ素子１であるＭＯＳトランジ
スタが、破壊しない程度の電圧に保つ必要がある。この
結果、ワード線１０の電位をＶｓｓにすると、ビット線
６からは、レベルローの信号が出力される。
する電圧は、第１のメモリ素子１であるＭＯＳトランジ
スタが、破壊しない程度の電圧に保つ必要がある。この
結果、ワード線１０の電位をＶｓｓにすると、ビット線
６からは、レベルローの信号が出力される。
【００１８】この情報を書き込んだ状態のものを、書き
込んだ情報の修正、すなわち情報を書き込む前の状態に
戻すためには、第１のメモリ素子１であるＭＯＳトラン
ジスタを破壊すれば良い。これは第２のメモリ素子７で
ある薄膜抵抗層を破壊した電圧より、さらに高い負の電
圧を、書込電圧供給端子８からビット線６を介して、第
１のメモリ素子１であるＭＯＳトランジスタのソース電
極４に印加し、ＭＯＳトランジスタを破壊することによ
り達成できる。
込んだ情報の修正、すなわち情報を書き込む前の状態に
戻すためには、第１のメモリ素子１であるＭＯＳトラン
ジスタを破壊すれば良い。これは第２のメモリ素子７で
ある薄膜抵抗層を破壊した電圧より、さらに高い負の電
圧を、書込電圧供給端子８からビット線６を介して、第
１のメモリ素子１であるＭＯＳトランジスタのソース電
極４に印加し、ＭＯＳトランジスタを破壊することによ
り達成できる。
【００１９】この第１のメモリ素子１であるＭＯＳトラ
ンジスタの破壊は、ソース電極４とドレイン電極２との
電位差が、第１のメモリ素子１である、ＭＯＳトランジ
スタのドレイン耐圧以上になるように、書込電圧供給端
子８に、負の高い電圧を印加し、ＭＯＳトランジスタの
ドレインと基板間との接合破壊を発生させることにより
行われる。
ンジスタの破壊は、ソース電極４とドレイン電極２との
電位差が、第１のメモリ素子１である、ＭＯＳトランジ
スタのドレイン耐圧以上になるように、書込電圧供給端
子８に、負の高い電圧を印加し、ＭＯＳトランジスタの
ドレインと基板間との接合破壊を発生させることにより
行われる。
【００２０】これにより、第１のメモリ素子１であるＭ
ＯＳトランジスタのドレイン電極２とソース電極４は、
基板電極５を通じて電気的に短絡する。すなわち、第１
のメモリ素子１であるＭＯＳトランジスタは、ゲート電
圧に関係なく、常にＯＮ状態になり、ビット線６には、
Ｖｄｄ側よりレベルハイの信号が出力される。
ＯＳトランジスタのドレイン電極２とソース電極４は、
基板電極５を通じて電気的に短絡する。すなわち、第１
のメモリ素子１であるＭＯＳトランジスタは、ゲート電
圧に関係なく、常にＯＮ状態になり、ビット線６には、
Ｖｄｄ側よりレベルハイの信号が出力される。
【００２１】第１のメモリ素子１であるＭＯＳトランジ
スタと、第２のメモリ素子７である薄膜抵抗層とを異な
る電圧で破壊できるように設計し、それぞれに書き込み
電圧である負の高い電圧を印加することにより、容易に
情報の書き込みと、書き込んだ情報の修正、すなわち情
報を書き込む前の状態に戻すことができる。
スタと、第２のメモリ素子７である薄膜抵抗層とを異な
る電圧で破壊できるように設計し、それぞれに書き込み
電圧である負の高い電圧を印加することにより、容易に
情報の書き込みと、書き込んだ情報の修正、すなわち情
報を書き込む前の状態に戻すことができる。
【００２２】また、異なる破壊強度のメモリ素子を、多
数個使用することにより、情報の書き込み、修正を複数
回行うことも可能である。この情報の書き込み、修正を
複数回行うことが可能な半導体不揮発性メモリの構成を
図２を用いて説明する。図２は、複数回の情報の書き込
み、修正が可能な半導体不揮発性メモリの回路構成を示
す回路図である。
数個使用することにより、情報の書き込み、修正を複数
回行うことも可能である。この情報の書き込み、修正を
複数回行うことが可能な半導体不揮発性メモリの構成を
図２を用いて説明する。図２は、複数回の情報の書き込
み、修正が可能な半導体不揮発性メモリの回路構成を示
す回路図である。
【００２３】図１と異なるのは、第１のメモリ素子１で
あるＭＯＳトランジスタと、第２のメモリ素子７である
薄膜抵抗層の他に、第１のメモリ素子１であるＭＯＳト
ランジスタとＶｄｄの間に、第３のメモリ素子１１であ
る薄膜抵抗層を挿入している点である。
あるＭＯＳトランジスタと、第２のメモリ素子７である
薄膜抵抗層の他に、第１のメモリ素子１であるＭＯＳト
ランジスタとＶｄｄの間に、第３のメモリ素子１１であ
る薄膜抵抗層を挿入している点である。
【００２４】情報の書き込みは、第２のメモリ素子７で
ある薄膜抵抗層を破壊し、さらに書き込んだ情報の修正
は、第１のメモリ素子１であるＭＯＳトランジスタを接
合破壊させる。これは図１を用いて説明した方法と同じ
である。さらに、再度情報の書き込みを行うには、第１
のメモリ素子１であるＭＯＳトランジスタとＶｄｄとの
間に接続されている、第３のメモリ素子１１である薄膜
抵抗層に負の高い電圧を印加し、薄膜抵抗層を破壊し、
切断することのより達成できる。
ある薄膜抵抗層を破壊し、さらに書き込んだ情報の修正
は、第１のメモリ素子１であるＭＯＳトランジスタを接
合破壊させる。これは図１を用いて説明した方法と同じ
である。さらに、再度情報の書き込みを行うには、第１
のメモリ素子１であるＭＯＳトランジスタとＶｄｄとの
間に接続されている、第３のメモリ素子１１である薄膜
抵抗層に負の高い電圧を印加し、薄膜抵抗層を破壊し、
切断することのより達成できる。
【００２５】その結果、Ｖｄｄ側からの電位の供給がな
くなり、ビット線６が得る情報は、ワード線１０からの
信号が、そのまま伝えられるようになる。
くなり、ビット線６が得る情報は、ワード線１０からの
信号が、そのまま伝えられるようになる。
【００２６】このように、異なる電圧で破壊するメモリ
素子であるＭＯＳトランジスタと、薄膜抵抗層を多数個
使用し、印加する電圧の大きさを変えることにより、半
導体不揮発性メモリの情報の書き込み、修正を複数回行
うことができる。
素子であるＭＯＳトランジスタと、薄膜抵抗層を多数個
使用し、印加する電圧の大きさを変えることにより、半
導体不揮発性メモリの情報の書き込み、修正を複数回行
うことができる。
【００２７】図２に示す半導体不揮発性メモリにおいて
は、第４のメモリ素子１３と第５のメモリ素子１５とを
設けている。このように第４のメモリ素子１３と第５の
メモリ素子１５とを設けることにより、再度書き込んだ
情報の修正を第４のメモリ素子で行い、さらに第５のメ
モリ素子１５を破壊すれば、さらにもう一度情報の書き
込みを行うことができる。このようにメモリ素子を複数
個設ければ、情報の書き込みと、書き込んだ情報の修正
を複数回行うことができる。
は、第４のメモリ素子１３と第５のメモリ素子１５とを
設けている。このように第４のメモリ素子１３と第５の
メモリ素子１５とを設けることにより、再度書き込んだ
情報の修正を第４のメモリ素子で行い、さらに第５のメ
モリ素子１５を破壊すれば、さらにもう一度情報の書き
込みを行うことができる。このようにメモリ素子を複数
個設ければ、情報の書き込みと、書き込んだ情報の修正
を複数回行うことができる。
【００２８】また、以上説明した本発明の実施例におい
ては、第１のメモリ素子１としてｎチャンネルのＭＯＳ
トランジスタを用いて、半導体不揮発性メモリの書き込
み、修正を説明してきたが、ｎチャンネルのＭＯＳトラ
ンジスタの代わりに、ｐチャンネルのＭＯＳトランジス
タを使用することも可能である。
ては、第１のメモリ素子１としてｎチャンネルのＭＯＳ
トランジスタを用いて、半導体不揮発性メモリの書き込
み、修正を説明してきたが、ｎチャンネルのＭＯＳトラ
ンジスタの代わりに、ｐチャンネルのＭＯＳトランジス
タを使用することも可能である。
【００２９】さらに、第１のメモリ素子１としては、Ｍ
ＯＳトランジスタからなる接合破壊型のＰＲＯＭの他
に、容量や、ダイオードなどの絶縁破壊型のＰＲＯＭも
使用することが可能である。
ＯＳトランジスタからなる接合破壊型のＰＲＯＭの他
に、容量や、ダイオードなどの絶縁破壊型のＰＲＯＭも
使用することが可能である。
【００３０】またさらに、第２のメモリ素子７として
は、電気ヒューズ溶断型の薄膜抵抗層の他に、レーザー
ヒューズ溶断型のＰＲＯＭも使用可能である。
は、電気ヒューズ溶断型の薄膜抵抗層の他に、レーザー
ヒューズ溶断型のＰＲＯＭも使用可能である。
【００３１】
【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性メモリにおいては、異なる電圧で破壊す
るメモリ素子を、多数使用することにより、半導体不揮
発性メモリへの情報の書き込み、修正を複数回行うこと
ができる。またさらに、半導体不揮発性メモリを製造す
るために、特別な製造工程を行う必要がないので、半導
体集積回路に応用すれば、製造方法が簡単で製造コスト
の増加がなくて済み、効果は非常に大きい。
半導体不揮発性メモリにおいては、異なる電圧で破壊す
るメモリ素子を、多数使用することにより、半導体不揮
発性メモリへの情報の書き込み、修正を複数回行うこと
ができる。またさらに、半導体不揮発性メモリを製造す
るために、特別な製造工程を行う必要がないので、半導
体集積回路に応用すれば、製造方法が簡単で製造コスト
の増加がなくて済み、効果は非常に大きい。
【図１】本発明の実施例における半導体不揮発性メモリ
の構成と書き込み方法とを説明するための回路図であ
る。
の構成と書き込み方法とを説明するための回路図であ
る。
【図２】本発明の他の実施例における半導体不揮発性メ
モリの構成と書き込み方法とを説明するための回路図で
ある。
モリの構成と書き込み方法とを説明するための回路図で
ある。
【符号の説明】 １ 第１のメモリ素子 ７ 第２のメモリ素子 ６ ビット線 ９ 抵抗素子 １０ ワード線
Claims (4)
- 【請求項１】 第１の書き込み電圧の印加により破壊し
て短絡状態となる第１のメモリ素子と、該第１の書き込
み電圧より低い第２の書き込み電圧の印加により破壊し
て開路状態となる第２のメモリ素子を並列に接続し、か
つ該並列の回路の両端に前記第１の書き込み電圧と第２
の書き込み電圧を印加可能な如く構成したことを特徴と
する半導体不揮発性メモリ。 - 【請求項２】 前記半導体不揮発性メモリの一方の端子
を駆動電源に接続し、他の一方の端子を書込電圧供給端
子に接続するとともに抵抗素子を介してワード線に接続
したことを特徴とする請求項１に記載の半導体不揮発性
メモリ。 - 【請求項３】 前記第１のメモリ素子は、ＭＯＳトラン
ジスタ、ダイオード、容量から選択される１つで構成
し、前記第２のメモリ素子は、電気ヒューズ溶断型のメ
モリ素子としたことを特徴とする請求項１または請求項
２に記載の半導体不揮発性メモリ。 - 【請求項４】 第１の書き込み電圧の印加により破壊し
て短絡状態となる第１のメモリ素子と、該第１の書き込
み電圧より低い第２の書き込み電圧の印加により破壊し
て開路状態となる第２のメモリ素子を並列に接続したこ
とを特徴とする半導体不揮発性メモリの書き込み方法で
あって、該半導体不揮発性メモリの両端に前記第２の書き込み電
圧を印加することにより 前記第２のメモリ素子を破壊し
て情報の書き込みを行い、書き込み修正時には、前記半導体不揮発性メモリの両端
に前記第１の書き込み電圧を印加することにより前記第
１のメモリ素子を破壊して情報を書き込む前の状態に修
正する ことを特徴とする半導体不揮発性メモリの書き込
み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20216291A JP3227177B2 (ja) | 1991-07-18 | 1991-07-18 | 半導体不揮発性メモリおよびその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20216291A JP3227177B2 (ja) | 1991-07-18 | 1991-07-18 | 半導体不揮発性メモリおよびその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644793A JPH0644793A (ja) | 1994-02-18 |
| JP3227177B2 true JP3227177B2 (ja) | 2001-11-12 |
Family
ID=16452989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20216291A Expired - Fee Related JP3227177B2 (ja) | 1991-07-18 | 1991-07-18 | 半導体不揮発性メモリおよびその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227177B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186583A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 計数装置 |
| JP2005311766A (ja) | 2004-04-22 | 2005-11-04 | Fuji Xerox Co Ltd | 画像読み取り装置 |
| US7715219B2 (en) * | 2008-06-30 | 2010-05-11 | Allegro Microsystems, Inc. | Non-volatile programmable memory cell and memory array |
| US8270199B2 (en) * | 2009-04-03 | 2012-09-18 | Sandisk 3D Llc | Cross point non-volatile memory cell |
-
1991
- 1991-07-18 JP JP20216291A patent/JP3227177B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644793A (ja) | 1994-02-18 |
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