JP2690670B2 - トランジスター・スナップ・バックによるアンチ・ヒューズ・プログラミング - Google Patents
トランジスター・スナップ・バックによるアンチ・ヒューズ・プログラミングInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスの分野に
関するものである。更に詳細には、トランジスター・ス
ナップ・バックを利用することにより不揮発性メモリー
・デバイスといった半導体デバイスにおけるアンチ・ヒ
ューズ素子のプログラミングを可能にする技術思想が説
明してある。
関するものである。更に詳細には、トランジスター・ス
ナップ・バックを利用することにより不揮発性メモリー
・デバイスといった半導体デバイスにおけるアンチ・ヒ
ューズ素子のプログラミングを可能にする技術思想が説
明してある。
【０００２】
【従来の技術】リード・オンリー・メモリー（ＲＯＭ）
は２進数データ（１又は０）のアレイを記憶するため相
互に接続される半導体デバイス（ダイオード、バイポー
ラー又は電界効果型トランジスター）のアレイから成っ
ている。ＲＯＭは基本的にはプログラム化されたデータ
のメモー・アレイと、メモリー・アレイ内の所望のアド
レスに位置付けられたデータを選択するデコーダーから
成っている。
は２進数データ（１又は０）のアレイを記憶するため相
互に接続される半導体デバイス（ダイオード、バイポー
ラー又は電界効果型トランジスター）のアレイから成っ
ている。ＲＯＭは基本的にはプログラム化されたデータ
のメモー・アレイと、メモリー・アレイ内の所望のアド
レスに位置付けられたデータを選択するデコーダーから
成っている。
【０００３】ＲＯＭの基本形態としてマスク・プログラ
マブルＲＯＭ，イレーザブル・プログラマブルＲＯＭ
（ＥＰＲＯＭ）及びフィールド・プログラマブルＲＯＭ
（ＰＲＯＭ）の３種類があるが、本発明の対象とするも
のはＰＲＯＭである。
マブルＲＯＭ，イレーザブル・プログラマブルＲＯＭ
（ＥＰＲＯＭ）及びフィールド・プログラマブルＲＯＭ
（ＰＲＯＭ）の３種類があるが、本発明の対象とするも
のはＰＲＯＭである。
【０００４】ＰＲＯＭは典型的には全てのスイッチング
素子がアレイ内に存在し、各列行の相互交差部における
接続がヒューズ素子又はアンチ・ヒューズ素子により行
われる状態で製造される。データをＰＲＯＭ内に記憶す
る目的でこれらの素子（設計上、いずれが使用されるに
しろヒューズ型又はアンチ・ヒューズ型のいずれか）は
ＰＲＯＭプログラマーにより供給される適切な電圧パル
スを使用して選択的にプログラムされる。これらの素子
がＰＲＯＭプログラマーにより一旦供給され、これらの
素子がプログラムされるとデータはメモリー・アレイ内
に永久的に記憶される。
素子がアレイ内に存在し、各列行の相互交差部における
接続がヒューズ素子又はアンチ・ヒューズ素子により行
われる状態で製造される。データをＰＲＯＭ内に記憶す
る目的でこれらの素子（設計上、いずれが使用されるに
しろヒューズ型又はアンチ・ヒューズ型のいずれか）は
ＰＲＯＭプログラマーにより供給される適切な電圧パル
スを使用して選択的にプログラムされる。これらの素子
がＰＲＯＭプログラマーにより一旦供給され、これらの
素子がプログラムされるとデータはメモリー・アレイ内
に永久的に記憶される。
【０００５】しかしながら、慣用的にプログラムされる
アンチ・ヒューズについては主たる問題点がある。典型
的には、このプログラムされるアンチ・ヒューズ素子は
数千オームの抵抗を有し、そのため大量の電流をそこに
流さなければ更に低減化することが出来ない。アクセス
・トランジスターは電流を２−３００マイクロＡの値に
制限するので、数百オームの低抵抗性アンチ・ヒューズ
は慣用的方法では得ることは出来ない。メモリー・セル
内のプログラム化されたアンチ・ヒューズ素子の抵抗が
大きくなれば成る程、抵抗性アンチ・ヒューズ前後で失
われる電圧降下が原因で永久的にプログラム処理される
データを読み取ることが困難になる。従って、最低の抵
抗性アンチ・ヒューズを生み出すことが出来るだけ望ま
しい。
アンチ・ヒューズについては主たる問題点がある。典型
的には、このプログラムされるアンチ・ヒューズ素子は
数千オームの抵抗を有し、そのため大量の電流をそこに
流さなければ更に低減化することが出来ない。アクセス
・トランジスターは電流を２−３００マイクロＡの値に
制限するので、数百オームの低抵抗性アンチ・ヒューズ
は慣用的方法では得ることは出来ない。メモリー・セル
内のプログラム化されたアンチ・ヒューズ素子の抵抗が
大きくなれば成る程、抵抗性アンチ・ヒューズ前後で失
われる電圧降下が原因で永久的にプログラム処理される
データを読み取ることが困難になる。従って、最低の抵
抗性アンチ・ヒューズを生み出すことが出来るだけ望ま
しい。
【０００６】
【発明が解決しようとする課題】本発明は単一の外部電
圧プログラミング・パルスを印加する慣用的な方法を使
用するよりむしろトランジスター・スナップ・バックを
使用するマルチ・プログラミング・パルスによりヒュー
ズ又はアンチ・ヒューズ素子といったワン・タイム・プ
ログラマブル素子をプログラミングする方法を提供する
ものである。この方法はプログラミング・ヒューズ素子
に適用出来るが、この方法は以下に続く説明の中心とな
るアンチ・ヒューズ素子のプログラミングのためにこの
方法を適用することが確かに一層実際的となる。
圧プログラミング・パルスを印加する慣用的な方法を使
用するよりむしろトランジスター・スナップ・バックを
使用するマルチ・プログラミング・パルスによりヒュー
ズ又はアンチ・ヒューズ素子といったワン・タイム・プ
ログラマブル素子をプログラミングする方法を提供する
ものである。この方法はプログラミング・ヒューズ素子
に適用出来るが、この方法は以下に続く説明の中心とな
るアンチ・ヒューズ素子のプログラミングのためにこの
方法を適用することが確かに一層実際的となる。
【０００７】スナップ・バック状態で動作するトランジ
スターは理論的には一定量の電流をトランジスターのチ
ャンネル領域に流すことを可能とし、電源の能力によっ
てのみ制限される。更に、極めて重要なことは、研究の
結果、スナップ・バック中に動作するトランジスターは
ＡＣパルス状態下で動作すれば損傷しないことが判明し
た。本発明で説明した如く、トランジスターのスナップ
・バックを利用することで、プログラム処理されたアン
チ・ヒューズ素子の抵抗を数百オームの所望のレベルに
低減化する。
スターは理論的には一定量の電流をトランジスターのチ
ャンネル領域に流すことを可能とし、電源の能力によっ
てのみ制限される。更に、極めて重要なことは、研究の
結果、スナップ・バック中に動作するトランジスターは
ＡＣパルス状態下で動作すれば損傷しないことが判明し
た。本発明で説明した如く、トランジスターのスナップ
・バックを利用することで、プログラム処理されたアン
チ・ヒューズ素子の抵抗を数百オームの所望のレベルに
低減化する。
【０００８】
【課題を解決するための手段】図１に表示された如く、
ｉD −ｖDSの特性曲線のグループはトランジスターのド
レン電圧（ＶD ）が１４Ｖに近ずき、ゲート電圧（Ｖ
D ）が大略８Ｖになっている際、ＮＭＯＳトランジスタ
ー内でスナップ・バック状態が生じることを示してい
る。この曲線が１１のラベル付けされた点において示す
如く、ドレン電流（ＩD ）は１２のラベル付けされた点
において飽和電流に迅速に近ずく。ＩD はプログラミン
グ・パルスの供給源のパワー能力及び損傷無しに電流を
運ぶＮＭＯＳデバイスの能力の物理的制限により制限さ
れる。ＰＲＯＭメモリー・セルのプログラミング段階中
に電流のこの大きいサージを利用することは以後説明す
る如く本発明の主たる利点である。又、当技術の熟知者
は、プログラミング電圧を適切なＰＭＯＳバイアッシン
グ・レベルに単に変えることによりＰＭＯＳアクセス・
トランジスターを使用出来る。
ｉD −ｖDSの特性曲線のグループはトランジスターのド
レン電圧（ＶD ）が１４Ｖに近ずき、ゲート電圧（Ｖ
D ）が大略８Ｖになっている際、ＮＭＯＳトランジスタ
ー内でスナップ・バック状態が生じることを示してい
る。この曲線が１１のラベル付けされた点において示す
如く、ドレン電流（ＩD ）は１２のラベル付けされた点
において飽和電流に迅速に近ずく。ＩD はプログラミン
グ・パルスの供給源のパワー能力及び損傷無しに電流を
運ぶＮＭＯＳデバイスの能力の物理的制限により制限さ
れる。ＰＲＯＭメモリー・セルのプログラミング段階中
に電流のこの大きいサージを利用することは以後説明す
る如く本発明の主たる利点である。又、当技術の熟知者
は、プログラミング電圧を適切なＰＭＯＳバイアッシン
グ・レベルに単に変えることによりＰＭＯＳアクセス・
トランジスターを使用出来る。
【０００９】本発明はＰＲＯＭ内にアンチ・ヒューズ素
子をプログラム処理するためトランジスター・スナップ
・バック・プログラミング法を使用することを示唆して
いるが、当技術の熟知者にとってはプログラマブル論理
アレイ（ＰＬＡ），プログラマブル・アレイ・ロジック
（ＰＡＬ），ダイナミック・ランダム・アクセス・メモ
リー（ＤＲＡＭ）等といった他のプログラマブル集積回
路又は一般に簡単な論理回路としてこの方法を実行する
ことが明らかであろう。例えば、ＤＲＡＭにおいては、
アンチ・ヒューズ素子は冗長的修理又は一部のオプショ
ンの選択といった手段を提供する目的から回路に設計出
来る。前述したこれらの素子のプログラミングを行うト
ランジスター・スナップ・バック法はＤＲＡＭ内に存在
する所望のアンチ・ヒューズ素子をプログラム処理する
目的で容易に実行可能であろう。
子をプログラム処理するためトランジスター・スナップ
・バック・プログラミング法を使用することを示唆して
いるが、当技術の熟知者にとってはプログラマブル論理
アレイ（ＰＬＡ），プログラマブル・アレイ・ロジック
（ＰＡＬ），ダイナミック・ランダム・アクセス・メモ
リー（ＤＲＡＭ）等といった他のプログラマブル集積回
路又は一般に簡単な論理回路としてこの方法を実行する
ことが明らかであろう。例えば、ＤＲＡＭにおいては、
アンチ・ヒューズ素子は冗長的修理又は一部のオプショ
ンの選択といった手段を提供する目的から回路に設計出
来る。前述したこれらの素子のプログラミングを行うト
ランジスター・スナップ・バック法はＤＲＡＭ内に存在
する所望のアンチ・ヒューズ素子をプログラム処理する
目的で容易に実行可能であろう。
【００１０】
【実施例】図２はＰＲＯＭ内の典型的なメモリー素子の
模式的表示を表し、この場合、アンチ・ヒューズ素子２
１はプログラミング用に使用可能な素子である。アンチ
・ヒューズ素子２１はＮＭＯＳトランジスター２２のソ
ースに接続されている。ＮＭＯＳ２２のドレンはメモリ
ー・アレイの桁ライン２３の１つのラインに接続され、
一方、ゲートはワード・ライン２４の一方のラインに接
続される。
模式的表示を表し、この場合、アンチ・ヒューズ素子２
１はプログラミング用に使用可能な素子である。アンチ
・ヒューズ素子２１はＮＭＯＳトランジスター２２のソ
ースに接続されている。ＮＭＯＳ２２のドレンはメモリ
ー・アレイの桁ライン２３の１つのラインに接続され、
一方、ゲートはワード・ライン２４の一方のラインに接
続される。
【００１１】図３は多数のプログラミング・パルスをＮ
ＭＯＳトランジスター２２のソースとゲートに印加する
ため使用される所望の状態を表すｉD −ｖDS特性のグル
ープを示す。１４Ｖの第１プログラミング・パルスがＮ
ＭＯＳ２２のドレンに与えられ、一方、ゲート電圧は１
６Ｖに保持される（特性曲線３１で表す）。これらの状
態下において、アンチ・ヒューズ２１前後に生じた電圧
は破壊を生ぜしめるのに十分大きく、従って、抵抗性短
絡となり、かくしてアースに対するＮＭＯＳトランジス
ター２２のソースを短絡化する。次に、１４Ｖの第２プ
ログラミング・パルスが再びＮＭＯＳトランジスター２
２のドレンに印加されるが、現時点ではゲート電圧は８
Ｖに下げられている（特性曲線３２で表す）。低いゲー
ト電圧の降下はＮＭＯＳトランジスター２２に対するス
ナップ・バック状態を生じる。ＮＭＯＳトランジスター
が現時点でスナップ・バック状態である際、ドレン電流
（ＩD ）の大きいサージがＮＭＯＳトランジスター２２
のチャンネルを通じて流れ、こうしてプログラム処理さ
れたアンチ・ヒューズ素子２１を通じて流れる。ドレン
電流のこの大きいサージは抵抗的に短絡化されたアンチ
・ヒューズ素子２１の抵抗を（大略１オーダーの大きさ
分）著しく低減化し、こうしてＰＲＯＭのメモリー・セ
ルの効率と信頼性を改善する。ＮＭＯＳトランジスター
２２はプログランミング・パルスが一旦０Ｖに戻るか又
は除去されると通常の動作に戻る。第２プログラミング
・パルスが数マイクロ秒の間のみドレンに存在するの
で、ＮＭＯＳトランジスター２２に対する可能な損傷が
低減化される。一定電圧レベルをドレンに印加し、次に
適切なプログラミング電圧パルスをゲートに提供するこ
とも可能である。バイアス電圧とプログラミング・パル
スはＮＭＯＳトランジスター２２の閾値電圧が克服され
てスイッチ・オンされるような値にすべきである。又、
電圧の十分なレベルはアンチ・ヒューズ素子２１を破壊
させる目的上、アンチ・ヒューズ素子２１前後に発生さ
せねばならない。本発明においては、１４Ｖのプロラミ
ング・パルスが素子２１を破壊させるのに必要であった
が、電圧レベルとパルス幅はアンチ・ヒューズを行うの
に使用される誘電厚さに従って変化する。
ＭＯＳトランジスター２２のソースとゲートに印加する
ため使用される所望の状態を表すｉD −ｖDS特性のグル
ープを示す。１４Ｖの第１プログラミング・パルスがＮ
ＭＯＳ２２のドレンに与えられ、一方、ゲート電圧は１
６Ｖに保持される（特性曲線３１で表す）。これらの状
態下において、アンチ・ヒューズ２１前後に生じた電圧
は破壊を生ぜしめるのに十分大きく、従って、抵抗性短
絡となり、かくしてアースに対するＮＭＯＳトランジス
ター２２のソースを短絡化する。次に、１４Ｖの第２プ
ログラミング・パルスが再びＮＭＯＳトランジスター２
２のドレンに印加されるが、現時点ではゲート電圧は８
Ｖに下げられている（特性曲線３２で表す）。低いゲー
ト電圧の降下はＮＭＯＳトランジスター２２に対するス
ナップ・バック状態を生じる。ＮＭＯＳトランジスター
が現時点でスナップ・バック状態である際、ドレン電流
（ＩD ）の大きいサージがＮＭＯＳトランジスター２２
のチャンネルを通じて流れ、こうしてプログラム処理さ
れたアンチ・ヒューズ素子２１を通じて流れる。ドレン
電流のこの大きいサージは抵抗的に短絡化されたアンチ
・ヒューズ素子２１の抵抗を（大略１オーダーの大きさ
分）著しく低減化し、こうしてＰＲＯＭのメモリー・セ
ルの効率と信頼性を改善する。ＮＭＯＳトランジスター
２２はプログランミング・パルスが一旦０Ｖに戻るか又
は除去されると通常の動作に戻る。第２プログラミング
・パルスが数マイクロ秒の間のみドレンに存在するの
で、ＮＭＯＳトランジスター２２に対する可能な損傷が
低減化される。一定電圧レベルをドレンに印加し、次に
適切なプログラミング電圧パルスをゲートに提供するこ
とも可能である。バイアス電圧とプログラミング・パル
スはＮＭＯＳトランジスター２２の閾値電圧が克服され
てスイッチ・オンされるような値にすべきである。又、
電圧の十分なレベルはアンチ・ヒューズ素子２１を破壊
させる目的上、アンチ・ヒューズ素子２１前後に発生さ
せねばならない。本発明においては、１４Ｖのプロラミ
ング・パルスが素子２１を破壊させるのに必要であった
が、電圧レベルとパルス幅はアンチ・ヒューズを行うの
に使用される誘電厚さに従って変化する。
【００１２】当技術の熟知者にとってＮＯＮーＬＤＤと
して知られている処理方法を利用するか又は高い動作基
板電流を提供することにより一層簡単な回路デザインを
可能にすると共に高いスナップ・バック電流を発生する
目的から低いスナップ・バック電圧を得ることが有利で
あろう。簡単に述べると、スナップ・バック電流が高け
れば高い程、そのプログラムされたアンチ・ヒューズ素
子の抵抗が低くなる。
して知られている処理方法を利用するか又は高い動作基
板電流を提供することにより一層簡単な回路デザインを
可能にすると共に高いスナップ・バック電流を発生する
目的から低いスナップ・バック電圧を得ることが有利で
あろう。簡単に述べると、スナップ・バック電流が高け
れば高い程、そのプログラムされたアンチ・ヒューズ素
子の抵抗が低くなる。
【００１３】好適実施態様を参照しながら本発明につい
て説明して来たが、プログラミング電圧を調節すること
又はこの技術をプログラマブル・アンチ・ヒューズ素子
を利用する他の集積回路用に使用するといった当技術の
熟知者に公知の各種改変を前掲の特許請求の範囲に記載
された如き本発明から逸脱せずに本明細書に表された方
法に対して行えることを理解すべきである。
て説明して来たが、プログラミング電圧を調節すること
又はこの技術をプログラマブル・アンチ・ヒューズ素子
を利用する他の集積回路用に使用するといった当技術の
熟知者に公知の各種改変を前掲の特許請求の範囲に記載
された如き本発明から逸脱せずに本明細書に表された方
法に対して行えることを理解すべきである。
【図１】スナップ・バック領域を表している典型的なＮ
ＭＯＳトランジスターのｉD −ｖDS特性曲線のグループ
を示す図である。
ＭＯＳトランジスターのｉD −ｖDS特性曲線のグループ
を示す図である。
【図２】逆にワード・ラインとデータ・ラインに接続さ
れているＮＭＯＳトランジスターに接続されたプログラ
マブル素子の典型的な模式的状態を示す図である。
れているＮＭＯＳトランジスターに接続されたプログラ
マブル素子の典型的な模式的状態を示す図である。
【図３】多数のプログラミング・パルスをＮＭＯＳトラ
ンジスターのソースとゲートに与えるため使用される所
望の状態を表しているｉD −ｖDS特性のグループを示す
図である。
ンジスターのソースとゲートに与えるため使用される所
望の状態を表しているｉD −ｖDS特性のグループを示す
図である。
１１ 点 １２ 点 ２１ ワン・タイム・プログラマブル素子 ２２ アクセス・トランジスター ２３ 第２端子 ２４ 第１端子 ３１ 特性曲線 ３２ 特性曲線 ＩD ドレン電流 ＶD ドレン電圧 ＶG ゲート電圧
Claims (13)
- 【請求項１】 トランジスター・スナップ・バックを使
用して集積回路内でワン・タイム・プログラマブル素子
（２１）をプログラムする方法であって、 ａ）アクセス・トランジスター（２２）のゲート端子
（２４）及びドレン端子（２３）の一方に第１バイアス
電圧を、他方に第１電圧パルスを印加して、一方の端子
が前記アクセス・トランジスター（２２）のソース端子
に接続され、他方の端子が接地された前記ワン・タイム
・プログラマブル素子（２１）を破壊する段階と、 ｂ）前記アクセス・トランジスター（２２）のゲート端
子（２４）及びドレン端子（２３）の一方に、前記第１
バイアス電圧よりも低い電位の第２バイアス電圧を、他
方に第２電圧パルスを印加して、前記トランジスター・
スナップ・バックを生ぜしめ、前記破壊されたワン・タ
イム・プログラマブル素子（２１）に電流のサージを流
す段階とから成る方法。 - 【請求項２】 トランジスター・スナップ・バックを使
用して集積回路内でワン・タイム・プログラマブル・ア
ンチ・ヒューズ素子（２１）をプログラムする方法であ
って、 ａ）アクセス・トランジスター（２２）のゲート端子
（２４）及びドレン端子（２３）の一方に第１バイアス
電圧を、他方に第１電圧パルスを印加して、一方の端子
が前記アクセス・トランジスター（２２）のソース端子
に接続され、他方の端子が接地された前記ワン・タイム
・プログラマブル・アンチ・ヒューズ素子（２１）を破
壊し、前記ワン・タイム・プログラマブル・アンチ・ヒ
ューズ素子（２１）に抵抗性短絡を生ぜしめる段階と、 ｂ）前記アクセス・トランジスター（２２）のゲート端
子（２４）及びドレン端子（２３）の一方に、前記第１
バイアス電圧よりも低い電位の第２バイアス電圧を、他
方に第２電圧パルスを印加して、前記トランジスター・
スナップ・バックを生ぜしめ、前記破壊されたワン・タ
イム・プログラマブル・アンチ・ヒューズ素子（２１）
に電流のサージを流すと共にその抵抗を大略１オーダー
程度の大きさ分低減化する段階とから成る方法。 - 【請求項３】 前記プログラマブル素子（２１）が本質
的にプログラマブル・アンチ・ヒューズ及びプログラマ
ブル・ヒューズから成るグループから選択された素子で
ある請求項１記載の方法。 - 【請求項４】 前記集積回路が本質的に不揮発性メモリ
ー・デバイス、プログラマブル・リード・オンリー・メ
モリー・デバイス及びダイナミック・ランダム・アクセ
ス・メモリー・デバイスから成るグループから選択され
た回路である請求項１または請求項２記載の方法。 - 【請求項５】 前記アクセス・トランジスター（２２）
が電界効果型金属酸化物トランジスターである請求項１
または請求項２記載の方法。 - 【請求項６】 前記電界効果型金属酸化物トランジスタ
ー（２２）が、ｎチャンネル・デバイスであり、前記第
１及び第２バイアス電圧はゲート端子（２４）に印加さ
れ、前記第１及び第２電圧パルスはドレン端子（２３）
に印加される請求項５記載の方法。 - 【請求項７】 前記電界効果型金属酸化物トランジスタ
ー（２２）がｎチャンネル・デバイスであり、前記第１
及び第２バイアス電圧はドレン端子（２３）に印加さ
れ、前記第１及び第２電圧パルスはゲート端子（２４）
に印加される請求項５記載の方法。 - 【請求項８】 前記第１バイアス電圧と前記第１電圧パ
ルスの間の差が前記トランジスター（２２）の閾値電圧
以上であり、かくして前記トランジスター（２２）をス
イッチ・オンする請求項１または請求項２記載の方法。 - 【請求項９】 前記第２バイアス電圧と前記第２電圧パ
ルスの差が前記トランジスター（２２）の閾値電圧以上
であり、かくして前記トランジスター（２２）を前記ス
ナップ・バック状態に動作させる請求項１または請求項
２記載の方法。 - 【請求項１０】 前記第１及び第２バイアス電圧が桁ラ
イン（２３）を介して印加され、前記第１及び第２電圧
パルスがワード・ライン（２４）を通じて印加される請
求項２記載の方法。 - 【請求項１１】 前記第１バイアス電圧が大略１６Ｖで
あり、前記第１電圧パルスが大略１４Ｖである請求項１
または請求項２記載の方法。 - 【請求項１２】 前記第２バイアス電圧が大略８Ｖであ
り、前記第２電圧パルスが大略１４Ｖである請求項１ま
たは請求項２記載の方法。 - 【請求項１３】 トランジスター・スナップ・バックを
使用してプログラマブル・リード・オンリー・メモリー
内でアンチ・ヒューズ素子（２１）をプログラムする方
法であって、 ａ）第１ゲート電圧をワード・ライン（２４）を通じて
ＮＭＯＳトランジスター（２２）のゲートに、且つ第１
電圧パルスを桁ライン（２３）を通じて前記ＮＭＯＳト
ランジスター（２２）のドレンに印加して、一方の端子
が前記ＮＭＯＳトランジスター（２２）のソースに接続
され、他方の端子が接地された前記アンチ・ヒューズ素
子（２１）を破壊し、該アンチ・ヒューズ素子（２１）
に抵抗性短絡を生ぜしめる段階と、 ｂ）前記第１ゲート電圧よりも低い電位の第２ゲート電
圧を前記ワード・ライン（２４）を通じてＮＭＯＳトラ
ンジスター（２２）の前記ゲートに、且つ第２電圧パル
スを前記桁ライン（２３）を通じて前記ＮＭＯＳトラン
ジスター（２２）のドレンに印加して、前記トランジス
ター・スナップ・バックを生ぜしめ、前記破壊されたア
ンチ・ヒューズ素子（２１）にドレン電流のサージを流
すと共にその抵抗を大略１オーダーの大きさだけ低減化
させる段階とから成る方法。
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