JPS6058560B2 - 読取り専用メモリ素子 - Google Patents
読取り専用メモリ素子Info
- Publication number
- JPS6058560B2 JPS6058560B2 JP54077830A JP7783079A JPS6058560B2 JP S6058560 B2 JPS6058560 B2 JP S6058560B2 JP 54077830 A JP54077830 A JP 54077830A JP 7783079 A JP7783079 A JP 7783079A JP S6058560 B2 JPS6058560 B2 JP S6058560B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- read
- voltage
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、書込まれた情報を永久保持しておりそれを
繰り返し読出される読取り専用メモリ （リード・オン
リー・メモリー、ＲＯＭ）素子に関する。
繰り返し読出される読取り専用メモリ （リード・オン
リー・メモリー、ＲＯＭ）素子に関する。
ＲＯＭには種々の形式のものがあるが、代表的なもの
はヒューズ、ダイオード一般的に言えばｐｎ接合などで
ある。
はヒューズ、ダイオード一般的に言えばｐｎ接合などで
ある。
これらは、例えばヒューズで言えば書込み前の導通状態
と書込み後（過電流を流して焼き切つた後）のオフ状態
を２値情報の’’１’’、゛’０’’に対応させて使用
し、またダイオードで言えば書込み前のオフ状態（逆極
性のため）と書込み後（過電圧を加えてジャンクション
を破壊した後）のオン状態とを２値情報の’’１’’、
゛゛ｏ’’に対応させて使用し、いずれも読取り電流を
流す経路が書込みにより破壊され、その破壊された状態
を読取るという方式をとつている。このように読取り電
流が流れる経路が破壊された経路であるということはコ
ンダクタンス不良や絶縁不良などの危険を内蔵している
。また破壊に要する電圧、電流は動作電圧、電流に比べ
てかなり高く、これらを加えることは他の素子群に悪影
響を与える可能性がある。 本発明は、かゝる点に鑑み
てなされたもので、読取り電流が流れる経路とその制御
系とを分離し、破壊は制御系に対して行ない従つて読取
り電流経路は正常なま、にしておく。
と書込み後（過電流を流して焼き切つた後）のオフ状態
を２値情報の’’１’’、゛’０’’に対応させて使用
し、またダイオードで言えば書込み前のオフ状態（逆極
性のため）と書込み後（過電圧を加えてジャンクション
を破壊した後）のオン状態とを２値情報の’’１’’、
゛゛ｏ’’に対応させて使用し、いずれも読取り電流を
流す経路が書込みにより破壊され、その破壊された状態
を読取るという方式をとつている。このように読取り電
流が流れる経路が破壊された経路であるということはコ
ンダクタンス不良や絶縁不良などの危険を内蔵している
。また破壊に要する電圧、電流は動作電圧、電流に比べ
てかなり高く、これらを加えることは他の素子群に悪影
響を与える可能性がある。 本発明は、かゝる点に鑑み
てなされたもので、読取り電流が流れる経路とその制御
系とを分離し、破壊は制御系に対して行ない従つて読取
り電流経路は正常なま、にしておく。
このようにすればコンダクタンス不良などの問題は生ぜ
ず、また制御系は微小電流を扱うから制御系素子の破壊
は小電圧、電流で済み、他の回路への悪影響が少なくて
済む。以下、実施例を参照しながら本発明を詳細に説明
する。 第１図は本発明の第１の実施例を示す。
ず、また制御系は微小電流を扱うから制御系素子の破壊
は小電圧、電流で済み、他の回路への悪影響が少なくて
済む。以下、実施例を参照しながら本発明を詳細に説明
する。 第１図は本発明の第１の実施例を示す。
抵抗Ｒ、、Ｒ２及び電界効果トランジスタＴ２、Ｔ３は
フリップフロップ回路を構成し、その出力の一方をスイ
ンチ素子として動作する電界効果トランジスタＴ１のゲ
ートＧ１に接続する。こ）で、抵抗Ｒｌ，Ｒ２は不純物
ドープの多結晶シリコンにより絶縁膜上に形成され抵抗
で、抵抗値はＲ１〉Ｒ２の関係にしておく。動作を説明
するに、端子Ａに電源電圧Ｖを印加すると、抵抗Ｒ２に
よる電圧降下よりも抵抗Ｒ１によるそれの方が大きいの
でトランジスタＴ３のゲートＧ３にか）る電圧よりもト
ランジスタＴ２のゲートＧ２にか）る電圧の方が高くな
り、トランジスタＴ２がオン（ＯＮ）側にドライブされ
る。この結果端子Ａから抵抗Ｒ１およびトランジスタＴ
２を通つてＧＮＤへと電流１２が流れると、抵抗Ｒ１に
よる電圧降下は増々大きくなつて、ゲートＧ３にか）る
電圧は増々低下して確実にトランジスタＴ３はオフ（０
ＦＦ）、トランジスタＴ２はオンとなる。この結果点Ｐ
の電位はグランド近くに下がり、トランジスタＴ１はオ
フとなる（ｎチャンネル●エンハンスメントとして）。
次に端子Ａ，Ｂ間に過電流を流して抵抗Ｒ２を焼き切る
と、Ｒ１〉Ｒ２の関係はＲ２〉Ｒ１の関係に反転し、ゲ
ートＧ２にはほとんど電圧が印加されなくなり、トラン
ジスタＴ２はオフ状態へ向かう。このため点Ｐの電位従
つてゲートＧ３に印加される電圧は上昇し、トランジス
タＴ３はオン状態になり、ゲートＧ２は点Ｑ，トランジ
スタＴ３の経路でグランドへ落され、全く電圧が印加さ
れなくなつてトランジスタＴ２は完全にオフとなる。こ
れにより点Ｐ従つてゲートＧ１は電源電位Ｖとなり、ト
ランジスタＴ１はオン状態となる。こうして書込み前は
Ｔ１オフ、書込み後はＴ１オンのＲＯＭが得られ、この
トランジスタＴ１に電流を流して見てその電流の有無に
より記憶内容゜“１゛，゜゜０゛を読出すことになるが
、読出し電流経路はトランジスタＴ１のソース，ドレイ
ンで構成され、、破壊された抵拍只，を含む制御回路を
流れることはないからコンダクターンス不良などの問題
は生じない。また制御回路つまり抵拍只，，Ｒ２トラン
ジスタＴ２，Ｔ３で構成されるフリップフロップはトラ
ンジスタＴ１のゲートへ制御電圧を印加する能力があれ
ばよく、従つて極めて微小、微弱電流素子でよいから、
その抵抗一を焼き切るに必要な電圧，電流は微小ででい
。第２図は本発明の第２の実施例を示す。回路は第１図
とほＳ゛同様であるが、抵抗Ｒｌ，Ｒ２の関係が第１図
の場合とは逆にＲ１くＲ２としてあり、また抵抗Ｒ１を
過電流により焼き切るために端子Ｂは図示の如くフリッ
プフロップ出力端に設けている。動作を説明するに、端
子Ａに電源電圧Ｖを印加すると、抵抗Ｒ１による電圧降
下よりも抵抗Ｒ２によるそれの方が大きので、トランジ
スタＴ２のゲートＧ２にか）る電圧よりもトランジスタ
Ｔ，のゲートＧ３にか）る電圧の方が高くなり、トラン
ジスタＴ３がオン（ＯＮ）側へドライブされる。そこで
端子Ａから抵抗Ｒ２およびトランジスタＬを・通つてＧ
ＮＤへと電流１が流れる。この電流１のために抵拍只，
による電圧降下が大きくなり、ゲートＧ２に印加される
電圧は増々低下してトランジスタＴ２は完全にオフとな
り、点Ｐの電位が上つてゲートＧ３，Ｇｌにか）る電圧
が高くなり、トランジスタＴ３，Ｔｌが完全にオン状態
となる。次に端子Ａ，Ｂ間に過電流を流して抵抗Ｒ１を
焼き切ると抵拍只、，Ｒ２の大小関係は反転し、ゲート
Ｇ３にはほとんど電圧が印加されなくなつてトランジス
タＴ３はオフ、トランジスタＴ２はオン、卜”ランジス
タＴ，はオフとなる。この回路ではトランジスタＴ１の
オンオフは第１図と逆であるが、やはり書込み後も書込
み前と同じ正常状態にある。第３図は本発明の第３の実
施例を示し、図示の如く制御回路は制御用の電界効果ト
ランジスタＴ２とその負荷抵抗Ｒ１と、該トランジスタ
Ｔ２のゲートを電源へ接続する抵拍只２と該ゲートをグ
ランドへ接続するダイオードＤで構成される。
フリップフロップ回路を構成し、その出力の一方をスイ
ンチ素子として動作する電界効果トランジスタＴ１のゲ
ートＧ１に接続する。こ）で、抵抗Ｒｌ，Ｒ２は不純物
ドープの多結晶シリコンにより絶縁膜上に形成され抵抗
で、抵抗値はＲ１〉Ｒ２の関係にしておく。動作を説明
するに、端子Ａに電源電圧Ｖを印加すると、抵抗Ｒ２に
よる電圧降下よりも抵抗Ｒ１によるそれの方が大きいの
でトランジスタＴ３のゲートＧ３にか）る電圧よりもト
ランジスタＴ２のゲートＧ２にか）る電圧の方が高くな
り、トランジスタＴ２がオン（ＯＮ）側にドライブされ
る。この結果端子Ａから抵抗Ｒ１およびトランジスタＴ
２を通つてＧＮＤへと電流１２が流れると、抵抗Ｒ１に
よる電圧降下は増々大きくなつて、ゲートＧ３にか）る
電圧は増々低下して確実にトランジスタＴ３はオフ（０
ＦＦ）、トランジスタＴ２はオンとなる。この結果点Ｐ
の電位はグランド近くに下がり、トランジスタＴ１はオ
フとなる（ｎチャンネル●エンハンスメントとして）。
次に端子Ａ，Ｂ間に過電流を流して抵抗Ｒ２を焼き切る
と、Ｒ１〉Ｒ２の関係はＲ２〉Ｒ１の関係に反転し、ゲ
ートＧ２にはほとんど電圧が印加されなくなり、トラン
ジスタＴ２はオフ状態へ向かう。このため点Ｐの電位従
つてゲートＧ３に印加される電圧は上昇し、トランジス
タＴ３はオン状態になり、ゲートＧ２は点Ｑ，トランジ
スタＴ３の経路でグランドへ落され、全く電圧が印加さ
れなくなつてトランジスタＴ２は完全にオフとなる。こ
れにより点Ｐ従つてゲートＧ１は電源電位Ｖとなり、ト
ランジスタＴ１はオン状態となる。こうして書込み前は
Ｔ１オフ、書込み後はＴ１オンのＲＯＭが得られ、この
トランジスタＴ１に電流を流して見てその電流の有無に
より記憶内容゜“１゛，゜゜０゛を読出すことになるが
、読出し電流経路はトランジスタＴ１のソース，ドレイ
ンで構成され、、破壊された抵拍只，を含む制御回路を
流れることはないからコンダクターンス不良などの問題
は生じない。また制御回路つまり抵拍只，，Ｒ２トラン
ジスタＴ２，Ｔ３で構成されるフリップフロップはトラ
ンジスタＴ１のゲートへ制御電圧を印加する能力があれ
ばよく、従つて極めて微小、微弱電流素子でよいから、
その抵抗一を焼き切るに必要な電圧，電流は微小ででい
。第２図は本発明の第２の実施例を示す。回路は第１図
とほＳ゛同様であるが、抵抗Ｒｌ，Ｒ２の関係が第１図
の場合とは逆にＲ１くＲ２としてあり、また抵抗Ｒ１を
過電流により焼き切るために端子Ｂは図示の如くフリッ
プフロップ出力端に設けている。動作を説明するに、端
子Ａに電源電圧Ｖを印加すると、抵抗Ｒ１による電圧降
下よりも抵抗Ｒ２によるそれの方が大きので、トランジ
スタＴ２のゲートＧ２にか）る電圧よりもトランジスタ
Ｔ，のゲートＧ３にか）る電圧の方が高くなり、トラン
ジスタＴ３がオン（ＯＮ）側へドライブされる。そこで
端子Ａから抵抗Ｒ２およびトランジスタＬを・通つてＧ
ＮＤへと電流１が流れる。この電流１のために抵拍只，
による電圧降下が大きくなり、ゲートＧ２に印加される
電圧は増々低下してトランジスタＴ２は完全にオフとな
り、点Ｐの電位が上つてゲートＧ３，Ｇｌにか）る電圧
が高くなり、トランジスタＴ３，Ｔｌが完全にオン状態
となる。次に端子Ａ，Ｂ間に過電流を流して抵抗Ｒ１を
焼き切ると抵拍只、，Ｒ２の大小関係は反転し、ゲート
Ｇ３にはほとんど電圧が印加されなくなつてトランジス
タＴ３はオフ、トランジスタＴ２はオン、卜”ランジス
タＴ，はオフとなる。この回路ではトランジスタＴ１の
オンオフは第１図と逆であるが、やはり書込み後も書込
み前と同じ正常状態にある。第３図は本発明の第３の実
施例を示し、図示の如く制御回路は制御用の電界効果ト
ランジスタＴ２とその負荷抵抗Ｒ１と、該トランジスタ
Ｔ２のゲートを電源へ接続する抵拍只２と該ゲートをグ
ランドへ接続するダイオードＤで構成される。
動作を説明するに、端子Ａに電源電圧ｖを印加するとト
ランジスタＴ２は抵抗Ｒ２を通して電源電圧を印加され
てオン状態となり、トランジスタＴ１のゲートＧ１はグ
ランドレベルへ落されて該トランジスタＴ１はオフ状態
となる。このときダイオードＤには抵抗Ｒ２を通して電
源電圧が印加されるが、逆極性のためダイオードＤは不
導通状態である。次に端子Ｂ＜５ＧＮＤとの間に過電圧
を加えてダイオードＤｆ）Ｐｎ接合を破壊し短絡状態に
する。即ち書込みを行なう。この状態では端子Ａから抵
抗Ｒ２、ダイオードＤを至てＧＮＤへ電流が流れ、電源
電圧はほＳ゛全部抵抗Ｒ２で電圧降下してトランジスタ
Ｔ２のゲートＧ２にか）る電圧は零となる。従つてトラ
ンジスタＴ２はオフとなりトランジスタＴ１のゲートＧ
１にか）る電圧はほ〜電源電圧■となり、該トランジス
タＴ１はオンとなる。この回路は第１図および第２図よ
り制御回路の構成が簡単である。第４図は本発明の第４
の実施例を示し、制御回路の構成を更に簡単にしている
。
ランジスタＴ２は抵抗Ｒ２を通して電源電圧を印加され
てオン状態となり、トランジスタＴ１のゲートＧ１はグ
ランドレベルへ落されて該トランジスタＴ１はオフ状態
となる。このときダイオードＤには抵抗Ｒ２を通して電
源電圧が印加されるが、逆極性のためダイオードＤは不
導通状態である。次に端子Ｂ＜５ＧＮＤとの間に過電圧
を加えてダイオードＤｆ）Ｐｎ接合を破壊し短絡状態に
する。即ち書込みを行なう。この状態では端子Ａから抵
抗Ｒ２、ダイオードＤを至てＧＮＤへ電流が流れ、電源
電圧はほＳ゛全部抵抗Ｒ２で電圧降下してトランジスタ
Ｔ２のゲートＧ２にか）る電圧は零となる。従つてトラ
ンジスタＴ２はオフとなりトランジスタＴ１のゲートＧ
１にか）る電圧はほ〜電源電圧■となり、該トランジス
タＴ１はオンとなる。この回路は第１図および第２図よ
り制御回路の構成が簡単である。第４図は本発明の第４
の実施例を示し、制御回路の構成を更に簡単にしている
。
Ｒは抵抗、Ｄはダイオードで、これらによりトランジス
タＴ１の制御回路を構成する。動作はほＳ゛同様で、端
子Ａに電源電圧Ｖを印加すると、トランジスタＴ１はオ
ンとなり、端子ＢとＧＮＤ間に過電流を流してダイオー
ドＤを破壊し短絡状態にすれば、トランジスタＴ１はオ
フとなる。これらの回路のいずれも端子Ａはトランジス
タＴ１を含む他の回路と別にしておけば、他の回路への
影響なしに書込み電圧を印加できる。
タＴ１の制御回路を構成する。動作はほＳ゛同様で、端
子Ａに電源電圧Ｖを印加すると、トランジスタＴ１はオ
ンとなり、端子ＢとＧＮＤ間に過電流を流してダイオー
ドＤを破壊し短絡状態にすれば、トランジスタＴ１はオ
フとなる。これらの回路のいずれも端子Ａはトランジス
タＴ１を含む他の回路と別にしておけば、他の回路への
影響なしに書込み電圧を印加できる。
またゲート制御用の微弱電流回路であるからその回路素
子を焼き切るのは低電圧小電流で充分である。また本発
明ＲＯＭでは読取りを行なわれる素子はＭＯＳ素子であ
り、容易にＭＯＳ論理ゲート等に適合する特徴がある。
従来のダイオードまたはトランジスタなどのＰｎ接合利
用ＲＯＭでは第５図Ａに示すように例えばｎ型基板Ｓｕ
ｂにｐ層を作り、この層の中にｎ層を作り、ｎ層とｐ層
の接合を破壊するという方法をとる。ｐ層とｎ基板の接
合を破壊してもよいが、この場合ＲＯＭの一端は基板へ
落されており、適用範囲が制限されてしまう。ＭＯＳ素
子の場合に同様な方法をとると、ＭＯＳ素子は第５図Ｂ
に示すように例えばｐ型基板別ｂにソース，ドレインと
なる酎層２つが形成された構造であるので、どのＮｐ接
合を破壊しても結局ＲＯＭの一端は基板へ落されており
、適用範囲が狭い。ＭＯＳ型のＲＯＭではＦＡＭＯＳな
ど、フローテイングゲートヘホツトエレクトロンを注入
して書込みを行なうなどの形式をとるものを用いるが、
この素子は消去可能であり、永久書込みで消去は不可能
なものと好む用途には適さない。この点本発明のＲＯＭ
は少なくとも読取りが行なわれる部分はＭＯＳであり、
基板とは分離され、かつ消去不可能な永久書込み型であ
る。周知のように半導体メモリは益々大容量化されつ）
あり、６．４Ｋビット、２５６Ｋビット・・・・・とい
つたものも実現されつ）ある。
子を焼き切るのは低電圧小電流で充分である。また本発
明ＲＯＭでは読取りを行なわれる素子はＭＯＳ素子であ
り、容易にＭＯＳ論理ゲート等に適合する特徴がある。
従来のダイオードまたはトランジスタなどのＰｎ接合利
用ＲＯＭでは第５図Ａに示すように例えばｎ型基板Ｓｕ
ｂにｐ層を作り、この層の中にｎ層を作り、ｎ層とｐ層
の接合を破壊するという方法をとる。ｐ層とｎ基板の接
合を破壊してもよいが、この場合ＲＯＭの一端は基板へ
落されており、適用範囲が制限されてしまう。ＭＯＳ素
子の場合に同様な方法をとると、ＭＯＳ素子は第５図Ｂ
に示すように例えばｐ型基板別ｂにソース，ドレインと
なる酎層２つが形成された構造であるので、どのＮｐ接
合を破壊しても結局ＲＯＭの一端は基板へ落されており
、適用範囲が狭い。ＭＯＳ型のＲＯＭではＦＡＭＯＳな
ど、フローテイングゲートヘホツトエレクトロンを注入
して書込みを行なうなどの形式をとるものを用いるが、
この素子は消去可能であり、永久書込みで消去は不可能
なものと好む用途には適さない。この点本発明のＲＯＭ
は少なくとも読取りが行なわれる部分はＭＯＳであり、
基板とは分離され、かつ消去不可能な永久書込み型であ
る。周知のように半導体メモリは益々大容量化されつ）
あり、６．４Ｋビット、２５６Ｋビット・・・・・とい
つたものも実現されつ）ある。
このような大容量メモリになると１ビット不良または１
ビツトライン不良といつたメモリチップが多量に生じ、
これを救済しないと製造歩留りが大幅に低下してしまう
。や））る少数ビットメモリチップの救済には、該メモ
リチップに冗長ビットを設けておき、また試験により検
知した不良ビットのアドレスを記憶しておき、使用に当
り、アドレス信号が不良ビットを指示したらその代りの
冗長ビットを選択する様にする方法が考えられている。
この不良ビットのアドレスの記憶にはＲＯＭが用いられ
、限定するものではないが本発明ＲＯＭ素子はか）る用
途に好適である。以上詳細に説明した様に本発明によれ
ば、消去不可能な永久書込み型のＲＯＭが得られ、この
ＲＯＭはコンダクタンス不良や他の回路素子に悪影響を
与えることなく書込みを行なうことができる等、種々の
利点を有する。
ビツトライン不良といつたメモリチップが多量に生じ、
これを救済しないと製造歩留りが大幅に低下してしまう
。や））る少数ビットメモリチップの救済には、該メモ
リチップに冗長ビットを設けておき、また試験により検
知した不良ビットのアドレスを記憶しておき、使用に当
り、アドレス信号が不良ビットを指示したらその代りの
冗長ビットを選択する様にする方法が考えられている。
この不良ビットのアドレスの記憶にはＲＯＭが用いられ
、限定するものではないが本発明ＲＯＭ素子はか）る用
途に好適である。以上詳細に説明した様に本発明によれ
ば、消去不可能な永久書込み型のＲＯＭが得られ、この
ＲＯＭはコンダクタンス不良や他の回路素子に悪影響を
与えることなく書込みを行なうことができる等、種々の
利点を有する。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図Ａ，ＢはＲＯＭ素子の書込み
についての説明図である。 図面で、Ｔ１は電界効果トランジスタ、Ｒ１とＲ２，Ｔ
２，Ｔ３およびＤは制御回路の抵抗、制御用電界効果ト
ランジスタ、および逆極性ダイオードである。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図Ａ，ＢはＲＯＭ素子の書込み
についての説明図である。 図面で、Ｔ１は電界効果トランジスタ、Ｒ１とＲ２，Ｔ
２，Ｔ３およびＤは制御回路の抵抗、制御用電界効果ト
ランジスタ、および逆極性ダイオードである。
Claims (1)
- 【特許請求の範囲】 １ 電界効果トランジスタと、該トランジスタのゲート
に接続されて書込み前は該トランジスタをオンまたはオ
フにする制御電圧を与えそして抵抗焼切り又は接合短絡
などの書込みがなされると該トランジスタを前記とは逆
のオフまたはオンにする制御電圧を与える制御回路とか
らなることを特徴とする読取り専用メモリ素子。 ２ 制御回路が、両側の負荷抵抗が互いに異なる値を持
つフリップフロップからなることを特徴とする特許請求
の範囲第１項記載の読取り専用メモリ素子。 ３ 制御回路が、制御用電界効果トランジスタ、その負
荷抵抗、該トランジスタのゲートを電源へ接続する抵抗
および該ゲートをグランドへ接続する逆極性ダイオード
からなることを特徴とする特許請求の範囲第１項記載の
読取り専用メモリ素子。 ４ 制御回路が、電界効果トランジスタのゲートを電源
へ接続する抵抗および該ゲートをグランドへ接続する逆
極性ダイオードからなることを特徴とする特許請求の範
囲第１項記載の読取り専用メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54077830A JPS6058560B2 (ja) | 1979-06-20 | 1979-06-20 | 読取り専用メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54077830A JPS6058560B2 (ja) | 1979-06-20 | 1979-06-20 | 読取り専用メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS563497A JPS563497A (en) | 1981-01-14 |
| JPS6058560B2 true JPS6058560B2 (ja) | 1985-12-20 |
Family
ID=13644949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54077830A Expired JPS6058560B2 (ja) | 1979-06-20 | 1979-06-20 | 読取り専用メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058560B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4898998A (en) * | 1983-06-01 | 1990-02-06 | Toyo Soda Manufacturing Co., Ltd. | Process for producing brominated acenaphthylene condensates |
-
1979
- 1979-06-20 JP JP54077830A patent/JPS6058560B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS563497A (en) | 1981-01-14 |
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