JPH09186583A - 計数装置 - Google Patents

Abstract

(57)【要約】 【課題】 劣悪な環境の下においても正しく動作する信
頼性の高い不揮発性の計数装置を提供する。 【解決手段】 破壊式の記憶素子１４，２４と、記憶素
子が破壊されているか否かを検出する検出回路１３，１
５，２３，２５と、記憶素子への破壊電流の供給を制御
する制御回路１２，２２とから成るブロックを複数段接
続して計数回路１８を構成すると共に、この計数回路１
８内の記憶素子を破壊する破壊電流を計数対象の書込パ
ルスの入力毎に供給する電流供給回路１１を設ける。上
記計数回路１８の各段において、制御回路は、検出回路
の検出結果に基づき、その段の記憶素子が非破壊状態で
あって前段の記憶素子が破壊状態のときにのみ、電流供
給回路１１からの破壊電流をその段の記憶素子へ供給す
る。ただし、初段の制御回路は、初段の記憶素子が非破
壊状態のときに破壊電流をその記憶素子へ供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き込み可能な不
揮発性の記憶素子を用いて構成される計数装置に関する
ものであり、特に、自動車において使用される計数装置
等、温度条件や電気的条件などが劣悪な環境の下で使用
される計数装置に関する。

【０００２】

【従来の技術】書き込み可能な不揮発性の記憶素子を用
いて構成される計数装置では、計数の途中で電源の供給
が停止しても計数値は保持され、電源の供給が回復する
と、電源供給の停止直前の状態から計数を再開すること
ができる（以下、このような計数装置を「不揮発性の計
数装置」という）。このような不揮発性の計数装置とし
ては、記憶素子にＥＥＰＲＯＭ（電気的消去書き込み可
能型ＲＯＭ）を用い、マイクロコンピュータと組み合わ
せて構成されたものが存在する。ここで記憶素子として
用いられるＥＥＰＲＯＭは、極めて高い絶縁抵抗で電気
的に絶縁されたフローティングゲートに電荷を蓄積する
ことにより情報を保持するものである。

【０００３】

【発明が解決しようとする課題】しかし、このような記
憶素子は、自動車のエンジンルーム内等で使用される
と、使用温度範囲が広くサージ等の電気的ストレスも加
わることにより、記憶された情報が消える等の問題が生
じる。このため、ＥＥＰＲＯＭ等の記憶素子を用いて構
成された計数装置は、自動車のエンジンルーム内等のよ
うに温度条件や電気的条件などが厳しい環境の下で使用
することはできなかった。

【０００４】一方、書き込み可能な不揮発性の記憶素子
としては、上記のフローティングゲートを用いた記憶素
子の他に、破壊方式の記憶素子が存在する。破壊方式の
記憶素子は、配線を電気的に破壊したり、レーザ光で配
線を溶断したり、半導体のＰＮ接合を電流によって破壊
して永久的に短絡させたりすることにより、情報を書き
込んで保持するものである。このような破壊方式の記憶
素子は、上記のような劣悪な環境の下でおいても情報を
保持することができる。しかし、このような破壊方式の
記憶素子は、いずれの場合も、特定の情報を書き込み、
読み出すことのみを目的としたものであるため、そのま
までは、従来の計数装置に組み込んで使用することはで
きなかった。

【０００５】本発明は、上記問題を解決するためになさ
れたものであり、劣悪な環境の下においても正しく動作
する信頼性の高い不揮発性の計数装置を提供することを
目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１の計数装置では、書込信号
の入力回数を計数する計数装置において、破壊状態か非
破壊状態かによって１ビットの情報を表す記憶素子と該
記憶素子が破壊されているか否かを検出する検出手段と
を有する単位回路を複数段接続し、書込信号が入力され
る毎に前記複数段の各単位回路のうちいずれか一つの単
位回路における記憶素子を破壊する破壊手段であって、
前記検出手段の検出結果に基づき、初段の単位回路にお
ける記憶素子が非破壊状態のときには該記憶素子を破壊
し、初段の単位回路における記憶素子が破壊状態のとき
には、初段以外の単位回路における非破壊状態の記憶素
子のうち該記憶素子を含む単位回路の前段の単位回路に
おける記憶素子が破壊状態である記憶素子を破壊する破
壊手段を備えた構成としている。このような構成によれ
ば、書込信号が入力される毎に、初段から最終段に向か
って各段の記憶素子が順に１個ずつ破壊されていく。そ
して、最終段の記憶素子の破壊が検出手段によって検出
されると、計数装置が有する記憶素子の個数と同じ回数
だけ書込信号が入力されたことがわかる。

【０００７】本発明に係る第２の計数装置では、上記第
１の計数装置において、前記記憶素子は、所定値以上の
電流の供給によって破壊される記憶素子であって破壊状
態か非破壊状態かにより１ビットの情報を表す記憶素子
であり、前記破壊手段は、 ｉ）書込信号が入力される毎に所定時間だけ電流を供給
する電流供給手段と、 ii）前記複数段の単位回路のそれぞれに対応して複数個
設けられ、電流供給手段から対応する単位回路における
記憶素子への前記電流の供給を制御する制御手段であっ
て、初段の単位回路における制御手段は、該単位回路に
おける検出手段の検出結果に基づき、該単位回路におけ
る記憶素子が非破壊状態のときにのみ前記所定値以上の
電流を該記憶素子に供給し、初段以外の各単位回路にお
ける制御手段は、該単位回路および該単位回路の前段の
単位回路における検出手段の検出結果に基づき、該単位
回路の前段の単位回路における記憶素子が破壊状態でか
つ該単位回路における記憶素子が非破壊状態のときにの
み前記所定値以上の電流を該単位回路における記憶素子
に供給する制御手段とを備えることを特徴としている。
このような構成によれば、書込信号が入力される毎に、
所定時間だけ電流供給手段から電流が供給され、各段の
制御手段により初段から最終段に向かって各段の記憶素
子に順に所定値以上の電流が流れる。これにより、書込
信号が入力される毎に、初段から最終段に向かって各段
の記憶素子が順に１個ずつ破壊されていく。

【０００８】本発明に係る第３の計数装置では、上記第
２の計数装置において、前記電流供給手段は、コンデン
サと、該コンデンサに所定量の電荷を蓄積する充電手段
とを備え、該所定量の電荷が蓄積されたコンデンサから
書込信号の入力毎に電流を供給することを特徴としてい
る。このような構成によれば、適切な電荷量をコンデン
サに蓄積しておくことにより、書込信号の継続時間が長
くなっても、１回の書込信号の入力により１個の記憶素
子のみが破壊され、記憶素子の連続的な破壊が防止され
る。

【０００９】本発明に係る第４の計数装置では、上記第
２の計数装置において、前記電流供給手段による電流の
供給を検出する電流供給検出手段と、電流供給検出手段
の検出結果に基づき、前記電流供給手段から電流の供給
が開始されると、該電流の供給が停止されるまで前記計
数回路における全ての前記検出手段の動作を停止させる
検出制御手段と、を更に備えることを特徴としている。
このような構成によれば、電流供給手段による電流の供
給が開始されると、全ての検出手段の動作が停止する。
これにより、その時点で所定値以上の電流が供給されて
いた記憶素子にはその電流供給が継続する。そして、電
流が供給されていなかった記憶素子にはそのまま供給さ
れない状態が続き、電流が供給されている前記記憶素子
が破壊された後も、電流が供給されない状態のままとな
る。その後、電流供給手段による電流の供給が停止する
と、各段の検出手段は各段の記憶素子が破壊されている
か否かについての検出動作を再開する。なお、上記第４
の計数装置において、前記電流供給検出手段は、前記電
流供給手段による電流の供給が開始されるとセットさ
れ、該電流の供給が停止するとリセットされるフリップ
フロップを有し、前記検出制御手段は、前記フリップフ
リップがセット状態の間、前記計数回路における全ての
前記検出手段の動作を停止させる構成とするのが好まし
い。

【００１０】本発明に係る第５の計数装置では、上記第
２の計数装置において、前記計数回路における各記憶素
子に所定の電圧を印加したときに前記各記憶素子に流れ
る電流の総和を検出する素子電流検出手段を更に備える
ことを特徴としている。このような構成によれば、素子
電流検出手段の検出結果に基づいて破壊状態の記憶素子
の個数を調べることができる。

【００１１】本発明に係る第６の計数装置では、上記第
２ないし第５の計数装置において、前記計数回路の各単
位回路における検出手段は第１および第２検出手段から
成り、初段の単位回路における第１検出手段は、該単位
回路における記憶素子が非破壊状態のときにオンして破
壊状態のときにオフするトランジスタを有し、前記各単
位回路における第２検出手段も、該単位回路における記
憶素子が非破壊状態のときにオンして破壊状態のときに
オフするトランジスタを有し、初段以外の各単位回路に
おける第１検出手段は、該単位回路の前段の単位回路に
おける第２検出手段の前記トランジスタがオフ状態でか
つ該単位回路における記憶素子が非破壊状態のときにの
みオンするトランジスタを有し、前記計数回路の各単位
回路における制御手段は、該単位回路における第１検出
手段の前記トランジスタがオン状態のときにのみ前記所
定値以上の電流を該単位回路における記憶素子に供給す
ることを特徴としている。このような構成によれば、初
段の記憶素子が非破壊状態のときには、初段の第１検出
手段のトランジスタのみがオン状態で、初段以外の各段
における第１検出手段のトランジスタは全てオフ状態と
なる。そして初段の記憶素子が破壊状態のときには、初
段以外の各段における非破壊状態の記憶素子のうち前段
の記憶素子が破壊状態である段の第１検出手段のトラン
ジスタのみがオン状態となり、その他の段における第１
検出手段のトランジスタは全てオフ状態となる。このよ
うな各段における第１検出手段のトランジスタのオン／
オフ状態に基づき、書込信号が入力される毎に、初段か
ら最終段に向かって各段の記憶素子に順に所定値以上の
電流が流れ、各段の記憶素子が順に１個ずつ破壊されて
いく。そして最終段の第２検出手段のトランジスタがオ
フ状態か否かにより、計数装置が有する記憶素子の個数
と同じ回数だけ書込信号が入力されたか否かがわかる。

【００１２】上記第６の計数装置において、記憶素子と
してツェナーダイオードを使用するのが好ましい。この
場合、そのツェナーダイオードを、例えば前記計数回路
とともに同一の半導体基板上に形成されたＮＰＮトラン
ジスタにおけるベースとエミッタとの接合部により構成
することができる。

【００１３】

【発明の実施の形態】

実施の形態１．図１は、本発明の実施の形態１の計数装
置の構成を示す回路図である。この計数装置は、バイポ
ーラ・トランジスタによる集積回路１０に、計数対象の
書込パルスを入力してその書込パルスに応じて集積回路
１０から電流を引き出す入力回路２０と、直流電圧源で
ある第１電源Ｖ１および第２電源Ｖ２とが接続された構
成となっている。そして集積回路１０は、計数動作を実
行するブロックＢ１およびＢ２から成る計数回路１８
と、これらのブロック内の記憶素子を破壊するための電
流（以下「破壊電流」という）を書込パルスに応じて供
給する電流供給回路１１とから構成される。この計数回
路におけるブロックＢ１は、破壊式の記憶素子１４と、
その記憶素子１４が破壊されているか否かを検出する検
出回路１３、１５と、その記憶素子１４への破壊電流の
供給を検出回路１３の検出結果に応じて制御する制御回
路１２とから成る。ブロックＢ２もブロックＢ１と基本
的に同一の構成である。

【００１４】本計数装置における入力回路２０は、エミ
ッタが接地されたＮＰＮトランジスタＱ４で構成されて
おり、コレクタが集積回路１０の端子１０ｅに接続さ
れ、ベースが計数対象の書込パルスが供給される入力端
子ＩＮに接続されている。

【００１５】集積回路１０における電流供給回路１１は
ＮＰＮトランジスタＱ１、ＰＮＰトランジスタＱ２、お
よび、抵抗Ｒ１、Ｒ２、Ｒ３から構成されており、トラ
ンジスタＱ２のベースは、抵抗Ｒ２を介して端子１０ｅ
に接続されている。端子１０ｅには入力回路２０を構成
するトランジスタＱ４のコレクタが接続されているた
め、入力端子ＩＮに「Ｈｉｇｈ」の信号が供給されてい
る間すなわち書込パルスが継続している間、トランジス
タＱ２がオン状態となる。トランジスタＱ２がオンする
と、そのコレクタからトランジスタＱ１のベースに電流
が供給されるため、トランジスタＱ１もオンする。した
がって、書込パルスが継続している間は、端子１０ａに
接続された第２電源Ｖ２からトランジスタＱ１およびＱ
２を経由して、計数回路を構成するブロックＢ１、Ｂ２
へ破壊電流が供給される。なお、電流供給回路１１が２
個のトランジスタＱ１およびＱ２を使用した構成となっ
ているのは、記憶素子を破壊するのに必要な量の電流を
供給するには１個のトランジスタでは不十分だからであ
る。また、抵抗Ｒ１、Ｒ３は、それぞれトランジスタＱ
２、Ｑ１に対するリークカット用抵抗であり、これらに
より、トランジスタの停止時にコレクタとベースとの間
の接合部に発生するリーク電流等によってトランジスタ
が誤ってオンするのが防止される。

【００１６】集積回路１０におけるブロックＢ１内の記
憶素子１４はＮＰＮトランジスタＱ１４から成り、この
トランジスタＱ１４は、ベースおよびコレクタが接地さ
れて、エミッタとグランド間にツェナーダイオードを構
成する。ＮＰＮトランジスタにおけるエミッタとベース
との間の接合はバイポーラ集積回路において最も耐圧の
低いＰＮ接合であるため、本計数装置では、この接合を
利用して構成される前記ツェナーダイオードを破壊式の
記憶素子として使用する。しかし、破壊式の記憶素子と
して使用可能なツェナーダイオードは、このようなエミ
ッタとベースとの間の接合を利用したものに限られず、
バイポーラ集積回路においてトランジスタとは別個に形
成されたＰＮ接合等の他のＰＮ接合を利用したものであ
ってもよい。

【００１７】本計数装置における記憶素子としてのツェ
ナーダイオードを構成するトランジスタＱ１４のエミッ
タとベースとの間に所定値以上の過大な電流が流れる
と、エミッタとベースとの間のＰＮ接合部を構成する半
導体の不純物濃度により定まるツェナー電圧が発生し、
そのツェナー電圧とＰＮ接合部を流れる電流とで定まる
電力損失が生じる。この電力損失により、そのＰＮ接合
部の温度は急激に上昇し、最終的には異常加熱のためＰ
Ｎ接合部が破壊される。このようにして破壊されたＰＮ
接合部は、その抵抗が数オーム程度の低い値となり、そ
のような低い抵抗値が永久に保持される。すなわち、破
壊されたＰＮ接合部は短絡状態にあるとみなすことがで
き、一旦破壊されると永久にその短絡状態が保持され
る。一方、破壊前のＰＮ接合部は、逆方向に電圧が印加
される構成となっているため、そのインピーダンスは極
めて高い。したがって、このようなトランジスタＱ１４
によって構成されるツェナーダイオードは、エミッタと
ベースの間のＰＮ接合部が高インピーダンス状態か短絡
状態かにより、すなわち非破壊状態か破壊状態かにより
１ビットの情報を表す不揮発性記憶素子として機能す
る。

【００１８】ブロックＢ１における検出回路は、ＮＰＮ
トランジスタＱ１３および抵抗Ｒ１４、Ｒ１５から構成
される第１検出回路１３と、ＮＰＮトランジスタＱ１５
および抵抗Ｒ１６から構成される第２検出回路１５とか
ら成る。第１検出回路１３のトランジスタＱ１３のベー
スは抵抗Ｒ１５を介してトランジスタＱ１４のエミッタ
に接続されているため、記憶素子１４を構成するトラン
ジスタＱ１４のエミッタとベースとの間のＰＮ接合部が
破壊されて短絡状態となっているときには、トランジス
タＱ１３のベースも接地されることになる。したがっ
て、記憶素子１４が破壊状態のときには、第１検出回路
１３のトランジスタＱ１３がオンすることはない。ま
た、第２検出回路１５のトランジスタＱ１５のベースも
抵抗Ｒ１６を介してトランジスタＱ１４のエミッタに接
続されているため、記憶素子１４が破壊状態の場合には
第２検出回路１５のトランジスタＱ１５がオンすること
もない。一方、トランジスタＱ１４のエミッタとベース
との間のＰＮ接合部が破壊されておらず高インピーダン
ス状態の場合には、第１電源Ｖ１から抵抗Ｒ１４および
Ｒ１５を介してトランジスタＱ１３のベースに電流が供
給される。したがって、記憶素子１４が非破壊状態の場
合には、第１検出回路１３のトランジスタＱ１３がオン
状態となっている。この場合、第２検出回路１５のトラ
ンジスタＱ１５も同様にしてオン状態となっている。

【００１９】ブロックＢ１における制御回路１２は、Ｎ
ＰＮトランジスタＱ１１、ＰＮＰトランジスタＱ１２、
および、抵抗Ｒ１１、Ｒ１２、Ｒ１３から構成されてい
る。ここで抵抗Ｒ１１、Ｒ１３は、それぞれトランジス
タＱ１２、Ｑ１１に対するリークカット用抵抗であり、
電流供給回路１１の場合と同様、これらにより、コレク
タとベースとの間の接合部に発生するリーク電流等によ
るトランジスタＱ１２、Ｑ１１の誤動作が防止される。
トランジスタＱ１２は、そのベースが抵抗１２を介して
前記第１検出回路１３のトランジスタＱ１３のコレクタ
に接続されている。このため、トランジスタＱ１３がオ
ン状態の場合には、トランジスタＱ１２のベース電流が
トランジスタＱ１３に吸い込まれ、トランジスタＱ１２
はオン状態となり、トランジスタＱ１２のコレクタがそ
のベースに接続されたトランジスタＱ１１もオン状態と
なる。抵抗Ｒ１２はこのときのトランジスタＱ１２のベ
ース電流を決定するための素子であり、このベース電流
は抵抗Ｒ１２の値と電流供給回路１１のトランジスタＱ
１のエミッタの電位とによって定まる。トランジスタＱ
１１およびＱ１２がオン状態となると、電流供給回路１
１から供給される電流がトランジスタＱ１１およびＱ１
２を経てブロックＢ１の記憶素子１４を構成するトラン
ジスタＱ１４に破壊電流として供給される。一方、第１
検出回路１３のトランジスタＱ１３がオフ状態の場合に
は、トランジスタＱ１１およびＱ１２が共にオフ状態と
なるため、電流供給回路１１から供給される電流はトラ
ンジスタＱ１１およびＱ１２で遮断され、ブロックＢ１
の記憶素子１４に破壊電流が供給されることはない。

【００２０】このようにして、書込パルスが入力されて
入力回路２０のトランジスタＱ４がオンすると、電流供
給回路１１によって計数回路１８へ電流が供給され、ブ
ロックＢ１の記憶素子１４が非破壊状態の場合には、第
１検出回路１３のトランジスタＱ１３がオンし、制御回
路１２のトランジスタＱ１１およびＱ１２がオンする。
この結果、記憶素子１４を構成するトランジスタＱ１４
に破壊電流が供給される。一方、ブロックＢ１の記憶素
子１４が破壊状態の場合には、第１検出回路１３のトラ
ンジスタＱ１３がオフし、制御回路１２のトランジスタ
Ｑ１１およびＱ１２がオフするため、記憶素子１４を構
成するトランジスタＱ１４に破壊電流が供給されること
はない。

【００２１】集積回路１０におけるブロックＢ２は、上
述のブロックＢ１と基本的には同一の構成であり、ＮＰ
ＮトランジスタＱ２４から成る記憶素子２４と、トラン
ジスタＱ２３および抵抗Ｒ２４、Ｒ２５から成る第１検
出回路２３と、ＮＰＮトランジスタＱ２５および抵抗Ｒ
２６から成る第２検出回路２５と、ＮＰＮトランジスタ
Ｑ２１、ＰＮＰトランジスタＱ２２、および、抵抗Ｒ２
１、Ｒ２２、Ｒ２３から成る制御回路２２とを備えてい
る。しかし、ブロックＢ２は、その第１検出回路２３の
トランジスタＱ２３のベースにブロックＢ１の第２検出
回路１５のトランジスタＱ１５のコレクタが接続されて
点でブロックＢ１と相違する。前述のようにトランジス
タＱ１５は、ブロックＢ１の記憶素子１４が非破壊状態
の場合にはオンし、破壊状態の場合にはオフする。した
がって、ブロックＢ１の記憶素子１４が破壊状態の場合
には、ブロックＢ２における第１検出回路２３のトラン
ジスタＱ２３は、記憶素子２４が非破壊状態のときにオ
ンし、破壊状態のときにオフする。そして、このトラン
ジスタＱ２３のオン／オフに応じて制御回路２２により
記憶素子２４への破壊電流の供給が制御される。しか
し、ブロックＢ１の記憶素子１４が非破壊状態の場合に
は、トランジスタＱ１５がオンしてトランジスタＱ２３
のベースがグランド電位にほぼ等しくなるため、ブロッ
クＢ２の記憶素子２４が非破壊状態であってもトランジ
スタＱ２３はオフ状態となる。したがって、ブロックＢ
２の記憶素子２４が非破壊状態であっても、ブロックＢ
１の記憶素子１４が非破壊状態である限り、ブロックＢ
２の記憶素子２４に破壊電流が供給されることはない。

【００２２】また、ブロックＢ２における第２検出回路
２５のトランジスタＱ２５のコレクタは集積回路１０の
端子１０ｅに接続されている。このため、トランジスタ
Ｑ２５がオフ状態か否かを調べることにより、ブロック
Ｂ２の記憶素子２４が破壊されているか否かを集積回路
１０の外部から確認することができる。

【００２３】次に、上記構成の計数装置の計数動作につ
いて説明する。本計数装置では、計数対象の書込パルス
は入力端子ＩＮから入力されて入力回路２０のトランジ
スタＱ４のベースに供給されるため、書込パルスが入力
されるとトランジスタＱ４がオンする。これにより、電
流供給回路１１のトランジスタＱ１およびＱ２もオン
し、電流供給回路１１から計数回路１８を構成するブロ
ックＢ１およびＢ２に破壊電流を供給できる状態とな
る。

【００２４】いま、ブロックＢ１およびＢ２の双方の記
憶素子１４、２４が共に非破壊状態であるとする。この
場合、ブロックＢ１における第１検出回路１３のトラン
ジスタＱ１３がオンするため、制御回路１２のトランジ
スタＱ１１およびＱ１２もオンする。したがって、入力
回路２０に書込パルスが入力されると、ブロックＢ１に
おいては、電流供給回路１１から制御回路１２を経てト
ランジスタＱ１４に破壊電流が供給される。これによ
り、トランジスタＱ１４のエミッタとベースとのＰＮ接
合部が破壊されて短絡状態となる。すなわちブロックＢ
１の記憶素子１４が破壊状態となる。一方、ブロックＢ
２における第１検出回路２３のトランジスタＱ２３は、
ブロックＢ１の記憶素子１４が破壊されるまではオフ状
態である。したがって、ブロックＢ２においては、制御
回路２２のトランジスタＱ２１およびＱ２２はオフ状態
となるため、トランジスタＱ２４には破壊電流が供給さ
れない。すなわちブロックＢ２の記憶素子１４は非破壊
状態のままとなる。ただし、ブロックＢ１の記憶素子１
４が破壊されるとブロックＢ２における第１検出回路１
３のトランジスタＱ２３がオンするため、ブロックＢ１
の記憶素子１４の破壊後も入力回路２０のトランジスタ
Ｑ４のオン状態が継続すると、電流供給回路１１からト
ランジスタＱ２４に破壊電流が供給されるようになる。
したがって、計数対象の書込パルスの継続時間が長い場
合には、１個の書込パルスの入力によりブロックＢ１お
よびＢ２の双方の記憶素子１４および２４が破壊される
ことがあり、その結果、書込パルスを正しく計数するこ
とができなくなる。そこで本実施の形態では、記憶素子
の破壊に要する時間、すなわちコレクタとベースが接地
されたＮＰＮトランジスタのエミッタとベースとの間の
ＰＮ接合部の破壊に要する時間を予め計測しておき、そ
の計測時間に基づき、１個の記憶素子１４は確実に破壊
するが２個の記憶素子１４が連続的に破壊されないよう
に、入力回路２０に供給される書込パルスの幅を設定す
る。

【００２５】この後、入力回路２０に二つ目の書込パル
スが供給されると、その時点では、ブロックＢ１の記憶
素子１４は破壊状態であってトランジスタＱ１５はオフ
しているため、ブロックＢ２における第１検出回路２３
のトランジスタＱ２３はオン状態となっている。したが
ってブロックＢ２においては、二つ目の書込パルスの入
力により、制御回路２２のトランジスタＱ２１およびＱ
２２がオンし、トランジスタＱ２４に破壊電流が供給さ
れる。これにより、Ｑ２４のエミッタとベースとのＰＮ
接合部が破壊されて短絡状態となる。すなわちブロック
Ｂ２の記憶素子１４が破壊状態となる。なお、ブロック
Ｂ１においては、二つ目の書込パルスの入力時点で記憶
素子１４は既に破壊状態であって第１検出回路１３のト
ランジスタＱ１３はオフしているため、制御回路１２の
トランジスタＱ１１およびＱ１２もオフしている。した
がって、ブロックＢ１の記憶素子１４には破壊電流が供
給されない。

【００２６】このようにして、一つ目の書込パルスの入
力によりブロックＢ１の記憶素子１４が破壊され、二つ
目の書込パルスの入力によりブロックＢ２の記憶素子２
４が破壊される。そして、集積回路１０の端子１０ｃか
らトランジスタＱ２５がオフ状態か否かを調べること
で、ブロック２の記憶素子２４が破壊されているか否か
を確認でき、これにより計数結果の読み取りが可能とな
る。

【００２７】図１に示した上述の計数装置では計数でき
る書込パルス数は２であるが、ブロックＢ２の回路を更
に縦続接続することにより、より多くの書込パルスを計
数できる計数装置を実現することができる。すなわち、
ブロックＢ１を初段として、これにブロックＢ２と同様
の回路をｎ−１段接続することにより、ｎ個の書込パル
スを計数できるようになる。以下では、このように多数
段のブロックが接続されて計数回路１８が構成されてい
るものとして説明を進める。この場合、初段以外の各段
における第１検出回路のトランジスタのベースには、そ
の前段における第２検出回路のトランジスタのコレクタ
が接続される。これにより、上述の説明からわかるよう
に、初段以外の各段の記憶素子には、その前段の記憶素
子が破壊されない限り、破壊電流が供給されない。した
がって、計数対象の書込パルスが入力される毎に、初段
から最終段（ｎ番目のブロック）に向かって各段の記憶
素子が順に破壊されていく。このとき入力される書込パ
ルスの幅は、前述のように、記憶素子の破壊に要する時
間の計測に基づき複数の記憶素子が連続して破壊しない
ように設定されるため、書込パルスの入力される毎に一
つの記憶素子のみが破壊される。このようにしてｎ個目
の書込パルスの入力により最終段の記憶素子が破壊され
ると、これを、最終段における第２検出回路のトランジ
スタのコレクタが接続された端子１０ｃから読み取るこ
とができる。これにより、本計数装置にｎ個の書込パル
スが入力されたことを検知することができる。

【００２８】以上のように本実施の形態の計数装置で
は、破壊式の記憶素子を使用しているため、電源の供給
が停止しても計数値が消えないというだけでなく、温度
条件や電気的条件などが劣悪な環境の下でも計数値が確
実に保持され、信頼性よく書込パルスを計数することが
できる。

【００２９】実施の形態２．既述のように、上記実施の
形態１の計数装置では、入力回路２０に供給される書込
パルスの幅が一定以上大きくなると、１個の書込パルス
の入力により隣接する複数段の記憶素子が連続的に破壊
される。この結果、入力された書込パルスの数と破壊さ
れた記憶素子の数とが相違し、書込パルスを正しく計数
することができなくなる。そこで実施の形態２の計数装
置では、このような誤った計数動作（以下「連続破壊に
よる誤動作」という）を防止するために、破壊電流供給
用の電源として、直流電圧源である第２電源Ｖ２の代わ
りに、電荷が蓄積されたコンデンサを用いる。

【００３０】図２は、本発明の実施の形態２の計数装置
の構成を示す回路図である。この計数装置が上記実施の
形態１の計数装置と異なるのは、集積回路１０の端子１
０ａに第２電源Ｖ２の代わりにコンデンサＣ１の一端を
接続して他端を接地すると共に、コンデンサＣ１を充電
するための充電回路３０を設けている点である。その他
の構成については実施の形態１の計数装置と同一であ
る。

【００３１】実施の形態２の計数装置では、入力回路２
０に書込パルスが供給される前に、記憶素子の破壊に必
要な高い電圧を供給できるように充電回路３０がコンデ
ンサＣ１に電荷を蓄積する（コンデンサＣ１の充電）。
そして入力回路２０に書込パルスが供給されると、この
コンデンサＣ１から集積回路１０内の記憶素子に破壊電
流が供給され、記憶素子が破壊される。このとき、記憶
素子の破壊に伴ってコンデンサＣ１に蓄積された電荷が
消費され、その結果、コンデンサＣ１の電圧（端子１０
ａの電位）が低下する。そこで実施の形態２では、予め
記憶素子１個の破壊に相当するコンデンサＣ１の蓄積電
荷量を測定しておき、入力回路２０への書込パルスの供
給前に、その測定値の電荷がコンデンサＣ１に蓄積され
るように充電回路３０が充電を行う構成となっている。

【００３２】上記構成によれば、破壊電流供給用の電源
としてのコンデンサＣ１には記憶素子１個の破壊に相当
する電荷量しか蓄積されないため、入力回路２０に供給
される書込パルスの幅が大きい場合であっても、１個の
書込パルスの入力で２個以上の記憶素子が破壊されるこ
とはない。したがって、書込パルスの幅の制御を必要と
することなく、書込パルスの個数を正しく計数すること
ができる。

【００３３】なお充電回路３０は、入力回路２０に書込
パルスが供給されてから次の書込パルスが供給されるま
での間に記憶素子１個の破壊に相当する電荷量をコンデ
ンサＣ１に蓄積すればよいため、入力回路２０へ書込パ
ルスが供給される時間間隔が極端に短くない限り、高い
電流供給能力を有する必要はない。誤動作による複数の
記憶素子１４の連続的破壊の防止の見地からは、むしろ
電流供給能力を低く設定する方が望ましい。したがっ
て、チャージポンプなどの電流供給能力の低い回路を充
電回路３０として利用してもよい。この場合、第１電源
Ｖ１の電圧を充電回路３０で昇圧してコンデンサＣ１に
印加する構成とすることにより、必要な電源の数を低減
することができる。

【００３４】実施の形態３．上述のように、実施の形態
１では書込パルスの幅を制御することにより、実施の形
態２では破壊電流供給用電源としてのコンデンサＣ１の
蓄積電荷量を制御することにより、連続破壊による誤動
作を防止していた。これに対し実施の形態３では、集積
回路１０内の計数回路１８の各ブロックにおける検出回
路への電源の供給を制御することにより、連続破壊によ
る誤動作を防止する。

【００３５】図３は、本発明の実施の形態３の計数装置
の構成を示す回路図である。この計数装置は、電流供給
回路１１からの破壊電流の供給を検出する電流供給検出
回路４１を設け、集積回路１０の端子１０ｂに第１電源
Ｖ１を直接に接続する代わりに、電流供給検出回路４１
の検出結果に基づき集積回路１０内の各検出回路への電
源の供給を制御する制御電源回路４０を端子１０ｂに接
続している点で、実施の形態１の計数装置と相違する。
また、この計数装置では、集積回路１０における電流供
給回路１１と計数回路１８の各ブロックとの接続点、す
なわち電流供給回路１１のトランジスタＱ１のエミッタ
が接続されている接続点の電位Ｖaを外部から検出する
ために、集積回路１０に端子１０ｆが設けられている。
この計数装置における他の構成については実施の形態１
の計数装置と同一である。

【００３６】上記電流供給検出回路４１は、ＮＰＮトラ
ンジスタＱ１０１〜Ｑ１０７と、ＰＮＰトランジスタＱ
１０８〜Ｑ１１１と、抵抗Ｒ１０１〜Ｒ１０７と、定電
流源Ｉ１０１とを図３に示すように接続した構成となっ
ている。この電流供給検出回路４１において、トランジ
スタＱ１０１はベースとコレクタが接続されて電位Ｖa
の上昇を検出するためのツェナーダイオードを構成し、
トランジスタＱ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０
５、Ｑ１０８、Ｑ１０９と抵抗Ｒ１０４とはフリップフ
ロップを構成する。また、コレクタに定電流源Ｉ１０１
が接続されたトランジスタＱ１１１は、トランジスタＱ
１０８〜Ｑ１１０と共にカレントミラー回路を構成す
る。このような構成の電流供給検出回路４１により、集
積回路１０内における破壊電流の供給が端子１０ｆを介
して検出され、その検出結果に応じてトランジスタＱ１
０７がオン状態またはオフ状態となる。

【００３７】一方、制御電源回路４０は、第１電源Ｖ１
と、ＰＮＰトランジスタＱ１１２と、抵抗Ｒ１０８、Ｒ
１０９とを図３に示すように接続した構成となってい
る。この制御電源回路４０において、トランジスタＱ１
１２は、第１電源Ｖ１を供給するか否かを制御するトラ
ンジスタであって、そのベースには、上記電流供給検出
回路４１のトランジスタＱ１０７のコレクタが抵抗Ｒ１
０５を介して接続されている。なお、抵抗Ｒ１０８は、
リーク電流カット用の抵抗であってトランジスタＱ１１
２がオフ状態のときの端子１０ｂの電圧Ｖbを決定す
る。このような構成の制御電源回路４０により、電流供
給検出回路４１のトランジスタＱ１０７のオン／オフに
応じて、集積回路１０の端子１０ｂへの第１電源Ｖ１の
供給が制御される。

【００３８】図４は、本実施の形態の計数装置の動作を
示す信号波形図である。本計数装置では、入力回路２０
に書込パルスが供給されていないときには、入力回路２
０のトランジスタＱ４はオフ状態であり、トランジスタ
Ｑ４がオフ状態のときは、集積回路１０内の電流供給回
路１１のトランジスタＱ１およびＱ２もオフ状態となる
ため、端子１０ｆから電流供給検出回路４１へ電流が供
給されることはない。このとき、電流供給検出回路４１
におけるトランジスタＱ１０２およびＱ１０６のベース
電位が零となるため、これらのトランジスタＱ１０２お
よびＱ１０６はオフ状態となる。トランジスタＱ１０６
がオフ状態のとき、トランジスタＱ１０５は、トランジ
スタＱ１１０からベース電流を供給されるためオン状態
となる。トランジスタＱ１０５がオン状態のときは、ト
ランジスタＱ１０３はオフ状態となる。このようにして
トランジスタＱ１０２およびＱ１０３が共にオフ状態と
なるため、トランジスタＱ１０８から抵抗Ｒ１０３を介
してトランジスタＱ１０７にベース電流が供給される。
これにより、トランジスタＱ１０７はオン状態となる。
トランジスタＱ１０７がオン状態のときには、制御電源
回路４０のトランジスタＱ１１２がオン状態となる。し
たがって、入力回路２０に書込パルスが供給されていな
いときには、第１電源Ｖ１が集積回路１０の端子１０ｂ
に供給される。これにより、集積回路１０内では、計数
回路１８の各ブロックにおける検出回路が実施の形態１
と同様に動作する。

【００３９】その後、入力回路２０に書込パルスが供給
されると、検出回路の検出結果によって定まる一つの記
憶素子に破壊電流が供給される。すなわち、計数回路１
８を構成する複数段のブロックのうち初段の記憶素子１
４が非破壊状態の場合は初段の記憶素子１４、初段の記
憶素子１４が破壊状態の場合は、当該段の記憶素子が非
破壊状態であって前段の記憶素子１４が破壊状態である
段の記憶素子に破壊電流が供給される。以下では、初段
の記憶素子１４に破壊電流が供給されるものとして説明
を進める。破壊電流が記憶素子１４に供給されると、ト
ランジスタＱ１４によって構成されているツェナーダイ
オードが破壊されるまでは、端子１０ｆの電位Ｖaは、
ツェナー電圧とトランジスタＱ１１およびＱ１２での電
圧降下との和であって、１０［Ｖ］程度となる。したが
って、破壊電流の供給が開始されると、図４（ｇ）に示
すように、端子１０ｆの電位Ｖaが１０［Ｖ］程度まで
上昇し、端子１０ｆから電流供給検出回路４１に電流が
供給される。これにより電流供給検出回路４１では、ト
ランジスタＱ１０６がオンする。また、電位Ｖaがトラ
ンジスタＱ１０１によって構成されるツェナーダイオー
ドのツェナー電圧を越えると、そのツェナーダイオード
に電流が流れるため、トランジスタＱ１０２もオンす
る。

【００４０】トランジスタＱ１０６がオンするとトラン
ジスタＱ１０５がオフし、一方、トランジスタＱ１０２
がオンするとトランジスタＱ１０４がオフする。このよ
うにしてトランジスタＱ１０４およびＱ１０５が共にオ
フ状態となると、トランジスタＱ１０３は、トランジス
タＱ１０９からベース電流を供給されてオンする。これ
により、トランジスタＱ１０３のコレクタが抵抗Ｒ１０
３を介してベースに接続されているトランジスタＱ１０
７は、オフする。トランジスタＱ１０７がオフすると、
制御電源回路４０のトランジスタＱ１１２もオフする。
したがって、入力回路２０に書込パルスが供給されて破
壊電流の供給が開始されると、集積回路１０の端子１０
ｂへの電源供給が遮断される。このとき端子１０ｂの電
位Ｖbは、端子１０ｂとグランドとの間に接続された抵
抗Ｒ１０８により、ほぼ０［Ｖ］となる。

【００４１】上記ようにして端子１０ｂへの電源供給が
遮断されても、集積回路１０内の計数回路１８のブロッ
クＢ１（初段）における第１検出回路１３のトランジス
タＱ１３は、記憶素子１４が破壊されるまでは制御回路
１２から抵抗Ｒ１５を介してベース電流が供給されるた
め、オン状態のままとなる。したがって、記憶素子１４
への破壊電流の供給が継続する。これに対し、計数回路
１８の初段以外のブロックについては、制御回路から第
１検出回路に電流が供給されることはないため、第１検
出回路のトランジスタはオフ状態のままである。したが
って、初段以外のブロックについては、端子１０ｂへの
電源供給が遮断されている限り、記憶素子に破壊電流が
供給されることはない。

【００４２】その後、記憶素子１４が破壊されると、ト
ランジスタＱ１４のベースとエミッタとのＰＮ接合部が
短絡状態となる。これにより、端子１０ｆの電位Ｖa
は、オン状態であるトランジスタＱ１１およびＱ１２で
の電圧降下分のみとなる。しかし、記憶素子１４が破壊
されると第１検出回路１３のトランジスタＱ１３がオフ
し、これにより制御回路のトランジスタＱ１１およびＱ
１２がオフする。一方、この時点では電流供給回路１１
のトランジスタＱ１およびＱ２はオン状態のままであ
る。このため、図４（ｇ）に示すように、前記電圧降下
分まで低下した電位Ｖaは再び上昇する。

【００４３】上記のように記憶素子１４の破壊直後にお
いて端子１０ｆの電位Ｖaが前記電圧降下分まで低下す
ると、電流供給検出回路４１におけるトランジスタＱ１
０１によって構成されるツェナーダイオードに電流が流
れなくなり、図４（ｂ）に示すように、トランジスタＱ
１０２がオフする。しかし、端子１０ｆの電位Ｖaが低
下しても、入力回路２０のトランジスタＱ４がオンして
いる間（書込パルスが継続している間）は、電流供給回
路１１から端子１０ｆを経て電流供給検出回路４１に電
流が供給されるため、トランジスタＱ１０６はオン状態
のままである。したがって、電流供給検出回路４１内の
フリップフロップの状態は変化しない。すなわち、電位
Ｖaが低下しても、フリップフロップの記憶保持機能に
より、トランジスタＱ１０４およびＱ１０５はオフ状態
のままであり、トランジスタＱ１０３はオン状態のまま
である。この結果、トランジスタＱ１０７のオフ状態、
したがって制御電源回路４０のトランジスタＱ１１２の
オフ状態が継続し、端子１０ｂへの電源供給は遮断され
たままとなる。

【００４４】記憶素子１４の破壊後において、端子１０
ｆの電位Ｖaが上昇してから入力回路２０のトランジス
タＱ４がオフするまでの間（書込パルスが終了するまで
の間）は、書込パルスが供給されてから記憶素子１４が
破壊されるまでの間と同様に、トランジスタＱ１０２お
よびＱ１０６が共にオンする。この期間においてもフリ
ップフロップの状態は変化せず、トランジスタＱ１０４
およびＱ１０５はオフ状態のままであり、トランジスタ
Ｑ１０３はオン状態のままである。この結果、トランジ
スタＱ１０７のオフ状態、したがって制御電源回路４０
のトランジスタＱ１１２のオフ状態が継続し、端子１０
ｂへの電源供給は遮断されたままとなる。

【００４５】その後、入力回路２０のトランジスタＱ４
がオフすると（書込パルスが終了すると）、集積回路１
０内の電流供給回路１１におけるトランジスタＱ１およ
びＱ２がオフするため（図１参照）、端子１０ｆから電
流供給検出回路４１への電流の供給は停止され、トラン
ジスタＱ１０２およびＱ１０６がオフする。トランジス
タＱ１０６がオフすると、トランジスタＱ１０５がオン
し、その結果トランジスタＱ１０３がオフする。このよ
うにしてトランジスタＱ１０２およびＱ１０３が共にオ
フ状態となると、トランジスタＱ１０８から抵抗Ｒ１０
３を介してトランジスタＱ１０７にベース電流が供給さ
れ、トランジスタＱ１０７がオンする。これにより、制
御電源回路４０のトランジスタＱ１１２がオンして、集
積回路１０の端子１０ｂへの電源供給が再開される。

【００４６】以降、入力回路２０に書込パルスが供給さ
れる毎に、電流供給検出回路４１および制御電源回路４
０は上記と同様の動作を繰り返す。そして集積回路１０
内では、書込パルスが入力される毎に、初段から最終段
に向かって各段の記憶素子が順に１個ずつ破壊されてい
く。

【００４７】以上のように本実施形態の計数装置によれ
ば、入力回路２０のトランジスタＱ４がオンしている間
において、すなわち計数対象の書込パルスの継続期間に
おいて、１個の記憶素子が破壊された後は、電流供給検
出回路４１内のフリップフロップの状態が変化せず、制
御電源回路４０から集積回路１０の端子１０ｂへの電源
供給は遮断されたままであり、計数回路１８の各ブロッ
クにおける第１検出回路のトランジスタはオフ状態であ
る。このため、いずれの記憶素子にも破壊電流は供給さ
れない。したがって、書込パルスの継続期間において記
憶素子が連続的に破壊されることはなく、書込パルスが
１個入力される毎に確実に１個の記憶素子のみが破壊さ
れる。また、入力される書込パルスの幅を１個の記憶素
子の破壊に要する時間よりも十分長くなるように設定す
ることにより、記憶素子の破壊耐量が製造条件等のバラ
ツキにより変化しても、書込パルスが１個入力される毎
に確実に１個の記憶素子のみが破壊されるようになる。
以上により、書込パルスの幅や記憶素子の破壊耐量にバ
ラツキがあっても書込パルスを正しく計数できる計数装
置を実現することができる。

【００４８】実施の形態４．上記実施の形態１〜３の計
数装置では、集積回路１０内の計数回路を構成する複数
段のブロックの最終段における記憶素子が破壊されてい
るか否かを端子１０ｃから確認することにより、所定数
の計数が行われたか否かを検出していたが、第１電源Ｖ
１から端子１０ｂを経て集積回路１０へ供給される電流
を検出することにより、計数装置内の破壊された記憶素
子１４の総数を検出することができる。そこで実施の形
態４の計数装置では、端子１０ｂを経て集積回路１０へ
供給される電流を検出する回路を備えた構成としてい
る。

【００４９】図５は、本発明の実施の形態４の計数装置
の構成を示す回路図である。この計数装置は、集積回路
１０の端子１０ｂに第１電源Ｖ１を直接に接続する代わ
りに、演算増幅器ＯＰ１と、抵抗Ｒ８と、第１電源Ｖ１
とから成る電流検出回路５０を端子１０ｂに接続してい
る点で、実施の形態１の計数装置と相違する。この計数
装置における他の構成については実施の形態１の計数装
置と同一である。

【００５０】上記電流検出回路５０において、演算増幅
器ＯＰ１の非反転入力端子には第１電源Ｖ１が接続され
ており、反転入力端子は、集積回路１０の端子１０ｂに
接続されるとともに、抵抗Ｒ８を介して演算増幅器ＯＰ
１の出力に接続されている。このような構成によれば、
端子１０ｂには実施の形態１などと同一の電圧Ｖ１が印
加され、演算増幅器ＯＰ１の出力から端子１０ｂを経て
集積回路１０へ電流が供給される。このときの供給電流
は抵抗Ｒ８を流れるため、演算増幅器ＯＰ１の出力電圧
はこの供給電流に応じた値となる。そして、この供給電
流は計数装置内の破壊状態の記憶素子１４の数が多くな
るにしたがって大きくなるため（図１参照）、演算増幅
器ＯＰ１の出力電圧から破壊状態の記憶素子１４の数を
検出することができる。

【００５１】一方、所定の計数が完了している場合に
は、計数装置内の全ての記憶素子が破壊状態にあり、こ
れを、最終段の記憶素子が破壊されているか否かを確認
することにより検出することができる。そして、最終段
の記憶素子が破壊されているか否かは、他の実施の形態
と同様に、最終段の第２検出回路のトランジスタがオフ
状態か否かを端子１０ｃから確認することにより検出す
ることができる。したがって、実施の形態４によれば、
このような最終段の記憶素子の状態の検出と、演算増幅
器ＯＰ１の出力電圧による破壊状態の記憶素子の数の検
出との双方により、計数装置内の全ての記憶素子１４が
破壊されているか否か、すなわち所定の計数が完了して
いるか否かを判定することができる。このようにして計
数の完了を２重にチェックすることにより、計数動作の
信頼性を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の計数装置の構成を示
す回路図である。

【図２】 本発明の実施の形態２の計数装置の構成を示
す回路図である。

【図３】 本発明の実施の形態３の計数装置の構成を示
す回路図である。

【図４】 上記実施の形態３の計数装置の動作を示す信
号波形図である。

【図５】 本発明の実施の形態４の計数装置の構成を示
す回路図である。

【符号の説明】

１０ 集積回路、１１ 電流供給回路、１２，２２ 制
御回路、１３，２３第１検出回路、１４，２４ 記憶素
子、１５，２５ 第２検出回路、１８ 計数回路、２０
入力回路、３０ 充電回路、４０ 制御電源回路、４
１ 電流供給検出回路、５０ 電流検出回路、Ｂ１，Ｂ
２ ブロック、Ｃ１ コンデンサ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 書込信号の入力回数を計数する計数装置
   において、 破壊状態か非破壊状態かによって１ビットの情報を表す
   記憶素子と該記憶素子が破壊されているか否かを検出す
   る検出手段とを有する単位回路を複数段接続し、 書込信号が入力される毎に前記複数段の各単位回路のう
   ちいずれか一つの単位回路における記憶素子を破壊する
   破壊手段であって、前記検出手段の検出結果に基づき、
   初段の単位回路における記憶素子が非破壊状態のときに
   は該記憶素子を破壊し、初段の単位回路における記憶素
   子が破壊状態のときには、初段以外の単位回路における
   非破壊状態の記憶素子のうち該記憶素子を含む単位回路
   の前段の単位回路における記憶素子が破壊状態である記
   憶素子を破壊する破壊手段を備える、ことを特徴とする
   計数装置。
2. 【請求項２】 請求項１に記載の計数装置において、 前記記憶素子は、所定値以上の電流の供給によって破壊
   される記憶素子であって破壊状態か非破壊状態かにより
   １ビットの情報を表す記憶素子であり、 前記破壊手段は、 ｉ）書込信号が入力される毎に所定時間だけ電流を供給
   する電流供給手段と、 ii）前記複数段の単位回路のそれぞれに対応して複数個
   設けられ、電流供給手段から対応する単位回路における
   記憶素子への前記電流の供給を制御する制御手段であっ
   て、初段の単位回路における制御手段は、該単位回路に
   おける検出手段の検出結果に基づき、該単位回路におけ
   る記憶素子が非破壊状態のときにのみ前記所定値以上の
   電流を該記憶素子に供給し、初段以外の各単位回路にお
   ける制御手段は、該単位回路および該単位回路の前段の
   単位回路における検出手段の検出結果に基づき、該単位
   回路の前段の単位回路における記憶素子が破壊状態でか
   つ該単位回路における記憶素子が非破壊状態のときにの
   み前記所定値以上の電流を該単位回路における記憶素子
   に供給する制御手段と、を備えることを特徴とする計数
   装置。
3. 【請求項３】 請求項２に記載の計数装置において、 前記電流供給手段は、コンデンサと、該コンデンサに所
   定量の電荷を蓄積する充電手段とを備え、該所定量の電
   荷が蓄積されたコンデンサから書込信号の入力毎に電流
   を供給することを特徴とする計数装置。
4. 【請求項４】 請求項２に記載の計数装置において、 前記電流供給手段による電流の供給を検出する電流供給
   検出手段と、 電流供給検出手段の検出結果に基づき、前記電流供給手
   段から電流の供給が開始されると、該電流の供給が停止
   されるまで前記計数回路における全ての前記検出手段の
   動作を停止させる検出制御手段と、を更に備えることを
   特徴とする計数装置。
5. 【請求項５】 請求項４に記載の計数装置において、 前記電流供給検出手段は、前記電流供給手段による電流
   の供給が開始されるとセットされ、該電流の供給が停止
   するとリセットされるフリップフロップを有し、 前記検出制御手段は、前記フリップフリップがセット状
   態の間、前記計数回路における全ての前記検出手段の動
   作を停止させる、ことを特徴とする計数装置。
6. 【請求項６】 請求項２に記載の計数装置において、 前記計数回路における各記憶素子に所定の電圧を印加し
   たときに前記各記憶素子に流れる電流の総和を検出する
   素子電流検出手段を更に備えることを特徴とする計数装
   置。
7. 【請求項７】 請求項２ないし請求項６のいずれかに記
   載の計数装置において、 前記計数回路の各単位回路における検出手段は第１およ
   び第２検出手段から成り、初段の単位回路における第１
   検出手段は、該単位回路における記憶素子が非破壊状態
   のときにオンして破壊状態のときにオフするトランジス
   タを有し、前記各単位回路における第２検出手段も、該
   単位回路における記憶素子が非破壊状態のときにオンし
   て破壊状態のときにオフするトランジスタを有し、初段
   以外の各単位回路における第１検出手段は、該単位回路
   の前段の単位回路における第２検出手段の前記トランジ
   スタがオフ状態でかつ該単位回路における記憶素子が非
   破壊状態のときにのみオンするトランジスタを有し、 前記計数回路の各単位回路における制御手段は、該単位
   回路における第１検出手段の前記トランジスタがオン状
   態のときにのみ前記所定値以上の電流を該単位回路にお
   ける記憶素子に供給する、ことを特徴とする計数装置。
8. 【請求項８】 請求項７に記載の計数装置において、 前記記憶素子はツェナーダイオードであることを特徴と
   する計数装置。
9. 【請求項９】 請求項８に記載の計数装置において、 前記ツェナーダイオードは、前記計数回路とともに同一
   の半導体基板上に形成されたＮＰＮトランジスタにおけ
   るベースとエミッタとの接合部により構成されているこ
   とを特徴とする計数装置。