JPH0783160B2 - 半導体光メモリ - Google Patents
半導体光メモリInfo
- Publication number
- JPH0783160B2 JPH0783160B2 JP63015114A JP1511488A JPH0783160B2 JP H0783160 B2 JPH0783160 B2 JP H0783160B2 JP 63015114 A JP63015114 A JP 63015114A JP 1511488 A JP1511488 A JP 1511488A JP H0783160 B2 JPH0783160 B2 JP H0783160B2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- layer
- semiconductor layer
- laser
- optical memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Thyristors (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は画像処理や光コンピュータ等に必要とされる半
導体光メモリに関する。
導体光メモリに関する。
（従来技術とその問題点） 微小なトリガ光によって、レーザ発振をおこし、トリガ
光が無くなった後でも発振し、続けるような機能を備え
た、半導体光メモリは、これからの光交換や並列光情報
処理システムを構成する際に不可欠なキー・デバイスで
ある。この様な機能を有するデバイスとしてレーザ・サ
イリスタが知られており、ソリッド・ステート・エレク
トロニクス（Solid−State Electronics）30巻、１号、
1987年の第53頁〜第57頁に詳細が報告されている。第３
図は、その層構造の概略を示したものである。pnpnサイ
リスタ構造が基本となっているが、その一部に禁制帯幅
が狭い活性層20を設け、ダブル・ヘテロ障壁を作ってあ
る。サイリスタに光を照射すると、オンする。オフでは
電流が殆んど流れない状態にあったものが、オンするこ
とによって、たくさんの電流がサイリスタを流れるよう
になる。この電流によって、キャリアが活性層20に注入
される。通常の半導体レーザで行われるように反射ミラ
ーを形成しておけば、レーザ発振が生ずる。即ち、トリ
ガ光によって、レーザ発振を誘起させ、その状態を維持
することが可能となるわけで、一種の光メモリが実現さ
れる。従来構造の問題点は、活性層をむりやりに、サイ
リスタ構造の中に入れたがために、半導体レーザとして
の特性と、サイリスタとしての特性をそれぞれ、独立に
最適化できないことにあった。例えばサイリスタの特性
では、オフからオンになる電圧（スイッチング電圧、V
s）が重要となる。Vsが高くなると、使用する電源電圧
を高くしなければならず、応用上、好ましくない。サイ
リスタの利得、特に、npnトランジスタ部の電流利得を
上げれば、Vsを下げられる。npnトランジスタの電流利
得は、更にこの中のｐ層（21及び22）の圧さや、不純物
濃度に大きく影響され、層厚が薄い方が利得は大きくな
る。一方、ｐ層は、半導体レーザとして観た時には、ク
ラッド層として働く。そして、光の閉じ込め係数を大き
くして、発振しきい電流を下げるためには、或る程度の
層厚が必要となる。ところが第２図の従来構造では層厚
に対する両者の要求を満足させることはできなかった。
光が無くなった後でも発振し、続けるような機能を備え
た、半導体光メモリは、これからの光交換や並列光情報
処理システムを構成する際に不可欠なキー・デバイスで
ある。この様な機能を有するデバイスとしてレーザ・サ
イリスタが知られており、ソリッド・ステート・エレク
トロニクス（Solid−State Electronics）30巻、１号、
1987年の第53頁〜第57頁に詳細が報告されている。第３
図は、その層構造の概略を示したものである。pnpnサイ
リスタ構造が基本となっているが、その一部に禁制帯幅
が狭い活性層20を設け、ダブル・ヘテロ障壁を作ってあ
る。サイリスタに光を照射すると、オンする。オフでは
電流が殆んど流れない状態にあったものが、オンするこ
とによって、たくさんの電流がサイリスタを流れるよう
になる。この電流によって、キャリアが活性層20に注入
される。通常の半導体レーザで行われるように反射ミラ
ーを形成しておけば、レーザ発振が生ずる。即ち、トリ
ガ光によって、レーザ発振を誘起させ、その状態を維持
することが可能となるわけで、一種の光メモリが実現さ
れる。従来構造の問題点は、活性層をむりやりに、サイ
リスタ構造の中に入れたがために、半導体レーザとして
の特性と、サイリスタとしての特性をそれぞれ、独立に
最適化できないことにあった。例えばサイリスタの特性
では、オフからオンになる電圧（スイッチング電圧、V
s）が重要となる。Vsが高くなると、使用する電源電圧
を高くしなければならず、応用上、好ましくない。サイ
リスタの利得、特に、npnトランジスタ部の電流利得を
上げれば、Vsを下げられる。npnトランジスタの電流利
得は、更にこの中のｐ層（21及び22）の圧さや、不純物
濃度に大きく影響され、層厚が薄い方が利得は大きくな
る。一方、ｐ層は、半導体レーザとして観た時には、ク
ラッド層として働く。そして、光の閉じ込め係数を大き
くして、発振しきい電流を下げるためには、或る程度の
層厚が必要となる。ところが第２図の従来構造では層厚
に対する両者の要求を満足させることはできなかった。
従来構造の別の問題点は、横方向の最適構造が、うまく
整合しない、ということである。半導体レーザのしきい
電流を下げるには、横モード制御し、それなりの断面構
造を形成しなければならい。横モード制御には、種々の
構造が提案されているが、サイリスタの内部に活性層を
入れてしまうと、そういったものが、うまく適用できな
くなってしまう。
整合しない、ということである。半導体レーザのしきい
電流を下げるには、横モード制御し、それなりの断面構
造を形成しなければならい。横モード制御には、種々の
構造が提案されているが、サイリスタの内部に活性層を
入れてしまうと、そういったものが、うまく適用できな
くなってしまう。
（問題を解決するための手段） 本発明はｎ型半導体から成るカソード領域とｐ型半導体
から成るアノード領域とで禁制帯巾が前記カソード及び
アノード領域のそれ以下の大きさを有する半導体層から
成るゲート領域を挾んで成るpnpn光サイリスタと、活性
層を該活性層よりも禁制帯巾の広いクラッド層で挾み込
んだダブルヘテロ接合レーザとより構成される光メモリ
において、前記光サイリスタのアノード領域上に共に高
濃度にドーピングされたｐ型半導体層とｎ型半導体層、
及び前記レーザーが順次積層されるか、もしくはカソー
ド領域上に共に高濃度にドーピングされたｎ型半導体層
とｐ型半導体層と前記レーザーが順次積層されており、
さらにこれら高濃度にドーピングされたｎ型半導体層と
ｐ型半導体層はそのpn接合においてビルトイン電圧程度
でツェナー降伏する程度に高濃度であることを特徴とす
る半導体光メモリを提供するものである。
から成るアノード領域とで禁制帯巾が前記カソード及び
アノード領域のそれ以下の大きさを有する半導体層から
成るゲート領域を挾んで成るpnpn光サイリスタと、活性
層を該活性層よりも禁制帯巾の広いクラッド層で挾み込
んだダブルヘテロ接合レーザとより構成される光メモリ
において、前記光サイリスタのアノード領域上に共に高
濃度にドーピングされたｐ型半導体層とｎ型半導体層、
及び前記レーザーが順次積層されるか、もしくはカソー
ド領域上に共に高濃度にドーピングされたｎ型半導体層
とｐ型半導体層と前記レーザーが順次積層されており、
さらにこれら高濃度にドーピングされたｎ型半導体層と
ｐ型半導体層はそのpn接合においてビルトイン電圧程度
でツェナー降伏する程度に高濃度であることを特徴とす
る半導体光メモリを提供するものである。
（作用） サイリスタ構造を有する第１の積層構造体の受光層で、
トリガ光を受けてオンさせ、流れる電流で第２の積層構
造体をレーザ発振させる。
トリガ光を受けてオンさせ、流れる電流で第２の積層構
造体をレーザ発振させる。
第１の積層構造体と、レーザ作用を生じさせるための第
２の積層構造体とが独立に形成されているので、従来例
の様に個々の特性を損うことなく設計が自由にできる。
２の積層構造体とが独立に形成されているので、従来例
の様に個々の特性を損うことなく設計が自由にできる。
第１の積層構造体と第２の積層構造体とは、どちらか一
方のｐ層と、もうどちらか一方のｎ層とでつながること
になる。全体は順方向にバイアスして使うことになる
が、その際、上記の隣接したpn層には、逆バイアスがか
かる。第１の積層構造体と第２の積層構造体を別々に切
り離して、電気的に結線したかの如き素子特性を得たい
わけであるが、単に積んだだけではこのpn接合が悪さを
して期待した特性が得られない。それを、本発明の様に
高濃度ドーピングすることによって、等価的に直列に電
気結線したかの如き、効果が得られる。第１の積層構造
体と第２の積層構造体を連続的に積層し、形成した後
で、問題としているｐ層とｎ層をそれぞれ露出させ、プ
ロセスで内部結線することも考えられるが、そういう方
法ではメサエッチングや、蒸着、パターニング等の余分
なプロセス工程が必要で、歩留り等も低下し、好ましく
ない。
方のｐ層と、もうどちらか一方のｎ層とでつながること
になる。全体は順方向にバイアスして使うことになる
が、その際、上記の隣接したpn層には、逆バイアスがか
かる。第１の積層構造体と第２の積層構造体を別々に切
り離して、電気的に結線したかの如き素子特性を得たい
わけであるが、単に積んだだけではこのpn接合が悪さを
して期待した特性が得られない。それを、本発明の様に
高濃度ドーピングすることによって、等価的に直列に電
気結線したかの如き、効果が得られる。第１の積層構造
体と第２の積層構造体を連続的に積層し、形成した後
で、問題としているｐ層とｎ層をそれぞれ露出させ、プ
ロセスで内部結線することも考えられるが、そういう方
法ではメサエッチングや、蒸着、パターニング等の余分
なプロセス工程が必要で、歩留り等も低下し、好ましく
ない。
pn接合のツェナー降伏によるトンネル電流密度Jtは で表わされる。A,Bは定数、εは接合部の電界、Egは禁
制帯巾、Ｖは印加電圧である。ビルト・イン電圧Vbi程
度の電圧が加わっている時には となる。（３）式でεｓは比誘電率、Nbはｐ、ｎ層のド
ーピング濃度である（但し、簡単のために接合は急峻
で、ｐ層とｎ層は同じ量だけドーピングされているとす
る。）（２）、（３）式を（１）式に入れ、Jt値が或る
値以上となるという条件より、Nbを求めることができ
る。具体的な値は実施例にて述べる。
制帯巾、Ｖは印加電圧である。ビルト・イン電圧Vbi程
度の電圧が加わっている時には となる。（３）式でεｓは比誘電率、Nbはｐ、ｎ層のド
ーピング濃度である（但し、簡単のために接合は急峻
で、ｐ層とｎ層は同じ量だけドーピングされているとす
る。）（２）、（３）式を（１）式に入れ、Jt値が或る
値以上となるという条件より、Nbを求めることができ
る。具体的な値は実施例にて述べる。
（実施例） 第１図は本発明に係わる一実施例である。同図に於い
て、123は第１の積層構造体、124は第２の積層構造体で
ある。具体的には、111はｎ−GaAs、112はバッファ用に
成長したｎ−GaAs（ｄ＝0.5μｍ、Ｎ＝２×1018c
m-3）、113はｎ−Al0.4Ga0.6As（１μｍ、５×1017c
m-3）、114はｐ型ゲート層となるｐ−GaAs（50Å、１×
1019cm-3）、115はｎ型ゲート層となり、且つ、受光層
として働くｎ−GaAs（１μｍ、１×1017cm-3）、116は
ｐ−Al0.4Ga0.6As（0.5μｍ、５×1018cm-3）である。1
17と118は第１の積層構造体123と第２の積層構造体124
とをつなぐために設けた層で117はｐ−GaAs（Znドー
プ、50Å、１×1019cm-3）、118はｎ−GaAs（Siドー
プ、50Å、５×1018cm-3）である。トーピング濃度を共
に１×1018cm-3以上にすると素子を順方向にバイアスし
た時にこの部分のpn接合の逆特性はトイン電圧程度でツ
ェナー降伏を起こして順方向電流を阻止しなくなる。そ
して、第１の積層構造体117と第２の積層構造体118を電
気的に、直列に結線したのと同じ、効果が得られる。11
9はｎ−Al0.4Ga0.6As（１μｍ、２×1018cm-3）、120は
活性層となるアンドープのAl0.1Ga0.6As（１μｍ）、12
1はｐ−Al0.4Ga0.6As（１μｍ、２×1018cm-3）、122
は、オーミック・コンタクト用のｐ−GaAs（0.2μｍ、
１×1019cm-3）である。
て、123は第１の積層構造体、124は第２の積層構造体で
ある。具体的には、111はｎ−GaAs、112はバッファ用に
成長したｎ−GaAs（ｄ＝0.5μｍ、Ｎ＝２×1018c
m-3）、113はｎ−Al0.4Ga0.6As（１μｍ、５×1017c
m-3）、114はｐ型ゲート層となるｐ−GaAs（50Å、１×
1019cm-3）、115はｎ型ゲート層となり、且つ、受光層
として働くｎ−GaAs（１μｍ、１×1017cm-3）、116は
ｐ−Al0.4Ga0.6As（0.5μｍ、５×1018cm-3）である。1
17と118は第１の積層構造体123と第２の積層構造体124
とをつなぐために設けた層で117はｐ−GaAs（Znドー
プ、50Å、１×1019cm-3）、118はｎ−GaAs（Siドー
プ、50Å、５×1018cm-3）である。トーピング濃度を共
に１×1018cm-3以上にすると素子を順方向にバイアスし
た時にこの部分のpn接合の逆特性はトイン電圧程度でツ
ェナー降伏を起こして順方向電流を阻止しなくなる。そ
して、第１の積層構造体117と第２の積層構造体118を電
気的に、直列に結線したのと同じ、効果が得られる。11
9はｎ−Al0.4Ga0.6As（１μｍ、２×1018cm-3）、120は
活性層となるアンドープのAl0.1Ga0.6As（１μｍ）、12
1はｐ−Al0.4Ga0.6As（１μｍ、２×1018cm-3）、122
は、オーミック・コンタクト用のｐ−GaAs（0.2μｍ、
１×1019cm-3）である。
第２の積層構造体124の部分はリッヂ構造にしてある。
レーザ発振のための共振器は第１図で紙面に垂直方向に
作られている。126はSiN絶縁膜、125はZnの拡散領域127
〜130の電極である。このうち、128と129はスピード・
アップ用のゲート電極である。リッヂの幅は約５μｍ、
その下の幅広のメサの幅は20μｍである。ｎ−GaAs（λ
ｇ＝0.87μｍ）115でトリガ光を受光する。出力光の波
長は約0.80μｍであった。即ち、トリガ光より短波長で
光がでるので、本発明になる素子を、カスケードにつな
げ、光学的アイソレーションをとりながら、次々とつな
いでいくことができる。スイッチング電圧Vsは本発明に
よって、設計が可能となり、予想通りの値（約5V）が得
られた。トリガ光感度は約10pJであった。
レーザ発振のための共振器は第１図で紙面に垂直方向に
作られている。126はSiN絶縁膜、125はZnの拡散領域127
〜130の電極である。このうち、128と129はスピード・
アップ用のゲート電極である。リッヂの幅は約５μｍ、
その下の幅広のメサの幅は20μｍである。ｎ−GaAs（λ
ｇ＝0.87μｍ）115でトリガ光を受光する。出力光の波
長は約0.80μｍであった。即ち、トリガ光より短波長で
光がでるので、本発明になる素子を、カスケードにつな
げ、光学的アイソレーションをとりながら、次々とつな
いでいくことができる。スイッチング電圧Vsは本発明に
よって、設計が可能となり、予想通りの値（約5V）が得
られた。トリガ光感度は約10pJであった。
本実施例では、MBEを用いて、半導体層を作製した。も
っとも大事となるｎ−GaAs118とｐ−GaAsの高濃度ドー
プにはそれぞれSiとZnをドーパントを用いた。Znは１×
1019cm-3以上入るが、Siは通常、最大５×1018cm-3どま
りである。実用上は問題がなかったｎ型を更に、光濃度
ドープするには、例えば、600℃以下の低温成長、Siか
らSnへの置換が候補として考えられる。また高濃度ドー
ピングにした半導体層としてはGaAs層を用いたが、AlGa
Asを用いても良い。
っとも大事となるｎ−GaAs118とｐ−GaAsの高濃度ドー
プにはそれぞれSiとZnをドーパントを用いた。Znは１×
1019cm-3以上入るが、Siは通常、最大５×1018cm-3どま
りである。実用上は問題がなかったｎ型を更に、光濃度
ドープするには、例えば、600℃以下の低温成長、Siか
らSnへの置換が候補として考えられる。また高濃度ドー
ピングにした半導体層としてはGaAs層を用いたが、AlGa
Asを用いても良い。
第２図は第１図の構造を若干変え、応用例を示してあ
る。第２図の（ａ）に示した半導体基板上の139,140,14
1,142には第２図（ｂ）に示した構造の半導体メモリが
形成されている。第２図（ｂ）で143は逆45゜ミラーで
あり、垂直に立った高反射ミラーと素子の上面で共振器
が構成されている。活性層となるAl0.1Ga0.9As120を進
行し増幅された光45゜ミラー143の所で全反射される。
レーザ光は、基板に垂直にでてくる。共振器は、半導体
光メモリ（139、140、141或いは142）の上に、90゜毎に
４本形成されており、異なる４点に向けて光を送出する
ことができる。
る。第２図の（ａ）に示した半導体基板上の139,140,14
1,142には第２図（ｂ）に示した構造の半導体メモリが
形成されている。第２図（ｂ）で143は逆45゜ミラーで
あり、垂直に立った高反射ミラーと素子の上面で共振器
が構成されている。活性層となるAl0.1Ga0.9As120を進
行し増幅された光45゜ミラー143の所で全反射される。
レーザ光は、基板に垂直にでてくる。共振器は、半導体
光メモリ（139、140、141或いは142）の上に、90゜毎に
４本形成されており、異なる４点に向けて光を送出する
ことができる。
第２図（ａ）は、134と136の共振器を選択し、素子出力
を同時に半導体光メモリ141に入射させて光論理演算を
行っているところである。
を同時に半導体光メモリ141に入射させて光論理演算を
行っているところである。
どの共振器を選ぶかで、送出方向を変えることができ
る。以上の実施例においてAlGaAs/GaAs構造を例に示し
たが、本発明は他の材料、例えばInGaAsP/InP系などに
適用しても良い。
る。以上の実施例においてAlGaAs/GaAs構造を例に示し
たが、本発明は他の材料、例えばInGaAsP/InP系などに
適用しても良い。
（本発明の効果） 本発明を用いれば光入射に対して、双安定な電気特性を
示す、第１の積層構造体と、発光を生ぜしめる第２の積
層構造体とを、両者の特性を損なうことなく、一体化し
た半導体光メモリが得られる。
示す、第１の積層構造体と、発光を生ぜしめる第２の積
層構造体とを、両者の特性を損なうことなく、一体化し
た半導体光メモリが得られる。
第１図、第２図（ａ），（ｂ）は本発明に係わる実施
例、第３図は従来例である。 123は第１の積層構造体、124は第２の積層構造体、111
は112、115と118n−GaAs、113はｎ−Al0.4Ga0.6As、11
4、117と122はｐ−GaAs、116と121はｐ−Al0.4Ga0.6A
s、120はAl0.1Ga0.9As、125は拡散領域、126はSiN絶縁
膜、127、128、129と130は電極、20は活性層、21と22は
ｐ層、131、132、133、134、135、136、137と138は共振
器、143は45゜ミラー、144は高反射ミラー、139、141、
142と140は半導体光メモリである。
例、第３図は従来例である。 123は第１の積層構造体、124は第２の積層構造体、111
は112、115と118n−GaAs、113はｎ−Al0.4Ga0.6As、11
4、117と122はｐ−GaAs、116と121はｐ−Al0.4Ga0.6A
s、120はAl0.1Ga0.9As、125は拡散領域、126はSiN絶縁
膜、127、128、129と130は電極、20は活性層、21と22は
ｐ層、131、132、133、134、135、136、137と138は共振
器、143は45゜ミラー、144は高反射ミラー、139、141、
142と140は半導体光メモリである。
Claims (1)
- 【請求項１】ｎ型半導体から成るカソード領域とｐ型半
導体から成るアノード領域とによって禁制帯巾が前記カ
ソード及びアノード領域のそれ以下の大きさを有する半
導体層から成るゲート領域を挾んで成るpnpn光サイリス
タと、活性層を該活性層よりも禁制帯巾の広いクラッド
層で挾み込んだダブルヘテロ接合レーザとより構成され
る光メモリにおいて、前記光サイリスタのアノード領域
上に共に高濃度にドーピングされたｐ型半導体とｎ型半
導体層、及び前記レーザーが順次積層されるか、もしく
はカソード領域上に共に高濃度にドーピングされたｎ型
半導体層とｐ型半導体層と前記レーザーが順次積層され
ており、さらにこれら高濃度にドーピングされたｎ型半
導体層とｐ型半導体層はそのpn接合においてビルトイン
電圧程度でツェナー降伏する程度に高濃度にドーピング
されてあることを特徴とする半導体光メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015114A JPH0783160B2 (ja) | 1988-01-25 | 1988-01-25 | 半導体光メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015114A JPH0783160B2 (ja) | 1988-01-25 | 1988-01-25 | 半導体光メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189977A JPH01189977A (ja) | 1989-07-31 |
| JPH0783160B2 true JPH0783160B2 (ja) | 1995-09-06 |
Family
ID=11879802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015114A Expired - Lifetime JPH0783160B2 (ja) | 1988-01-25 | 1988-01-25 | 半導体光メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783160B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206390A (ja) * | 1992-01-23 | 1993-08-13 | Rohm Co Ltd | Ｉ２ｌゲートを備えた半導体装置 |
| JPH09186583A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 計数装置 |
| JP2006080560A (ja) * | 2005-10-31 | 2006-03-23 | Kansai Electric Power Co Inc:The | 光結合パワー半導体素子 |
-
1988
- 1988-01-25 JP JP63015114A patent/JPH0783160B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01189977A (ja) | 1989-07-31 |
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