JPH0680866B2 - 半導体光メモリ - Google Patents
半導体光メモリInfo
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- JPH0680866B2 JPH0680866B2 JP10833487A JP10833487A JPH0680866B2 JP H0680866 B2 JPH0680866 B2 JP H0680866B2 JP 10833487 A JP10833487 A JP 10833487A JP 10833487 A JP10833487 A JP 10833487A JP H0680866 B2 JPH0680866 B2 JP H0680866B2
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- semiconductor layer
- semiconductor
- layer
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- light
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は画像処理や光コンピュータ等に必要とされる半
導体光メモリに関する。
導体光メモリに関する。
（従来技術とその問題点） 微少なトリガ光によってレーザ発振をおこし、トリガ光
が無くなった後でも発振し続ける機能を備えた、半導体
光メモリは、これからの光交換や、並列光情報処理シス
テムを構成する際に不可欠なキー・デバイスである。こ
の様な機能を有するデバイスとしては双安定半導体レー
ザが知られており、昭和60年通信学会総合全国大会886
などに詳細が報告されている。双安定半導体レーザの問
題点は〜数100μｍ程度の比較的強い強度のトリガ光が
必要なことであった。双安定半導体レーザをトリガ光で
ONさせるには、光をレンズを通してレーザ端面に照射
し、非励起状態にある活性層に絞り込んで必要がある。
活性層の幅と厚みはそれぞれ約１μm,0.1μｍと狭く、
効率良い光結合は困難であった。そのために挿入損失が
大きくなり、相対的にトリガ強度は高い値が必要とされ
るようになる。また、光並列処理等への応用を考える
と、端面ではなく、層厚方向からトリガ光を受けられる
ような構造が望ましい。
が無くなった後でも発振し続ける機能を備えた、半導体
光メモリは、これからの光交換や、並列光情報処理シス
テムを構成する際に不可欠なキー・デバイスである。こ
の様な機能を有するデバイスとしては双安定半導体レー
ザが知られており、昭和60年通信学会総合全国大会886
などに詳細が報告されている。双安定半導体レーザの問
題点は〜数100μｍ程度の比較的強い強度のトリガ光が
必要なことであった。双安定半導体レーザをトリガ光で
ONさせるには、光をレンズを通してレーザ端面に照射
し、非励起状態にある活性層に絞り込んで必要がある。
活性層の幅と厚みはそれぞれ約１μm,0.1μｍと狭く、
効率良い光結合は困難であった。そのために挿入損失が
大きくなり、相対的にトリガ強度は高い値が必要とされ
るようになる。また、光並列処理等への応用を考える
と、端面ではなく、層厚方向からトリガ光を受けられる
ような構造が望ましい。
層厚方向からトリガ光を受けられる光メモリの従来例と
しては光サイリスタが知られている。しかしながらこの
デバイスはLEDモードで発光を生じ、出力としてはレー
ザ発振の様に高い値が得られない。第６図にそのバンド
図を示す。報告例としては、例えばジャーナル・オブ・
アプライド・フィジックス（J.Appl.Phys.,59（２）,19
86,pp596〜600）を参照されたい。ゲート用半導体はｐ
型の半導体層とｎ型の半導体層より成っている。これら
の半導体層はアノード用ｐ型半導体とカソード用ｎ型半
導体で挾まれており、全体としてpnpn構造となり、バイ
アスが印加されていないときは第６図（ａ）のようにな
っている。アノード用ｐ型半導体とカソード用ｎ型半導
体の禁制帯幅はゲートのｎ型半導体層のそれよりも大き
くなっている。ON状態（第６図（ｃ））では、ゲートの
ｎ型半導体層に電子と正孔が注入されLEDモードで発光
を生ずる。高インピーダンス状態（第６図（ｂ））では
ゲートのｎ型半導体層に主に電界が加わっており、この
部分でトリガ光を吸収させて、ONさせることができる
（第６図（ｃ））。第６図の構造でゲートのｎ型半導体
層を通常の半導体レーザなみに例えば〜0.1μｍに薄く
すれば、この構造でレーザ発振を起こすことも可能と考
えられる。しかし、そうすると光吸収層厚が不充分とな
り、トリガ感度が低下してしまう。本発明はこの相反す
る問題を解決し、光サイリスタでレーザ発振を行わせし
むるものである。
しては光サイリスタが知られている。しかしながらこの
デバイスはLEDモードで発光を生じ、出力としてはレー
ザ発振の様に高い値が得られない。第６図にそのバンド
図を示す。報告例としては、例えばジャーナル・オブ・
アプライド・フィジックス（J.Appl.Phys.,59（２）,19
86,pp596〜600）を参照されたい。ゲート用半導体はｐ
型の半導体層とｎ型の半導体層より成っている。これら
の半導体層はアノード用ｐ型半導体とカソード用ｎ型半
導体で挾まれており、全体としてpnpn構造となり、バイ
アスが印加されていないときは第６図（ａ）のようにな
っている。アノード用ｐ型半導体とカソード用ｎ型半導
体の禁制帯幅はゲートのｎ型半導体層のそれよりも大き
くなっている。ON状態（第６図（ｃ））では、ゲートの
ｎ型半導体層に電子と正孔が注入されLEDモードで発光
を生ずる。高インピーダンス状態（第６図（ｂ））では
ゲートのｎ型半導体層に主に電界が加わっており、この
部分でトリガ光を吸収させて、ONさせることができる
（第６図（ｃ））。第６図の構造でゲートのｎ型半導体
層を通常の半導体レーザなみに例えば〜0.1μｍに薄く
すれば、この構造でレーザ発振を起こすことも可能と考
えられる。しかし、そうすると光吸収層厚が不充分とな
り、トリガ感度が低下してしまう。本発明はこの相反す
る問題を解決し、光サイリスタでレーザ発振を行わせし
むるものである。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する半導体
光メモリは、pnpnサイリスタに於いて、ゲート用半導体
はｐ型の第１の半導体層、ｐ型もしくはｎ型の第２の半
導体層及びｎ型の第３の半導体層を順に積層してなり、
アノード用ｐ型半導体及びカソード用ｎ型半導体の禁制
帯幅は前記第２及び第３の半導体層のいずれの禁制帯幅
より大きく、前記第２の半導体層の内部に禁制帯幅の狭
い第４の半導体層が形成されており、前記第２の半導体
層の不純物濃度は前記第３の半導体層の不純物濃度より
も低く、トリガ光を層厚方向から入射させて受光するこ
とを特徴とする。
光メモリは、pnpnサイリスタに於いて、ゲート用半導体
はｐ型の第１の半導体層、ｐ型もしくはｎ型の第２の半
導体層及びｎ型の第３の半導体層を順に積層してなり、
アノード用ｐ型半導体及びカソード用ｎ型半導体の禁制
帯幅は前記第２及び第３の半導体層のいずれの禁制帯幅
より大きく、前記第２の半導体層の内部に禁制帯幅の狭
い第４の半導体層が形成されており、前記第２の半導体
層の不純物濃度は前記第３の半導体層の不純物濃度より
も低く、トリガ光を層厚方向から入射させて受光するこ
とを特徴とする。
（発明の作用と原理） 本発明になる半導体光メモリは、層厚方向、すなわち、
面方向からトリガ光を受けてレーザ発振を開始し、トリ
ガ光が無くなった後でも発振を維持するといった機能を
備えている。
面方向からトリガ光を受けてレーザ発振を開始し、トリ
ガ光が無くなった後でも発振を維持するといった機能を
備えている。
第１図は本発明の原理を示すバンド図である。第１図
（ａ）はバイアス電圧がかかっていない状態、同図
（ｂ）はONする前の高インピーダンス状態、同図（ｃ）
はON状態のバンド図である。簡単のためにヘテロ接合で
のハンド不連続等、本発明の本質に関わりのないところ
は定性的に近似を施して示した。第１図（ａ）には各層
のキャリア濃度と禁制帯エネルギーを示してある。アノ
ード用ｐ型半導体カソード用ｎ型半導体の禁制帯幅はそ
れぞれE4とE1（図ではE4＝E1）で示されている。ゲート
は、禁制帯幅がE2，不純物密度がp1のｐ型の第１の半導
体層と、第２の半導体層と、禁制帯幅がE3，不純物濃度
がn2のｎ型の第３の半導体層を順に積層することによっ
て形成されている。第２の半導体層の内部に禁制帯幅の
狭い第４の半導体層（Eg＝E22＜E21,E23）が形成されて
いる。第１図ではE21＝E23としてあるが、必ずしも等し
くする必要はない。第２の半導体層はｐ型であり、その
うち第４の半導体層の不純物濃度はp12とし、両側の層
の不純物濃度は、それぞれp11,p13として示してある。
第２の半導体層の不純物濃度は第３の半導体層の不純物
濃度よりも低く設定してある。第４の半導体層がレーザ
動作用の活性層となる。アノードに正、カソードに負の
電圧を印加していくと、始めのうちは電流が殆ど流れな
い高インピーダンス状態となる（第１図（ｂ））。印加
電圧は殆ど、ｐ型の第２の半導体層とｎ型の第３の半導
体層との間のｐ−ｎ接合にかかる。第２の半導体層の不
純物濃度を第３の半導体層の不純物濃度よりも充分低く
しておけば、空乏層は先ず第２の半導体層中に伸びてい
きその結果として内部に存在する第４の半導体層に高電
界が加わるようにすることができる。電圧を上げて空乏
層が第１の半導体層と第２の半導体層の界面迄達する
と、今後は徐々に第３の半導体層方向に伸びて行く。そ
して第３の半導体層にも電界が加わるようになる。アノ
ードとカソード間に加える電圧を増加させていき、ブレ
ークオーバ電圧（VBO）を越えると、急に電流が流れ初
め、ON状態になる（第１図（ｃ））。高インピーダンス
状態からON状態への移行はアノードから正孔が注入さ
れ、それが第３の半導体層と第２の半導体層を横切って
ｐ型の第１の半導体層に到着し、そこで電子に対するポ
テンシャル障壁を引き下げることによって引き起こされ
る。VBOはｎ型の第３の半導体層のアバランシェ・ブレ
ークダウンがトリガとなる。アバランシェ・ブレーク・
ダウン電圧は不純物濃度が高い程、低くできる。従って
VBOを下げるには第３の半導体層の不純物濃度を次に、O
FF時に第２の半導体層、特に禁制帯幅が狭くなっている
第４の半導体層に電界が加わっていないと、その部分を
正孔が通り抜けにくくなるという問題を考える必要があ
る。すなわち、第４の半導体層に電界が加わっていない
と正孔が第４の半導体層内にトラップされてしまい、第
１の半導体層迄到達できなくなる。そして、結果的にブ
レーク・オーバ電圧が高くなってしまう。VBOが増大す
ることは、使用上好ましくないわけで、第２の半導体層
の不純物濃度を第３の半導体層の不純物濃度よりも低く
したのはこのような理由による。素子が一度、ONする
と、加わる電圧は一個のp-n接合の場合と同じになる。
この辺の事情は通常のサイリスタと同様である。アノー
ド用ｐ型半導体とカソード用ｎ型半導体の禁制帯幅を第
２及び第３の半導体層のいずれの禁制帯幅よりも大きく
し、更に、第２の半導体層の内部に禁制帯幅の狭い第４
の半導体層を設けておくと、ON状態で、電子と正孔の一
部は第４の半導体層で生じたポテンシャルの窪みに落ち
込む（第１図（ｃ））。外部に反射鏡を置いておけば利
得が損失を上回ったところでレーザ発振が得られる。
（ａ）はバイアス電圧がかかっていない状態、同図
（ｂ）はONする前の高インピーダンス状態、同図（ｃ）
はON状態のバンド図である。簡単のためにヘテロ接合で
のハンド不連続等、本発明の本質に関わりのないところ
は定性的に近似を施して示した。第１図（ａ）には各層
のキャリア濃度と禁制帯エネルギーを示してある。アノ
ード用ｐ型半導体カソード用ｎ型半導体の禁制帯幅はそ
れぞれE4とE1（図ではE4＝E1）で示されている。ゲート
は、禁制帯幅がE2，不純物密度がp1のｐ型の第１の半導
体層と、第２の半導体層と、禁制帯幅がE3，不純物濃度
がn2のｎ型の第３の半導体層を順に積層することによっ
て形成されている。第２の半導体層の内部に禁制帯幅の
狭い第４の半導体層（Eg＝E22＜E21,E23）が形成されて
いる。第１図ではE21＝E23としてあるが、必ずしも等し
くする必要はない。第２の半導体層はｐ型であり、その
うち第４の半導体層の不純物濃度はp12とし、両側の層
の不純物濃度は、それぞれp11,p13として示してある。
第２の半導体層の不純物濃度は第３の半導体層の不純物
濃度よりも低く設定してある。第４の半導体層がレーザ
動作用の活性層となる。アノードに正、カソードに負の
電圧を印加していくと、始めのうちは電流が殆ど流れな
い高インピーダンス状態となる（第１図（ｂ））。印加
電圧は殆ど、ｐ型の第２の半導体層とｎ型の第３の半導
体層との間のｐ−ｎ接合にかかる。第２の半導体層の不
純物濃度を第３の半導体層の不純物濃度よりも充分低く
しておけば、空乏層は先ず第２の半導体層中に伸びてい
きその結果として内部に存在する第４の半導体層に高電
界が加わるようにすることができる。電圧を上げて空乏
層が第１の半導体層と第２の半導体層の界面迄達する
と、今後は徐々に第３の半導体層方向に伸びて行く。そ
して第３の半導体層にも電界が加わるようになる。アノ
ードとカソード間に加える電圧を増加させていき、ブレ
ークオーバ電圧（VBO）を越えると、急に電流が流れ初
め、ON状態になる（第１図（ｃ））。高インピーダンス
状態からON状態への移行はアノードから正孔が注入さ
れ、それが第３の半導体層と第２の半導体層を横切って
ｐ型の第１の半導体層に到着し、そこで電子に対するポ
テンシャル障壁を引き下げることによって引き起こされ
る。VBOはｎ型の第３の半導体層のアバランシェ・ブレ
ークダウンがトリガとなる。アバランシェ・ブレーク・
ダウン電圧は不純物濃度が高い程、低くできる。従って
VBOを下げるには第３の半導体層の不純物濃度を次に、O
FF時に第２の半導体層、特に禁制帯幅が狭くなっている
第４の半導体層に電界が加わっていないと、その部分を
正孔が通り抜けにくくなるという問題を考える必要があ
る。すなわち、第４の半導体層に電界が加わっていない
と正孔が第４の半導体層内にトラップされてしまい、第
１の半導体層迄到達できなくなる。そして、結果的にブ
レーク・オーバ電圧が高くなってしまう。VBOが増大す
ることは、使用上好ましくないわけで、第２の半導体層
の不純物濃度を第３の半導体層の不純物濃度よりも低く
したのはこのような理由による。素子が一度、ONする
と、加わる電圧は一個のp-n接合の場合と同じになる。
この辺の事情は通常のサイリスタと同様である。アノー
ド用ｐ型半導体とカソード用ｎ型半導体の禁制帯幅を第
２及び第３の半導体層のいずれの禁制帯幅よりも大きく
し、更に、第２の半導体層の内部に禁制帯幅の狭い第４
の半導体層を設けておくと、ON状態で、電子と正孔の一
部は第４の半導体層で生じたポテンシャルの窪みに落ち
込む（第１図（ｃ））。外部に反射鏡を置いておけば利
得が損失を上回ったところでレーザ発振が得られる。
第２図は、動作方法を示したものである。第２図（ａ）
で示したＶ＝VXの点にバイアス電圧を設定しておき、適
当な光量の光を入射させ、これをゲートで吸収させる。
発生したキャリアのうち正孔はｐ型の第１の半導体層に
注入されることになる（第１図参照）。注入された正孔
はこの部分の電子に対する障壁を下げ通過する電子を増
やす。電子流の増加によって、第３の半導体層でアバラ
ンシェ増幅が引き起こされアノードからゲートに注入さ
れる正孔数が増える。この様な正の帰還効果で、高イン
ピーダンス状態からON状態に素子を移行させることがで
きる。即ち、第２図（ｂ）で示した様に、トリガ光でこ
の素子をONさせて、レーザ発振させることができる。VX
をVBOに近づける程、トリガ感度を高めることができ
る。第１図で第２の半導体層内の一部に活性層となる第
４の半導体層を形成した理由は次の通りである。もし、
第２の半導体層全体を始めから第４図の半導体層にして
しまうと、その厚さはレーザ発振の条件から0.1μｍ程
度に制限される。0.1μｍという厚さはトリガ光の吸収
を考えると薄すぎる。吸収係数はGaAsやInP等の化合物
半導体を考えた場合、10,000cm-1位となるが、厚さを0.
1μｍとすると吸収量は10％程度になってしまう。従っ
て、吸収効率を上げるためにはトリガ光の吸収層と活性
層とは別々に設ける必要がある。光吸収層には電界がか
かっていないと、受光器としては応答が遅くなってしま
うので低濃度層とする必要がある。更に、ON状態では、
活性層内にキャリアを緩和させる必要があり、これらの
条件は低濃度の第２の半導体層の大部分を光の吸収層と
し、その内部に低濃度で禁制帯の狭い第４の半導体層を
設けた第１図の構造で実現できる。次に第１図で第４の
半導体層の位置を第３の半導体層と接するようにせずに
離し、第２の半導体層の内部に形成した理由を述べてお
く。低濃度の第４の半導体層を、それより高濃度の第３
の半導体層につけると、不純物のオート・ドープにより
第４の半導体層が高濃度化する恐れがある。そうする
と、せっかく第４の半導体層を低濃度化した意味がなく
なってしまう。即ち、第４の半導体層の位置を第３の半
導体層から離すことによって、OFF時に確実に高電界が
かかるようにでき、VBOの増大を防ぐことができる。
で示したＶ＝VXの点にバイアス電圧を設定しておき、適
当な光量の光を入射させ、これをゲートで吸収させる。
発生したキャリアのうち正孔はｐ型の第１の半導体層に
注入されることになる（第１図参照）。注入された正孔
はこの部分の電子に対する障壁を下げ通過する電子を増
やす。電子流の増加によって、第３の半導体層でアバラ
ンシェ増幅が引き起こされアノードからゲートに注入さ
れる正孔数が増える。この様な正の帰還効果で、高イン
ピーダンス状態からON状態に素子を移行させることがで
きる。即ち、第２図（ｂ）で示した様に、トリガ光でこ
の素子をONさせて、レーザ発振させることができる。VX
をVBOに近づける程、トリガ感度を高めることができ
る。第１図で第２の半導体層内の一部に活性層となる第
４の半導体層を形成した理由は次の通りである。もし、
第２の半導体層全体を始めから第４図の半導体層にして
しまうと、その厚さはレーザ発振の条件から0.1μｍ程
度に制限される。0.1μｍという厚さはトリガ光の吸収
を考えると薄すぎる。吸収係数はGaAsやInP等の化合物
半導体を考えた場合、10,000cm-1位となるが、厚さを0.
1μｍとすると吸収量は10％程度になってしまう。従っ
て、吸収効率を上げるためにはトリガ光の吸収層と活性
層とは別々に設ける必要がある。光吸収層には電界がか
かっていないと、受光器としては応答が遅くなってしま
うので低濃度層とする必要がある。更に、ON状態では、
活性層内にキャリアを緩和させる必要があり、これらの
条件は低濃度の第２の半導体層の大部分を光の吸収層と
し、その内部に低濃度で禁制帯の狭い第４の半導体層を
設けた第１図の構造で実現できる。次に第１図で第４の
半導体層の位置を第３の半導体層と接するようにせずに
離し、第２の半導体層の内部に形成した理由を述べてお
く。低濃度の第４の半導体層を、それより高濃度の第３
の半導体層につけると、不純物のオート・ドープにより
第４の半導体層が高濃度化する恐れがある。そうする
と、せっかく第４の半導体層を低濃度化した意味がなく
なってしまう。即ち、第４の半導体層の位置を第３の半
導体層から離すことによって、OFF時に確実に高電界が
かかるようにでき、VBOの増大を防ぐことができる。
第１図では第２の半導体層をｐ型の低濃度層としたがこ
の部分を、ｎ型の低濃度としても同様な効果が得られる
ことは了解されよう。
の部分を、ｎ型の低濃度としても同様な効果が得られる
ことは了解されよう。
（実施例） 第３図は本発明の一実施例を示す斜視図である。GaAs系
半導体を用いた0.8μｍ帯用の光メモリである。ｎ−GaA
s基板41に、ｎ−GaAs/AlGaAsから成る超格子バッファ層
（Nd＝２×1018cm-3,d＝0.5μｍ）42,n−Al0.4Ga0.6As
（Nd＝５×1017cm-3,d＝１μｍ）43,p−Al0.25Ga0.75As
（Na＝１×1019cm-3,d＝50Å）44,アンドープでＰ型のA
l0.25Ga0.75As（Na＝１×1015cm-3,d＝0.3μｍ）45,ア
ンドープでｐ型のGaAs（Na＝１×1015cm-3,d＝0.1μ
ｍ）46,アンドープでｐ型のAl0.25Ga0.75As（Na＝１×1
015cm-3,d＝0.1μｍ）47,n−Al0.25Ga0.75As（Nd＝８×
1016cm-3,d＝0.4μｍ）48,p−Al0.4Ga0.6As（Na＝５×1
018cm-3,d＝0.5μｍ）49,及びｐ−GaAs（Na＝１×1019c
m-3,d＝0.2μｍ）50を順次形成した。42の超格子バッフ
ァ層は基板からの転位の侵入を、ここで食い止め、その
上の半導体層の光学的品質を向上させるために入れたも
である。結晶成長にはMBE法を用いた。アンドープ層の
バック・グランド濃度は１×1015cm-3でｐ型となる。Ga
As46が活性層となり、両側のAl0.25Ga0.75As45と47が主
な光吸収層となる。第１図に対応させるとｐ−Al0.25Ga
0.75As44が第１の半導体層、Al0.25Ga0.75As45,GaAs46
及びAl0.25Ga0.75As47の全体が第２の半導体層、ｎ−Al
0.25Ga0.75As48が第３の半導体層となる。第４の半導体
層はGaAs46になる。第３図で示したように、幅1.5μｍ
でAl0.25Ga0.75As47迄エッチング加工を施し、上部をス
トライプ状にする。この様なリッヂ加工によって横モー
ド制御されたレーザ発振が可能となる。第４図はｎ−Al
0.25Ga0.75As48の不純物濃度Ndと層厚ｄを決定するため
の設計図である。動作原理で述べた用にこの層のNdとｄ
はVBOの設計に重要なパラメータである。同図に於いて
α１＋α２はnpnとpnpトランジスタの利得和である。縦
軸にはｎ−Al0.25Ga0.75As48がブレーク・ダウンする電
圧をとってある。
半導体を用いた0.8μｍ帯用の光メモリである。ｎ−GaA
s基板41に、ｎ−GaAs/AlGaAsから成る超格子バッファ層
（Nd＝２×1018cm-3,d＝0.5μｍ）42,n−Al0.4Ga0.6As
（Nd＝５×1017cm-3,d＝１μｍ）43,p−Al0.25Ga0.75As
（Na＝１×1019cm-3,d＝50Å）44,アンドープでＰ型のA
l0.25Ga0.75As（Na＝１×1015cm-3,d＝0.3μｍ）45,ア
ンドープでｐ型のGaAs（Na＝１×1015cm-3,d＝0.1μ
ｍ）46,アンドープでｐ型のAl0.25Ga0.75As（Na＝１×1
015cm-3,d＝0.1μｍ）47,n−Al0.25Ga0.75As（Nd＝８×
1016cm-3,d＝0.4μｍ）48,p−Al0.4Ga0.6As（Na＝５×1
018cm-3,d＝0.5μｍ）49,及びｐ−GaAs（Na＝１×1019c
m-3,d＝0.2μｍ）50を順次形成した。42の超格子バッフ
ァ層は基板からの転位の侵入を、ここで食い止め、その
上の半導体層の光学的品質を向上させるために入れたも
である。結晶成長にはMBE法を用いた。アンドープ層の
バック・グランド濃度は１×1015cm-3でｐ型となる。Ga
As46が活性層となり、両側のAl0.25Ga0.75As45と47が主
な光吸収層となる。第１図に対応させるとｐ−Al0.25Ga
0.75As44が第１の半導体層、Al0.25Ga0.75As45,GaAs46
及びAl0.25Ga0.75As47の全体が第２の半導体層、ｎ−Al
0.25Ga0.75As48が第３の半導体層となる。第４の半導体
層はGaAs46になる。第３図で示したように、幅1.5μｍ
でAl0.25Ga0.75As47迄エッチング加工を施し、上部をス
トライプ状にする。この様なリッヂ加工によって横モー
ド制御されたレーザ発振が可能となる。第４図はｎ−Al
0.25Ga0.75As48の不純物濃度Ndと層厚ｄを決定するため
の設計図である。動作原理で述べた用にこの層のNdとｄ
はVBOの設計に重要なパラメータである。同図に於いて
α１＋α２はnpnとpnpトランジスタの利得和である。縦
軸にはｎ−Al0.25Ga0.75As48がブレーク・ダウンする電
圧をとってある。
ブレーク・オーバ電圧VBOは近似的には VBO＝VBD（１−α１−α２）1/n ……（１） VBD60（Eg/1.1）3/2（Nd/10-16）-3/4 ……（２） と表わせ、又パンチスルー電圧VPTは と表わせる。ｎはミラー定数、VBDはアブラプト接合に
於ける降伏電圧、Egは禁制帯幅（単位:eV）、ｑは単位
電荷量、εｓは誘電率である。第４図に於いて実線はｎ
−Al0.25Ga0.75As48でのアバランシェ・ブレイクダウン
電圧と不純物濃度Ndの関係を示したもので（２）式より
求めたものである。鎖線は内部利得（α１＋α２）を考
慮に入れた時の降伏電圧の関係を示したもので、（α１
＋α２）が大きくなる程、正帰還が大きくなって降伏電
圧が小さくなることを示している。（（１）式）。破線
は不純物濃度Ndと印加電圧から求まる空乏層幅であり、
ｎ−Al0.25Ga0.75As48の層厚が、この値以下であるとパ
ンチ・スルーにより、ONにしてしまい、光トリガによる
ONができないことになる。例えばα１＋α２＝0.99、光
トリガによってVBO＝5VでONさせることができるよう
にするためには第４図より、Nd＝８×1016cm-3,d0.3
μｍとすれば良いことが分かる。実際の素子では、この
様な考察に基づいてNd＝８×1016cm-3,d＝0.4μｍと設
定した。
於ける降伏電圧、Egは禁制帯幅（単位:eV）、ｑは単位
電荷量、εｓは誘電率である。第４図に於いて実線はｎ
−Al0.25Ga0.75As48でのアバランシェ・ブレイクダウン
電圧と不純物濃度Ndの関係を示したもので（２）式より
求めたものである。鎖線は内部利得（α１＋α２）を考
慮に入れた時の降伏電圧の関係を示したもので、（α１
＋α２）が大きくなる程、正帰還が大きくなって降伏電
圧が小さくなることを示している。（（１）式）。破線
は不純物濃度Ndと印加電圧から求まる空乏層幅であり、
ｎ−Al0.25Ga0.75As48の層厚が、この値以下であるとパ
ンチ・スルーにより、ONにしてしまい、光トリガによる
ONができないことになる。例えばα１＋α２＝0.99、光
トリガによってVBO＝5VでONさせることができるよう
にするためには第４図より、Nd＝８×1016cm-3,d0.3
μｍとすれば良いことが分かる。実際の素子では、この
様な考察に基づいてNd＝８×1016cm-3,d＝0.4μｍと設
定した。
第５図は作製した素子の発振スペクトルを示したもの
で、発振波長はλ＝0.68μｍであった。共振面は通常の
レーザと同様にへき開で形成した。又、発振に必要な閾
電流密度は2KA/cm2，外部微分量子効率は25％片面であ
った。この値は、同じくMBE法で作製し、クラッド層が
ｐ−,n−A0.4Ga0.6Asから成る通常の半導体レーザに比
べて２倍程悪いが、活性層の位置の最適化による閉じ込
め係数の増加等によって改善が可能と考えられる。又、
VBOは5Vであり、設計通りの値が実現できた。
で、発振波長はλ＝0.68μｍであった。共振面は通常の
レーザと同様にへき開で形成した。又、発振に必要な閾
電流密度は2KA/cm2，外部微分量子効率は25％片面であ
った。この値は、同じくMBE法で作製し、クラッド層が
ｐ−,n−A0.4Ga0.6Asから成る通常の半導体レーザに比
べて２倍程悪いが、活性層の位置の最適化による閉じ込
め係数の増加等によって改善が可能と考えられる。又、
VBOは5Vであり、設計通りの値が実現できた。
本実施例では、光を層厚方向から入射、吸収させる構造
となっているものの、出力光は端面方向から出てくる。
出力光も層厚方向からとり出したければ、共振器の外部
に光をけり上げるための45°ミラーをモノリシックに作
り込めば良い。そうすることによって、面型の並列光情
報処理等への応用がより一層、容易になる。
となっているものの、出力光は端面方向から出てくる。
出力光も層厚方向からとり出したければ、共振器の外部
に光をけり上げるための45°ミラーをモノリシックに作
り込めば良い。そうすることによって、面型の並列光情
報処理等への応用がより一層、容易になる。
（発明の効果） 以上のように本発明によれば、トリガ光を層厚方向に入
射、吸収させる構造となっているので、トリガ光感度の
高い半導体光メモリが実現できる。
射、吸収させる構造となっているので、トリガ光感度の
高い半導体光メモリが実現できる。
第１図は本発明の原理を示すバンド図、第２図は動作
図、第３図は本発明に係わる一実施例を示す図、第４図
はｎ−Al0.25Ga0.75As層の不純物濃度と層厚を決めるた
めの設計チャート、第５図は発振スペクトルを示す図、
第６図は従来例のバンド図である。 41はｎ−GaAs基板、42は超格子バッファ層、43はｎ−A
0.4Ga0.6As,44はｐ−Al0.25Ga0.75As,45及び47はAl0.25
Ga0.75As,46はGaAs,48はｎ−Al0.25Ga0.75As,49はｐ−A
0.4Ga0.6As,50はｐ−GaAsである。
図、第３図は本発明に係わる一実施例を示す図、第４図
はｎ−Al0.25Ga0.75As層の不純物濃度と層厚を決めるた
めの設計チャート、第５図は発振スペクトルを示す図、
第６図は従来例のバンド図である。 41はｎ−GaAs基板、42は超格子バッファ層、43はｎ−A
0.4Ga0.6As,44はｐ−Al0.25Ga0.75As,45及び47はAl0.25
Ga0.75As,46はGaAs,48はｎ−Al0.25Ga0.75As,49はｐ−A
0.4Ga0.6As,50はｐ−GaAsである。
Claims (1)
- 【請求項１】pnpnサイリスタに於いて、ゲート用半導体
はｐ型の第１の半導体層、ｐ型もしくはｎ型の第２の半
導体層及びｎ型の第３の半導体層を順に積層してなり、
アノード用ｐ型半導体及びカソード用ｎ型半導体の禁制
帯幅は前記第２及び第３の半導体層のいずれの禁制帯幅
より大きく、前記第２の半導体層の内部に禁制帯幅の狭
い第４の半導体層が形成されており、前記第２の半導体
層の不純物濃度は前記第３の半導体層の不純物濃度より
も低く、トリガ光を層厚方向から入射させて受光するこ
とを特徴とする半導体光メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10833487A JPH0680866B2 (ja) | 1987-04-30 | 1987-04-30 | 半導体光メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10833487A JPH0680866B2 (ja) | 1987-04-30 | 1987-04-30 | 半導体光メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63273389A JPS63273389A (ja) | 1988-11-10 |
| JPH0680866B2 true JPH0680866B2 (ja) | 1994-10-12 |
Family
ID=14482059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10833487A Expired - Lifetime JPH0680866B2 (ja) | 1987-04-30 | 1987-04-30 | 半導体光メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680866B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4694342B2 (ja) * | 2005-10-14 | 2011-06-08 | 三菱電機株式会社 | 半導体レーザ装置およびその製造方法 |
| JP6501019B2 (ja) * | 2018-04-20 | 2019-04-17 | 富士ゼロックス株式会社 | 発光部品及び半導体積層基板 |
-
1987
- 1987-04-30 JP JP10833487A patent/JPH0680866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63273389A (ja) | 1988-11-10 |
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