JP6501019B2 - 発光部品及び半導体積層基板 - Google Patents
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Description
光ダイオード機能を担わせ、pnpn4層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
そこで本発明は、積層された転送素子及び発光素子と同じ層構成の半導体素子とをともに動作させる場合に比べ、転送素子に供給する信号の電圧を低減した発光部品などを提供することを目的とする。
請求項2に記載の発明は、基板上に設けられた第1の半導体積層体で構成された、発光層を含む複数の発光素子と、前記第1の半導体積層体上に設けられた第2の半導体積層体で構成された、複数の前記発光素子を駆動する複数のサイリスタを含み、複数の当該発光素子を順にオン状態への移行が可能な状態に駆動する駆動部と、を備え、前記第2の半導体積層体は、前記発光層のバンドギャップエネルギよりも小さいバンドギャップエネルギの電圧低減層を備える発光部品である。
請求項3に記載の発明は、前記第2の半導体積層体は、アノード層、第1ゲート層、第2ゲート層、及びカソード層の少なくとも4層を含み、前記電圧低減層のバンドギャップエネルギは、前記4層のいずれの層のバンドギャップエネルギよりも小さいことを特徴とする請求項1又は2に記載の発光部品である。
請求項4に記載の発明は、基板上に設けられ、発光素子に加工される第1の半導体積層体と、前記第1の半導体積層体上に設けられ、前記発光素子を駆動するサイリスタに加工される第2の半導体積層体と、を備え、前記第2の半導体積層体は、前記発光素子の発光層を構成する半導体層のバンドギャップエネルギよりも小さいバンドギャップエネルギの電圧低減層を備える半導体積層基板である。
請求項5に記載の発明は、前記第2の半導体積層体は、アノード層、第1ゲート層、第2ゲート層、及びカソード層の少なくとも4層を含み、前記電圧低減層のバンドギャップエネルギは、前記4層のいずれの層のバンドギャップエネルギよりも小さいことを特徴とする請求項4に記載の半導体積層基板である。
請求項3の発明によれば、電圧低減層のバンドギャップエネルギが、アノード層、第1ゲート層、第2ゲート層、及びカソード層のうち、いずれかの層のバンドギャップエネルギよりも大きい場合に比べ、サイリスタを駆動する電圧が低減できる。
請求項4の発明によれば、電圧低減層を含む第2の半導体積層体上に第1の半導体積層体が設けられた場合に比べ、発光素子の欠陥の発生が抑制される。
請求項5の発明によれば、電圧低減層のバンドギャップエネルギが、アノード層、第1ゲート層、第2ゲート層、及びカソード層のうち、いずれかの層のバンドギャップエネルギよりも大きい場合に比べ、サイリスタを駆動する電圧が低減できる。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
ここでは、発光部品の一例である発光チップCを、一例として画像形成装置1に適用するとして説明する。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備える。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子は発光ダイオードLED)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1〜C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1〜C40の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1〜C40は、発光チップC1から番号順に発光チップC40までを含む。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
発光チップCは、表面形状が矩形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(第1の実施の形態ではレーザダイオードLD1〜LD128(区別しない場合は、レーザダイオードLDと表記する。))を含んで構成される発光部102を備える。さらに、発光チップCは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板80の一端部からφI端子、φ1端子の順に設けられ、基板80の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極91(後述する図6参照)が設けられている。
ここで、レーザダイオードLDは、発光素子(発光に用いる素子)の一例である。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1〜C40が搭載され、信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)が設けられている。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、点灯信号φI1〜φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1〜C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1〜C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板80の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)の発光チップC1〜C40に、図4(a)に示した発光部102の発光素子の並び(第1の実施の形態ではレーザダイオードLD1〜LD128の番号順)の方向を矢印で示している。
回路基板62には、発光チップCの基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2〜C40の構成は、発光チップC1と同じである。
そして、発光チップC1(C)は、設定サイリスタS1〜S128(区別しない場合は、設定サイリスタSと表記する。)を備える。レーザダイオードLD1〜LD128及び設定サイリスタS1〜S128は、同じ番号のレーザダイオードLDと設定サイリスタSとが直列接続されている。
なお、後述する図6(b)に示すように、設定サイリスタSは、基板80上に列状に配列されたレーザダイオードLD上に積層されている。よって、設定サイリスタS1〜S128も列状に配列されている。設定サイリスタSは、駆動に用いる素子の一例である。
そして、発光チップC1(C)は、レーザダイオードLD1〜LD128と同様な構造の下部ダイオードUD1〜UD128(区別しない場合は、下部ダイオードUDと表記する。)を備える。下部ダイオードUD1〜UD128及び転送サイリスタT1〜T128は、同じ番号の下部ダイオードUDと転送サイリスタTとが直列接続されている。
なお、後述する図6(b)に示すように、転送サイリスタTは、基板80上に列状に配列された下部ダイオードUD上に積層されている。よって、下部ダイオードUD1〜UD128も列状に配列されている。
また、発光チップC1(C)は、転送サイリスタT1〜T128をそれぞれ番号順に2つをペアにして、それぞれのペアの間に結合ダイオードD1〜D127(区別しない場合は、結合ダイオードDと表記する。)を備える。
さらに、発光チップC1(C)は、電源線抵抗Rg1〜Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
ここでは、設定サイリスタS1〜S128、転送サイリスタT1〜T128、下部ダイオードUD1〜UD128、電源線抵抗Rg1〜Rg128、結合ダイオードD1〜D127、スタートダイオードSD、電流制限抵抗R1、R2により駆動部101が構成される。
レーザダイオードLDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、レーザダイオードLDの数より多くてもよい。
なお、後述するように、ダイオード(レーザダイオードLD、下部ダイオードUD、結合ダイオードD、スタートダイオードSD)、サイリスタ(設定サイリスタS、転送サイリスタT)は、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内で表記する場合がある。
レーザダイオードLD、下部ダイオードUDのそれぞれのアノードは、発光チップC1(C)の基板80に接続される(アノードコモン)。
これらのアノードは、基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6(b)参照)を介して電源ライン200a(図4(b)参照)に接続される。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
そして、レーザダイオードLDのそれぞれのカソードは、設定サイリスタSのアノードに接続されている。また、下部ダイオードUDのそれぞれのカソードは、転送サイリスタTのアノードに接続されている。
なお、この接続はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック(i)型の基板を用いる場合には、基板の駆動部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
図6(a)では、レーザダイオードLD1〜LD4、設定サイリスタS1〜S4、転送サイリスタT1〜T4、下部ダイオードUD1〜UD4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、基板80の裏面に設けられたVsub端子(裏面電極91)は、基板80の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、基板80の右端部に設けられる。また、スタートダイオードSDは基板80の右端部に設けられてもよい。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。
p型の基板80(基板80)上に、レーザダイオードLD、下部ダイオードUDを構成するp型のアノード層81(pアノード層81)、発光層82、n型のカソード層83(nカソード層83)が設けられている。
そして、nカソード層83上に、トンネル接合(トンネルダイオード)層84(トンネル接合層84)が設けられている。
さらに、トンネル接合層84上に、設定サイリスタS、転送サイリスタT、結合ダイオードD1、電源線抵抗Rg1を構成するp型のアノード層85(pアノード層85)、n型のゲート層86(nゲート層86)、p型のゲート層87(pゲート層87)、n型のカソード層88(nカソード層88)が順に設けられている。
なお、以下では、( )内の表記を用いる。他の場合も同様とする。
図6(a)では、矢印でレーザダイオードLDの光が出射する方向を示す。そして、レーザダイオードLDの光が出射する面は、一例として劈開面となっている。このため、レーザダイオードLDの光が出射する面には、保護層90は設けられていない。レーザダイオードLDの光が出射する面を劈開面とする理由は、後述する。
そして、相互に分離された複数のアイランド(島)(後述するアイランド301、302、303、…)になるように、アイランド間の半導体層がエッチング(メサエッチング)により除去されている。また、pアノード層81が基板80を兼ねてもよい。
なお、結合ダイオードD、電源線抵抗Rgを構成する場合には、後述するように異なる機能を有する。
アイランド301には、レーザダイオードLD1及び設定サイリスタS1が設けられている。アイランド302には、下部ダイオードUD1、転送サイリスタT1及び結合ダイオードD1が設けられている。アイランド303には、電源線抵抗Rg1が設けられている。アイランド304には、スタートダイオードSDが設けられている。アイランド305には電流制限抵抗R1が、アイランド306には電流制限抵抗R2が設けられている。
そして、発光チップCには、アイランド301、302、303と同様なアイランドが、並列して複数形成されている。これらのアイランドには、レーザダイオードLD2、LD3、LD4、…、設定サイリスタS2、S3、S4、…、転送サイリスタT2、T3、T4、…、下部ダイオードUD2、UD3、UD4、…、結合ダイオードD2、D3、D4、…等が、アイランド301、302、303と同様に設けられている。
図6(a)に示すように、アイランド301に設けられたレーザダイオードLD1は、pアノード層81、発光層82、nカソード層83で構成されている。設定サイリスタS1は、レーザダイオードLD1のnカソード層83上に積層されたトンネル接合層84を介して積層されたpアノード層85、nゲート層86、pゲート層87、nカソード層88から構成されている。そして、nカソード層88(領域311)上に設けられたn型のオーミック電極321(nオーミック電極321)をカソード電極とする。
そして、nカソード層88を除去して露出させたpゲート層87上に設けられたp型のオーミック電極331(pオーミック電極331)をゲートGs1の電極(ゲート端子Gs1と表記することがある。)とする。
レーザダイオードLDの光が出射する側に電流阻止部βがあると、損失が発生し、光量が低下するおそれがある。そこで、レーザダイオードLDの矢印で示す光が出射する面(端面)は、電流阻止部βを除去するように劈開面としている。なお、エッチングによりレーザダイオードLDの光が出射する面を形成してもよく、損失が小さい場合には、電流阻止部βの部分を除去することを要しない。また、電流阻止部βの部分を除去しないメリットとして、光が出射する部分に発光しない部分(窓構造)を設けることで、端面出射型において高光出力時に問題となるCOD(Catastrophic Optical Damage)を回避しうる。
なお、電流狭窄層81bについては、後述する。
同じく、アイランド302に設けられた結合ダイオードD1は、pゲート層87、nカソード層88から構成される。そして、nカソード層88(領域314)上に設けられたnオーミック電極324をカソード端子とする。さらに、nカソード層88を除去して露出させたpゲート層87上に設けられたpオーミック電極332をアノード端子とする。ここでは、結合ダイオードD1のアノード端子は、ゲートGt1(ゲート端子Gt1)と同じである。
アイランド305に設けられた電流制限抵抗R1、アイランド306に設けられた電流制限抵抗R2は、アイランド303に設けられた電源線抵抗Rg1と同様に設けられ、それぞれが2個のpオーミック電極(符号なし)間のpゲート層87を抵抗とする。
点灯信号線75は、幹部75aと複数の枝部75bとを備える。幹部75aは設定サイリスタS/レーザダイオードLDの列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、アイランド301に設けられた設定サイリスタS1のカソード端子であるnオーミック電極321と接続されている。他の設定サイリスタSのカソード端子も同様である。
点灯信号線75は、設定サイリスタS1/レーザダイオードLD1側に設けられたφI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
アイランド302に設けられたnオーミック電極324(結合ダイオードD1のカソード端子)は、隣接する転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続配線79で接続されている。
ここでは説明を省略するが、他の発光ダイオードLED、設定サイリスタS、転送サイリスタT、結合ダイオードD等についても同様である。
なお、上記の接続及び構成は、p型の基板80を用いた際のものであり、n型の基板を用いる場合は、極性が逆となる。また、i型の基板を用いる場合は、基板の駆動部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。そして、接続及び構成は、p型の基板を用いる場合、n型の基板を用いる場合のどちらかと同様になる。
図7は、レーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。なお、保護層90を省略している。また、図7は、図6に示したアイランド301の断面図であるが、図6(a)の−y方向から見た図である。この状態ではpオーミック電極331が見えなくなるため、pオーミック電極331の部分は、図6(a)の−x方向から見た図とした。以下同様である。
前述したように、レーザダイオードLD上にトンネル接合層84を介して設定サイリスタSが積層されている。すなわち、レーザダイオードLDと設定サイリスタSとは直列接続されている。
設定サイリスタSは、pアノード層85、nゲート層86、pゲート層87、nカソード層88から構成されている。すなわち、pnpnの4層構造である。
図8は、レーザダイオードLDと設定サイリスタSとの積層構造をさらに説明する図である。図8(a)は、レーザダイオードLDと設定サイリスタSとの積層構造における模式的なエネルギーバンド図、図8(b)は、トンネル接合層84の逆バイアス状態におけるエネルギーバンド図、図8(c)は、トンネル接合層84の電流電圧特性を示す。
図8(a)のエネルギーバンド図に示すように、図7のnオーミック電極321と裏面電極91との間に、レーザダイオードLDと設定サイリスタSとが順バイアスになるように電圧を印加すると、トンネル接合層84のn++層84aとp++層84bとの間が逆バイアスになる。
一方、図8(b)に示すように、トンネル接合層84(トンネル接合)は、逆バイアス(−V)されると、p++層84b側の価電子帯(バレンスバンド)の電位Evが、n++層84a側の伝導帯(コンダクションバンド)の電位Ecより上になる。そして、p++層84bの価電子帯(バレンスバンド)から、n++層84a側の伝導帯(コンダクションバンド)に電子がトンネルする。そして、逆バイアス電圧(−V)が増加するほど、電子がトンネルしやすくなる。すなわち、図8(c)に示すように、トンネル接合層84(トンネル接合)は、逆バイアスにおいて、電流が流れやすい。
後述するように、設定サイリスタSは、接続された転送サイリスタTがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φIが後述するように「L」になると、設定サイリスタSがターンオンしてオン状態になるとともに、レーザダイオードLDを点灯させる(点灯を設定する)。よって、本明細書では、「設定サイリスタ」と表記する。
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層85、pゲート層87)、n型の半導体層(nゲート層86、nカソード層88)を基板80上に積層して構成されている。つまり、サイリスタは、pnpn構造を成している。ここでは、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとして説明する。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位(絶対値が大きい負の電位)がカソードに印加されるとオン状態に移行(ターンオン)する。ここで、サイリスタのしきい電圧は、ゲートの電位からpn接合の順方向電位Vd(1.5V)を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは0Vであるので、ゲートは、0Vになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からpn接合の順方向電位Vd(1.5V)を引いた電位に近い電位となる。ここでは、アノードは0Vであるので、オン状態のサイリスタのカソードは、−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位(絶対値が大きい負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
設定サイリスタSは、レーザダイオードLDと積層され、直列接続されている。よって、点灯信号φIの電位が、レーザダイオードLDと設定サイリスタSとに分圧される。ここでは、レーザダイオードLDに印加される電圧を、仮に−1.7Vであるとして説明する。すると、設定サイリスタSがオフ状態の場合、設定サイリスタSに−3.3Vが印加される。
上述したように、オフ状態にある設定サイリスタSのしきい値電圧が、−3.3Vより絶対値において小さい場合には、設定サイリスタSがターンオンする。すると、直列接続されたレーザダイオードLDと設定サイリスタSとに電流が流れて、レーザダイオードLDが発光(発振)する。一方、設定サイリスタSのしきい値電圧が、−3.3Vより絶対値において小さい場合には、設定サイリスタSはターンオンせず、オフ状態を維持する。よって、レーザダイオードLDも消灯状態(オフ状態)を維持する。
なお、設定サイリスタSがターンオンすると、電流制限抵抗RI(図5参照)により、直列接続されたレーザダイオードLDと設定サイリスタSとに印加される電圧が絶対値において低下する。しかし、設定サイリスタSに印加される電圧が、設定サイリスタSのオン状態を維持する電圧であれば、設定サイリスタSはオン状態を維持する。これによりレーザダイオードLDも発光を継続する。
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1〜C40を備える(図3、4参照)。
発光チップC1〜C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図9は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図9では、発光チップC1のレーザダイオードLD1〜LD5の5個のレーザダイオードLDの点灯(発振)又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図9では、発光チップC1のレーザダイオードLD1、LD2、LD3、LD5を点灯させ、レーザダイオードLD4を消灯(非点灯)としている。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
以下では、「H」(0V)及び「L」(−5V)を、「H」及び「L」と省略する場合がある。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L」(−5V)に移行する。そして、期間T(2)の終了時刻iにおいて「L」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
ここでは、発光チップC1のレーザダイオードLD1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「L」(−5V)に移行する。そして、時刻dで「L」から「H」に移行し、時刻eにおいて「H」を維持する。
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L」(−5V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1〜C40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vgaの「L」(−5V)になり、発光チップC1〜C40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれの電源線71は「L」になる(図5参照)。
設定サイリスタSのアノード(pアノード層85)は、トンネル接合層84を介して、レーザダイオードLDのカソード(nカソード(クラッド)層83)に接続され、レーザダイオードLDのアノード(nアノード(クラッド)層81)は、「H」に設定されたVsub端子に接続されている。
転送サイリスタTのアノード(pアノード層85)は、トンネル接合層84を介して、下部ダイオードUDのカソード(nカソード(クラッド)層83)に接続され、下部ダイオードUDのアノード(nアノード(クラッド)層81)は、「H」に設定されたVsub端子に接続されている。
図9に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−5V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L」(−5V)に移行する。すると、転送サイリスタT1に印加されている電圧は−3.3Vであるので、しきい電圧が−3Vである転送サイリスタT1がターンオンする。このとき、下部ダイオードUD1に電流が流れてオフ状態からオン状態に移行する。転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、転送サイリスタT1のアノードの電位(下部ダイオードUD1に印加された電位である−1.7V)からpn接合の順方向電位Vd(1.5V)を引いた−3.2Vに近い電位(絶対値が3.2Vより大きい負の電位)になる。
なお、転送サイリスタT3はしきい電圧が−6Vであり、番号が5以上の奇数番号の転送サイリスタTは、しきい電圧が−6.5Vである。転送サイリスタT3及び番号が5以上の奇数番号の転送サイリスタTに印加される電圧は、レーザダイオードLDに印加される電圧1.7Vを−3.2Vに足した−1.5Vになるので、転送サイリスタT3及び番号が5以上の奇数番号の転送サイリスタTはターンオンしない。
一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
これにより、設定サイリスタS1のしきい電圧が−1.5V、転送サイリスタT2、設定サイリスタS2のしきい電圧が−3V、転送サイリスタT3、設定サイリスタS3のしきい電圧が−4.5V、転送サイリスタT4、設定サイリスタS4のしきい電圧が−6V、番号が5以上の転送サイリスタT、設定サイリスタSのしきい電圧が−6.5Vになる。
しかし、第1転送信号線72は、オン状態の転送サイリスタT1により−1.5Vになっているので、オフ状態の奇数番号の転送サイリスタTはターンオンしない。第2転送信号線73は、「H」(0V)であるので、偶数番号の転送サイリスタTはターンオンしない。点灯信号線75は「H」(0V)であるので、いずれのレーザダイオードLDも点灯しない。
時刻cにおいて、点灯信号φI1が「H」(0V)から「L」(−5V)に移行する。
点灯信号φI1が「H」から「L」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「L」(−5V)に移行する。すると、レーザダイオードLDに印加される電圧1.7Vを足した−3.3Vが設定サイリスタS1に印加され、しきい電圧が−1.5Vである設定サイリスタS1がターンオンして、レーザダイオードLD1が点灯(発光)する。これにより、点灯信号線75の電位が−3.2Vに近い電位になる。なお、設定サイリスタS2はしきい電圧が−3Vであるが、設定サイリスタS2に印加される電圧は、発光ダイオードLEDに印加される電圧1.7Vを−3.2Vに足した−1.5Vになるので、設定サイリスタS2はターンオンしない。
時刻cの直後において、転送サイリスタT1、下部ダイオードUD1、設定サイリスタS1がオン状態にあって、レーザダイオードLD1が点灯(発光)している。
時刻dにおいて、点灯信号φI1が「L」(−5V)から「H」(0V)に移行する。
点灯信号φI1が「L」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が−3.2Vから「H」に移行する。すると、設定サイリスタS1のカソード及びレーザダイオードLD1のアノードがともに「H」になるので設定サイリスタS1がターンオフするとともに、レーザダイオードLD1が消灯する(非点灯になる)。レーザダイオードLD1の点灯期間は、点灯信号φI1が「H」から「L」に移行した時刻cから、点灯信号φI1が「L」から「H」に移行する時刻dまでの、点灯信号φI1が「L」である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L」(−5V)に移行する。ここで、レーザダイオードLD1を点灯制御する期間T(1)が終了し、レーザダイオードLD2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」から「L」に移行する。前述したように、転送サイリスタT2は、しきい電圧が−3Vになっているので、ターンオンする。このとき、下部ダイオードUD2にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Gt2(ゲート端子Gs2)の電位が「H」(0V)、ゲートGt3(ゲートGs3)の電位が−1.5V、ゲートGt4(ゲートGs4)の電位が−3V、ゲートGt4(ゲートGs4)の電位が−4.5Vになる。そして、番号が6以上のゲートGt(ゲートGs)の電位が−5Vになる。
時刻eの直後において、転送サイリスタT1、T2、下部ダイオードUD1、UD2がオン状態にある。
時刻fにおいて、第1転送信号φ1が「L」(−5V)から「H」(0V)に移行する。
第1転送信号φ1が「L」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノード及びカソードがともに「H」になって、ターンオフする。このとき、下部ダイオードUD1のアノード及びカソードもともに「H」になって、オン状態からオフ状態に移行する。
すると、ゲートGt1(ゲートGs1)の電位は、電源線抵抗Rg1を介して、電源線71の電源電位Vga(「L」(−5V))に向かって変化する。これにより、結合ダイオードD1が電流の流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲートGt2(ゲートGs2)が「H」(0V)である影響は、ゲートGt1(ゲートGs1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDで接続されたゲートGtを有する転送サイリスタTは、しきい電圧が−6.5Vになって、第1転送信号φ1又は第2転送信号φ2が「L」(−5V)になっても、ターンオンしなくなる。
時刻fの直後において、転送サイリスタT2、下部ダイオードUD2がオン状態にある。
時刻gにおいて、点灯信号φI1が「H」(0V)から「L」(−5V)に移行すると、時刻cでのレーザダイオードLD1及び設定サイリスタS1と同様に、設定サイリスタS2がターンオンして、レーザダイオードLD2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「L」(−5V)から「H」(0V)に移行すると、時刻dでのレーザダイオードLD1及び設定サイリスタS1と同様に、設定サイリスタS2がターンオフして、レーザダイオードLD2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L」(−5V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−3Vの転送サイリスタT3がターンオンする。時刻iで、レーザダイオードLD2を点灯制御する期間T(2)が終了し、レーザダイオードLD3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
そして、オン状態の転送サイリスタTのゲートGtにゲートGsが接続された設定サイリスタSは、しきい電圧が−1.5Vであるので、点灯信号φIが「H」(0V)から「Lo」(−5V)に移行するとターンオンし、設定サイリスタSに直列接続されたレーザダイオードLDが点灯(発光)する。
なお、「H」(0V)の点灯信号φIは、設定サイリスタSをオフ状態に維持するとともに、レーザダイオードLDを非点灯に維持する。すなわち、点灯信号φIは、レーザダイオードLDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各レーザダイオードLDの点灯又は非点灯を制御する。
発光チップCの製造方法について説明する。
図10、図11、図12は、発光チップCの製造方法を説明する図である。図10(a)は、半導体積層体形成工程、図10(b)は、nオーミック電極(nオーミック電極321、323、324など)形成工程、図10(c)は、半導体積層体分離工程、図11(d)は、電流阻止部β形成工程、図11(e)は、pゲート層87出しエッチング工程、図11(f)は、pオーミック電極(pオーミック電極331、332など)形成工程、図12(g)は、保護層90形成工程、図12(h)は、配線(電源線71、第1転送信号線72、第2転送信号線73、点灯信号線75など)及び裏面電極91形成工程、図12(i)は、光出射面形成工程である。
ここでは、図7に示したアイランド301、302の断面図で説明する。これらのアイランドは、図6(a)のVIB−VIB線での断面図であるが、図6(b)とは反対側から見た断面図である。なお、他のアイランドについても同様である。また、不純物の導電型(p、n)を表記する。
以下順に説明する。
pアノード(クラッド)層81の下側p(クラッド)層81a、上側p(クラッド)層81cは、例えば不純物濃度5×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
電流狭窄層81bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nオーミック電極321、323、324などは、例えばnカソード層88などn型の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などである。
そして、nオーミック電極321、323、324などは、例えばリフトオフ法などにより形成される。
電流狭窄層81bの酸化は、例えば、300〜400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層81bのAlを酸化させることで行う。このとき、露出した側面から酸化が進行し、アイランド301、302などのアイランドの周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。電流狭窄層81bの酸化されなかった部分が、電流通過部αとなる。なお、図11(d)から図12(i)では、電流阻止部βがアイランドの側面から距離が異なるように記載されているが、これは図示の便宜のためである。酸化はアイランド301、302などのアイランドの側面から同じ距離進行するので、形成される電流阻止部βのアイランドの側面からの距離は、同じになる。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
pオーミック電極331、332などは、例えばpゲート層87などp型の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などである。
そして、pオーミック電極331、332などは、例えばリフトオフ法などにより形成される。
そして、nオーミック電極321、323、324など及びpオーミック電極331、332などの上の保護層90にスルーホール(開口)が設けられる。
配線は、Al、Auなどである。
このとき、劈開は、レーザダイオードLDからの光の出射方向に電流阻止部βが含まれないように行われる。
この場合、駆動特性と発光特性とを別々に(独立して)設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。
なお、トンネル接合層84を設けないと、レーザダイオードLDと設定サイリスタSとの間の接合が逆バイアスになる。このため、レーザダイオードLDと設定サイリスタSとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、レーザダイオードLDと設定サイリスタSとをトンネル接合層84を介して積層することで、トンネル接合層84を介さない場合に比べて、駆動電圧が低く抑えられる。
また、トンネル接合層84のように、不純物濃度を他の層よりも高くするためには、低温成長せざるを得ない。すなわち、成長条件(温度、成長速度、比率)を変えねばならない。このため、トンネル接合層84上に設けられる半導体層は、最適な成長条件からずれてしまう。
この結果、トンネル接合層84上に設けられる半導体層は、欠陥が多く含まれることになる。
上記の発光チップCにおいては、トンネル接合層84を介して、レーザダイオードLD、下部ダイオードUD上に設定サイリスタS、転送サイリスタTを積層した。
トンネル接合層84の代わりに、金属的な導電性を有し、III−V族の化合物半導体層にエピタキシャル成長するIII−V族化合物層を用いてもよい。この場合、上記の説明における「トンネル接合層84」を以下に説明する「金属的導電性III−V族化合物層84」に置き換えればよい。
図13は、金属的導電性III−V族化合物層を構成する材料を説明する図である。図13(a)は、InNの組成比xに対するInNAsのバンドギャップ、図13(b)は、InNの組成比xに対するInNSbのバンドギャップ、図13(c)は、VI族元素及びIII−V族化合物の格子定数をバンドギャップに対して示す図である。
図13(a)は、組成比x(x=0〜1)のInNと組成比(1−x)のInAsとの化合物であるInNAsに対するバンドギャップエネルギ(eV)を示す。
図13(b)は、組成比x(x=0〜1)のInNと組成比(1−x)のInSbとの化合物であるInNSbに対するバンドギャップエネルギ(eV)を示す。
図13(a)に示すように、InNAsは、例えばInNの組成比xが約0.1〜約0.8の範囲において、バンドギャップエネルギが負になる。
図13(b)に示すように、InNSbは、例えばInNの組成比xが約0.2〜約0.75の範囲において、バンドギャップエネルギが負になる。
すなわち、InNAs及びInNSbは、上記の範囲において、金属的な導電特性(導電性)を示すことになる。
なお、上記の範囲外のバンドギャップエネルギが小さい領域では、熱エネルギによって電子がエネルギを有するため、わずかなバンドギャップを遷移することが可能であり、バンドギャップエネルギが負の場合や金属と同様に電位に勾配がある場合には電流が流れやすい特性を有している。
そして、InNAs及びInNSbに、Al、Ga、Ag、Pなどが含まれても、組成次第でバンドギャップエネルギを0近傍もしくは負に維持することができ、電位に勾配があれば電流が流れる。
これに対して、同様にIII−V族化合物であるInNの格子定数は、閃亜鉛鉱構造において約5.0Å、InAsの格子定数は、約6.06Åである。よって、InNとInAsとの化合物であるInNAsの格子定数は、GaAsなどの5.6Å〜5.9Åに近い値になりうる。
また、III−V族化合物であるInSbの格子定数は、約6.48Åである。よって、InNの格子定数の約5.0Åであるので、InSbとInNとの化合物であるInNSbの格子定数を、GaAsなど5.6Å〜5.9Åに近い値になりうる。
前述したように、レーザダイオードLDなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、サイリスタ(設定サイリスタS、転送サイリスタT)は、ターンオンして、レーザダイオードLDや下部ダイオードに電流が供給できればよい。すなわち、サイリスタ(設定サイリスタS、転送サイリスタT)は、欠陥の影響を受けにくい。
また、上記の発光チップCにおいては、トンネル接合層84を介して、レーザダイオードLD、下部ダイオードUD上に、設定サイリスタS、転送サイリスタTを積層した。よって、電源電位Vga、第1転送信号φ1、第2転送信号φ2、点灯信号φIに用いる電圧が絶対値において大きくなった。前述したように、「L」(−5V)を用いていた。
そこで、電源電位Vga、第1転送信号φ1、第2転送信号φ2、点灯信号φIに用いる電圧が絶対値において低減するために、サイリスタ(設定サイリスタS、転送サイリスタT)に印加される電圧を低減する電圧低減層89を用いてもよい。
電圧低減層89は、設定サイリスタSのpアノード層85とnゲート層86との間に設けられている。なお、転送サイリスタTにおいても同様である。
電圧低減層89は、pアノード層85の一部として、pアノード層85と同様の不純物濃度のp型であってもよく、nゲート層86の一部として、nゲート層86と同様の不純物濃度のn型であってもよい。また、電圧低減層89はi層であってもよい。
図15は、サイリスタの構造とサイリスタの特性を説明する図である。図15(a)は、電圧低減層89を備えるサイリスタの断面図、図15(b)は、電圧低減層89を備えないサイリスタの断面図、図15(c)は、サイリスタ特性である。図15(a)、(b)は、例えば、レーザダイオードLDに積層されていない設定サイリスタSの断面に相当する。よって、裏面電極91は、pアノード層85の裏面に設けられているとする。
図15(a)に示すように、サイリスタは、pアノード層85とnゲート層86との間に、電圧低減層89を備える。なお、電圧低減層89は、pアノード層85と同様な不純物濃度のp型であれば、pアノード層85の一部として働き、nゲート層86と同様な不純物濃度のn型であれば、nゲート層86の一部として働く。電圧低減層89はi層であってもよい。
図15(b)に示すサイリスタは、電圧低減層89を備えない。
図15(c)に示すように、サイリスタでは、pアノード層85、nゲート層86、pゲート層87、nカソード層88に比べ、バンドギャップエネルギが小さい層である電圧低減層89を設けている。よって、サイリスタの立ち上がり電圧Vrは、電圧低減層89を備えないサイリスタの立ち上がり電圧Vr′に比べて低い。さらに、電圧低減層89は、一例として、発光層82のバンドギャップよりも小さいバンドギャップを有する層である。
サイリスタ(設定サイリスタS、転送サイリスタT)は発光素子として利用されるものではなく、あくまでレーザダイオードLDなどの発光素子を駆動する駆動部101の一部として機能する。よって、実際に発光する発光素子の発光波長とは無関係にバンドギャップが決められる。そこで、発光層82のバンドギャップよりも小さいバンドギャップを有する電圧低減層89を設けることで、サイリスタの立ち上がり電圧Vrを低減している。
これにより、サイリスタ及び発光素子がオンした状態で、サイリスタ及び発光素子に印加する電圧が低減される。
GaAsの格子定数は、約5.65Åである。AlAsの格子定数は、約5.66Åである。よって、この格子定数に近い材料は、GaAs基板に対してエピタキシャル成長しうる。例えば、GaAsとAlAsとの化合物であるAlGaAsやGeは、GaAs基板に対してエピタキシャル成長しうる。
また、InPの格子定数は、約5.87Åである。この格子定数に近い材料は、InP基板に対してエピタキシャル成長しうる。
また、GaNの格子定数は、成長面によって異なるが、a面が3.19Å、c面が5.17Åである。この格子定数に近い材料はGaN基板に対してエピタキシャル成長しうる。
例えば、GaAsのバンドギャップエネルギは、約1.43eVである。よって、電圧低減層89を用いないと、サイリスタの立ち上がり電圧Vrは、約1.43Vとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Vrは、0V超且つ1.43V未満としうる(0V<Vr<1.43V)。
これにより、サイリスタがオン状態にある時の、電力消費が低減される。
前述したように、レーザダイオードLDなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、サイリスタ(設定サイリスタS、転送サイリスタT)は、ターンオンして、レーザダイオードLDや下部ダイオードUDに電流が供給できればよい。よって、電圧低減層89を含むサイリスタを発光層として用いるのではなく、電圧低減のために用いるのであれば、サイリスタを構成する半導体層に欠陥が含まれてもよい。
図17は、変形例1−1を説明するレーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例1−1では、電流狭窄層(変形例1−1では電流狭窄層85b)は、pアノード(クラッド)層81の代わりにpアノード層85に設けられている。すなわち、pアノード層85が下側pアノード層85a、電流狭窄層85b、上側pアノード層85cで構成されている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
なお、電流狭窄層は、レーザダイオードLDのnカソード(クラッド)層83や設定サイリスタSのnカソード層88に設けてもよい。
図18は、変形例1−2を説明するレーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例1−2では、電流狭窄層81bの代りに、電流通過部αに対応する部分にトンネル接合層84が設けられている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
前述したように、トンネル接合層84は、逆バイアス状態において電流が流れやすい。しかし、トンネル接合でないnカソード(クラッド)層83とpアノード層85との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分にトンネル接合層84を設けると、レーザダイオードLDに流れる電流が中央部に制限される。
また、トンネル接合層84の代わりに、金属的導電性III−V族化合物層を用いてもよい。
図19は、変形例1−3を説明するレーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例1−3では、nカソード(クラッド)層83を分布ブラッグ反射層(DBR:Distributed Bragg Reflector)(以下では、DBR層と表記する。)としている。DBR層は、屈折率差を設けた半導体層を複数積層して構成される。そして、DBR層は、レーザダイオードLDの出射する光を反射するように構成されている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
第1の実施の形態に係る発光チップCでは、発光素子をレーザダイオードLDとした。第2の実施の形態に係る発光チップCでは、発光素子を発光ダイオードLEDとしている。
発光チップCにおける発光ダイオードLED(下部ダイオードを含む)と設定サイリスタS(転送サイリスタTを含む)との積層された構成を除く他の構成は、第1の実施の形態と同様であって、レーザダイオードLDを発光ダイオードLEDに置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。
第2の実施の形態に係る発光チップCでは、p型の基板80上に、発光ダイオードLEDのpアノード層81、発光層82、nカソード層83が積層されている。さらに、nカソード層上に、トンネル接合層84が設けられている。そして、トンネル接合層84上に、設定サイリスタSのpアノード層85、nゲート層86、pゲート層87、nカソード層88が積層されている。これらの層は、モノリシックに積層されている。
そして、pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cで構成されている。
nカソード層83は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
なお、他は、第1の実施の形態と同様である。
この場合、光は、トンネル接合層84を通過して出射する。トンネル接合層84は、高濃度に不純物を含むため、光を吸収するおそれがある。この場合であっても、光量が小さくてもよい用途には用いうる。例えば、光量が放射エネルギでnW又はμWなどでもよい用途に使用しうる。他の変形例及び他の実施の形態でも同様である。
トンネル接合層84、金属的導電性III−V族化合物層、電圧低減層89での光の吸収を回避する方法として、nオーミック電極321の中央開口部の一部又は全部において、設定サイリスタSのnカソード層88、pゲート層87、nゲート層86、pアノード層85、トンネル接合層84の厚さ方向における一部又は全部をエッチングによって取り除いてもよい。トンネル接合層84の代わりに金属的導電性III−V族化合物層を用いる場合は、金属的導電性III−V族化合物層の厚さ方向に一部もしくは全部をエッチングによって取り除けばよい。さらに、電圧低減層89を用いる場合にも、同様に取り除けばよい。
また、第1の実施の形態における変形例1−1と同様に、設定サイリスタSのpアノード層85に、電流狭窄層を設けてもよい。また、発光ダイオードLEDのnカソード層83、設定サイリスタSのnカソード層88に、電流狭窄層を設けてもよい。
図20に示した半導体積層体が引っ繰り返されて、転写基板100に対して、逆に積層されることになる。よって、転写基板100の裏面に裏面電極91を設ける場合には、転写基板100はn型となる。すなわち、カソードコモンとなり、回路の極性が逆になる。
なお、この構造においても、電流狭窄層を設ける位置を変更してもよく、電流狭窄層としてトンネル接合層84や金属的導電性III−V族化合物層を用いてもよく、電圧低減層89を設けてもよい。
また、転写基板100への貼り付け構造は、他の実施の形態にも適用できる。
以下では、第2の実施の形態に係る発光チップCの変形例を説明する。
図22は、変形例2−1を説明する発光ダイオードLEDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例2−1では、発光層82を2つのDBR層で挟んでいる。すなわち、pアノード層81及びnカソード層83がDBR層として構成されている。pアノード層81は、電流狭窄層81bを含んでいる。すなわち、pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cの順で積層され、下側pアノード層81a、上側pアノード層81cがDBR層として構成されている。
なお、下側pアノード層81a、上側pアノード層81c、nカソード層83を、下側pアノード(DBR)層81a、上側pアノード(DBR)層81c、nカソード(DBR)層83と表記することがある。
また、電流狭窄層81bを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
このように構成することで、発光ダイオードLEDから出射する光は、トンネル接合層84に吸収されることが抑制される。金属的導電性III−V族化合物層や電圧低減層89を用いた場合においても、発光ダイオードLEDから出射する光が、金属的導電性III−V族化合物層や電圧低減層89に吸収されることが抑制される。
図23は、変形例2−2を説明する発光ダイオードLEDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例2−2では、図22に示した発光チップCのnカソード(DBR)層81をDBR層としないnカソード層83とし、その代りnカソード層88をDBR層としている。よって、nカソード層88をnカソード(DBR)層88と表記する。他の構成は、第1の実施の形態に係る発光チップCと同様である。
なお、発光ダイオードLEDからの光が、トンネル接合層84、金属的導電性III−V族化合物層、電圧低減層89などにより吸収されて、出射する光量が低下することがある。この場合であっても、光量が小さくてもよい用途には用いうる。
図24は、変形例2−3を説明する発光ダイオードLEDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例2−3では、図22に示した発光チップCのnカソード(DBR)層83をDBR層としないnカソード層83としている。他の構成は、第1の実施の形態に係る発光チップCと同じである。
また、発光層82から出射した光の内、基板80側に向う光が反射されて、出射口側に向かう。よって、pアノード層81がDBR層でない場合に比べ、光利用効率が向上する。
なお、発光ダイオードLEDからの光が、トンネル接合層84、金属的導電性III−V族化合物層、電圧低減層89などにより吸収されて、出射する光量が低下することがある。よって、光量が小さくてもよい用途に使用すればよい。
また、発光ダイオードLEDからの光が、トンネル接合層84、金属的導電性III−V族化合物層、電圧低減層89などにより吸収されて、出射する光量が低下する場合には、nカソード(DBR)層83をDBR層とし、pアノード層81をDBR層とせず、転写基板100を用いて、半導体積層体を引っ繰り返して逆に積層した状態で製造してもよい。
第1の実施の形態に係る発光チップCでは、発光素子をレーザダイオードLDとし、第2の実施の形態に係る発光チップCでは、発光素子を発光ダイオードLEDとした。第3の実施の形態に係る発光チップCでは、発光素子として垂直共振器面発光レーザVCSEL(Vertical Cavity Surface Emitting Laser)としている。
発光チップCにおける垂直共振器面発光レーザVCSEL(下部ダイオードUDを含む)と設定サイリスタS(転送サイリスタTを含む)との積層された構成を除く他の構成は、第1の実施の形態と同様であって、レーザダイオードLDを垂直共振器面発光レーザVCSELに置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。
垂直共振器面発光レーザVCSELと設定サイリスタSとが積層されている。
基本的な構成は、図22に示した第2の実施の形態に係る発光チップCと同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層83)とで挟まれた発光層82において、光を共振させてレーザ発振させている。2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層83)との反射率が例えば99%以上になるとレーザ発振する。
また、第1の実施の形態における変形例1−1と同様に、設定サイリスタSのpアノード層85に、電流狭窄層を設けてもよい。また、発光ダイオードLEDのnカソード層83、設定サイリスタSのnカソード層88に、電流狭窄層を設けてもよい。
また、垂直共振器面発光レーザVCSELからの光が、トンネル接合層84、金属的導電性III−V族化合物層、電圧低減層89などにより吸収されて、出射する光量が低下する場合には、転写基板100を用いて、半導体積層体を引っ繰り返して製造してもよい。
トンネル接合層84、金属的導電性III−V族化合物層、電圧低減層89での光の吸収を回避する方法として、nオーミック電極321の中央開口部の一部又は全部において、設定サイリスタSのnカソード層88、pゲート層87、nゲート層86、pアノード層85、トンネル接合層84の厚さ方向における一部又は全部をエッチングによって取り除いてもよい。トンネル接合層84の代わりに金属的導電性III−V族化合物層を用いる場合は、金属的導電性III−V族化合物層の厚さ方向に一部もしくは全部をエッチングによって取り除けばよい。さらに、電圧低減層89を用いる場合にも、同様に取り除けばよい。
図26は、変形例3−1を説明する垂直共振器面発光レーザVCSELと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例3−1の基本的な構成は、図23に示した第2の実施の形態に係る発光チップCの変形例2−2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層88)とで挟まれた発光層82において、光を共振させてレーザ発振させている。
図27は、変形例3−2を説明する垂直共振器面発光レーザVCSELと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例3−2の基本的な構成は、図18に示した第1の実施の形態に係る発光チップCの変形例1−2と同様であって、pアノード層81とpアノード層85をDBR層としている。他の構成は、変形例1−2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、発光層82とnカソード層83とを挟む2つのDBR層(pアノード(DBR)層81とpアノード(DBR)層85)において、光を共振させてレーザ発振させている。
なお、トンネル接合層84を電流狭窄に使用しているので、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
第1の実施の形態から第3の実施の形態では、転送サイリスタTは、下部ダイオードUDの上に構成されていて、下部ダイオードUDと転送サイリスタTとは直列接続されていた。このため、転送サイリスタTに供給される第1転送信号φ1、第2転送信号φ2の「L」の電位は、直列接続された下部ダイオードUDと転送サイリスタTとに印加された。このため、例えば、「L」(−5V)であった。
発光チップC1(C)は、レーザダイオードLD1〜LD128で構成される発光部102(図4(a)参照)を備える。また、発光チップC1(C)は、設定サイリスタS1〜S128、転送サイリスタT1〜T128、結合ダイオードD1〜D127、電源線抵抗Rg1〜Rg128、スタートダイオードSD、電流制限抵抗R1、R2により構成される駆動部101を備える。
すなわち、第4の実施の形態に係る発光チップCは、図5に示した第1の実施の形態に係る発光チップCが備える下部ダイオードUD1〜UD128を備えない。
第4の実施の形態に係る発光チップCの平面レイアウトは、図6(a)に示した第1の実施の形態に係る発光チップCの平面レイアウトと同じである。よって、説明を省略する。
図29に示す第4の実施の形態に係る発光チップCのアイランド301、302の断面図は、図6(a)のVIB−VIB線での断面である。ただし、図10、11、12と同様に、図6(b)とは逆の側から見た図になっている。そして、図29に示す断面図は、第1の実施の形態に係る発光チップCの図12(i)に示す断面図に対応する。
これにより、転送サイリスタTのpアノード層85は、基板80の裏面電極91に供給される基準電位Vsub(「H」(0V))に設定される。
そして、転送サイリスタTの下にある下部ダイオードUDは、pアノード層81、発光層82、nカソード層83の側面が接続配線74により短絡(ショート)されている。これにより、下部ダイオードUDは、存在するが動作しないようになっている。なお、アイランド302の側面の全面が、保護層90で覆われていてもよい。
図9に示した第1の実施の形態に係る発光チップCの動作を説明するタイミングチャートにおいて、第1転送信号φ1及び第2転送信号φ2の「L」が「L′」になっている。前述のように、第1転送信号φ1及び第2転送信号φ2は、転送サイリスタTのアノードとカソードとの間に印加される。よって、第1の実施の形態に係る発光チップCの第1転送信号φ1及び第2転送信号φ2より、絶対値が小さい電圧でよい。すなわち、下部ダイオードUDに印加される電圧(ここでは、1.7Vとした。)が不要になる。この例では、「L′」(−3.3V)となる。なお、発光チップCの動作は、第1転送信号φ1及び第2転送信号φ2の「L」(−5V)を「L′」(−3.3V)とするとともに、下部ダイオードUDの動作を無視すればよい。
動作させるための第1転送信号φ1及び第2転送信号φ2が低電圧化され、低消費電力化される。
また、転送サイリスタTの間を結合ダイオードDで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cを順に積層して構成されている(図10(c)参照)。
下側pアノード層81a、上側pアノード層81cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
GaN基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図12、図18、図20、図21、図25等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cを順に積層して構成されている(図10(c)参照)。
下側pアノード層81a、上側pアノード層81cは、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
InP基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図12、図18、図20、図21、図25等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
さらに、それぞれの実施の形態を、他の実施の形態と組み合わせて用いてもよい。
Claims (5)
- 基板上に設けられた第1の半導体積層体で構成された、発光層を含む発光素子と、
前記第1の半導体積層体上に設けられた第2の半導体積層体で構成された、前記発光素子を駆動するサイリスタと、を備え、
前記第2の半導体積層体は、前記発光層のバンドギャップエネルギよりも小さいバンドギャップエネルギの電圧低減層を備える発光部品。 - 基板上に設けられた第1の半導体積層体で構成された、発光層を含む複数の発光素子と、
前記第1の半導体積層体上に設けられた第2の半導体積層体で構成された、複数の前記発光素子を駆動する複数のサイリスタを含み、複数の当該発光素子を順にオン状態への移行が可能な状態に駆動する駆動部と、を備え、
前記第2の半導体積層体は、前記発光層のバンドギャップエネルギよりも小さいバンドギャップエネルギの電圧低減層を備える発光部品。 - 前記第2の半導体積層体は、アノード層、第1ゲート層、第2ゲート層、及びカソード層の少なくとも4層を含み、
前記電圧低減層のバンドギャップエネルギは、前記4層のいずれの層のバンドギャップエネルギよりも小さいことを特徴とする請求項1又は2に記載の発光部品。 - 基板上に設けられ、発光素子に加工される第1の半導体積層体と、
前記第1の半導体積層体上に設けられ、前記発光素子を駆動するサイリスタに加工される第2の半導体積層体と、を備え、
前記第2の半導体積層体は、前記発光素子の発光層を構成する半導体層のバンドギャップエネルギよりも小さいバンドギャップエネルギの電圧低減層を備える半導体積層基板。 - 前記第2の半導体積層体は、アノード層、第1ゲート層、第2ゲート層、及びカソード層の少なくとも4層を含み、
前記電圧低減層のバンドギャップエネルギは、前記4層のいずれの層のバンドギャップエネルギよりも小さいことを特徴とする請求項4に記載の半導体積層基板。
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