JP6210120B2 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents
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Description
光ダイオード機能を担わせ、pnpn4層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
そこで本発明は、電圧低減層を用いない場合に比べて、サイリスタのオン状態における消費電力を低減できる発光部品などを提供することを目的とする。
請求項2に記載の発明は、前記転送素子は、前記電圧低減層を含むサイリスタで構成されていることを特徴とする請求項1に記載の発光部品である。
請求項3に記載の発明は、前記発光素子と前記設定サイリスタとは、トンネル接合を介して積層され、前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする請求項1又は2の発光部品である。
請求項4に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記トンネル接合を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項3に記載の発光部品である。
請求項5に記載の発明は、前記発光素子と前記設定サイリスタとは、金属的な導電性を有するIII−V族化合物層を介して積層されていることを特徴とする請求項1又は2に記載の発光部品である。
請求項6に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記金属的な導電性を有するIII−V族化合物層を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項5に記載の発光部品である。
請求項7に記載の発明は、前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層における少なくとも1つの半導体層の少なくとも一部が、分布ブラッグ反射層であることを特徴とする請求項1乃至6のいずれか1項に記載の発光部品である。
請求項8に記載の発明は、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタ上にそれぞれが積層されることで直列接続され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、前記発光手段から出射される光を結像させる光学手段と、を備え、前記設定サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に前記転送素子と接続された電極を有し、前記電圧低減層は、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有することを特徴とするプリントヘッドである。
請求項9に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタにそれぞれが直列接続され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記設定サイリスタは、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有する電圧低減層を含んで構成されていることを特徴とする画像形成装置である。
請求項10に記載の発明は、サイリスタと、前記サイリスタとトンネル接合を介して当該サイリスタ上に積層されることで直列接続された発光素子と、を備え、前記サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に当該サイリスタをオフ状態からオン状態に移行させるための電極を有し、前記電圧低減層は、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有し、前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする発光部品である。
請求項11に記載の発明は、サイリスタと、前記サイリスタと金属的な導電性を有するIII−V族化合物層を介して当該サイリスタ上に積層されることで直列接続された発光素子と、を備え、前記サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に当該サイリスタをオフ状態からオン状態に移行させるための電極を有することを特徴とする発光部品である。
請求項2の発明によれば、転送素子が電圧低減層を備えない場合に比べて、製造工程の共通化ができる。
請求項3の発明によれば、トンネル接合を用いない場合に比べて、積層された発光素子と設定サイリスタとに印加する電圧が低減できる。
請求項4の発明によれば、電流経路を狭窄しない場合に比べて、低消費電力化できる。
請求項5の発明によれば、金属的な導電性を有するIII−V族化合物層を用いない場合に比べて、積層された発光素子と設定サイリスタとに印加する電圧が低減できる。
請求項6の発明によれば、電流経路を狭窄しない場合に比べて、低消費電力化できる。
請求項7の発明によれば、分布ブラッグ反射層を用いない場合に比べて、光利用効率が向上する。
請求項8の発明によれば、電圧低減層を用いない場合に比べて、プリントヘッドの消費電力が低減する。
請求項9の発明によれば、電圧低減層を用いない場合に比べて、画像形成装置の消費電力が低減する。
請求項10、11の発明によれば、発光素子の発光層のバンドギャップよりも小さいバンドギャップを有する層を用いない場合に比べて、サイリスタの消費電力が低減する。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備える。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子の一例としての発光ダイオードLED)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1〜C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1〜C40の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1〜C40は、発光チップC1から番号順に発光チップC40までを含む。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
発光チップCは、表面形状が矩形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(第1の実施の形態では発光ダイオードLED1〜LED128(区別しない場合は、発光ダイオードLEDと表記する。))を含んで構成される発光部102を備える。さらに、発光チップCは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板80の一端部からφI端子、φ1端子の順に設けられ、基板80の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極92(後述する図6参照)が設けられている。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1〜C40が搭載され、信号発生回路110と発光チップC1〜C40とを接続する配線(ライン)が設けられている。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1〜C40に、点灯信号φI1〜φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1〜C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1〜C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板80の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)の発光チップC1〜C40に、図4(a)に示した発光部102の発光素子の並び(第1の実施の形態では発光ダイオードLED1〜LED128の番号順)の方向を矢印で示している。
回路基板62には、発光チップCの基板80の裏面に設けられたVsub端子である裏面電極92(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2〜C40の構成は、発光チップC1と同じである。
そして、発光チップC1(C)は、設定サイリスタS1〜S128(区別しない場合は、設定サイリスタSと表記する。)を備える。発光ダイオードLED1〜LED128及び設定サイリスタS1〜S128は、同じ番号の発光ダイオードLEDと設定サイリスタSとが直列接続されている。
なお、後述する図6(b)に示すように、基板80上に列状に配列された設定サイリスタS上に発光ダイオードLEDが積層されている。よって、発光ダイオードLED1〜LED128も列状に配列されている。
なお、ここでは転送素子の一例として転送サイリスタTを用いて説明するが、順にオン状態となる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップC1(C)は、転送サイリスタT1〜T128をそれぞれ番号順に2つをペアにして、それぞれのペアの間に結合ダイオードD1〜D127(区別しない場合は、結合ダイオードDと表記する。)を備える。
さらに、発光チップC1(C)は、電源線抵抗Rg1〜Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
ここでは、設定サイリスタS1〜S128、転送サイリスタT1〜T128、電源線抵抗Rg1〜Rg128、結合ダイオードD1〜D127、スタートダイオードSD、電流制限抵抗R1、R2により転送部101が構成される。
そして、図5において上から、転送部101、発光部102の順に並べられている。
発光ダイオードLEDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、発光ダイオードLEDの数より多くてもよい。
なお、後述するように、発光ダイオードLED、サイリスタ(設定サイリスタS、転送サイリスタT)、結合ダイオードD1及びスタートダイオードSDは、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内で表記する場合がある。
転送サイリスタT、設定サイリスタSのそれぞれのアノードは、発光チップC1(C)の基板80に接続される(アノードコモン)。
そして、これらのアノードは、基板80の裏面に設けられたVsub端子である裏面電極92(後述の図6(b)参照)を介して電源ライン200a(図4(b)参照)に接続される。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
なお、この接続はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性は逆となり、不純物を添加していないイントリンシック(i)型(半絶縁性又は絶縁性)の基板を用いた場合は、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubと接続される端子が設けられる。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
図6(a)では、発光ダイオードLED1〜LED4、設定サイリスタS1〜S4、転送サイリスタT1〜T4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、基板80の裏面に設けられたVsub端子(裏面電極92)は、基板80の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、基板80の右端部に設けられる。また、スタートダイオードSDは基板80の右端部に設けられてもよい。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。
p型の基板80(基板80)上に、p型のアノード層81(pアノード層81)、電圧低減層90、n型のゲート層82(nゲート層82)、p型のゲート層83(pゲート層83)及びn型のカソード層84(nカソード層84)が順に設けられている。なお、以下では、( )内の表記を用いる。他の場合も同様とする。
そして、nカソード層84上に、トンネル接合(トンネルダイオード)層85が設けられている。
さらに、トンネル接合層85上に、p型のアノード層86(pアノード層86)、発光層87、n型のカソード層88(nカソード層88)が設けられている。
そして、発光ダイオードLED1上には、発光ダイオードLEDが出射する光に対して透光性の絶縁材料で構成された光出射口保護層89が設けられている。
なお、電圧低減層90は、pアノード層81と同様の不純物濃度のp型として、pアノード層81とともにpアノード層としてもよい。また、電圧低減層90は、nゲート層82と同様の不純物濃度のn型として、nゲート層82とともにnゲート層としてもよい。
ここで、pアノード層81が第1の半導体層の一例、nゲート層82が第2の半導体層の一例、pゲート層83が第3の半導体層の一例、nカソード層84が第4の半導体層の一例である。そして、電圧低減層90がpアノード層に含まれる場合には、電圧低減層90は、第1の半導体層に含まれる。また、電圧低減層90がnゲート層に含まれる場合には、電圧低減層90は、第2の半導体層に含まれる。以下同様である。また、電圧低減層90は、i層であってもよい。
ここでは、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84の表記は、設定サイリスタS及び転送サイリスタTを構成する場合の機能(働き)に対応させている。すなわち、pアノード層81はアノード、nゲート層82及びpゲート層83はゲート、nカソード層84はカソードとして働く。そして、電圧低減層90は、後述するように、pアノード層81の一部又はnゲート層82の一部として働く。なお、結合ダイオードD、電源線抵抗Rgを構成する場合には、後述するように異なる機能(働き)をする。
そして、pアノード層86、nカソード層88の表記も同様であって、発光ダイオードLEDを構成する場合の機能(働き)に対応させている。すなわち、pアノード層86はアノード、nカソード層88はカソードとして働く。
また、複数のアイランドは、層の一部を備えていないものを含む。例えば、アイランド302は、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84を備えるが、nカソード層84は、一部のみを備える。
アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。アイランド302には、転送サイリスタT1、結合ダイオードD1が設けられている。アイランド303には、電源線抵抗Rg1が設けられている。アイランド304には、スタートダイオードSDが設けられている。アイランド305には電流制限抵抗R1が、アイランド306には電流制限抵抗R2が設けられている。
そして、発光チップCには、アイランド301、302、303と同様なアイランドが、並列して複数形成されている。これらのアイランドには、設定サイリスタS2、S3、S4、…、発光ダイオードLED2、LED3、LED4、…、転送サイリスタT2、T3、T4、…、結合ダイオードD2、D3、D4、…等が、アイランド301、302、303と同様に設けられている。
図6(a)に示すように、アイランド301には、設定サイリスタS1及び発光ダイオードLED1が設けられている。
設定サイリスタS1は、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84から構成されている。そして、nカソード層88、発光層87、pアノード層86、トンネル接合層85、nカソード層84を除去して露出させたpゲート層83上に設けられたp型のオーミック電極331(pオーミック電極331)をゲートGs1の電極(ゲート端子Gs1と表記することがある。)とする。
なお、pアノード層86には、電流狭窄層86b(後述する図7参照)が含まれている。電流狭窄層86bは、発光ダイオードLEDに流れる電流を、発光ダイオードLEDの中央部に制限するために設けられている。すなわち、発光ダイオードLEDの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードLEDの中央部が電流の流れやすい電流通過部αとなり、周辺部が電流の流れにくい電流阻止部βとなるように、電流狭窄層86bが設けられている。図6(a)の発光ダイオードLED1に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。
発光ダイオードLED1の中央部から光を取り出すために、nオーミック電極321は、中央部を開口とするように、発光ダイオードLED1の周辺部に設けられている。
なお、電流狭窄層86bについては、後述する。
転送サイリスタT1は、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域313)上に設けられたnオーミック電極323をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極323を設けてもよい。そして、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をゲートGt1の端子(ゲート端子Gt1と表記することがある。)とする。
同じく、アイランド302に設けられた結合ダイオードD1は、pゲート層83、nカソード層84から構成される。つまり、nカソード層88、発光層87、pアノード層86、トンネル接合層85を除去して露出させたnカソード層84(領域314)上に設けられたnオーミック電極324をカソード端子とする。なお、トンネル接合層85のn++層85aを除去せず、トンネル接合層85のn++層85a上にnオーミック電極324を設けてもよい。そして、nカソード層84を除去して露出させたpゲート層83上に設けられたpオーミック電極332をアノード端子とする。ここでは、結合ダイオードD1のアノード端子は、ゲートGt1(ゲート端子Gt1)と同じである。
アイランド305に設けられた電流制限抵抗R1、アイランド306に設けられた電流制限抵抗R2は、アイランド303に設けられた電源線抵抗Rg1と同様に設けられ、それぞれが2個のpオーミック電極(符号なし)間のpゲート層83を抵抗とする。
点灯信号線75は、幹部75aと複数の枝部75bとを備える。幹部75aは発光ダイオードLEDの列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、アイランド301に設けられた発光ダイオードLED1のカソード端子であるnオーミック電極321と接続されている。他の発光ダイオードLEDのカソード端子も同様である。
点灯信号線75は、発光ダイオードLED1側に設けられたφI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
アイランド302に設けられたnオーミック電極324(結合ダイオードD1のカソード端子)は、隣接する転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続配線79で接続されている。
ここでは説明を省略するが、他の発光ダイオードLED、設定サイリスタS、転送サイリスタT、結合ダイオードD等についても同様である。
なお、以上の接続・構成はp型の基板80を用いた際の構成であり、n型の基板を用いる場合は極性が逆となる。また、i型の基板を用いる場合は、基板の転送部101及び発光部102が設けられる側に、基準電位Vsubを供給する電源ライン200aと接続される端子が設けられる。そして、接続及び構成は、p型の基板80を用いる場合とn型の基板を用いる場合とのどちらかと同様となる。
図7は、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の拡大断面図である。なお、光出射口保護層89及び保護層91を省略している。以下同様である。
前述したように、設定サイリスタS上にトンネル接合層85を介して発光ダイオードLEDが積層されている。すなわち、設定サイリスタSと発光ダイオードLEDとは直列接続されている。
電圧低減層90は、pアノード層81の一部として、pアノード層81と同様の不純物濃度のp型であってもよく、nゲート層82の一部として、nゲート層82と同様の不純物濃度のn型であってもよい。また、電圧低減層90はi層であってもよい。
トンネル接合層85は、n型の不純物(ドーパント)を高濃度に添加(ドープ)したn++層85aと、p型の不純物を高濃度に添加したp++層85bとで構成されている。
発光ダイオードLEDは、pアノード層86、発光層87、nカソード層88で構成されている。なお、発光層87は、井戸(ウエル)層と障壁(バリア)層とが交互に積層された量子井戸構造である。なお、発光層87は、i層であってもよい。また、発光層は、量子井戸構造以外であってもよく、例えば、量子線(量子ワイヤ)や量子箱(量子ドット)であってもよい。
そして、pアノード層86は、積層された下側p層86aと電流狭窄層86bと上側p層86cで構成されている。電流狭窄層86bは、電流通過部αと電流阻止部βとで構成されている。図6(a)で示したように、電流通過部αは、発光ダイオードLEDの中央部に、電流阻止部βは、発光ダイオードLEDの周辺部に設けられている。
図8は、サイリスタの構造とサイリスタの特性を説明する図である。図8(a)は、電圧低減層90を備える第1の実施の形態に係るサイリスタの断面図、図8(b)は、電圧低減層90を備えないサイリスタの断面図、図8(c)は、サイリスタ特性である。図8(a)、(b)は、発光ダイオードLEDが積層されていない転送サイリスタTの断面を示している。なお、発光ダイオードLEDが積層された設定サイリスタSも同様の特性を示す。
図8(a)に示すように、第1の実施の形態に係るサイリスタ(転送サイリスタT、設定サイリスタS)は、pアノード層81とnゲート層82との間に、電圧低減層90を備える。なお、電圧低減層90は、pアノード層81と同様な不純物濃度のp型であれば、pアノード層81の一部として働き、nゲート層82と同様な不純物濃度のn型であれば、nゲート層82の一部として働く。電圧低減層90はi層であってもよい。
図8(b)に示すサイリスタは、電圧低減層90を備えない。
図8(c)に示すように、第1の実施の形態に係るサイリスタでは、pアノード層81、nゲート層82、pゲート層83、nカソード層84に比べ、バンドギャップエネルギが小さい層である電圧低減層90を設けている。よって、第1の実施の形態に係るサイリスタの立ち上がり電圧Vrは、電圧低減層90を備えないサイリスタの立ち上がり電圧Vr′に比べて低い。さらに、電圧低減層90は、一例として、発光層87のバンドギャップよりも小さいバンドギャップを有する層である。第1の実施の形態に係るサイリスタは発光部品として利用されるものではなく、あくまで発光ダイオードLEDなどの発光部品を駆動する駆動回路の一部として機能する。よって、実際に発光する発光部品の発光波長とは無関係にバンドギャップが決められる。そこで、発光層87のバンドギャップよりも小さいバンドギャップを有する電圧低減層90を設けることで、サイリスタの立ち上がり電圧Vrを低減している。これにより、サイリスタおよび発光素子がオンした状態で、サイリスタおよび発光素子にかかる電圧も低減される。
GaAsの格子定数は、約5.65Åである。AlAsの格子定数は、約5.66Åである。よって、この格子定数に近い材料は、GaAs基板に対してエピタキシャル成長しうる。例えば、GaAsとAlAsとの化合物であるAlGaAsやGeは、GaAs基板に対してエピタキシャル成長しうる。
また、InPの格子定数は、約5.87Åである。この格子定数に近い材料は、InP基板に対してエピタキシャル成長しうる。
また、GaNの格子定数は、成長面によって異なるが、a面が3.19Å、c面が5.17Åである。この格子定数に近い材料はGaN基板に対してエピタキシャル成長しうる。
例えば、GaAsのバンドギャップエネルギは、約1.43eVである。よって、電圧低減層90を用いないと、サイリスタの立ち上がり電圧Vrは、約1.43Vとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Vrは、0V超且つ1.43V未満としうる(0V<Vr<1.43V)。
これにより、サイリスタがオン状態にある時の、電力消費が低減される。
図10は、設定サイリスタSと発光ダイオードLEDとの積層構造をさらに説明する図である。図10(a)は、設定サイリスタSと発光ダイオードLEDとの積層構造における模式的なエネルギーバンド図、図10(b)は、トンネル接合層85の逆バイアス状態におけるエネルギーバンド図、図10(c)は、トンネル接合層85の電流電圧特性を示す。
図10(a)のエネルギーバンド図に示すように、図7のnオーミック電極321と裏面電極92との間に、発光ダイオードLED及び設定サイリスタSが順バイアスになるように電圧を印加すると、トンネル接合層85のn++層85aとp++層85bとの間が逆バイアスになる。
一方、図10(b)に示すように、トンネル接合層85(トンネル接合)は、逆バイアス(−V)されると、p++層85b側の価電子帯(バレンスバンド)の電位Evが、n++層85a側の伝導帯(コンダクションバンド)の電位Ecより上になる。そして、p++層85bの価電子帯(バレンスバンド)から、n++層85a側の伝導帯(コンダクションバンド)に電子がトンネルする。そして、逆バイアス電圧(−V)が増加するほど、電子がトンネルしやすくなる。すなわち、図10(c)に示すように、トンネル接合層85(トンネル接合)は、逆バイアスにおいて、電流が流れやすい。
ここでは、設定サイリスタSは、接続された転送サイリスタTがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φIが「L」になると、設定サイリスタSがターンオンしてオン状態になるとともに、発光ダイオードLEDを点灯させる(点灯を設定する)。よって、本明細書では、「設定サイリスタ」と表記する。
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層81、pゲート層83)、n型の半導体層(nゲート層82、nカソード層84)、Ge又はGeを含む電圧低減層90が、基板80上に積層して構成されている。前述したように、電圧低減層90は、p型又はn型として働く。ここでは、一例として、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとする。
サイリスタのアノードは、裏面電極92に供給される基準電位Vsub(「H」(0V))である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードを基準電位Vsub(「H」(0V))に設定しているので、ゲートは、0V(「H」)になるとする。また、オン状態のサイリスタのカソードは、−1Vとなる。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位(絶対値が大きい負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1〜C40を備える(図3、4参照)。
発光チップC1〜C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図11は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図11では、発光チップC1の発光ダイオードLED1〜LED5の5個の発光ダイオードLEDの点灯又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図9では、発光チップC1の発光ダイオードLED1、LED2、LED3、LED5を点灯させ、発光ダイオードLED4を消灯(非点灯)としている。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
以下では、「H」(0V)及び「L」(−3.3V)を、「H」及び「L」と省略する場合がある。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L」(−3.3V)に移行する。そして、期間T(2)の終了時刻iにおいて「L」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
ここでは、発光チップC1の発光ダイオードLED1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「L」(−3.3V)に移行する。そして、時刻dで「L」から「H」に移行し、時刻eにおいて「H」を維持する。
(1)時刻a
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L」(−3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1〜C40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vgaの「L」(−3.3V)になり、発光チップC1〜C40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップC1〜C40のそれぞれの電源線71は「L」になる(図5参照)。
転送サイリスタT、設定サイリスタSのアノード端子はVsub端子に接続されているので、「H」に設定される。
図11に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。しかし、第1転送信号線72にカソード端子が接続された、番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が−4.8Vであるのでターンオンできない。一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、アノードの電位(「H」(0V))から−1Vになる。
これにより、設定サイリスタS1のしきい電圧が−1.5V、転送サイリスタT2、設定サイリスタS2のしきい電圧が−3V、転送サイリスタT3、設定サイリスタS3のしきい電圧が−4.5V、番号が4以上の転送サイリスタT、設定サイリスタSのしきい電圧が−4.8Vになる。
しかし、第1転送信号線72は、オン状態の転送サイリスタT1により−1Vになっているので、オフ状態の奇数番号の転送サイリスタTはターンオンしない。第2転送信号線73は、「H」(0V)であるので、偶数番号の転送サイリスタTはターンオンしない。点灯信号線75は「H」(0V)であるので、いずれの発光ダイオードLEDも点灯しない。
時刻cにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行する。
点灯信号φI1が「H」から「Lo」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「Lo」(−5V)に移行する。すると、設定サイリスタSのアノードとカソードとの間に分圧される電圧が−3.3Vになる。すると、しきい電圧が−1.5Vである設定サイリスタS1がターンオンして、発光ダイオードLED1が点灯(発光)する。これにより、設定サイリスタS1のアノードとカソードとの間の電圧が−1Vとなるため、点灯信号線75の電位が−2.7Vに近い電位になる。なお、設定サイリスタS2はしきい電圧が−3Vであるが、設定サイリスタS2にかかる電圧は、発光ダイオードLEDに印加される電圧1.7Vを−2.7Vに足した−1Vになるので、設定サイリスタS2はターンオンしない。
時刻cの直後において、転送サイリスタT1、設定サイリスタS1がオン状態にあって、発光ダイオードLED1が点灯(発光)している。
時刻dにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行する。
点灯信号φI1が「Lo」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が−2.7Vから「H」(0V)に移行する。すると、発光ダイオードLED1のカソード及び設定サイリスタS1のアノードとがともに「H」になるので設定サイリスタS1がターンオフするとともに、発光ダイオードLED1が消灯する(非点灯になる)。発光ダイオードLED1の点灯期間は、点灯信号φI1が「H」から「Lo」に移行した時刻cから、点灯信号φI1が「Lo」から「H」に移行する時刻dまでの、点灯信号φI1が「Lo」(−5V)である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L」(−3.3V)に移行する。ここで、発光ダイオードLED1を点灯制御する期間T(1)が終了し、発光ダイオードLED2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が−1Vに移行する。前述したように、転送サイリスタT2は、しきい電圧が−3Vになっているので、ターンオンする。これにより、ゲート端子Gt2(ゲート端子Gs2)の電位が「H」(0V)、ゲートGt3(ゲートGs3)の電位が−1.5V、ゲートGt4(ゲートGs4)の電位が−3Vになる。そして、番号が5以上のゲートGt(ゲートGs)の電位が−3.3Vになる。
時刻eの直後において、転送サイリスタT1、T2がオン状態にある。
時刻fにおいて、第1転送信号φ1が−1Vから「H」(0V)に移行する。
第1転送信号φ1が−1Vから「H」に移行すると、φ1端子を介して第1転送信号線72の電位が−1Vから「H」に移行する。すると、オン状態の転送サイリスタT1は、アノードとカソードとがともに「H」になって、ターンオフする。すると、ゲートGt1(ゲートGs1)の電位は、電源線抵抗Rg1を介して、電源線71の電源電位Vga(「L」(−3.3V))に向かって変化する。これにより、結合ダイオードD1が電流の流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲートGt2(ゲートGs2)が「H」(0V)である影響は、ゲートGt1(ゲートGs1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDで接続されたゲートGtを有する転送サイリスタTは、しきい電圧が−4.8Vになって、「L」(−3.3V)の第1転送信号φ1又は第2転送信号φ2ではターンオンしなくなる。
時刻fの直後において、転送サイリスタT2がオン状態にある。
時刻gにおいて、点灯信号φI1が「H」(0V)から「Lo」(−5V)に移行すると、時刻cでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS1がターンオンして、発光ダイオードLED2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「Lo」(−5V)から「H」(0V)に移行すると、時刻dでの設定サイリスタS1及び発光ダイオードLED1と同様に、設定サイリスタS2がターンオフして、発光ダイオードLED2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L」(−3.3V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−3Vの転送サイリスタT3がターンオンする。時刻iで、発光ダイオードLED2を点灯制御する期間T(2)が終了し、発光ダイオードLED3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
そして、オン状態の転送サイリスタTのゲートGtにゲートGsが接続された設定サイリスタSは、しきい電圧が−1.5Vであるので、点灯信号φIが「H」(0V)から「Lo」(−5V)に移行するとターンオンし、設定サイリスタSに直列接続された発光ダイオードLEDが点灯(発光)する。
なお、「H」(0V)の点灯信号φIは、設定サイリスタSをオフ状態に維持するとともに、発光ダイオードLEDを非点灯に維持する。すなわち、点灯信号φIは、発光ダイオードLEDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各発光ダイオードLEDの点灯又は非点灯を制御する。
発光チップCの製造方法について説明する。ここでは、図7に示した設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301の断面図で説明する。
なお、図12(a)〜(f)では、複数の工程をまとめて示す場合がある。
以下順に説明する。
ここでは、基板80は、p型のGaAsを例として説明するが、n型のGaAs、i型のGaAsでもよい。また、InP、GaN、InAs、サファイア、Siなどでもよい。基板を変更した場合、基板上にモノリシックに積層される(エピタキシャル成長する)材料は基板の格子定数に略整合(歪構造、歪緩和層、メタモルフィック成長を含む。)する材料を用いる。一例として、InAs基板上には、InAs、InAsSb、GaInAsSbなどを使用し、InP基板上にはInP、InGaAsPなどを使用し、GaN基板上又はサファイア基板上には、GaN、AlGaN、InGaNを使用し、Si基板上にはSi、SiGe、GaPなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。支持基板としては上記以外にも、六方晶窒化ホウ素(BN)、窒化アルミニウム(AlN)、ダイヤモンド、グラファイト等の熱伝導性が高い基板などがあげられる。
電圧低減層90は、例えばGe又はGeを含むAlGaAsである。なお、バンドギャップエネルギが小さい、GaAsとInPとの化合物、InNとInSbとの化合物、InNとInAsとの化合物、4元以上の混合物であればGaInNAsをベースとした化合物半導体などでもよい。なお、電圧低減層90は量子線(量子ワイヤ)、量子箱(量子ドット)であってもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
下側p層86a、上側p層86cは、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
電流狭窄層86bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
nオーミック電極321は、例えばnカソード層88などn型の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などである。
そして、nオーミック電極321は、例えばリフトオフ法などにより形成される。
光出射口保護層89は、例えばSiO2、SiON、SiNなどである。
そして、光出射口保護層89は、例えばリフトオフ法などにより形成される。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング(RIE)で行ってもよい。
電流狭窄層86bの側面からの酸化は、例えば、300〜400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層86bのAlを酸化させる。このとき、酸化は、露出した側面から進行し、発光ダイオードLEDの周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。
なお、電流阻止部βは、酸化の代わりに、酸素イオン(O+)の打ち込み(イオン打ち込み)により形成してもよい。すなわち、電流狭窄層86bを形成した後、上側p層86cを形成した後などにおいて、電流阻止部βとする部分にO+を打ち込むことで、電流阻止部βを形成してもよい。
また、電流狭窄層86bを設ける代わりに、電流通過部αに対応する部分にトンネル接合層85が残るようにトンネル接合層85をエッチングした後、pアノード層86、発光層87、nカソード層88を成長させてもよい。トンネル接合層85を介さないで積層されたnカソード層84とpアノード層86との接合は逆バイアスになるため、電流が流れにくい。すなわち、電流通過部αに対応する部分に設けられたトンネル接合層85は、電流狭窄層として働く。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
なお、図12(c)に示したトンネル接合層85出しエッチング工程において、トンネル接合層85を露出させる代わりにpゲート層83を露出させると、図10(d)における電流阻止部β形成工程において、pゲート層83に含まれるAlが酸化されるおそれがある。このため、pゲート層83に含まれるAlが酸化されると、表面が荒れたり、後述するpオーミック電極331の接着性が悪くなったりする。そこで、トンネル接合層85を露出させた状態で、電流阻止部β形成工程を行っている。
pオーミック電極331は、例えばpゲート層83などp型の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などである。
そして、pオーミック電極331は、例えばリフトオフ法などにより形成される。この際、他のpオーミック電極が同時に形成されてもよい。
裏面電極92は、pオーミック電極331と同様に、例えばAuZnである。
上記では、設定サイリスタSと発光ダイオードLEDとが積層されたアイランド301において、発光チップCの製造方法を説明した。
転送サイリスタT、結合ダイオードD、電源線抵抗Rg、電流制限抵抗R1、R2が含まれるアイランド302〜306は、上記の工程に、nカソード層84の表面を露出させる工程とnオーミック電極323、324、325を形成する工程とを付加することで形成される。
なお、トンネル接合層85を設けないと、発光ダイオードLEDと設定サイリスタSとの間の接合が逆バイアスになる。このため、発光ダイオードLEDと設定サイリスタSとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードLEDと設定サイリスタSとをトンネル接合層85を介して積層することで、トンネル接合層85を介さない場合に比べて、駆動電圧が低く抑えられる。
図13(d)の電圧低減層90をpゲート層83とした場合、電圧低減層90は、pゲート層83の不純物濃度のn型とすればよい。
また、第1の実施の形態では、電圧低減層90を一つ設けた例を示しているが、複数設けてもよい。例えば、pアノード層81とnゲート層82との間、及び、pゲート層83とnカソード層84との間にそれぞれ電圧低減層90を設けた場合や、nゲート層82内に一つ、pゲート層83内にもう一つ設けてもよい。その他にも、pアノード層81、nゲート層82、pゲート層83及びnカソード層84の内から2、3層を選択し、それぞれの層内に設けてもよい。これらの電圧低減層の導電型は、電圧低減層を設けたアノード層、カソード層、ゲート層と合わせてもよいし、i型であってもよい。なお、他の実施の形態においても同様である。
第2の実施の形態に係る発光チップCでは、第1の実施の形態における発光ダイオードLEDの代わりに、発光素子としてレーザダイオードを用いる。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDをレーザダイオードLDに置換ればよい。よって、第2の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
レーザダイオードLDは、発光層87を2つのクラッド層(以下では、クラッド層と表記する。)で挟んでいる。クラッド層は、発光層87より屈折率が大きい層である。発光層87とクラッド層との界面で発光層87から出射した光を反射させ、発光層87内に光を閉じ込める。そして、発光層87の側面間で構成される共振器で共振させて、レーザ発振させる。発光層87は、活性層と表記されることがある。
発光チップCは、pアノード層86が、電流狭窄層86bを含むp型のクラッド層で構成されている。すなわち、pアノード層86は、下側p層86a、上側p層86cがクラッド層として構成されている。そして、nカソード層88がクラッド層として構成されている。なお、下側p層86a、上側p層86c、nカソード層88を、下側p(クラッド)層86a、上側p(クラッド)層86c、nカソード(クラッド)層88と表記することがある。なお、pアノード層86を全体として、pアノード(クラッド)層86と表記することがある。
nカソード(クラッド)層88は、例えば不純物濃度5×1017/cm3のn型のAl0.9GaAsである。Al組成は、0〜1の範囲で変更してもよい。なお、GaInPなどでもよい。
よって、nオーミック電極321は、nカソード(クラッド)層88上の全面に設けられている。
第3の実施の形態に係る発光チップCでは、第1の実施の形態における発光ダイオードLED、第2の実施の形態におけるレーザダイオードLDの代わりに、発光素子として垂直共振器面発光レーザ(VCSEL:Vertical Cavity Surface Emitting LASER)を用いている。
なお、発光チップCを除いて、他の構成は第1の実施の形態と同様である。よって、発光チップCを説明し、同様な部分の説明を省略する。
また、第1の実施の形態において、図6に示した発光チップCの平面レイアウト図及び断面図においても、発光ダイオードLEDを垂直共振器面発光レーザVCSELに置き換えればよい。よって、第4の実施の形態に係る発光チップCの平面レイアウト図及び断面図を省略する。
設定サイリスタSと垂直共振器面発光レーザVCSELとが積層されている(VCSEL on Thyristor)。
なお、下側p層86a、上側p層86c、nカソード層88を、下側p(DBR)層86a、上側p(DBR)層86c、n(DBR)カソード層88と表記することがある。
なお、電流狭窄層86bの膜厚(光路長)は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、DBR層を構成する低屈折率層及び高屈折率層の膜厚(光路長)の整数倍に設定されるのがよく、例えば中心波長の0.75(3/4)に設定されている。なお、奇数倍の場合は、電流狭窄層86bは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層86bは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層86bは、DBR層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響(屈折率や歪)を低減したい場合は、電流狭窄層86bの膜厚は数十nmが好ましく、DBR層内にたつ定在波の節の部分に挿入されるのがよい。
なお、DBR層は、SixNy、SiO2、TixOyなどを組み合わせた誘電体多層膜反射鏡であってもよい。また、DBR層は、高コントラストの回折格子(High Contrast Grating)であってもよい。また、pアノード層86やnカソード層88のそれぞれの一部など、半導体層の一部をDBR層としてもよい。他の実施の形態においても、同様である。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
電圧低減層90は、例えばInN量子ドットである。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
下側p層86a、上側p層86cは、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0〜1の範囲で変更してもよい。
GaN基板上では酸化による狭窄層(酸化狭窄層)を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層とするのがよい。又は、イオン注入により電流狭窄層を形成してもよい。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
電圧低減層90は、例えばバンドギャップエネルギが小さい、GaAsとInPとの化合物、InNとInSbとの化合物、InNとInAsとの化合物などである。なお、4元以上の混合物であればGaInNAsをベースとした化合物半導体などでもよい。
nゲート層82は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
pゲート層83は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
nカソード層84は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
下側p層86a、上側p層86cは、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0〜1の範囲で変更してもよい。
InP基板上では酸化による狭窄層(酸化狭窄層)を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層とするのがよい。又は、イオン注入により電流狭窄層を形成してもよい。
第1の実施の形態から第3の実施の形態では、発光素子(発光ダイオードLED、レーザダイオードLD、垂直共振器面発光レーザVCSEL)と設定サイリスタSとは、直列接続されるように、トンネル接合層85を介して積層されていた。
トンネル接合層85の代わりに、金属的な導電性を有するIII−V族化合物層を用いてもよい。
図18は、金属的導電性III−V族化合物層85を構成する材料を説明する図である。図18(a)は、InNの組成比xに対するInNAsのバンドギャップ、図18(b)は、InNの組成比xに対するInNSbのバンドギャップ、図18(c)は、VI族元素及びIII−V族化合物の格子定数をバンドギャップに対して示す図である。
図18(a)は、組成比x(x=0〜1)のInNと組成比(1−x)のInAsとの化合物であるInNAsに対するバンドギャップエネルギ(eV)を示す。
図18(b)は、組成比x(x=0〜1)のInNと組成比(1−x)のInSbとの化合物であるInNSbに対するバンドギャップエネルギ(eV)を示す。
図18(a)に示すように、InNAsは、例えばInNの組成比xが約0.1〜約0.8の範囲において、バンドギャップエネルギが負になる。
図18(b)に示すように、InNSbは、例えばInNの組成比xが約0.2〜約0.75の範囲において、バンドギャップエネルギが負になる。
すなわち、InNAs及びInNSbは、上記の範囲において、金属的な導電特性(導電性)を示すことになる。
なお、上記の範囲外のバンドギャップエネルギが小さい領域では、熱エネルギによって電子がエネルギを有するため、わずかなバンドギャップを遷移することが可能であり、バンドギャップエネルギが負の場合や金属と同様に電位に勾配がある場合には電流が流れやすい特性を有している。
そして、InNAs及びInNSbに、Al、Ga、Ag、Pなどが含まれても、組成次第でバンドギャップエネルギを0近傍もしくは負に維持することができ、電位に勾配があれば電流が流れる。
さらに、InNAs及びInNSbは、GaAsなどのIII−V族化合物(半導体)の層に対してエピタキシャル成長させうる。また、InNAsの層上に、GaAsなどのIII−V族化合物(半導体)の層をエピタキシャル成長させうる。
すなわち、金属的導電性III−V族化合物層を用いれは、トンネル接合層85を用いた場合と同様に、逆バイアスの接合(nカソード層84とpアノード層86との接合)を降伏させる高い電圧の印加を要しない。
第5の実施の形態は、光サイリスタPである。光が照射されると、光サイリスタPがターンオンする。
図19は、第5の実施の形態に係る光サイリスタPの拡大断面図である。光サイリスタPの断面構造を示す図である。
光サイリスタPは、p型の基板80上に、pアノード層81、電圧低減層90、nゲート層82、pゲート層83、nカソード層84が積層されて構成される。そして、基板80の裏面に裏面電極92が設けられ、nカソード層84上にnオーミック電極326が設けられている。
そして、光サイリスタPは、電圧低減層90を備えるので、立ち上がり電圧が低い。すなわち、光サイリスタPは、オン状態を維持する電圧が低い。よって、光サイリスタPの消費電力が抑制される。
また、電圧低減層90は、バンドギャップエネルギが小さいので、光の吸収層としても機能する。よって、光サイリスタPは、入力光の強度が低くても動作しやすい。
また、転送サイリスタTの間を結合ダイオードDで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
さらに、電圧低減層90は各層のどれかの層の一部として挿入してもよく。挿入した層と同様の不純物を有してもよく、同様の導電型であってもよく、又は、i型であってもよい。
また、第5の実施の形態に記載した光サイリスタPも同様である。
Claims (11)
- 順にオン状態になる複数の転送素子と、
複数の前記転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、
複数の前記設定サイリスタ上にそれぞれが積層されることで直列接続され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を備え、
前記設定サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に前記転送素子と接続された電極を有し、
前記電圧低減層は、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有することを特徴とする発光部品。 - 前記転送素子は、前記電圧低減層を含むサイリスタで構成されていることを特徴とする請求項1に記載の発光部品。
- 前記発光素子と前記設定サイリスタとは、トンネル接合を介して積層され、
前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする請求項1又は2に記載の発光部品。 - 前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記トンネル接合を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項3に記載の発光部品。
- 前記発光素子と前記設定サイリスタとは、金属的な導電性を有するIII−V族化合物層を介して積層されていることを特徴とする請求項1又は2に記載の発光部品。
- 前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層と、前記金属的な導電性を有するIII−V族化合物層を構成する半導体層とのいずれかの半導体層が、当該発光素子における電流経路を狭窄することを特徴とする請求項5に記載の発光部品。
- 前記設定サイリスタを構成する複数の半導体層と、前記発光素子を構成する複数の半導体層における少なくとも1つの半導体層の少なくとも一部が、分布ブラッグ反射層であることを特徴とする請求項1乃至6のいずれか1項に記載の発光部品。
- 順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタ上にそれぞれが積層されることで直列接続され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、
前記発光手段から出射される光を結像させる光学手段と、を備え、
前記設定サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に前記転送素子と接続された電極を有し、
前記電圧低減層は、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有することを特徴とするプリントヘッド。 - 像保持体と、
前記像保持体を帯電する帯電手段と、
順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタ上にそれぞれが積層されることで直列接続され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
前記設定サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に前記転送素子と接続された電極を有し、
前記電圧低減層は、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有することを特徴とする画像形成装置。 - サイリスタと、
前記サイリスタとトンネル接合を介して当該サイリスタ上に積層されることで直列接続された発光素子と、を備え、
前記サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に当該サイリスタをオフ状態からオン状態に移行させるための電極を有し、
前記電圧低減層は、前記発光素子の発光層のバンドギャップよりも小さいバンドギャップを有し、
前記トンネル接合は、前記発光素子が順バイアスに設定された際に、逆バイアスに設定されるように構成されていることを特徴とする発光部品。 - サイリスタと、
前記サイリスタと金属的な導電性を有するIII−V族化合物層を介して当該サイリスタ上に積層されることで直列接続された発光素子と、を備え、
前記サイリスタは、基板側からアノード層及びカソード層の一方、電圧低減層、第1ゲート層、第2ゲート層、及び、アノード層及びカソード層の他方の順に複数の半導体層を含むように積層されるとともに、当該第2ゲート層に当該サイリスタをオフ状態からオン状態に移行させるための電極を有することを特徴とする発光部品。
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JP6435700B2 (ja) * | 2014-08-11 | 2018-12-12 | 富士ゼロックス株式会社 | 発光サイリスタ、光源ヘッド、および画像形成装置 |
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JP6812692B2 (ja) * | 2016-07-27 | 2021-01-13 | 富士ゼロックス株式会社 | レーザ部品、レーザ光発生装置及び光干渉断層計 |
US10218173B2 (en) * | 2017-04-18 | 2019-02-26 | Javad Jamali | AC/DC converter for feeding non-linear high-power loads (e.g. electrolyzers) with reducing current harmonics |
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Cited By (1)
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