JP5724520B2 - 発光チップ、プリントヘッドおよび画像形成装置 - Google Patents
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- 238000012546 transfer Methods 0.000 claims description 314
- 239000004065 semiconductor Substances 0.000 claims description 93
- 230000003287 optical effect Effects 0.000 claims description 8
- 238000003384 imaging method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 81
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 45
- 230000008878 coupling Effects 0.000 description 31
- 238000010168 coupling process Methods 0.000 description 31
- 238000005859 coupling reaction Methods 0.000 description 31
- 230000008859 change Effects 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 19
- 239000000758 substrate Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000012545 processing Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 108091008695 photoreceptors Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
- B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
- B41J2/45—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using light-emitting diode [LED] or laser arrays
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/01—Apparatus for electrographic processes using a charge pattern for producing multicoloured copies
- G03G15/0142—Structure of complete machines
- G03G15/0178—Structure of complete machines using more than one reusable electrographic recording member, e.g. one for every monocolour image
- G03G15/0194—Structure of complete machines using more than one reusable electrographic recording member, e.g. one for every monocolour image primary transfer to the final recording medium
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/04—Apparatus for electrographic processes using a charge pattern for exposing, i.e. imagewise exposure by optically projecting the original image on a photoconductive recording material
- G03G15/04036—Details of illuminating systems, e.g. lamps, reflectors
- G03G15/04045—Details of illuminating systems, e.g. lamps, reflectors for exposing image information provided otherwise than by directly projecting the original image onto the photoconductive recording material, e.g. digital copiers
- G03G15/04054—Details of illuminating systems, e.g. lamps, reflectors for exposing image information provided otherwise than by directly projecting the original image onto the photoconductive recording material, e.g. digital copiers by LED arrays
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G2215/00—Apparatus for electrophotographic processes
- G03G2215/01—Apparatus for electrophotographic processes for producing multicoloured copies
- G03G2215/0103—Plural electrographic recording members
- G03G2215/0119—Linear arrangement adjacent plural transfer points
- G03G2215/0138—Linear arrangement adjacent plural transfer points primary transfer to a recording medium carried by a transport belt
- G03G2215/0141—Linear arrangement adjacent plural transfer points primary transfer to a recording medium carried by a transport belt the linear arrangement being horizontal
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/0004—Devices characterised by their operation
- H01L33/0041—Devices characterised by their operation characterised by field-effect operation
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Description
本発明は、高速化が図れる発光チップ等を提供することを目的とする。
請求項2に記載の発明は、前記複数の設定サイリスタのそれぞれの前記第2のアノード端子または前記第2のカソード端子のいずれか一方が接続されるとともに、オン状態の転送サイリスタによりしきい電圧が小さく設定された設定サイリスタをオン状態に移行させるための設定信号が供給される設定端子をさらに備えることを特徴とする請求項1に記載の発光チップである。
請求項3に記載の発明は、第4のアノード端子、第4のカソード端子、第4のゲート端子を有し、当該第4のアノード端子または当該第4のカソード端子のいずれか一方が、前記設定端子に接続される設定許可サイリスタと、前記設定許可サイリスタの前記第4のゲート端子が接続されるとともに、前記設定信号によって新たに発光サイリスタが発光することを阻止するため、当該設定許可サイリスタのしきい電圧の絶対値を小さく設定する許可信号が供給される許可端子とをさらに備えることを特徴とする請求項2に記載の発光チップである。
請求項4に記載の発明は、前記複数の設定サイリスタのそれぞれの前記第2のゲート端子を、前記電源線にそれぞれ接続する複数の第4の接続抵抗を備えることを特徴とする請求項1ないし3のいずれか1項に記載の発光チップである。
請求項5に記載の発明は、順に積層された第1の導電型の第1の半導体層、当該第1の導電型と異なる第2の導電型の第2の半導体層、当該第1の導電型の第3の半導体層、当該第2の導電型の第4の半導体層の積層半導体層によりそれぞれが構成される、第1のアノード端子、第1のカソード端子、第1のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第2のアノード端子、第2のカソード端子、第2のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第3のアノード端子、第3のカソード端子、第3のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第1のゲート端子と当該複数の設定サイリスタのそれぞれの当該第2のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第1の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第2のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第3のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第2の接続抵抗と、当該複数の発光サイリスタのそれぞれの第1のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第3の接続抵抗とを備える発光チップを複数備え、像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を備え、前記露光手段が備える前記発光チップにおいて、前記複数の第1の接続抵抗のそれぞれの第1の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第2のゲート端子として働く前記第3の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなることを特徴とするプリントヘッドである。
請求項6に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順に積層された第1の導電型の第1の半導体層、当該第1の導電型と異なる第2の導電型の第2の半導体層、当該第1の導電型の第3の半導体層、当該第2の導電型の第4の半導体層の積層半導体層によりそれぞれが構成される、第1のアノード端子、第1のカソード端子、第1のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第2のアノード端子、第2のカソード端子、第2のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第3のアノード端子、第3のカソード端子、第3のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第1のゲート端子と当該複数の設定サイリスタのそれぞれの当該第2のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第1の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第2のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第3のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第2の接続抵抗と、当該複数の発光サイリスタのそれぞれの第1のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第3の接続抵抗とを備える発光チップを複数備え、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記露光手段が備える前記発光チップにおいて、前記複数の第1の接続抵抗のそれぞれの第1の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第2のゲート端子として働く前記第3の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなることを特徴とする画像形成装置である。
請求項2、3の発明によれば、本構成を有しない場合に比べ、複数の発光チップを並行して点灯させることができる。
請求項4の発明によれば、本構成を有しない場合に比べ、設定信号などのタイミングの設定がより容易にできる。
請求項5の発明によれば、本構成を有しない場合に比べ、書込時間を短くできる。
請求項6の発明によれば、本構成を有しない場合に比べ、画像形成が高速にできる。
[第1の実施の形態]
(画像形成装置1)
図1は第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させるロールである駆動ロール22と、感光体ドラム12のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール23と、記録用紙にトナー像を定着させる定着器24とを備えている。
その後、合成トナー像が静電転写された記録用紙は、定着器24まで搬送される。定着器24に搬送された記録用紙上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成を示した断面図である。このプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(本実施の形態では発光サイリスタ)からなる光源部63を備えた露光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備えている。
発光装置65は、光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備えている。なお、発光装置65が信号発生回路110を備えず、発光装置65の外部の画像出力制御部30等が信号発生回路110を備えてもよい。この場合、画像出力制御部30等から、信号発生回路110が光源部63に供給する信号等がハーネス等を介して発光装置65に供給される。以下では、発光装置65が信号発生回路110を備えているとして説明する。
図3は、第1の実施の形態における発光装置65の上面図である。
図3に示すように、本実施の形態における発光装置65では、光源部63は、回路基板62上に、20個の発光チップCa1〜Ca20(発光チップ群#a)と、同じく20個の発光チップCb1〜Cb20(発光チップ群#b)とを、主走査方向に二列に千鳥状に配置して構成されている。すなわち、本実施の形態では、2つの発光チップ群(発光チップ群#aと発光チップ群#b)を備えている。ここでは、発光チップ群を群と略すことがある。なお、発光チップ群#aと発光チップ群#bとの向かい合わせについての詳細は後述する。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたものおよびその間の番号のものを含むことを意味する。例えば、発光チップCa1〜Ca20は、発光チップCa1から番号順に発光チップCa20までを含む。
なお、本実施の形態では、発光チップCの数として、合計40個を用いたが、これに限定されない。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。なお、前述したように、発光装置65は、信号発生回路110を搭載していなくともよい。
発光チップCは、表面形状が長方形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(本実施の形態では発光サイリスタL1、L2、L3、…)からなる発光部102を備えている。さらに、発光チップCは、基板80の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである入力端子(φE端子、φ1端子、Vga端子、φ2端子、φW端子、φI端子)を備えている。なお、これらの入力端子は、基板80の一端部からφE端子、φ1端子、Vga端子の順に設けられ、基板80の他端部からφI端子、φW端子、φ2端子の順に設けられている。そして、発光部102は、Vga端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極85(後述する図7参照)が設けられている。ここで、φW端子は設定端子の一例であり、φE端子は許可端子の一例である。
前述したように、発光装置65の回路基板62には、信号発生回路110および発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)が搭載され、信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する配線(ライン)が設けられている。
信号発生回路110には、図示しないが、画像出力制御部30および画像処理部40(図1参照)より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路110は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップ群#a(発光チップCa1〜Ca20)に対して、第1転送信号φ1aおよび第2転送信号φ2aを送信する転送信号発生部120aと、発光チップ群#b(発光チップCb1〜Cb20)に対して、第1転送信号φ1bおよび第2転送信号φ2bを送信する転送信号発生部120bとを備えている。
さらにまた、信号発生回路110は、各種の制御信号に基づき、発光チップ群#a(発光チップCa1〜Ca20)に対して、点灯信号φIaを送信する点灯信号発生部140aと、発光チップ群#b(発光チップCb1〜Cb20)に対して、点灯信号φIbを送信する点灯信号発生部140bとを備えている。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとを一つの発光チップ組にして、発光チップ組毎に設定信号φW1〜φW20を送信する設定信号発生部150を備えている。ここでは、発光チップ組を組と略すことがある。
さらにまた、信号発生回路110は、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)の駆動のための電源電位Vgaを供給する電源電位供給部170を備えている。
同様に、許可信号発生部130aと許可信号発生部130bとを分けて示したが、これらをまとめて許可信号発生部130と表記する。
さらに同様に、点灯信号発生部140aと点灯信号発生部140bとを分けて示したが、これらをまとめて点灯信号発生部140と表記する。
同様に、第1転送信号φ1aと第1転送信号φ1bとを区別しない場合には第1転送信号φ1と呼び、第2転送信号φ2aと第2転送信号φ2bとを区別しない場合には第2転送信号φ2と表記する。さらに、第1転送信号φ1と第2転送信号φ2とを区別しないときは転送信号と表記する。同様に、許可信号φEaと許可信号φEbとを区別しない場合には許可信号φEと、点灯信号φIaと点灯信号φIbとを区別しない場合には点灯信号φIと、設定信号φW1〜φW20これらをまとめて設定信号φWと表記する。
発光チップ群#aに属する発光チップCa1〜Ca20は、それぞれの長辺の方向に間隔を設けて一列に配列されている。発光チップ群#bに属する発光チップCb1〜Cb20も、同様にそれぞれの長辺の方向に一列に間隔を設けて配列されている。そして、発光チップ群#aに属する発光チップCa1〜Ca20および発光チップ群#bに属する発光チップCb1〜Cb20のそれぞれに設けられた発光部102に近い側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向に予め定められた間隔で並ぶように、発光チップCの位置が設定されている。なお、図4(b)の発光チップCa1、Ca2、Ca3、…および発光チップCb1、Cb2、Cb3、…に、図4(a)に示した発光部102の発光素子の並び(本実施の形態では発光サイリスタL1、L2、L3、…の番号順)の方向を矢印で示している。
回路基板62には、発光チップCの基板80裏面に設けられたVsub端子(後述の図6および図7参照)に接続され、基準電位供給部160より基準電位Vsubが与えられる電源ライン200aが設けられている。
そして、発光チップCに設けられたVga端子に接続され、電源電位供給部170より電力供給のための電源電位Vgaが与えられる電源ライン200bが設けられている。
同様に、信号発生回路110の転送信号発生部120bから、発光チップ群#bの発光チップCb1〜Cb20のφ1端子に、第1転送信号φ1bを送信するための第1転送信号ライン201b、および発光チップ群#bの発光チップCb1〜Cb20のφ2端子に、第2転送信号φ2bを送信するための第2転送信号ライン202bが設けられている。第1転送信号φ1bおよび第2転送信号φ2bは、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に送信される。
同様に、信号発生回路110の許可信号発生部130bから、発光チップ群#bの発光チップCb1〜Cb20のφE端子に、許可信号φEbを送信するための許可信号ライン203bが設けられている。許可信号φEbは、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に送信される。
同様に、信号発生回路110の点灯信号発生部140bから、発光チップ群#bの発光チップCb1〜Cb20のφI端子に、点灯信号φIbを送信するための点灯信号ライン204bが設けられている。点灯信号φIbは、発光チップCb1〜Cb20のそれぞれに対して設けられた電流制限抵抗RIを介して、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に送信される。
なお、電流制限抵抗RIは、発光チップCの内部に設けられてもよい。
そして、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIa、許可信号φEaは、発光チップ群#aに対して共通に送信される。そして、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIb、許可信号φEbは、発光チップ群#bに対して共通に送信される。
一方、設定信号φW1〜φW20は、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとの構成する発光チップ組#1〜#20のそれぞれに対して共通に送信される。
図5では、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)を2×20のマトリクスの各要素として配置して、上記した信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する信号(第1転送信号φ1a、φ1b、第2転送信号φ2a、φ2b、点灯信号φIa、φIb、許可信号φEa、φEb、設定信号φW1〜φW20)の配線(ライン)のみを示している。
上述したように、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIa、許可信号φEaは、発光チップ群#aに対して共通に送信される。そして、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIb、許可信号φEbは、発光チップ群#bに対して共通に送信されることが容易に理解できる。
これに対し、設定信号φW1〜φW20は、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとの構成する発光チップ組#1〜#20のそれぞれに対して共通に送信されることが容易に理解できる。
図6は、第1の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。なお、図6では、入力端子(Vga端子、φ1端子、φ2端子、φE端子、φW端子、φI端子)を除いて、以下に説明する各素子は、後述する図7で説明するように、発光チップC上のレイアウトに基づいて配置されている。
ここでは、発光チップCa1を例に、発光チップCを説明する。そこで、図6において、発光チップCを発光チップCa1(C)と表記する。他の発光チップCa2〜Ca20および発光チップCb1〜Cb20の構成は、発光チップCa1と同じである。
なお、入力端子(Vga端子、φ1端子、φ2端子、φE端子、φW端子、φI端子)は、図4(a)と異なるが、説明の便宜上、図中左端に示した。
さらに、発光チップCa1(C)は、発光サイリスタ列と同様に列状に配列された転送サイリスタT1、T2、T3、…からなる転送サイリスタ列および同様に列状に配列された設定サイリスタS1、S2、S3、…からなる設定サイリスタ列を備えている。
ここでは、発光サイリスタL1、L2、L3、…をそれぞれ区別しないときは、発光サイリスタLと表記する。転送サイリスタT1、T2、T3、…をそれぞれ区別しないときは、転送サイリスタTと、設定サイリスタS1、S2、S3、…をそれぞれ区別しないときは設定サイリスタSと表記する。
さらにまた、発光チップCa1(C)は、設定許可サイリスタS0を備えている。
ここでは、発光サイリスタLのアノード端子を第1のアノード端子、カソード端子を第1のカソード端子、ゲート端子を第1のゲート端子と表記することがある。同様に、設定サイリスタSのアノード端子を第2のアノード端子、カソード端子を第2のカソード端子、ゲート端子を第2のゲート端子と表記することがある。さらに、転送サイリスタTのアノード端子を第3のアノード端子、カソード端子を第3のカソード端子、ゲート端子を第3のゲート端子と表記することがある。さらにまた、設定許可サイリスタS0のアノード端子を第4のアノード端子、カソード端子を第4のカソード端子、ゲート端子を第4のゲート端子と表記することがある。
さらに、発光チップCa1(C)は、第3の接続抵抗の一例としての接続抵抗Rz1、Rz2、Rz3、…を備えている。
なお、転送サイリスタTおよび設定サイリスタSのそれぞれの数は、発光サイリスタLの数より多くてもよい。
さらに、結合ダイオードD1、D2、D3、…、接続抵抗Rx1、Rx2、Rx3、…、接続抵抗Ry1、Ry2、Ry3、…、接続抵抗Rz1、Rz2、Rz3、…も、同様に、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列、設定サイリスタ列は、図6中上から、転送サイリスタ列、設定サイリスタ列、発光サイリスタ列の順に並べられている。
転送サイリスタ列、結合ダイオードD、スタートダイオードD0、電流制限抵抗R1およびR2がシフト部103を構成する。設定サイリスタ列、接続抵抗Rx、接続抵抗Ry、接続抵抗Rz、設定許可サイリスタS0、電流制限抵抗RWおよび電流制限抵抗REがセット部104を構成する。なお、発光サイリスタ列は、前述したように発光部102を構成する。
発光サイリスタL、転送サイリスタT、設定サイリスタS、設定許可サイリスタS0のそれぞれのアノード端子は基板80に接続されている(アノードコモン)。
そして、これらのアノード端子は、基板80裏面に設けられた裏面電極85(後述の図7参照)であるVsub端子を介して電源ライン200a(図4参照)に接続されている。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
なお、発光チップCb1の場合には、φ1端子には、第1転送信号ライン201b(図4参照)が接続され、第1転送信号φ1bが送信される。同様に、φ2端子には、第2転送信号ライン202b(図4参照)が接続され、第2転送信号φ2bが送信される。
また、設定許可サイリスタS0のゲート端子Gs0は、許可信号線76と接続されている。許可信号線76は、電流制限抵抗REを介して、許可信号φEaの入力端子であるφE端子に接続されている。このφE端子には、許可信号ライン203a(図4参照)が接続され、許可信号φEaが送信される。
発光サイリスタLのゲート端子Glは、発光サイリスタLのそれぞれに対応して設けられた接続抵抗Rzを介して電源線71に接続されている。
なお、図7(a)では、各素子間を接続する配線を実線で示している。そして、配線と各素子と配線を接続するために、各素子上に設けられる層間絶縁膜に開けられたスルーホールを黒丸(●)で表している。また、図7(b)では、層間絶縁膜および配線の記載を省略している。
第2アイランド142は、平面形状が長方形であって、転送サイリスタT1、結合ダイオードD1を備えている。第3アイランド143は、平面形状が長方形であって、設定許可サイリスタS0が設けられている。第4アイランド144も、平面形状は長方形であって、スタートダイオードD0を備えている。
第5アイランド145には電流制限抵抗R1、第6アイランド146には電流制限抵抗R2、第7アイランド147には電流制限抵抗RW、第8アイランド148には電流制限抵抗REがそれぞれ設けられている。これらのアイランドの平面形状は長方形である。
そして、発光チップCには、第1アイランド141、第2アイランド142と同様なアイランド(符号なし)が、並列して設けられている。これらのアイランドには、発光サイリスタL2、L3、L4、…、設定サイリスタS2、S3、S4、…、転送サイリスタT2、T3、T4、…等が、第1アイランド141、第2アイランド142と同様に設けられている。これらについては、説明を省略する。
そしてまた、図7(b)に示すように、基板80の裏面にはVsub端子となる裏面電極85が設けられている。
U字状の第1アイランド141の中央部に設けられた発光サイリスタL1は、p型の基板80上のp型の第1半導体層81をアノード端子、n型の第4半導体層84の領域111上に形成されたn型オーミック電極121をカソード端子、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に形成されたp型オーミック電極131をゲート端子Gl1とする。そして、n型オーミック電極121および点灯信号線75で覆われた部分を除くn型の第4半導体層84の領域111の表面(発光面311)から光を放出する。なお、p型オーミック電極131は、領域111に近接して設けられ、第1アイランド141のU字状に枝分かれした両方の部分上に延びている。
同じく、第1アイランド141に設けられた接続抵抗Rx1は、p型の第3半導体層83上に設けられたp型オーミック電極132と、設定サイリスタS1との間のp型の第3半導体層83を抵抗としている。p型オーミック電極132は、第1アイランド141のU字状に枝分かれした一方の部分の先端に設けられている。接続抵抗Ry1は、後述する図8に示すように、設定サイリスタS1のゲート層を抵抗とする部分(Ru)と、設定サイリスタS1とp型オーミック電極131(ゲート端子Gl1)との間のp型の第3半導体層83を抵抗とする部分(Rv)とから構成されている。
さらに、第1アイランド141に設けられた接続抵抗Rz1は、p型の第3半導体層83上に設けられたp型オーミック電極131(ゲート端子Gl1)と、p型の第3半導体層83上に設けられたp型オーミック電極133との間のp型の第3半導体層83を抵抗としている。p型オーミック電極133は、第1アイランド141のU字状に枝分かれした他方の部分の先端に設けられている。
同じく、第2アイランド142に設けられた転送サイリスタT1は、p型の基板80上のp型の第1半導体層81をアノード端子、n型の第4半導体層84の領域114上に形成されたn型オーミック電極124をカソード端子、p型オーミック電極134をゲート端子Gt1としている。
なお、第1アイランド141、第2アイランド142と並列に設けられた他のアイランドも同様である。
第5アイランド145に設けられた電流制限抵抗R1、第6アイランド146に設けられた電流制限抵抗R2、第7アイランド147に設けられた電流制限抵抗RW、第8アイランド148に設けられた電流制限抵抗REは、p型の第3半導体層83上に形成された一組のp型オーミック電極(符号なし)間のp型の第3半導体層83を抵抗として形成されている。
第1アイランド141の発光サイリスタL1のカソード端子であるn型オーミック電極121は点灯信号線75に接続されている。点灯信号線75はφI端子に接続されている。説明を省略するが、発光サイリスタL2、L3、L4、…についても同様である。
第1アイランド141の設定サイリスタS1のカソード端子であるn型オーミック電極122は設定信号線74に接続されている。説明を省略するが、設定サイリスタS2、S3、S4、…についても同様である。また、第3アイランド143の設定許可サイリスタS0のカソード端子であるn型オーミック電極125も設定信号線74に接続されている。設定信号線74は、第7アイランド147に設けられた電流制限抵抗RWを介して、φW端子に接続されている。
第2アイランド142に設けられた転送サイリスタT1のカソード端子であるn型オーミック電極124は、第1転送信号線72に接続されている。第1転送信号線72は、第5アイランド145に設けられた電流制限抵抗R1を介して、φ1端子に接続されている。第2アイランド142に並列する、第2アイランド142と同様なアイランドに設けられた奇数番号の転送サイリスタT3、T5、…も同様である。
サイリスタは、アノード端子、カソード端子、ゲート端子の3端子を有する半導体素子である。
以下では、例として、図6、図7に示したように発光チップCのVsub端子(サイリスタのアノード端子)に供給される基準電位Vsubをハイレベルの電位(以下、「H」と記す。)として0V、Vga端子に供給される電源電位Vgaをローレベルの電位(以下、「L」と記す。)として−3.3Vとする。そして、サイリスタは、図7(b)に示したように、GaAs、GaAlAs等によるp型の半導体層(第1半導体層81、第3半導体層83)、n型の半導体層(第2半導体層82、第4半導体層84)を積層して構成されているとし、pn接合の拡散電位(順方向電位)Vdを1.5Vとする。
オン状態のサイリスタのゲート端子は、サイリスタのアノード端子の電位に近い電位になる。ここでは、アノード端子を0V(「H」)に設定しているので、ゲート端子の電位は0V(「H」)となるとして説明する。また、オン状態のサイリスタのカソード端子は、アノード端子の電位からpn接合の拡散電位Vdを引いた電位になる。すなわち、カソード端子の電位は−1.5Vとなる。
一方、サイリスタは、カソード端子に−1.5Vより高い電位が印加されると、オフ状態に移行(ターンオフ)する。例えば、カソード端子が「H」(0V)になれば、カソード端子がアノード端子と同電位になるので、サイリスタはターンオフする。
そして、サイリスタは、オン状態では電流が流れた状態を維持し、ゲート端子の電位によってはオフ状態に移行しない。すなわち、サイリスタはオン状態を維持(記憶、保持)する機能を有している。
上述したように、サイリスタのオン状態を維持するためにカソード端子に印加される電位は、サイリスタをターンオンさせるためにカソード端子に印加される電位に比べ低くてよい。
次に、設定サイリスタSおよび発光サイリスタLのしきい電圧を説明する。
図8は、第1アイランド141を拡大して示した平面図である。
ここでは、番号がnの転送サイリスタTn、設定サイリスタSn、発光サイリスタLnを例として説明する。なお、アイランド、領域、p型オーミック電極、n型オーミック電極の符号は、図7に示した第1アイランド141と同じ符号を用いた。
ここでも、発光チップCのVsub端子に供給される基準電位Vsubを0V(「H」)、Vga端子に供給される電源電位Vgaを−3.3V(「L」)とする。
そして、接続抵抗Rzは、p型オーミック電極133のεで示される他方の端部(ε)とp型オーミック電極131のζで示される他方の端部(ζ)との間のp型の第3半導体層83を抵抗としている。
ここで、転送サイリスタTnがオン状態にあるときを考える。転送サイリスタTnがオン状態にあると、V(Gtn)は0Vである。
設定サイリスタSnの最も電位が高い部分は、図8においてβで示す設定サイリスタSnの端部であるので、設定サイリスタSnのしきい電圧は(V(β)−Vd)となる。なお、Vdは、前述したpn接合の拡散電位Vdの電位(ここでは1.5V)である。
一方、発光サイリスタLnのしきい電圧は(V(δ)−Vd)である。
このためには、上述の式(2)および式(4)から分かるように、(Ru+Rv)の(Rx+Ru+Rv+Rz)に対する割合を大きくすることが有効である。
例として、Rx=2kΩ、Ru=8kΩ、Rv=8kΩ、Rz=6kΩとする。なお、電源電位Vgaは−3.3Vで、拡散電位Vdは1.5Vである。
V´(Gtn) = V´(δ) = V´(ε)
= V(γ)+(Vga-V(γ))×Rv´/(Rv´+Rz) (6)
設定サイリスタSnがターンオンしているので、V(γ)は0Vである。よって、V´(Gtn)は−0.39Vになる。そして、発光サイリスタLnのしきい電圧は、−Vdに近い−1.89Vになる。
さらに、V(Gtn)が−3.0Vのときは、設定サイリスタSnのしきい電圧は−4.53Vとなる。一方、発光サイリスタLのしきい電圧は−4.73Vとなる。
次に、発光装置65の動作について説明する。
発光装置65は発光チップ群#aに属する発光チップCa1〜Ca20と発光チップ群#bに属する発光チップCb1〜Cb20とを備えている(図3、4、5参照)。
図4に示したように、回路基板62上のすべての発光チップC(発光チップCa1〜Ca20と発光チップCb1〜Cb20)には、基準電位Vsubと電源電位Vgaが共通に供給される。
そして、発光チップ群#aの発光チップCa1〜Ca20には、前述したように、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIa、許可信号φEaが共通に送信される。よって、発光チップ群#aの発光チップCa1〜Ca20は並列に駆動される。
同様に、発光チップ群#bの発光チップCb1〜Cb20には、前述したように、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIb、許可信号φEbが共通に送信される。よって、発光チップ群#bの発光チップCb1〜Cb20は並列に駆動される。
なお、後述するように、発光サイリスタLの光量補正のために、設定信号φW1〜φW20のタイミングをずらして送信してもよい。
図9では、発光チップ組#1(発光チップCa1およびCb1)の動作に加えて、発光チップ組#2(発光チップCa2およびCb2)の動作を説明している。そして、図9では、それぞれの発光チップCにおいて、発光サイリスタL1〜L4の4個の発光サイリスタLの点灯または非点灯を制御する部分を示している。なお、発光サイリスタLの点灯または非点灯を制御することを点灯制御と表記する。
以下では、発光チップCa1およびCb1の動作を説明する。
一方、発光チップ群#bの発光チップCb1において、発光サイリスタL1は、時刻iから時刻sの期間Tb(1)において点灯制御される。発光サイリスタL2は、時刻sから時刻wの期間Tb(2)において点灯制御される。発光サイリスタL3は、時刻wから時刻yの期間Tb(3)において点灯制御される。以下、同様にして番号が4以上の発光サイリスタLが点灯制御される。
そして、発光チップ群#aの発光チップCa1〜Ca20を制御する期間Ta(1)、Ta(2)、Ta(3)、…と、発光チップ群#bの発光チップCb1〜Cb20を制御する期間Tb(1)、Tb(2)、Tb(3)、…とは、期間Tの半分の長さ(位相でいうと180°)ずれているとする。すなわち、期間Tb(1)は、期間Ta(1)が開始したのち、期間Tの半分の期間が経過したときに開始する。
したがって、以下では、発光チップ群#aの発光チップCa1を制御する期間Ta(1)、Ta(2)、Ta(3)、…について説明する。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Tの長さを可変としてもよい。
したがって、以下では、時刻cから時刻pまでの期間Ta(1)のみを説明する。なお、時刻aから時刻cまでの期間は、発光チップCa1(C)が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
第1転送信号φ1aは、時刻cで「L」であって、時刻nで「L」から「H」に移行し、時刻pで「H」を維持している。
第2転送信号φ2aは、時刻cで「H」であって、時刻mで「H」から「L」に移行し、時刻pで「L」を維持している。
ここで、第1転送信号φ1aと第2転送信号φ2aとを比較すると、期間Ta(1)における第1転送信号φ1aの波形が、期間Ta(2)における第2転送信号φ2aの波形になっている。そして、期間Ta(1)における第2転送信号φ2aの波形が、期間Ta(2)における第1転送信号φ1aの波形になっている。
すなわち、第1転送信号φ1aと第2転送信号φ2aとは期間Tの2倍の期間(2T)を単位として繰り返す信号波形である。そして、時刻mから時刻nまでの期間のように、共に「L」となる期間を挟んで、交互に「H」と「L」とを繰り返している。そして、時刻aから時刻bまでの期間を除いて、第1転送信号φ1と第2転送信号φ2とは、同時に「H」となる期間を有さない。
第1転送信号φ1aと第2転送信号φ2aとの一組の転送信号により、図6に示した転送サイリスタTが、後述するように、順番にオン状態になって、点灯または非点灯の制御対象である(点灯制御する)発光サイリスタLを指定する。
許可信号φEaは、後述するように、点灯または非点灯の制御対象である(点灯制御する)発光サイリスタLを点灯可能な状態または点灯不能な状態のいずれかに設定する。
点灯信号φIaは、発光サイリスタLに点灯(発光)のための電流を供給する。
そして、設定信号φW1と許可信号φEaとの関係を見ると、設定信号φW1は許可信号φEaが「L」である時刻dから時刻hまでの期間に含まれる時刻eから時刻fまでの期間おいて「L」になっている。
一方、設定信号φW1と、許可信号φEaに対して位相が180°ずれて送信される許可信号φEbとの関係を見ると、設定信号φW1は期間Tb(1)における許可信号φEbが「L」である時刻jから時刻oまでの期間に含まれる時刻kから時刻lまでの期間おいて「L」になっている。
すなわち、期間Ta(1)において、設定信号φW1が最初に「L」となる期間(時刻eから時刻f)は、発光チップCa1の発光サイリスタL1を点灯状態に移行させるための信号であって、設定信号φW1が後に「L」となる期間(時刻kから時刻l)は、発光チップCb1の発光サイリスタL1を点灯状態に移行させるための信号である。
このため、許可信号φEaが「L」である期間(時刻dから時刻h)は、発光チップCb1の発光サイリスタL1を点灯状態に移行させるために設定信号φW1が「L」となる期間(時刻kから時刻l)と重ならないように設定されている。同様に、許可信号φEbが「L」である期間(時刻jから時刻o)は、発光チップCa1の発光サイリスタL1を点灯状態に移行させるために設定信号φW1が「L」となる期間(時刻eから時刻f)と重ならないように設定されている。
(1)時刻a
発光装置65に基準電位Vsubおよび電源電位Vgaの供給を開始した時刻aでの状態(初期状態)について説明する。
<発光装置65>
図8に示したタイミングチャートの時刻aにおいて、電源ライン200aは「H」(0V)の基準電位Vsubに設定され、電源ライン200bは「L」(−3.3V)の電源電位Vgaに設定される(図4参照)。よって、すべての発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)のそれぞれのVsub端子は「H」に設定され、それぞれのVga端子は「L」に設定される(図6参照)。
さらにまた、信号発生回路110の点灯信号発生部140aは点灯信号φIaを「H」に、点灯信号発生部140bは点灯信号φIbを「H」に設定する。すると、点灯信号ライン204a、204bが「H」になる(図4参照)。そして、点灯信号ライン204a、204bに電流制限抵抗RIを介して接続された発光チップCのφI端子が「H」になる。φI端子に接続されている点灯信号線75も「H」になる(図6参照)。
発光チップCのφW端子は、電流制限抵抗RWを介して、設定信号線74に接続されている。よって、設定信号線74も「H」になる(図6参照)。
なお、図9および以下における説明では、各端子の電位がステップ状に変化するとしているが、各端子の電位は徐々に変化する。よって、電位変化の間であっても、下記に示す条件が満たされれば、サイリスタはターンオンまたはターンオフなど、状態の変化を生じる。
発光サイリスタL、転送サイリスタT、設定サイリスタSおよび設定許可サイリスタS0のアノード端子は、Vsub端子に接続されているので、「H」に設定される。
奇数番号の転送サイリスタT1、T3、T5、…のそれぞれのカソード端子は、第1転送信号線72に接続され、「H」に設定されている。偶数番号の転送サイリスタT2、T4、T6、…のそれぞれのカソード端子は、第2転送信号線73に接続され、「H」に設定されている。よって、転送サイリスタTのアノード端子およびカソード端子はともに「H」となり、転送サイリスタTはオフ状態にある。
さらに、発光サイリスタLのカソード端子は、点灯信号線75に接続され、「H」に設定されている。よって、発光サイリスタLのアノード端子およびカソード端子はともに「H」となり、発光サイリスタLはオフ状態にある。
また、設定サイリスタSのゲート端子Gsは、接続抵抗Rzおよび接続抵抗Ry1を介して電源線71に接続されている。よって、後述するゲート端子Gs1、Gs2を除いて、ゲート端子Gsの電位は「L」(−3.3V)になっている。
さらに、転送サイリスタTのゲート端子Gtは、接続抵抗Rz、接続抵抗Ryおよび接続抵抗Rxを介して電源線71に接続されている。よって、後述するゲート端子Gt1、Gt2を除いて、ゲート端子Gtの電位は「L」(−3.3V)になっている。
以上のことから、後述する転送サイリスタT1、T2、設定サイリスタS1、S2、発光サイリスタL1、L2を除いて、転送サイリスタT、設定サイリスタSおよび発光サイリスタLのしきい電圧はそれぞれのゲート端子Gt、Gm、Glの電位(−3.3V)からpn接合の拡散電位Vd(1.5V)を引いた−4.8Vである。
なお、番号が3以上の転送サイリスタTのしきい電圧は、前述したように−4.8Vである。
同様に、設定サイリスタS2のゲート端子Gs2は、接続抵抗Rx2を介して−3.0Vのゲート端子Gt2に接続されている。よって、設定サイリスタS2のしきい電圧は−4.35Vとなる。そして、発光サイリスタL2のしきい電圧は−4.73Vとなる。
なお、番号が3以上の設定サイリスタSおよび発光サイリスタLのしきい電圧は、前述したように−4.8Vである。
発光チップCb1においても、初期状態は発光チップCa1と同じであるので、説明を省略する。
図9に示す時刻bにおいて、発光チップ群#aに送信される第1転送信号φ1aが、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65が動作状態に入る。
<発光チップCa1>
奇数番号の転送サイリスタTのカソード端子が接続された第1転送信号線72の電位が「H」から「L」(−3.3V)に移行する。すると、しきい電圧が−3.0Vである転送サイリスタT1がターンオンする。そして、第1転送信号線72の電位が、アノード端子の「H」(0V)からpn接合の拡散電位Vd(1.5V)を引いた−1.5Vになる。
よって、しきい電圧が−4.8Vである転送サイリスタT3以降の番号の大きい奇数番目の転送サイリスタTはターンオンしない。
転送サイリスタT2のゲート端子Gt2に結合ダイオードD2を介して接続されたゲート端子Gt3の電位は−3.0Vになる。これにより、転送サイリスタT3のしきい電圧は−4.5Vになる。番号が4以上の転送サイリスタTは、ゲート端子Gtの電位が電源電位Vga(「L」(−3.3V))であるので、しきい電圧は−4.8Vが維持される。
また、ゲート端子Gt2の電位が−1.5Vになると、設定サイリスタS2のしきい電圧は−3.15V、発光サイリスタL2のしきい電圧は−4.35Vになる。
しかし、設定信号線74および点灯信号線75は「H」であるので、設定サイリスタS1、S2および発光サイリスタL1、L2はオン状態に移行しない。
なお、以下では、オン状態のサイリスタ(発光サイリスタL、転送サイリスタT、設定サイリスタS、設定許可サイリスタS0)を説明し、オフ状態のサイリスタ(発光サイリスタL、転送サイリスタT、設定サイリスタS、設定許可サイリスタS0)の説明を省略する。
発光チップCb1が属する発光チップ群#bに送信される信号は変化しないので、発光チップCb1は初期状態が維持される。
時刻cにおいて、発光チップ群#aに送信される点灯信号φIaが「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
発光サイリスタLのカソード端子が接続された点灯信号線75が「H」から「L」(−3.3V)になる。発光サイリスタL1のしきい電圧は−3.98V、番号が2以上の発光サイリスタLのしきい電圧は−4.35V以下であるので、いずれの発光サイリスタLもターンオンしない。
よって、時刻cの直後においては、転送サイリスタT1がオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号は変化しないので、発光チップCb1は初期状態が維持されている。
時刻dにおいて、発光チップ群#aに送信される許可信号φEaが、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
設定許可サイリスタS0のゲート端子Gs0が接続された許可信号線76が「H」から「L」(−3.3V)に移行する。すると、設定許可サイリスタS0のゲート端子Gs0の電位が−3.3Vになって、設定許可サイリスタS0のしきい電圧が−1.5Vから−4.8Vになる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
発光チップCb1が属する発光チップ群#bに送信される信号は変化しないので、発光チップCb1は初期状態が維持されている。
時刻eにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「H」から「L」(−3.3V)に移行する。設定許可サイリスタS0は、しきい電圧が−4.8Vであるのでターンオンできない。
その一方、しきい電圧が−1.78Vである設定サイリスタS1がターンオンする。なお、しきい電圧が−3.15Vである設定サイリスタS2は、しきい電圧がより高い設定サイリスタS1が先にターンオンして、設定サイリスタS1のカソード端子が接続された設定信号線74をアノード端子の電位から拡散電位Vdを引いた−1.5Vに設定するので、ターンオンできない。
設定サイリスタS1がターンオンすると、ゲート端子Gs1が0Vになり、前述したように、発光サイリスタL1のしきい電圧が−1.89Vになる。
時刻cにおいて、点灯信号線75が「L」(−3.3V)になっているので、発光サイリスタL1はターンオンして、点灯(発光)する。
よって、時刻eの直後においては、転送サイリスタT1、設定サイリスタS1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「H」から「L」(−3.3V)に移行する。しきい電圧が−1.5Vである設定許可サイリスタS0がターンオンし、設定信号線74の電位を−1.5Vに設定する。なお、設定サイリスタS1はしきい電圧が−3.15Vであるが、しきい電圧が−1.5Vとより高い設定許可サイリスタS0が先にターンオンする。よって、設定サイリスタS1はターンオンできない。このため、発光サイリスタL1は、しきい電圧−4.35Vが維持される。
時刻eの直後においては、設定許可サイリスタS0がオン状態にある。
時刻fにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「L」から「H」(0V)に移行する。設定サイリスタS1のアノード端子とカソード端子がともに「H」(0V)になるので、設定サイリスタS1がターンオフする。
しかし、発光サイリスタL1はオン状態を維持し、点灯(発光)している。
発光サイリスタL1がオン状態にあるので、ゲート端子Gl1の電位は0Vになっている。また、ゲート端子Gt1の電位も0Vになっている。これにより、ゲート端子Gs1の電位も0Vであって、設定サイリスタS1のしきい電圧は−1.5Vである。
よって、時刻fの直後においては、転送サイリスタT1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「L」から「H」(0V)に移行する。設定許可サイリスタS0のアノード端子とカソード端子がともに「H」(0V)になるので、設定許可サイリスタS0がターンオフする。
時刻gにおいて、発光チップ群#bに送信される第1転送信号φ1bが、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号には変化がないので、時刻fの直後の状態が維持される。
<発光チップCb1>
発光チップCb1の動作は、時刻bにおける発光チップCa1の動作と同様である。すなわち、奇数番号の転送サイリスタTのカソード端子が接続された第1転送信号線72の電位が「H」から「L」(−3.3V)に移行する。そして、転送サイリスタT1がターンオンする。これにより、第1転送信号線72の電位が−1.5Vになる。さらに、転送サイリスタT2のしきい電圧が−3V、設定サイリスタS1のしきい電圧が−1.78Vになる。
つまり、発光チップCb1は、発光チップCa1の動作を時間軸上でシフトしたタイミング(ここでは、位相が180°ずれた関係とする。)で動作する。
時刻hにおいて、発光チップ群#aに送信される許可信号φEaが、「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
設定許可サイリスタS0のゲート端子Gs0が接続された許可信号線76が「L」から「H」(0V)に移行する。設定許可サイリスタS0のゲート端子Gs0の電位が0Vになって、設定許可サイリスタS0のしきい電圧が−1.5Vに戻る。なお、設定信号線74は「H」(0V)であるので、設定許可サイリスタS0はターンオンしない。
ここでも、発光サイリスタL1はオン状態を維持し、点灯(発光)している。
よって、時刻hの直後においては、転送サイリスタT1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻gの直後の状態が維持される。
時刻iにおいて、発光チップ群#bに送信される点灯信号φIbが、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻hの直後の状態が維持される。
<発光チップCb1>
時刻cにおける発光チップCa1の動作と同様であるので、詳細な説明を省略する。
時刻iの直後においては、転送サイリスタT1がオン状態にある。
時刻jにおいて、発光チップ群#bに送信される許可信号φEbが、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻hの直後の状態が維持される。
<発光チップCb1>
時刻dにおける発光チップCa1の動作と同様に、設定許可サイリスタS0のしきい電圧が−4.8Vとなる。
時刻jの直後においては、転送サイリスタT1がオン状態にある。
時刻kにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「H」から「L」(−3.3V)に移行する。このとき、設定許可サイリスタS0のしきい電圧および設定サイリスタS1のしきい電圧がともに−1.5Vである。
よって、設定許可サイリスタS0と設定サイリスタS1との両方またはいずれか一方がターンオンする。たとえ、設定サイリスタS1がターンオンしても、発光サイリスタL1はすでにオン状態であるので、状態の変化を生じない。
よって、発光サイリスタL1はオン状態を維持し、点灯(発光)している。
時刻kの直後においては、転送サイリスタT1、設定許可サイリスタS0および/または設定サイリスタS1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
なお、後述するように、発光サイリスタL1がオフ状態のときは、設定サイリスタS1のしきい電圧は−1.78Vであるので、しきい電圧が−1.5Vである設定許可サイリスタS0がターンオンする。
時刻eにおける発光チップCa1の動作と同様に、設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「H」から「L」(−3.3V)に移行する。設定許可サイリスタS0はしきい電圧が−4.8Vであるのでターンオンしない。その一方、しきい電圧が−1.78Vの設定サイリスタS1がターンオンする。これにより、発光サイリスタL1は、しきい電圧が−1.5Vになり、ターンオンして点灯(発光)する。
時刻kの直後においては、転送サイリスタT1、設定サイリスタS1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
時刻lにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
設定サイリスタSおよび設定許可サイリスタS0のカソード端子が接続された設定信号線74の電位が「L」から「H」(0V)に移行する。よって、設定許可サイリスタS0および/または設定サイリスタS1は、アノード端子とカソード端子がともに「H」(0V)になるので、ターンオフする。ここでも、発光サイリスタL1はオン状態を維持し、点灯(発光)している。
時刻lの直後においては、転送サイリスタT1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
時刻fにおける発光チップCa1の動作と同様に、設定サイリスタS1がターンオフする。しかし、発光サイリスタL1はオン状態を維持して、点灯(発光)している。
時刻fの直後においては、転送サイリスタT1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
時刻mにおいて、発光チップ群#aに送信される第2転送信号φ2aが、「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
偶数番号の転送サイリスタTのカソード端子が接続された第2転送信号線73の電位が「H」から「L」(−3.3V)に移行する。しきい電圧が−3Vである転送サイリスタT2がターンオンする。しかし、転送サイリスタT4以降の番号の大きい偶数番目の転送サイリスタTは、しきい電圧が−4.8Vであるので、ターンオンしない。
さらに、発光サイリスタL2のしきい電圧が−3.98Vになる。このとき、点灯信号線75の電位は、オン状態の発光サイリスタL1により−1.5Vとなっているので、発光サイリスタL2はターンオンしない。
そして、時刻mの直後においては、転送サイリスタT1、転送サイリスタT2がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻lの直後の状態が維持される。
時刻nにおいて、発光チップ群#aに送信される第1転送信号φ1aが、「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
奇数番号の転送サイリスタTのカソード端子が接続された第1転送信号線72の電位が「L」から「H」(0V)に移行する。オン状態にあった転送サイリスタT1は、カソード端子およびアノード端子がともに「H」となるので、ターンオフする。しかし、発光サイリスタL1がオン状態であるので、ゲート端子Gl1の電位が「H」(0V)となっている。よって、ゲート端子Gt1の電位は「H」(0V)であって、転送サイリスタT1のしきい電圧は−1.5Vである。
同様に、設定サイリスタS1のゲート端子Gs1も0Vであるので、設定サイリスタS1のしきい電圧も−1.5Vである。
時刻nの直後においては、転送サイリスタT2がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻lの状態が維持される。
時刻oにおいて、発光チップ群#aに送信される点灯信号φIaが、「L」(−3.3V)から「H」(0V)に移行する。また、発光チップ群#bに送信される許可信号φEbが、「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
発光サイリスタLのカソード端子が接続された点灯信号線75が「L」から「H」(0V)になる。オン状態にあった発光サイリスタL1は、カソード端子およびアノード端子がともに「H」となってターンオフし、消灯する(非点灯になる)。これにより、ゲート端子Gl1、Gs1、Gt1の電位は、接続抵抗Rz、接続抵抗Rx、Ryを介して、電源電位Vga(「L」(−3.3V))になる。これにより、転送サイリスタT1のしきい電圧が−4.8Vに、設定サイリスタS1のしきい電圧が−1.78Vに、発光サイリスタL1のしきい電圧が−3.98Vになる。
時刻oの直後においては、転送サイリスタT2がオン状態になっている。
発光チップ群#bに送信される許可信号φEbが、「L」(−3.3V)から「H」(0V)に移行することにより、発光チップCa1の時刻hと同様に、許可信号線76の電位が「L」から「H」に移行する。これにより、設定サイリスタS1のしきい電圧が−1.5Vになる。
時刻oの直後においては、転送サイリスタT1がオン状態であって、発光サイリスタL1がオン状態で点灯(発光)している。
なお、本実施の形態では、時刻oにおいて、発光チップ群#aに送信される点灯信号φIaを「L」から「H」に移行し、発光チップ群#bに送信される許可信号φEbを「L」から「H」に移行したが、これらの移行を同時にする必要はなく、どちらが先でもかまわない。
時刻pにおいて、発光チップ群#aに送信される点灯信号φIaが「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
時刻pからは、発光サイリスタL2の点灯制御の期間Ta(2)に入る。
第1転送信号φ1aおよび第2転送信号φ2aは、期間Ta(1)およびTa(2)を周期として変化するため、これらの信号の波形は異なるが、発光チップCa1の動作は、時刻cから時刻pまでの期間Ta(1)の繰り返しとなる。よって、期間Ta(2)では、第1転送信号φ1a、第2転送信号φ2aおよびこれらに関連する転送サイリスタTの説明を除き、発光チップCa1の動作の説明を省略する。
時刻pの直後においては、転送サイリスタT2がオン状態になっている。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻oの直後の状態が維持される。
時刻rにおいて、発光チップ群#aに送信される許可信号φEaが、「L」(−3.3V)から「H」(0V)に移行する。また、発光チップ群#bに送信される点灯信号φIbが、「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
時刻hと同様であるので説明を省略する。
時刻rの直後においては、転送サイリスタT2がオン状態であって、発光サイリスタL2が点灯(発光)している。
時刻oにおける発光チップCa1の動作と同様に、点灯信号φIbが、「L」(−3.3V)から「H」(0V)に移行し、発光サイリスタLのカソード端子が接続された点灯信号線75が「L」から「H」(0V)になる。すると、オン状態にあった発光サイリスタL1は、カソード端子およびアノード端子がともに「H」となってターンオフし、消灯する。これにより、転送サイリスタT1のしきい電圧が−4.8Vに、設定サイリスタS1のしきい電圧が−1.78Vに、発光サイリスタL1のしきい電圧が−3.98Vになる。
時刻rの直後においては、転送サイリスタT2がオン状態になっている。
時刻sにおいて、発光チップ群#bの発光サイリスタL1を制御する期間Tb(1)が終了する。
時刻tにおいて、発光チップCa1が属する発光チップ群#aへ送信される第1転送信号φ1aが「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
奇数番号の転送サイリスタTのカソード端子が接続された第1転送信号線72の電位が「H」から「L」(−3.3V)に移行する。しきい電圧が−3Vであった転送サイリスタT3がターンオンする。すると、ゲート端子Gt3の電位は「H」(0V)に、ゲート端子Gt4の電位は−1.5Vになる。これにより、転送サイリスタT4のしきい電圧は−3Vになる。そして、設定サイリスタS3のしきい電圧が−1.78Vに、発光サイリスタL3のしきい電圧が−3.98Vになる。
なお、時刻tの直後においては、転送サイリスタT2、T3がオン状態であって、発光サイリスタL2がオン状態で点灯(発光)している。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、状態の変化はない。
なお、時刻tの直後においては、転送サイリスタT2がオン状態であって、発光サイリスタL2がオン状態で点灯(発光)している。
時刻uにおいて、発光チップCa1が属する発光チップ群#aへ送信される第2転送信号φ2aが「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
偶数番号の転送サイリスタTのカソード端子が接続された第2転送信号線73の電位が「L」から「H」(0V)に移行する。オン状態にあった転送サイリスタT2は、カソード端子およびアノード端子がともに「H」となるので、ターンオフする。
時刻uの直後においては、転送サイリスタT3がオン状態であって、発光サイリスタL2がオン状態で点灯(発光)している。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、状態の変化はない。
なお、時刻uの直後においては、転送サイリスタT2がオン状態であって、発光サイリスタL2がオン状態で点灯(発光)している。
時刻vにおいて、発光チップ群#aの発光サイリスタL2を制御する期間Ta(2)が終了する。時刻wにおいて、発光チップ群#bの発光サイリスタL2を制御する期間Tb(2)が終了する。時刻xにおいて、発光チップ群#aの発光サイリスタL3を制御する期間Ta(3)が終了する。時刻yにおいて、発光チップ群#bの発光サイリスタL3を制御する期間Tb(3)が終了する。そして、時刻zにおいて、発光チップ群#aの発光サイリスタL4を制御する期間Ta(4)が終了する。以下同様に、発光チップCのすべての発光サイリスタLの点灯制御を行う。
はじめに転送サイリスタTの動作を説明する。
第1の実施の形態における発光チップCでは、2相の転送信号(第1転送信号φ1および第2転送信号φ2)により、転送サイリスタTのオン状態を順に移している。
すなわち、2相の転送信号の内の一方の転送信号が「L」(−3.3V)になることにより、一方の転送信号がカソード端子に送信された転送サイリスタTがオン状態になり、そのゲート端子Gtが0Vになる。0Vになったゲート端子Gtと順バイアスの結合ダイオードDで接続された隣接する転送サイリスタTのゲート端子Gtの電位が−1.5Vになる。これにより、隣接する転送サイリスタTは、しきい電圧が高くなる(−4.5Vから−3V)。そして、隣接する転送サイリスタTは、他方の転送信号が「L」(−3.3V)になるタイミングでオン状態になる。
つまり、2相の転送信号(第1転送信号φ1および第2転送信号φ2)を、「L」(−3.3V)の期間が重なる(図9における時刻mから時刻nまでの期間)ようにして、位相をずらして送信することにより、転送サイリスタTを順にオン状態に設定する。
設定信号φW(φW1〜φW20)を「L」(−3.3V)にする時刻の前に、点灯信号φI(φIaまたはφIb)を「L」(−3.3V)に設定しておくと、設定信号φW(φW1〜φW20)が「H」から「L」になるタイミング(時刻)において、発光サイリスタLがターンオンして、点灯(発光)する。
なお、前述したように、発光サイリスタLがすでにオン状態になっていると、設定サイリスタSもオン状態になりうる。しかし、発光サイリスタLはすでにオン状態になっているので、設定サイリスタSがオン状態になっても、状態の変化を生じない。
すなわち、許可信号φE(許可信号φEaおよびφEb)は、設定許可サイリスタS0のしきい電圧を制御して、発光サイリスタLのターンオンを許可または不可に設定する。
すなわち、位相を180°ずらしているので、設定信号φWに設ける2つの「L」の時刻は、期間Tの前半の1/2の期間と後半の1/2の期間とに設ければよい。
そして、許可信号φE(許可信号φEaまたはφEb)が「L」の期間に、設定信号φW(φW1〜φW20)を「H」から「L」とすることにより、発光サイリスタLを点灯させている。
発光チップCa2の発光サイリスタL1を非点灯のままとする(点灯させない)ときは、発光チップ組#1の発光サイリスタL1を点灯させるために設定信号φW1を「L」にする時刻eから時刻fまでの期間において、設定信号φW2を「H」のままに維持すればよい。これにより、時刻eにおいて、発光チップCa2の設定信号線74が「H」(0V)のまま維持されるで、しきい電圧が−1.78Vである設定サイリスタS1はターンオンできない。これにより、発光サイリスタL1のしきい電圧が−3.98Vが維持され、発光サイリスタL1もターンオンできず、点灯(発光)しない。
発光チップCb2の発光サイリスタL2においても同様である。
前述したように、発光サイリスタLの点灯期間は、設定信号φWが「H」から「L」に移行して発光サイリスタLをターンオンする時刻から、点灯信号φIが「L」から「H」に移行して発光サイリスタLをターンオフ(消灯)する時刻までである。よって、設定信号φWが「H」から「L」に移行する時刻(例えば、図9の時刻e)を調整することで、発光サイリスタLの光量が補正される。発光サイリスタLに対応する光量補正のためのデータ(光量補正データ)を書き込んだROMなどの不揮発メモリを、回路基板62に搭載し、このROMから読み出して、設定信号φWが「H」から「L」に移行する時刻を調整すればよい。
次に、第1の実施の形態を用いない場合について説明する。ここで説明する第1の実施の形態を用いない場合は、発光チップCの構成が第1の実施の形態と異なっている。他の構成は、第1の実施の形態と同様であるので、よって、第1の実施の形態と異なる部分を説明し、同様な部分の説明を省略する。
図10に示す第1の実施の形態を用いない場合は、図6の第1の実施の形態の場合と、転送サイリスタTのゲート端子Gt、設定サイリスタSのゲート端子Gs、発光サイリスタLのゲート端子Glの間の接続の仕方が異なっている。すなわち、転送サイリスタT、設定サイリスタS、発光サイリスタLの結合のさせ方が異なっている。
ここでも、発光チップCa1を例に、発光チップCを説明する。そこで、図10において、発光チップCを発光チップCa1(C)と表記する。他の発光チップCa2〜Ca20および発光チップCb1〜Cb20の構成は、発光チップCa1と同じである。
発光サイリスタLなどと同様に、接続ダイオードDy1、Dy2、Dy3、…、接続ダイオードDz1、Dz2、Dz3、…、電源線抵抗Rgx1、Rgx2、Rgx3、…、電源線抵抗Rgy1、Rgy2、Rgy3、…、電源線抵抗Rgz1、Rgz2、Rgz3、…のそれぞれを区別しないときは、接続ダイオードDy、接続ダイオードDz、電源線抵抗Rgx、電源線抵抗Rgy、電源線抵抗Rgzと表記する。
転送サイリスタTのゲート端子Gt1、Gt2、Gt3、…は、同じ番号の設定サイリスタS1、S2、S3、…のゲート端子Gs1、Gs2、Gs3、…に、1対1で、それぞれ接続ダイオードDy1、Dy2、Dy3、…を介して接続されている。接続ダイオードDy1、Dy2、Dy3、…のアノード端子は、転送サイリスタT1、T2、T3、…のゲート端子Gt1、Gt2、Gt3、…に接続され、接続ダイオードDy1、Dy2、Dy3、…のカソード端子は、設定サイリスタS1、S2、S3、…のゲート端子Gs1、Gs2、Gs3、…に接続されている。
すなわち、接続ダイオードDyは、転送サイリスタTのゲート端子Gtから、設定サイリスタSのゲート端子Gsに電流が流れる方向で接続されている。同様に、接続ダイオードDzは、設定サイリスタSのゲート端子Gsから、発光サイリスタLのゲート端子Glに電流が流れる方向で接続されている。
設定サイリスタSのゲート端子Gsは、設定サイリスタSのそれぞれに対応して設けられた電源線抵抗Rgyを介して電源線71に接続されている。
発光サイリスタLのゲート端子Glは、発光サイリスタLのそれぞれに対応して設けられた電源線抵抗Rgzを介して電源線71に接続されている。
一方、第1の実施の形態の発光チップCでは、転送サイリスタT、設定サイリスタS、発光サイリスタLが抵抗で結合されている。よって、第1の実施の形態の発光チップCを抵抗結合型と表記する。
ダイオード結合型の発光チップCにおいて、番号がnの転送サイリスタTnがオン状態であるとする。すると、ゲート端子Gtnの電位が0Vになる。設定サイリスタSnのゲート端子Gsnは接続ダイオードDynで接続されている。よって、ゲート端子Gsnの電位がpn接合の拡散電位Vd(−1.5V)により−1.5V(−Vd)になり、設定サイリスタSnのしきい電圧が−3.0V(−2Vd)となる。
設定サイリスタSnのしきい電圧と発光サイリスタLnのしきい電圧との差(絶対値)はVdである。
一方、発光装置65は−3V(2Vd)より高い電位(絶対値が小さい負の電位)では駆動できない。
そして、拡散電位Vdは用いる半導体により決まるため、任意に設定することができない。
一例として、前述したと同様に、Rx=2kΩ、Ru=8kΩ、Rv=8kΩ、Rz=6kΩとし、電源電位Vgaを−3.3Vとすると、設定サイリスタSnのしきい電圧は−1.78V、発光サイリスタLのしきい電圧は−3.98Vとなる。これらの差(絶対値)は2.2Vとなり、拡散電位Vdに制約されない。そして、この抵抗結合型の発光チップCでのしきい電圧の差(2.2V)は、ダイオード結合型の発光チップCにおけるしきい電圧の差(拡散電位Vd(1.5V))に比べ大きい。よって、第1の実施の形態における抵抗結合型の発光チップCは動作マージンが広い。
ダイオード結合型の発光チップCにおいて、φW端子の寄生容量を10pF、電流制限抵抗RWを1kΩとする。すると、設定信号φWを「H」(0V)から「L」(−3.3V)に移行させたとき、設定サイリスタSのゲート端子Gsnの電位がしきい電圧の−3Vになるまでの時間は約24nsとなる。
ここで、接続ダイオードDznの内部抵抗およびゲート端子Glnの寄生抵抗(主にp型オーミック電極のコンタクト抵抗)を合わせて2kΩ、発光サイリスタLnの寄生容量を3pFとすると、設定サイリスタSnがターンオンしてから、発光サイリスタLnのゲート端子Glnの電位が−1.8Vになるまでの時間は約10nsとなる。
よって、設定信号φWが「H」(0V)から「L」(−3.3V)に移行してから、発光サイリスタLnが点灯するまでの点灯遅れ時間は、上記の2つの時間を加えた時間である約34nsとなる。
特に、ダイオード結合型の発光チップCを、単一電源の電位の上限(−3.0V)に近い−3.3Vで駆動しているため、点灯遅れ時間が大きくなっている。
なお、単一電源の電位が±0.1V変動すると、点灯遅れ時間が±5ns変動する。
また、設定サイリスタSnがターンオンすると、前述したように、抵抗Rv(8kΩ)は、伝導率の変化(伝導率変調)により、抵抗値が1/10の抵抗Rv´(0.8kΩ)になるとする。すると、ゲート端子Glnの電位は、−0.39Vになる。
寄生容量を3pFの発光サイリスタLnのゲート端子Glnを0.8kΩで充電すると、設定サイリスタSnがターンオンしてから発光サイリスタLnのゲート端子Glnの電位が−1.8Vになるまでの時間は約1nsとなる。
よって、設定信号φWが「H」(0V)から「L」(−3.3V)に移行してから、発光サイリスタLnが点灯するまでの点灯遅れ時間は、上記の2つの時間を加えた時間である約8.8nsとなる。これは、ダイオード結合型の発光チップCの場合(約34ns)の1/3以下である。
また、単一電源の電位が±0.1V変動しても、点灯遅れ時間は±0.2nsの変動で済む。これは、ダイオード結合型の発光チップCの場合(±5ns)の1/25である。
よって、抵抗結合型の発光チップCを用いることにより、ダイオード結合型の発光チップCを用いた場合に比べ、プリントヘッド14による感光体ドラム12への書込時間が短くなる。そして、抵抗結合型の発光チップCを用いることにより、ダイオード結合型の発光チップCを用いた場合に比べ、画像形成装置1の画像形成が高速化される。
第2の実施の形態では、第1の実施の形態と発光チップCの構成が異なっている。他の構成は、第1の実施の形態と同様である。よって、第1の実施の形態と異なる部分を説明し、同様な部分の説明を省略する。
図11は、第2の実施の形態における自己走査型発光素子アレイ(SLED)チップである発光チップCの回路構成を説明するための等価回路図である。ここでも、発光チップCa1を例に、発光チップCを説明する。そこで、図11において、発光チップCを発光チップCa1(C)と表記する。他の発光チップCa2〜Ca20および発光チップCb1〜Cb20の構成は、発光チップCa1と同じである。
そして、接続抵抗Rb1、Rb2、Rb3、…は、ゲート端子Gs1、Gs2、Gs3、…と電源線71との間にそれぞれ設けられている。
ここでも、接続抵抗Rb1、Rb2、Rb3、…をそれぞれ区別しないときは、接続抵抗Rbと表記する。
接続抵抗Rbは、図7に示した第1の実施の形態の発光チップCにおける第1アイランド141において、平面形状がU字状の枝分かれした一方の部分と他方の部分とをつなぐように設けられている。そして、接続抵抗Rbは、p型オーミック電極133と設定サイリスタSnの間のp型の第3半導体層83を抵抗としている。接続抵抗Rbの部分は、n型の第4半導体層84が除去され、p型の第3半導体層83が露出している。接続抵抗Rbの一方の端子はp型オーミック電極133であるが、他方の端子は外部に取り出されていない。抵抗を構成するp型の第3半導体層83が、設定サイリスタSnのゲート層(p型の第3半導体層83)とつながっている。
第1の実施の形態では、図9のタイミングチャートの時刻hにおいて、発光チップ群#aに送信される許可信号φEaが「L」から「H」に移行する。すると、発光チップ群#aにおける発光チップCa1の設定許可サイリスタS0のゲート端子Gs0が0Vになり、設定許可サイリスタS0のしきい電圧が−1.5Vに戻る。
このとき、発光チップCa1の発光サイリスタL1はオン状態で点灯(発光)しているので、ゲート端子Gl1の電位が0Vとなっている。また、ゲート端子Gt1の電位も0Vである。よって、設定サイリスタS1のゲート端子Gs1の電位も0Vで、設定サイリスタS1のしきい電圧が−1.5Vとなっている。
この後、時刻kにおいて、発光チップ群#bの発光チップCb1の発光サイリスタL1をターンオンさせるため、設定信号φW1を「H」から「L」(−3.3V)にする。このとき、発光チップCa1では、しきい電圧が−1.5Vである設定許可サイリスタS0がターンオンして、いずれの設定サイリスタSもターンオンさせないようにすることが好ましい。
そして、時刻lにおいて、設定信号φW1が「L」から「H」に移行したとき、オン状の設定サイリスタS1(設定許可サイリスタS0)がターンオフする。
時刻qは、点灯信号φIaが、時刻oで「L」から「H」に移行したのち、時刻pで再び「L」に移行した後である。そして、期間Ta(2)において、設定信号φW1が最初に「H」から「L」に移行する時刻(符号なし)の前である。なお、時刻qは、期間Ta(2)において、許可信号φEaが「H」から「L」に移行する前でも後でもよい。
時刻oにおいて、点灯信号φIaが「L」から「H」になるので、発光サイリスタL1はターンオフして、消灯する。しかし、設定サイリスタS1がオン状態であるので、発光サイリスタL1のしきい電圧は−1.89Vになる。よって、時刻pにおいて、点灯信号φIaが再び「H」から「L」になると、発光サイリスタL1が再びターンオンして、点灯(発光)する。
この時刻pにおける発光サイリスタL1の点灯(発光)は、誤発光であって好ましくない。
なお、時刻qにおいて、許可信号φEaが「H」であっても「L」であっても、設定許可サイリスタS0のしきい電圧が異なるだけであって、設定サイリスタS1はオン状態を維持している。
これには、設定許可サイリスタS0のしきい電圧より、設定サイリスタS1のしきい電圧を低く(絶対値が大きい負の値)すればよい。
そして、第1の実施の形態と同様に、Rx=2kΩ、Ru=8kΩ、Rv=8kΩ、Rz=6kΩとし、Vga=−3.3Vとする。さらに、Rb=2kΩとする。
転送サイリスタTnはオン状態にあるので、ゲート端子Gtnの電位V(Gtn)は0Vである。また、発光サイリスタLnもオン状態にあるので、ゲート端子Glnの電位Glnも0Vである。
すると、端部(β)の電位は−0.66Vとなる。設定サイリスタSnでは、端部(β)の電位がもっとも高い(絶対値が小さい負の値)ので、設定サイリスタSnのしきい電圧は−2.16Vとなる。このしきい電圧は、設定許可サイリスタS0のしきい電圧(−1.5V)より低い。よって、設定信号φWが「L」から「H」に移行したとき、設定サイリスタSnよりしきい電圧が高い設定許可サイリスタS0が先にターンオンし、設定信号線74を−1.5Vに設定する。これにより、設定サイリスタSnがターンオンすることが抑制される。
さらにまた、発光チップ群を構成する発光チップCの数および発光チップ組を構成する発光チップCの数を同じとしたが、異なっていてもよい。また、発光チップ組を構成する発光チップCは、それぞれが異なる発光チップ群に属しているとしたが、同じ発光チップ群に属する発光チップCを含んでいてもよい。
Claims (6)
- 順に積層された第1の導電型の第1の半導体層、当該第1の導電型と異なる第2の導電型の第2の半導体層、当該第1の導電型の第3の半導体層、当該第2の導電型の第4の半導体層の積層半導体層によりそれぞれが構成される、
第1のアノード端子、第1のカソード端子、第1のゲート端子をそれぞれ有する複数の発光サイリスタと、
前記複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第2のアノード端子、第2のカソード端子、第2のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、
前記複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第3のアノード端子、第3のカソード端子、第3のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、
前記複数の発光サイリスタのそれぞれの前記第1のゲート端子と前記複数の設定サイリスタのそれぞれの前記第2のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第1の接続抵抗と、
前記複数の設定サイリスタのそれぞれの前記第2のゲート端子と、前記複数の転送サイリスタのそれぞれの前記第3のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第2の接続抵抗と、
前記複数の発光サイリスタのそれぞれの第1のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第3の接続抵抗と、を備え、
前記複数の第1の接続抵抗のそれぞれの第1の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第2のゲート端子として働く前記第3の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなること
を特徴とする発光チップ。 - 前記複数の設定サイリスタのそれぞれの前記第2のアノード端子または前記第2のカソード端子のいずれか一方が接続されるとともに、オン状態の転送サイリスタによりしきい電圧が小さく設定された設定サイリスタをオン状態に移行させるための設定信号が供給される設定端子をさらに備えることを特徴とする請求項1に記載の発光チップ。
- 第4のアノード端子、第4のカソード端子、第4のゲート端子を有し、当該第4のアノード端子または当該第4のカソード端子のいずれか一方が、前記設定端子に接続される設定許可サイリスタと、
前記設定許可サイリスタの前記第4のゲート端子が接続されるとともに、前記設定信号によって新たに発光サイリスタが発光することを阻止するため、当該設定許可サイリスタのしきい電圧の絶対値を小さく設定する許可信号が供給される許可端子と
をさらに備えることを特徴とする請求項2に記載の発光チップ。 - 前記複数の設定サイリスタのそれぞれの前記第2のゲート端子を、前記電源線にそれぞれ接続する複数の第4の接続抵抗を備えることを特徴とする請求項1ないし3のいずれか1項に記載の発光チップ。
- 順に積層された第1の導電型の第1の半導体層、当該第1の導電型と異なる第2の導電型の第2の半導体層、当該第1の導電型の第3の半導体層、当該第2の導電型の第4の半導体層の積層半導体層によりそれぞれが構成される、第1のアノード端子、第1のカソード端子、第1のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第2のアノード端子、第2のカソード端子、第2のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第3のアノード端子、第3のカソード端子、第3のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第1のゲート端子と当該複数の設定サイリスタのそれぞれの当該第2のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第1の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第2のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第3のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第2の接続抵抗と、当該複数の発光サイリスタのそれぞれの第1のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第3の接続抵抗とを備える発光チップを複数備え、像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を備え、
前記露光手段が備える前記発光チップにおいて、前記複数の第1の接続抵抗のそれぞれの第1の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第2のゲート端子として働く前記第3の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなること
を特徴とするプリントヘッド。 - 像保持体と、
前記像保持体を帯電する帯電手段と、
順に積層された第1の導電型の第1の半導体層、当該第1の導電型と異なる第2の導電型の第2の半導体層、当該第1の導電型の第3の半導体層、当該第2の導電型の第4の半導体層の積層半導体層によりそれぞれが構成される、第1のアノード端子、第1のカソード端子、第1のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第2のアノード端子、第2のカソード端子、第2のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第3のアノード端子、第3のカソード端子、第3のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第1のゲート端子と当該複数の設定サイリスタのそれぞれの当該第2のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第1の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第2のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第3のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第2の接続抵抗と、当該複数の発光サイリスタのそれぞれの第1のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第3の接続抵抗とを備える発光チップを複数備え、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
前記露光手段が備える前記発光チップにおいて、前記複数の第1の接続抵抗のそれぞれの第1の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第2のゲート端子として働く前記第3の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなること
を特徴とする画像形成装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011071200A JP5724520B2 (ja) | 2011-03-28 | 2011-03-28 | 発光チップ、プリントヘッドおよび画像形成装置 |
US13/209,903 US8748935B2 (en) | 2011-03-28 | 2011-08-15 | Light-emitting chip, print head, and image forming apparatus |
CN201110353271.1A CN102709305B (zh) | 2011-03-28 | 2011-11-09 | 发光芯片、打印头和图像形成设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011071200A JP5724520B2 (ja) | 2011-03-28 | 2011-03-28 | 発光チップ、プリントヘッドおよび画像形成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012204821A JP2012204821A (ja) | 2012-10-22 |
JP5724520B2 true JP5724520B2 (ja) | 2015-05-27 |
Family
ID=46901956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011071200A Expired - Fee Related JP5724520B2 (ja) | 2011-03-28 | 2011-03-28 | 発光チップ、プリントヘッドおよび画像形成装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8748935B2 (ja) |
JP (1) | JP5724520B2 (ja) |
CN (1) | CN102709305B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWM460780U (zh) * | 2013-03-19 | 2013-09-01 | Nisho Image Tech Inc | 可抑制雜訊的發光裝置 |
KR102139681B1 (ko) | 2014-01-29 | 2020-07-30 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 발광소자 어레이 모듈 및 발광소자 어레이 칩들을 제어하는 방법 |
JP6210120B2 (ja) * | 2016-03-29 | 2017-10-11 | 富士ゼロックス株式会社 | 発光部品、プリントヘッド及び画像形成装置 |
JP6245319B1 (ja) * | 2016-06-30 | 2017-12-13 | 富士ゼロックス株式会社 | 発光部品、プリントヘッド、画像形成装置及び半導体積層基板 |
JP7073685B2 (ja) * | 2017-11-22 | 2022-05-24 | 富士フイルムビジネスイノベーション株式会社 | 発光部品、プリントヘッド及び画像形成装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2683781B2 (ja) * | 1990-05-14 | 1997-12-03 | 日本板硝子株式会社 | 発光装置 |
JP4411723B2 (ja) * | 2000-02-14 | 2010-02-10 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイ |
EP2006918A4 (en) * | 2006-02-20 | 2012-05-30 | Kyocera Corp | LUMINESCENT ELEMENT ARRAY, LIGHT-EMITTING DEVICE, AND IMAGE FORMING DEVICE |
JP4811450B2 (ja) * | 2008-11-11 | 2011-11-09 | 富士ゼロックス株式会社 | 発光装置、発光素子チップ |
US8274539B2 (en) * | 2008-12-18 | 2012-09-25 | Fuji Xerox Co., Ltd. | Light-emitting element array drive device, print head, image forming apparatus and signal supplying method |
JP4614017B1 (ja) * | 2009-07-22 | 2011-01-19 | 富士ゼロックス株式会社 | 発光装置、プリントヘッドおよび画像形成装置 |
JP2011040582A (ja) * | 2009-08-11 | 2011-02-24 | Fuji Xerox Co Ltd | 発光素子およびその製造方法 |
JP5333075B2 (ja) * | 2009-09-04 | 2013-11-06 | 富士ゼロックス株式会社 | 発光装置、自己走査型発光素子アレイの駆動方法、プリントヘッドおよび画像形成装置 |
-
2011
- 2011-03-28 JP JP2011071200A patent/JP5724520B2/ja not_active Expired - Fee Related
- 2011-08-15 US US13/209,903 patent/US8748935B2/en active Active
- 2011-11-09 CN CN201110353271.1A patent/CN102709305B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20120249712A1 (en) | 2012-10-04 |
JP2012204821A (ja) | 2012-10-22 |
US8748935B2 (en) | 2014-06-10 |
CN102709305A (zh) | 2012-10-03 |
CN102709305B (zh) | 2016-01-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140218 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150303 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150316 |
|
R150 | Certificate of patent or registration of utility model |
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|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |