JP2013151117A - 発光チップ、プリントヘッドおよび画像形成装置 - Google Patents

発光チップ、プリントヘッドおよび画像形成装置 Download PDF

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貴士 藤本
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Abstract

【課題】発光チップに設けられた複数の発光素子に点灯のための電流を供給する点灯配線の電位を制御して、点灯を指示する信号に対応して発光チップが点灯することを許可または阻止することができる発光チップ等を提供する。
【解決手段】発光チップCは、発光サイリスタL1、L2、L3、…、転送サイリスタT1、T2、T3、…、設定サイリスタST、駆動サイリスタDT、電流制限抵抗RC1、RC2、RE1、RE2、RW、Rdt、RI、接続抵抗Rg1、Rg2、…を備えている。設定サイリスタSTはカソード端子Kst、ゲート端子Gst1、Gst2を、駆動サイリスタDTはカソード端子Kdt、ゲート端子Gdt1、Gdt2を備え、設定サイリスタSTのゲート端子Gdt2は点灯信号線75に接続され、設定サイリスタSTのカソード端子Kstは、駆動サイリスタDTのゲート端子Gdt2に接続されている。
【選択図】図7

Description

本発明は、発光チップ、プリントヘッドおよび画像形成装置に関する。
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード(LED:Light Emitting Diode)を主走査方向に複数、配列してなる、LEDプリントヘッド(LPH:LED Print Head)を用いた記録装置が採用されている。
特許文献1には、発光素子チップは、基板と、発光サイリスタアレイと、転送サイリスタアレイと、発光制御サイリスタアレイと、発光許可サイリスタとを備え、発光許可サイリスタが、そのゲート電極に供給される発光許可信号によってオン状態になることにより、第2クロック信号線を発光許可サイリスタのカソード電極の電位に固定することにより、発光制御サイリスタはオン状態に移行できず、対応する発光サイリスタの点灯が阻止される発光装置が記載されている。
特許文献2には、発光素子ヘッドの信号発生回路は、それぞれが複数の発光素子を有する複数の発光素子チップを組(A、B、C、D)として、同じ組の発光素子チップには同一の第2クロック信号φ2を供給し、同じ組の発光素子チップであっても互いに異なる発光許可信号を供給し、異なる組の発光素子チップには同じ発光許可信号を供給する。信号発生回路によって第2クロック信号φ2に時系列的に設定された発光素子の点灯/非点
灯を指示するデータを、発光素子チップが、発光許可信号に同期して取り込むことで、発光素子の発光が制御される発光素子ヘッドが記載されている。
特許文献3には、それぞれが、複数の発光素子を有し、2以上且つN(Nは2以上の整数)以下の個数の指定信号で点灯または非点灯の制御の対象として指定される、複数の発光チップと、M個(Mは3以上の整数であって、M>N)の選択信号を送信することにより、当該M個の選択信号から2以上且つN以下の個数の組み合わせによって、前記複数の発光チップを構成するそれぞれの発光チップに対応する前記指定信号が構成され、前記制御の対象として指定する選択信号発生部とを備える発光装置が記載されている。
特開2010−115810号公報 特開2010−115785号公報 特開2011−218772号公報
本発明は、発光チップに設けられた複数の発光素子に点灯のための電流を供給する点灯配線の電位を制御して、点灯を指示する信号に対応して発光チップが点灯することを許可または阻止することができる発光チップ等を提供することを目的とする。
請求項1に記載の発明は、それぞれが、基板上に設けられ、アノード端子、カソード端子、ゲート端子を備えるとともに、当該アノード端子または当該カソード端子のいずれか一方に予め定められた電位が共通に供給される複数の発光サイリスタと、前記複数の発光サイリスタのそれぞれの発光サイリスタのアノード端子またはカソード端子のいずれか他方が共通に接続され、当該発光サイリスタに点灯のための電流が供給される点灯配線と、前記基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に前記電位が供給されるとともに、当該第2のゲート端子が前記点灯配線に接続され、オフ状態からオン状態に移行することで、前記複数の発光サイリスタにおいて点灯している発光サイリスタを消灯する第1の制御サイリスタと、前記基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に前記電位が共通に供給されるとともに、当該第2のゲート端子が、前記第1の制御サイリスタのアノード端子またはカソード端子のいずれか他方に接続され、オフ状態からオン状態になることで、当該第1の制御サイリスタをオン状態からオフ状態に移行させる第2の制御サイリスタと、前記基板上に設けられ、予め定められた抵抗値を有し、前記第2の制御サイリスタの前記第2のゲート端子に一方の端子が接続され、他方の端子の電位とオフ状態の当該第2の制御サイリスタの前記第1のゲート端子の電位とで分圧された電位により、前記第1の制御サイリスタをオン状態に維持する制御抵抗とを備える発光チップである。
請求項2に記載の発明は、前記第2の制御サイリスタは、オン状態からオフ状態になることで、前記第1の制御サイリスタをオフ状態からオン状態に移行可能な状態に設定することを特徴とする請求項1に記載の発光チップである。
請求項3に記載の発明は、前記基板上に設けられ、それぞれが、前記複数の発光サイリスタのそれぞれの発光サイリスタに対応して設けられ、順にオン状態になることで、対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタをさらに備えることを特徴とする請求項1または2に記載の発光チップである。
請求項4に記載の発明は、前記第1の制御サイリスタは、オン状態からオフ状態になることで、前記複数の発光サイリスタにおける前記点灯可能な状態に設定された発光サイリスタをオフ状態からオン状態に移行させることを特徴とする請求項3に記載の発光チップである。
請求項5に記載の発明は、前記第1の制御サイリスタの前記第2のゲート端子と、前記点灯配線とに一方の端子が接続された他の制御抵抗を備えることを特徴とする請求項1ないし4のいずれか1項に記載の発光チップである。
請求項6に記載の発明は、それぞれが、基板上に設けられ、アノード端子、カソード端子、ゲート端子を備えるとともに、当該アノード端子または当該カソード端子のいずれか一方に予め定められた電位が共通に供給される複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタのアノード端子またはカソード端子のいずれか他方が共通に接続され、当該発光サイリスタに点灯のための電流が供給される点灯配線と、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が供給されるとともに、当該第2のゲート端子が当該点灯配線に接続され、オフ状態からオン状態に移行することで、当該複数の発光サイリスタにおいて点灯している発光サイリスタを消灯する第1の制御サイリスタと、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が共通に供給されるとともに、当該第2のゲート端子が、当該第1の制御サイリスタのアノード端子またはカソード端子のいずれか他方に接続され、オフ状態からオン状態になることで、当該第1の制御サイリスタをオン状態からオフ状態に移行させる第2の制御サイリスタと、当該基板上に設けられ、予め定められた抵抗値を有し、当該第2の制御サイリスタの第2のゲート端子に一方の端子が接続され、他方の端子の電位とオフ状態の当該第2の制御サイリスタの第1のゲート端子の電位とで分圧された電位により、当該第1の制御サイリスタをオン状態に維持する制御抵抗とを備える発光チップを複数備え、像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を像保持体上に結像させる光学手段とを備えるプリントヘッドである。
請求項7に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、それぞれが、基板上に設けられ、アノード端子、カソード端子、ゲート端子を備えるとともに、当該アノード端子または当該カソード端子のいずれか一方に予め定められた電位が共通に供給される複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタのアノード端子またはカソード端子のいずれか他方が共通に接続され、当該発光サイリスタに点灯のための電流が供給される点灯配線と、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が供給されるとともに、当該第2のゲート端子が当該点灯配線に接続され、オフ状態からオン状態に移行することで、当該複数の発光サイリスタにおいて点灯している発光サイリスタを消灯する第1の制御サイリスタと、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が共通に供給されるとともに、当該第2のゲート端子が、当該第1の制御サイリスタのアノード端子またはカソード端子のいずれか他方に接続され、オフ状態からオン状態になることで、当該第1の制御サイリスタをオン状態からオフ状態に移行させる第2の制御サイリスタと、当該基板上に設けられ、予め定められた抵抗値を有し、当該第2の制御サイリスタの第2のゲート端子に一方の端子が接続され、他方の端子の電位とオフ状態の当該第2の制御サイリスタの第1のゲート端子の電位とで分圧された電位により、当該第1の制御サイリスタをオン状態に維持する制御抵抗とを備える発光チップを複数備え、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
請求項1の発明によれば、第1の制御サイリスタ、第2の制御サイリスタなどで構成される点灯制御部を備えない場合に比べ、発光チップの大きさを抑制することができる。
請求項2の発明によれば、本構成を有しない場合に比べ、発光チップがより少ない素子で構成できる。
請求項3の発明によれば、本構成を有しない場合に比べ、発光チップの駆動がより容易にできる。
請求項4の発明によれば、本構成を有しない場合に比べ、発光チップの発光サイリスタの点灯期間の制御がより容易にできる。
請求項5の発明によれば、本構成を有しない場合に比べ、発光チップを搭載する回路基板がより少ない部品で構成できる。
請求項6の発明によれば、本構成を有しない場合に比べ、プリントヘッドが小型化できる。
請求項7の発明によれば、本構成を有しない場合に比べ、画像形成装置が小型化できる。
第1の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成を示した断面図である。 発光装置の上面図である。 第1の実施の形態における発光チップの構成、信号発生回路の構成および回路基板上の配線構成を示した図である。 発光装置の発光チップをマトリクスの各要素として配置して示した図である。 第1の実施の形態における自己走査型発光素子アレイ(SLED)チップである発光チップの回路構成を説明するための等価回路図である。 第1の実施の形態における発光チップの平面レイアウト図である。 第1の実施の形態における発光チップの断面図である。 2つのゲート端子を有するサイリスタの動作を説明する図である。 第1の実施の形態における発光装置および発光チップの動作を説明するためのタイミングチャートである。 第2の実施の形態における発光チップの構成、信号発生回路の構成および回路基板上の配線構成を示した図である。 第2の実施の形態における発光装置の発光チップをマトリクスの各要素として配置して示した図である。 第2の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップの回路構成を説明するための等価回路図である。 第2の実施の形態における発光チップの平面レイアウト図である。 第2の実施の形態における発光装置および発光チップの動作を説明するためのタイミングチャートである。 第3の実施の形態における発光チップの構成、信号発生回路の構成および回路基板上の配線構成を示した図である。 第3の実施の形態における発光装置の発光チップをマトリクスの各要素として配置して示した図である。 第3の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップの回路構成を説明するための等価回路図である。 第3の実施の形態における発光チップの平面レイアウト図である。 第3の実施の形態における発光装置および発光チップの動作を説明するためのタイミングチャートである。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
[第1の実施の形態]
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
画像形成プロセス部10は、予め定められた間隔を置いて並列的に配置される複数のエンジンを含む画像形成ユニット11を備えている。この画像形成ユニット11は、4つの画像形成ユニット11Y、11M、11C、11Kから構成されている。画像形成ユニット11Y、11M、11C、11Kは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム12、感光体ドラム12の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器13、帯電器13によって帯電された感光体ドラム12を露光するプリントヘッド14、プリントヘッド14によって得られた静電潜像を現像する現像手段の一例としての現像器15を備えている。ここで、各画像形成ユニット11Y、11M、11C、11Kは、現像器15に収納されたトナーを除いて、同様に構成されている。そして、画像形成ユニット11Y、11M、11C、11Kは、それぞれがイエロー(Y)、マゼンタ(M)、シアン(C)、黒(K)のトナー像を形成する。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させるロールである駆動ロール22と、感光体ドラム12のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール23と、記録用紙にトナー像を定着させる定着器24とを備えている。
この画像形成装置1において、画像形成プロセス部10は、画像出力制御部30から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部30による制御の下で、パーソナルコンピュータ(PC)2や画像読取装置3から受信された画像データは、画像処理部40によって画像処理が施され、画像形成ユニット11に供給される。そして、例えば黒(K)色の画像形成ユニット11Kでは、感光体ドラム12が矢印A方向に回転しながら、帯電器13により予め定められた電位に帯電され、画像処理部40から供給された画像データに基づいて発光するプリントヘッド14により露光される。これにより、感光体ドラム12上には、黒(K)色画像に関する静電潜像が形成される。そして、感光体ドラム12上に形成された静電潜像は、現像器15により現像され、感光体ドラム12上には黒(K)色のトナー像が形成される。画像形成ユニット11Y、11M、11Cにおいても、それぞれイエロー(Y)、マゼンタ(M)、シアン(C)の各色トナー像が形成される。
各画像形成ユニット11で形成された感光体ドラム12上の各色トナー像は、矢印B方向に移動する用紙搬送ベルト21の移動に伴って供給された記録用紙に、転写ロール23に印加された転写電界により、順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器24まで搬送される。定着器24に搬送された記録用紙上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置1から排出される。
(プリントヘッド14)
図2は、プリントヘッド14の構成を示した断面図である。このプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(本実施の形態では発光サイリスタ)を有する光源部63を備えた露光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備えている。
発光装置65は、光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備えている。なお、発光装置65が信号発生回路110を備えず、発光装置65の外部の画像出力制御部30等が信号発生回路110を備えてもよい。この場合、画像出力制御部30等から、信号発生回路110が光源部63に供給する信号等がハーネス等を介して発光装置65に供給される。以下では、発光装置65が信号発生回路110を備えているとして説明する。
ハウジング61は、例えば金属で形成され、回路基板62およびロッドレンズアレイ64を支持し、光源部63の発光素子における発光点がロッドレンズアレイ64の焦点面となるように設定されている。また、ロッドレンズアレイ64は、感光体ドラム12の軸方向(主走査方向であって、後述する図3、図4(b)のX方向)に沿って配置されている。
(発光装置65)
図3は、発光装置65の上面図である。
図3に示すように、本実施の形態における発光装置65では、光源部63は、回路基板62上に、20個の発光チップCa1〜Ca20(発光チップ群#a)と、20個の発光チップCb1〜Cb20(発光チップ群#b)とを、主走査方向に二列に千鳥状に配置して構成されている。すなわち、本実施の形態では、2つの発光チップ群(発光チップ群#aと発光チップ群#b)を備えている。ここでは、発光チップ群を群と表記することがある。なお、発光チップ群#aと発光チップ群#bとの向かい合わせについての詳細は後述する。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたものおよびその間の番号のものを含むことを意味する。例えば、発光チップCa1〜Ca20は、発光チップCa1から番号順に発光チップCa20までを含む。
発光チップCa1〜Ca20および発光チップCb1〜Cb20の構成は同一であってよい。よって、発光チップCa1〜Ca20および発光チップCb1〜Cb20をそれぞれ区別しないときは、発光チップCと表記する。
なお、本実施の形態では、発光チップCの数として、合計40個を用いたが、これに限定されない。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。なお、前述したように、発光装置65は、信号発生回路110を搭載していなくともよい。
図4は、第1の実施の形態における発光チップCの構成、信号発生回路110の構成および回路基板62上の配線構成を示した図である。図4(a)は発光チップCの構成を示し、図4(b)は発光装置65の信号発生回路110の構成および回路基板62上の配線構成を示す。第1の実施の形態では、発光チップCは2つの発光チップ群(#aおよび#b)に分けられている。
はじめに、図4(a)に示す発光チップCの構成を説明する。
発光チップCは、表面形状が長方形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子(本実施の形態では発光サイリスタL1、L2、L3、…)を有する発光部102を備えている。さらに、発光チップCは、基板80の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである入力端子(φE端子、φ1端子、Vga端子、φ2端子、φW端子、φI端子)を備えている。なお、これらの入力端子は、基板80の一端部からφE端子、φ1端子、Vga端子の順に設けられ、基板80の他端部からφI端子、φW端子、φ2端子の順に設けられている。そして、発光部102は、Vga端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極85(後述する図8参照)が設けられている。
なお、「列状」とは、図4(a)に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面321a(後述する図7参照)を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分または数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、または複数の発光素子毎に、ジグザグに配置されていてもよい。
次に、図4(b)により、発光装置65の信号発生回路110の構成および回路基板62上の配線構成を説明する。
前述したように、発光装置65の回路基板62には、信号発生回路110および発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)が搭載され、信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する配線(ライン)が設けられている。
なお、発光装置65の回路基板62が信号発生回路110を搭載していなくともよい。このとき、信号発生回路110は、発光装置65の外部に設けられ、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)を制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えているとして説明する。
まず、信号発生回路110の構成について説明する。
信号発生回路110には、図示しないが、画像出力制御部30および画像処理部40(図1参照)より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路110は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップ群#a(発光チップCa1〜Ca20)に対して、第1転送信号φ1aおよび第2転送信号φ2aを送信する転送信号発生部120aと、発光チップ群#b(発光チップCb1〜Cb20)に対して、第1転送信号φ1bおよび第2転送信号φ2bを送信する転送信号発生部120bとを備えている。
さらに、信号発生回路110は、各種の制御信号に基づき、発光チップ群#a(発光チップCa1〜Ca20)に対して、許可信号φEaを送信する許可信号発生部130aと、発光チップ群#b(発光チップCb1〜Cb20)に対して、許可信号φEbを送信する許可信号発生部130bとを備えている。
さらにまた、信号発生回路110は、各種の制御信号に基づき、発光チップ群#a(発光チップCa1〜Ca20)に対して、点灯信号φIaを送信する点灯信号発生部140aと、発光チップ群#b(発光チップCb1〜Cb20)に対して、点灯信号φIbを送信する点灯信号発生部140bとを備えている。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとを一つの発光チップ組にして、発光チップ組毎に設定信号φW1〜φW20を送信する設定信号発生部150を備えている。ここでは、発光チップ組を組と表記することがある。
例えば、設定信号発生部150は、発光チップ群#aに属する発光チップCa1と発光チップ群#bに属する発光チップCb1との発光チップ組#1に対して、設定信号φW1を送信する。発光チップ群#aに属する発光チップCa2と発光チップ群#bに属する発光チップCb2との発光チップ組#2に対して、設定信号φW2を送信する。以下同様にして、発光チップ群#aに属する発光チップCa20と発光チップ群#bに属する発光チップCb20との発光チップ組#20に対して、設定信号φW20を送信する。
さらにまた、信号発生回路110は、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)の駆動のための電源電位Vgaを供給する電源電位供給部170を備えている。
なお、上述したように、図4では、転送信号発生部120aと転送信号発生部120bとを分けて示したが、これらをまとめて転送信号発生部120と表記する。また、許可信号発生部130aと許可信号発生部130bとを分けて示したが、これらをまとめて許可信号発生部130と表記する。そして、点灯信号発生部140aと点灯信号発生部140bとを分けて示したが、これらをまとめて点灯信号発生部140と表記する。
また、第1転送信号φ1aと第1転送信号φ1bとを区別しない場合には第1転送信号φ1と呼び、第2転送信号φ2aと第2転送信号φ2bとを区別しない場合には第2転送信号φ2と、第1転送信号φ1と第2転送信号φ2とを区別しないときは転送信号と表記する。許可信号φEaと許可信号φEbとを区別しない場合には許可信号φEと、点灯信号φIaと点灯信号φIbとを区別しない場合には点灯信号φIと、設定信号φW1〜φW20をまとめて設定信号φWと表記する。
次に、発光チップCa1〜Ca20および発光チップCb1〜Cb20の配列について説明する。
発光チップ群#aに属する発光チップCa1〜Ca20は、それぞれの長辺の方向に間隔を設けて一列に配列されている。発光チップ群#bに属する発光チップCb1〜Cb20も、それぞれの長辺の方向に一列に間隔を設けて配列されている。そして、発光チップ群#aに属する発光チップCa1〜Ca20および発光チップ群#bに属する発光チップCb1〜Cb20のそれぞれに設けられた発光部102に近い側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においても発光素子が主走査方向に予め定められた間隔で並ぶように、発光チップCの位置が設定されている。なお、図4(b)の発光チップCa1、Ca2、Ca3、…および発光チップCb1、Cb2、Cb3、…に、図4(a)に示した発光部102の発光素子の並び(本実施の形態では発光サイリスタL1、L2、L3、…の番号順)の方向を矢印で示している。
信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する配線(ライン)について説明する。
回路基板62には、発光チップCの基板80裏面に設けられたVsub端子(後述の図6、図7、図8参照)に接続され、基準電位供給部160より基準電位Vsubを供給する電源ライン200aが設けられている。
また、発光チップCに設けられたVga端子に接続され、電源電位供給部170より電力供給のための電源電位Vgaを供給する電源ライン200bが設けられている。
回路基板62には、信号発生回路110の転送信号発生部120aから、発光チップ群#aの発光チップCa1〜Ca20のφ1端子に、第1転送信号φ1aを送信する第1転送信号ライン201a、および発光チップ群#aの発光チップCa1〜Ca20のφ2端子に、第2転送信号φ2aを送信する第2転送信号ライン202aが設けられている。転送信号発生部120aは、発光チップ群#aの発光チップCa1〜Ca20に共通(並列)に第1転送信号φ1aおよび第2転送信号φ2aを送信する。
また、信号発生回路110の転送信号発生部120bから、発光チップ群#bの発光チップCb1〜Cb20のφ1端子に、第1転送信号φ1bを送信するための第1転送信号ライン201b、および発光チップ群#bの発光チップCb1〜Cb20のφ2端子に、第2転送信号φ2bを送信するための第2転送信号ライン202bが設けられている。転送信号発生部120bは、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に第1転送信号φ1bおよび第2転送信号φ2bを送信する。
回路基板62には、信号発生回路110の許可信号発生部130aから、発光チップ群#aの発光チップCa1〜Ca20のφE端子に、許可信号φEaを送信する許可信号ライン203aが設けられている。許可信号発生部130aは、発光チップ群#aの発光チップCa1〜Ca20に共通(並列)に許可信号φEaを送信する。
また、信号発生回路110の許可信号発生部130bから、発光チップ群#bの発光チップCb1〜Cb20のφE端子に、許可信号φEbを送信する許可信号ライン203bが設けられている。許可信号発生部130bは、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に許可信号φEbを送信する。
回路基板62には、信号発生回路110の点灯信号発生部140aから、発光チップ群#aの発光チップCa1〜Ca20のφI端子に、点灯信号φIaを送信する点灯信号ライン204aが設けられている。点灯信号発生部140aは、発光チップ群#aの発光チップCa1〜Ca20に共通(並列)に点灯信号φIaを送信する。
また、信号発生回路110の点灯信号発生部140bから、発光チップ群#bの発光チップCb1〜Cb20のφI端子に、点灯信号φIbを送信するための点灯信号ライン204bが設けられている。点灯信号発生部140bは、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に点灯信号φIbを送信する。
回路基板62には、信号発生回路110の設定信号発生部150から、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとを発光チップの組(発光チップ組)にして、発光チップ組毎に設定信号φW1〜φW20を送信する設定信号ライン205〜224が設けられている。
例えば、設定信号ライン205は、発光チップ群#aの発光チップCa1のφW端子と発光チップ群#bに属する発光チップCb1のφW端子とに接続されている。設定信号発生部150は、発光チップCa1と発光チップCb1とで構成する発光チップ組#1に対して共通(並列)に設定信号φW1を送信する。設定信号ライン206は、発光チップ群#aの発光チップCa2のφW端子と発光チップ群#bに属する発光チップCb2のφW端子とに接続されている。設定信号発生部150は、発光チップCa2と発光チップCb2とで構成する発光チップ組#2に対して共通(並列)に設定信号φW2を送信する。以下同様にして、設定信号ライン224は、発光チップ群#aの発光チップCa20のφW端子と発光チップ群#bに属する発光チップCb20のφW端子とに接続さている。設定信号発生部150は、発光チップCa20と発光チップCb20とで構成する発光チップ組#20に対して共通(並列)に設定信号φW20を送信する。
以上説明したように、回路基板62上のすべての発光チップCには、基準電位Vsubと電源電位Vgaが共通に供給される。
そして、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIa、許可信号φEaは、発光チップ群#aに対して共通に送信される。そして、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIb、許可信号φEbは、発光チップ群#bに対して共通に送信される。
一方、設定信号φW1〜φW20は、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとの構成する発光チップ組#1〜#20のそれぞれに対して共通に送信される。
なお、発光装置65が信号発生回路110を備えない場合には、発光装置65に設けられた電源ライン200a、200b、第1転送信号ライン201a、201b、第2転送信号ライン202a、202b、許可信号ライン203a、203b、点灯信号ライン204a、204b、設定信号ライン205〜224は、信号発生回路110の代わりにコネクタなどに接続される。そして、コネクタなどに接続されるケーブルにより、発光装置65の外部に設けられた信号発生回路110に接続される。
図5は、発光装置65の発光チップCをマトリクスの各要素として配置して示した図である。
図5では、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)を2×20のマトリクスの各要素として配置している。そして、上記した信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する信号(第1転送信号φ1a、φ1b、第2転送信号φ2a、φ2b、点灯信号φIa、φIb、許可信号φEa、φEb、設定信号φW1〜φW20)の配線(ライン)を示している。
上述したように、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIa、許可信号φEaは、発光チップ群#aに対して共通に送信される。そして、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIb、許可信号φEbは、発光チップ群#bに対して共通に送信されることが容易に理解できる。
これに対し、設定信号φW1〜φW20は、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとの構成する発光チップ組#1〜#20のそれぞれに対して共通に送信されることが容易に理解できる。
第1の実施の形態では、40個の発光チップCを群(発光チップ群#a、#b)および組(発光チップ組#1〜#20)に分けて、許可信号φEと設定信号φWを用いて、発光チップCを選択し、それぞれの発光チップCの発光素子(本実施の形態では発光サイリスタL1、L2、L3、…)の点灯または非点灯を制御(以下、点灯制御と表記する。)している。この場合には、発光装置65において設けられる配線(ライン)の数は、電源ライン200a、200b、第1転送信号ライン201a、201b、第2転送信号ライン202a、202b、許可信号ライン203a、203b、点灯信号ライン204a、204b、設定信号ライン205〜224の30本である。
これに対して、40個の発光チップCを群および組に分けないで、発光チップCのそれぞれに点灯信号ライン(点灯信号ライン204a、204bと同様なもの)を設ける場合には、発光装置65において設けられる配線(ライン)の数は、電源ライン200a、200b、第1転送信号ライン(第1転送信号ライン201a、201bと同様なもの)、第2転送信号ライン(第2転送信号ライン202a、202bと同様なもの)、40本の点灯信号ラインの44本である。
よって、第1の実施の形態の群および組に分ける場合は、群および組に分けない場合に比べ、配線(ライン)の数が14本少なくなる。
このように、発光チップCを群および組に分けることで、回路基板62上の配線(ライン)の数を抑制できる。
また、第1の実施の形態の群および組に分ける場合では、発光素子の点灯のための電流を供給する点灯信号ライン204a、204bは2本である。これに対し、群および組に分けない場合は、点灯信号ラインは40本である。点灯信号ラインには、他の配線(第1転送信号ライン201a、201b、第2転送信号ライン202a、202b、許可信号ライン203a、203b)と異なり、大きな電流が流れるため、抵抗の小さい配線(ライン)、すなわち幅の広い配線(ライン)が用いられる。
そして、点灯信号ラインは、例えば、図4(b)に示すように、長方形の回路基板62の一方の端部に設けられた信号発生回路110から、千鳥状に配列された発光チップCの列に沿って(回路基板62の長手方向に沿って)設けられる。よって、発光チップCを群および組に分ける場合は、群および組に分けない場合に比べ、回路基板62に設けられる配線(ライン)の数が少ないことに加え、幅の広い配線(ライン)の数が少なく、回路基板62の幅をより狭くできる。
(発光チップC)
図6は、第1の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。なお、図6では、以下に説明する各素子は、後述する図7で説明するように、発光チップC上のレイアウトに基づいて配置されている。なお、入力端子(Vga端子、φ1端子、φ2端子、φE端子、φW端子、φI端子)は、図4(a)と異なるが、説明の便宜上、図中左端に示している。
ここでは、発光チップCa1を例に、発光チップCを説明する。そこで、図6において、発光チップCを発光チップCa1(C)と表記する。他の発光チップCa2〜Ca20および発光チップCb1〜Cb20の構成は、発光チップCa1と同じである。
発光チップCa1(C)は、前述したように基板80上に列状に配列された発光サイリスタL1、L2、L3、…を有する発光サイリスタ列を備えている。
さらに、発光チップCa1(C)は、発光サイリスタ列と同様に列状に配列された、転送サイリスタT1、T2、T3、…を有する転送サイリスタ列を備えている。
ここでは、発光サイリスタL1、L2、L3、…をそれぞれ区別しないときは、発光サイリスタLと、転送サイリスタT1、T2、T3、…をそれぞれ区別しないときは、転送サイリスタTと表記する。
なお、上記の発光サイリスタL、転送サイリスタTは、アノード端子、カソード端子、ゲート端子の3端子を有する半導体素子である。
また、発光チップCa1(C)は、転送サイリスタT1、T2、T3、…をそれぞれ番号順に2つをペアにしてそれぞれの間に結合ダイオードD1、D2、D3、…を備えている。そして、発光チップCa1(C)は、接続抵抗Rg1、Rg2、Rg3、…を備えている。
ここで、発光サイリスタLなどと同様に、結合ダイオードD1、D2、D3、…、接続抵抗Rg1、Rg2、Rg3、…のそれぞれを区別しないときは、結合ダイオードD、接続抵抗Rgと表記する。
さらに、発光チップCa1(C)は、スタートダイオードD0を備えている。さらに、後述する第1転送信号線72、第2転送信号線73および点灯信号線75のそれぞれに過剰な電流が流れることを抑制する電流制限抵抗RC1、RC2、RIを備えている。電流制限抵抗RIは他の制御抵抗の一例である。
転送サイリスタ列、結合ダイオードD、スタートダイオードD0、電流制限抵抗RC1、RC2、接続抵抗Rgが転送部101を構成する。電流制限抵抗RIを加えた発光サイリスタ列は、前述したように発光部102(図4(a)参照)を構成する。なお、電流制限抵抗RIは、発光チップCの外に設けてもよい。
発光サイリスタ列における発光サイリスタLの数は、予め定められた個数とすればよい。本実施の形態で、発光サイリスタLの数を例えば128個とすると、転送サイリスタTの数も128個である。接続抵抗Rgの数も128個である。しかし、結合ダイオードDの数は、転送サイリスタTの数より1少ない127個である。
なお、転送サイリスタTの数は、発光サイリスタLの数より多くてもよい。
図6中において、発光サイリスタ列の発光サイリスタL1、L2、L3、…、転送サイリスタ列の転送サイリスタT1、T2、T3、…は、左側から番号順に配列されている。
さらに、結合ダイオードD1、D2、D3、…、接続抵抗Rg1、Rg2、Rg3、…も、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列は、図6中上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。
そして、発光チップCa1(C)は、発光チップCa1(C)における発光サイリスタLの点灯を許可または阻止する点灯制御部103を備えている。
第1の実施の形態における点灯制御部103は、第1の制御サイリスタの一例としての設定サイリスタST、第2の制御サイリスタの一例としての駆動サイリスタDT、電流制限抵抗RE1、RE2、RW、Rdtを備えている。ここで、電流制限抵抗Rdtは制御抵抗の一例である。
なお、設定サイリスタST、駆動サイリスタDTは、アノード端子、カソード端子、2つのゲート端子の4端子を有する半導体素子である。図6においては、設定サイリスタST、駆動サイリスタDTを、破線でかこって示すように、並列に配置されたサイリスタと抵抗とで模式的に表記する。これらの具体的な構造は、図7、図8、図9において説明するように、サイリスタと抵抗とが並列に配置されたものではない。しかし、本明細書においては、設定サイリスタST、駆動サイリスタDTを、便宜上並列に配置したサイリスタと抵抗とを破線で囲って表記する。他の実施の形態でも同様とする。
次に、発光チップCa1(C)における各素子の電気的な接続について説明する。
発光サイリスタL、転送サイリスタT、設定サイリスタST、駆動サイリスタDTのそれぞれのアノード端子は基板80に接続されている(アノードコモン)。
そして、これらのアノード端子は、基板80の裏面に設けられた裏面電極85(後述の図8参照)であるVsub端子を介して電源ライン200a(図4参照)に接続されている。この電源ライン200aには、基準電位供給部160から基準電位Vsubが供給される。
転送サイリスタTの配列に沿って、奇数番目の転送サイリスタT1、T3、…のカソード端子は、第1転送信号線72に接続されている。そして、第1転送信号線72は、電流制限抵抗RC1を介して、φ1端子に接続されている。このφ1端子には、第1転送信号ライン201a(図4参照)が接続され、第1転送信号φ1aが送信される。
一方、転送サイリスタTの配列に沿って、偶数番目の転送サイリスタT2、T4、…のカソード端子は、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗RC2を介して、φ2端子に接続されている。このφ2端子には、第2転送信号ライン202a(図4参照)が接続され、第2転送信号φ2aが送信される。
発光サイリスタLのカソード端子は、点灯配線の一例としての点灯信号線75に接続されている。そして、点灯信号線75は、電流制限抵抗RIを介してφI端子に接続されている。このφI端子には、点灯信号ライン204aが接続され、点灯信号φIaが送信される。
転送サイリスタTのゲート端子Gt1、Gt2、Gt3、…は、それぞれ接続抵抗Rg1、Rg2、Rg3、…を介して電源線71に接続されている。そして、電源線71は、Vga端子に接続されている。このVga端子には、電源ライン200bが接続され、電源電位供給部170から電源電位Vgaが供給される。
転送サイリスタTのゲート端子Gt1、Gt2、Gt3、…は、それぞれが同じ番号の発光サイリスタL1、L2、L3、…のゲート端子Gl1、Gl2、Gl3、…に1対1で接続されている。
ここでも、ゲート端子Gt1、Gt2、Gt3、…、ゲート端子Gl1、Gl2、Gl3、…のそれぞれを区別しないときは、ゲート端子Gt、ゲート端子Glと表記する。
転送サイリスタT1、T2、T3、…のそれぞれのゲート端子Gt1、Gt2、Gt3、…を番号順に2個ずつペアとしたゲート端子Gt間に、結合ダイオードD1、D2、D3、…がそれぞれ接続されている。すなわち、結合ダイオードD1、D2、D3、…はそれぞれがゲート端子Gt1、Gt2、Gt3、…で順に挟まれるように直列接続されている。そして、結合ダイオードD1の向きは、ゲート端子Gt1からゲート端子Gt2に向かって電流が流れる方向に接続されている。他の結合ダイオードD2、D3、D4、…についても同様である。
そして、スタートダイオードD0のカソード端子は、転送サイリスタ列の一端側の転送サイリスタT1のゲート端子Gt1に接続されている。一方、スタートダイオードD0のアノード端子は、第2転送信号線73に接続されている。
設定サイリスタSTのゲート端子Gst1は、電流制限抵抗RE1を介して、φE端子に接続されている。このφE端子には、許可信号ライン203aに接続され、許可信号φEaが送信される。設定サイリスタSTのゲート端子Gst2は、点灯信号線75に接続されている。そして、設定サイリスタSTのカソード端子Kstは、駆動サイリスタDTのゲート端子Gdt2に接続されている。
一方、駆動サイリスタDTのゲート端子Gdt1は、電流制限抵抗RE2を介して、φE端子に接続されている。駆動サイリスタDTのゲート端子Gdt2は、電流制限抵抗Rdtを介して、電源線71に接続されている。そして、駆動サイリスタDTのカソード端子Kdtは、電流制限抵抗RWを介して、φW端子に接続されている。このφW端子には、設定信号ライン205が接続され、設定信号φW1が送信される。
なお、発光チップCb1の場合には、φ1端子には、第1転送信号ライン201b(図4参照)が接続され、第1転送信号φ1bが送信される。φ2端子には、第2転送信号ライン202b(図4参照)が接続され、第2転送信号φ2bが送信される。
φE端子には、許可信号ライン203bが接続され、許可信号φEbが送信される。φI端子には、点灯信号ライン204bが接続され、点灯信号φIbが送信される。φW端子には、設定信号ライン205が接続され、設定信号φW1が送信される。
図7は、第1の実施の形態における発光チップCの平面レイアウト図である。発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。図7では、各素子間を接続する配線を実線で示している。そして、配線と各素子と配線を接続するために、各素子上に設けられる層間絶縁膜に開けられたスルーホールを黒丸(●)で表している。
図8は、第1の実施の形態における発光チップCの断面図である。図8(a)は、図7に示したVIIIA−VIIIA線での断面図である。よって、図8(a)の断面図には、図中左より発光サイリスタL1、結合ダイオードD1、転送サイリスタT1、接続抵抗Rg1の断面が示されている。図8(b)は、図7に示したVIIIB−VIIIB線での断面図である。よって、図8(b)の断面図には、図中左より電流制限抵抗Rdt、駆動サイリスタDTの断面が示されている。図8(a)、(b)では、層間絶縁膜および配線の記載を省略している。
なお、図7および図8(a)、(b)の図中には、主要な素子や端子を名前により表記している。
発光チップCは、図8(a)、(b)に示すように、例えばGaAsやGaAlAsなどの化合物半導体において、p型の基板80上に、p型の第1半導体層81、n型の第2半導体層82(n型ゲート層)、p型の第3半導体層83(p型ゲート層)およびn型の第4半導体層84が順に積層されて構成されている。そして、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83、n型の第4半導体層84を連続してエッチングすることで相互に分離されて、複数の島(アイランド)(第1アイランド301〜第13アイランド313および符号を付さないアイランド)が構成される。そして、それらのアイランドに、前述した各素子が設けられている。
図7に示すように、第1アイランド301は平面形状が長方形であって、その中央部に発光サイリスタL1が設けられている。第2アイランド302は平面形状が長方形であって、転送サイリスタT1、結合ダイオードD1が設けられている。第3アイランド303は平面形状が長方形であって、接続抵抗Rg1が設けられている。第4アイランド304は平面形状が長方形であって、スタートダイオードD0が設けられている。
第5アイランド305、第6アイランド306、第7アイランド307は、それぞれの平面形状が長方形であって、第5アイランド305には電流制限抵抗RC1、第6アイランド306には電流制限抵抗RC2、第7アイランド307には電流制限抵抗RIがそれぞれ設けられている。
そして、第8アイランド308、第9アイランド309は、それぞれの平面形状が長方形であって、それぞれに設定サイリスタST、駆動サイリスタDTが設けられている。
さらに、第10アイランド310、第11アイランド311、第12アイランド312、第13アイランド313は、第5アイランド305〜第7アイランド307と同様に、それぞれの平面形状が長方形であって、それぞれに電流制限抵抗RE1、RE2、RW、Rdtが設けられている。
発光チップCには、第1アイランド301、第2アイランド302、第3アイランド303と同様なアイランド(符号なし)が、並列して設けられている。これらのアイランドには、発光サイリスタL2、L3、L4、…、転送サイリスタT2、T3、T4、…、結合ダイオードD2、D3、D4、…、接続抵抗Rg2、Rg3、Rg4、…が設けられている。これらについては、説明を省略する。
そしてまた、図8(a)、(b)に示すように、基板80の裏面にはVsub端子となる裏面電極85が設けられている。
以下では、図7および図8(a)、(b)により、第1アイランド301〜第13アイランド313について詳細に説明する。
第1アイランド301に設けられた発光サイリスタL1は、p型の基板80上のp型の第1半導体層81をアノード端子、n型の第4半導体層84の領域321上に設けられたn型オーミック電極341をカソード端子、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極361をゲート端子Gl1とする。そして、n型オーミック電極341および点灯信号線75で覆われた部分を除くn型の第4半導体層84の領域321の表面(発光面321a)から光を放出する。
第2アイランド302に設けられた結合ダイオードD1は、n型の第4半導体層84の領域322上に設けられたn型オーミック電極342をカソード端子、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極362(後述のゲート端子Gt1)をアノード端子としている。
また、第2アイランド302に設けられた転送サイリスタT1は、p型の基板80上のp型の第1半導体層81をアノード端子、n型の第4半導体層84の領域323上に形成されたn型オーミック電極343をカソード端子、p型オーミック電極362をゲート端子Gt1としている。
第3アイランド303に設けられた接続抵抗Rg1は、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられた一組のp型オーミック電極363、364の間のp型の第3半導体層83を抵抗とするように設けられている。
なお、第1アイランド301、第2アイランド302、第3アイランド303と並列に設けられた他のアイランドも同様である。
第4アイランド304に設けられたスタートダイオードD0は、n型の第4半導体層84の領域324上に設けられたn型オーミック電極344をカソード端子、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極365をアノード端子としている。
第5アイランド305に設けられた電流制限抵抗RC1、第6アイランド306に設けられた電流制限抵抗RC2、第7アイランド307に設けられた電流制限抵抗RI、第10アイランド310に設けられた電流制限抵抗RE1、第11アイランド311に設けられた電流制限抵抗RE2、第12アイランド312に設けられた電流制限抵抗RW、第13アイランド313に設けられた電流制限抵抗Rdtは、それぞれがp型の第3半導体層83上に形成された一組のp型オーミック電極(符号なし)間のp型の第3半導体層83を抵抗としている。
第8アイランド308に設けられた設定サイリスタSTは、n型の第4半導体層84の領域325上に形成されたn型オーミック電極345をカソード端子Kst、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極366をゲート端子Gst1、p型の第3半導体層83上に設けられたp型オーミック電極367をゲート端子Gst2としている。そして、ゲート端子Gst1とゲート端子Gst2とは、n型の第4半導体層84の領域325を挟んで、第8アイランド308の両端部に設けられている。
また、第9アイランド309に設けられた駆動サイリスタDTは、n型の第4半導体層84の領域326上に形成されたn型オーミック電極346をカソード端子Kdt、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極368をゲート端子Gdt1、p型の第3半導体層83上に設けられたp型オーミック電極369をゲート端子Gdt2としている。そして、ゲート端子Gdt1とゲート端子Gdt2とは、n型の第4半導体層84の領域326を挟んで、第9アイランド309の両端部に設けられている。
なお、図7、図8(a)、図8(b)、図9では、設定サイリスタSTのカソード端子Kstおよび駆動サイリスタDTのカソード端子Kdtは、それぞれゲート端子Gst2およびゲート端子Gdt2に近づけて設けられているが、それぞれn型の第4半導体層84の領域325およびn型の第4半導体層84の領域326の上にあればよい。
なお、図7、図8(a)、図8(b)、図9においては、第1アイランド301のp型オーミック電極361であるゲート端子Gl1をGl1(361)と表記する。他の符号についても同様である。また、他の実施の形態においても同様である。
図7において、各素子間の接続関係を説明する。
第1アイランド301の発光サイリスタL1のカソード端子であるn型オーミック電極341は、点灯信号線75に接続されている。発光サイリスタL2、L3、L4、…についても同様である。点灯信号線75は、第7アイランド307に設けられた電流制限抵抗RIを介して、φI端子に接続されている。
第1アイランド301に設けられた発光サイリスタL1のゲート端子Gl1であるp型オーミック電極361は、第2アイランド302に設けられた転送サイリスタT1のゲート端子Gt1であるp型オーミック電極362に接続されている。
第2アイランド302に設けられた転送サイリスタT1のカソード端子であるn型オーミック電極343は、第1転送信号線72に接続されている。第2アイランド302に並列する、第2アイランド302と同様なアイランドに設けられた奇数番号の転送サイリスタT3、T5、…も同様である。第1転送信号線72は、第5アイランド305に設けられた電流制限抵抗RC1を介して、φ1端子に接続されている。
転送サイリスタT1のゲート端子Gt1であるp型オーミック電極362は、第4アイランド304に設けられたスタートダイオードD0のカソード端子であるn型オーミック電極344に接続されている。また、p型オーミック電極364は、第3アイランド303に設けられた接続抵抗Rg1のp型オーミック電極363に接続されている。
第3アイランド303に設けられた接続抵抗Rg1のp型オーミック電極364は、電源線71に接続されている。電源線71は、Vga端子に接続されている。
第2アイランド302に並列する第2アイランド302と同様なアイランドに設けられた偶数番号の転送サイリスタT2、T4、T6、…のカソード端子は、第2転送信号線73に接続されている。第4アイランド304に設けられたスタートダイオードD0のアノード端子であるp型オーミック電極365も第2転送信号線73に接続されている。そして、第2転送信号線73は、第6アイランド306に設けられた電流制限抵抗RC2を介して、φ2端子に接続されている。
第2アイランド302に設けられた結合ダイオードD1のカソード端子であるn型オーミック電極342は、隣接する第2アイランド302と同様なアイランドに設けられた転送サイリスタT2のゲート端子Gt2であるp型オーミック電極に接続されている。第2アイランド302に並列する第2アイランド302と同様なアイランドにおいても同様である。
第8アイランド308に設けられた設定サイリスタSTのカソード端子Kstであるn型オーミック電極345は、第9アイランド309に設けられた駆動サイリスタDTのゲート端子Gdt2であるp型オーミック電極369に接続されている。また、設定サイリスタSTのゲート端子Gst1であるp型オーミック電極366は、第10アイランド310に設けられた電流制限抵抗RE1を介して、φE端子に接続されている。そして、設定サイリスタSTのゲート端子Gst2であるp型オーミック電極367は、点灯信号線75に接続されている。
第9アイランド309に設けられた駆動サイリスタDTのカソード端子Kdtであるn型オーミック電極346は、第12アイランド312に設けられた電流制限抵抗RWを介して、φW端子に接続されている。また、駆動サイリスタDTのゲート端子Gdt1であるp型オーミック電極368は、第11アイランド311に設けられた電流制限抵抗RE2を介してφE端子に接続されている。そして、駆動サイリスタDTのゲート端子Gdt2であるp型オーミック電極369は、設定サイリスタSTのカソード端子Kstであるn型オーミック電極345に接続されるとともに、電流制限抵抗Rdtを介して、電源線71に接続されている。
ここで、アノード端子、カソード端子、ゲート端子の3端子を有するサイリスタ(発光サイリスタL、転送サイリスタT)の基本的な動作(基本動作)と、アノード端子、カソード端子、2つのゲート端子の4端子を有するサイリスタ(設定サイリスタST、駆動サイリスタDT)の動作を説明する。
ここでは、例として、図4、図6、図7に示した発光チップCのVsub端子(サイリスタのアノード端子)に供給される基準電位Vsubを0V、Vga端子に供給される電源電位Vgaを−3Vとする。
また、サイリスタは、図8(a)、(b)に示したように、GaAs、GaAlAs等によるp型の基板80上に、p型の半導体層(p型の第1半導体層81、p型の第3半導体層83)、n型の半導体層(n型の第2半導体層82、n型の第4半導体層84)を積層して構成されているとし、pn接合の拡散電位(順方向電位)Vdを1.5Vとする。
そして、第1転送信号φ1(第1転送信号φ1a、φ1b)、第2転送信号φ2(第2転送信号φ2a、φ2b)、許可信号φE(許可信号φEa、φEb)、設定信号φW(設定信号φW1〜φW20)は、ハイレベルの電位(以下では、「H」と表記する。)として0V、ローレベルの電位(以下では、「L」と表記する。)として−3Vとする。よって、以下では、「H」(0V)、「L」(−3V)と表記する。そして、基準電位Vsub(「H」(0V))、電源電位Vga(「L」(−3V))と表記する。なお、基準電位Vsubおよび電源電位Vgaを、これらの信号の「H」(0V)および「L」(−3V)と異なる電位に設定してもよい。また、これらの信号間において、互いに異なる電位を用いてもよい。
電流制限抵抗RE1、RE2、RW、Rdtは例えば2kΩ、電流制限抵抗RIは例えば55Ωである。
<アノード端子、カソード端子、ゲート端子の3端子を有するサイリスタの基本動作>
オフ状態のサイリスタは、アノード端子とカソード端子との間に流れる電流がオン状態に比べ小さい。オフ状態のサイリスタは、しきい電圧より低い電位(絶対値が大きい負の電位)がカソード端子に印加されるとオン状態に移行(ターンオン)する。サイリスタは、ターンオンすると、アノード端子とカソード端子との間にオフ状態に比べ大きな電流が流れる状態(オン状態)になる。
サイリスタのしきい電圧は、ゲート端子の電位から拡散電位Vdを引いた値である。例えば、サイリスタのゲート端子の電位が0Vであると、しきい電圧は−1.5Vとなる。そして、しきい電圧より低い電位がカソード端子に印加されると、サイリスタがターンオンして、オン状態になる。
オン状態のサイリスタのゲート端子は、サイリスタのアノード端子の電位に近い電位になる。ここでは、アノード端子を基準電位Vsub(「H」(0V))に設定しているので、ゲート端子の電位は「H」(0V)になるとして説明する。また、オン状態のサイリスタのカソード端子は、アノード端子の電位(「H」(0V))からpn接合の拡散電位Vd(1.5V)を引いた電位(−1.5V)(維持電圧)になる。しかし、カソード端子の電位は、寄生抵抗(内部抵抗)の影響を受ける。例えば、寄生抵抗を20Ωとし、点灯(発光)している発光サイリスタLにおいて20mAの電流が流れるとすると、0.4Vの電圧降下が生じる。よって、オン状態で点灯(発光)している発光サイリスタLは、カソード端子の電位が−1.9Vであって、カソード端子の電位が維持電圧−1.5Vより高くなるとオフ状態に移行し、消灯する。
同様に、転送サイリスタTはオン状態において流れる電流が発光サイリスタLより小さいため、オン状態における転送サイリスタTのカソード端子の電位は−1.5Vと−1.9Vとの間になる。ここでは、オン状態の転送サイリスタTのカソード端子の電位を−1.5Vとして説明する。よって、オン状態の転送サイリスタTは、カソード端子の電位が−1.5Vであって、カソード端子の電位が維持電圧−1.5Vより高い電位になるとオフ状態に移行する。
また、サイリスタにおいて、カソード端子が「H」(0V)になると、アノード端子の電位とカソード端子の電位とが同じとなるので、ターンオフする。
そして、オン状態のサイリスタは、ゲート端子の電位を変えてもオフ状態に移行しない。すなわち、サイリスタはオン状態を維持(記憶、保持)する機能を有している。
発光サイリスタLは、ターンオンすると点灯(発光)し、ターンオフすると消灯(非点灯)する。オン状態の発光サイリスタLの発光出力(輝度)は、カソード端子とアノード端子間に流す電流によって決められる。なお、転送サイリスタT、次に説明する設定サイリスタST、駆動サイリスタDTもターンオンすることにより発光することがある。発光量(発光出力)が大きいと画像形成に影響を及ぼすので、発光量を小さく設定するとともに、遮光等により画像形成に及ぼす影響を抑制している。
<アノード端子、カソード端子、2つのゲート端子の4端子を有するサイリスタの基本動作>
駆動サイリスタDTは、ゲート端子Gdt1、Gdt2を有し、設定サイリスタSTは、ゲート端子Gst1、Gst2を有している。ここでは、2つのゲート端子を有するサイリスタの動作を説明する。
図9は、2つのゲート端子を有するサイリスタの動作を説明する図である。ここでは、図7および図8(a)、(b)に示した駆動サイリスタDTを例にする。
図9(a)は、図7に示した駆動サイリスタDTおよび電流制限抵抗RW、Rdtの平面レイアウトである。ここでは、一般的に説明するために、駆動サイリスタDTをサイリスタS、電流制限抵抗RWを電流制限抵抗R1、電流制限抵抗Rdtを電流制限抵抗R2とし、ゲート端子Gdt1をゲート端子G1、ゲート端子Gdt2をゲート端子G2、カソード端子Kdtをカソード端子Kと表記する。そして、ゲート端子G1の電位をV1、電流制限抵抗R2のゲート端子G2に接続されていない端子の電位をV2とする。そして、電流制限抵抗R1のサイリスタSのカソード端子Kに接続されていない端子をIN端子(電位をINと表記する。)に、ゲート端子G2をOUT端子(電位をOUTと表記する。)とする。
なお、電流制限抵抗R1は、サイリスタSに過剰な電流が流れることを抑制するために設けられ、カソード端子Kの電位を設定するものではない。よって、INはカソード端子Kの電位と考えてもよい。以下では、INはカソード端子の電位として説明する。
図9(b)は、図6に示したサイリスタSおよび電流制限抵抗R1、R2の等価回路を示している。ここで、サイリスタSのゲート端子G1とゲート端子G2との間に抵抗Rpが存在するとする。
図9(c)は、V1、V2、IN(K)、OUT、サイリスタSのしきい電圧、サイリスタSの状態を示している。V1、V2、INは、それぞれ「H」(0V)と「L」(−3V)の2つの電位を取りうるので、8つの場合(場合1〜8)がある。
ここでは、電流制限抵抗R1が1kΩ、電流制限抵抗R2が2kΩ、抵抗Rpが18kΩとして説明する。
V1およびV2が「H」(0V)である場合1、2を説明する。
V1およびV2がともに「H」(0V)であるので、ゲート端子G1およびゲート端子G2のそれぞれの電位は「H」(0V)となる。よって、サイリスタSは前述したアノード端子、カソード端子、ゲート端子の3端子を有するサイリスタと同様であって、しきい電圧は−1.5Vである。
このとき、INが「H」(0V)であれば、サイリスタSはオフ状態である。よって、OUTは「H」(0V)となる。
一方、INが「L」(−3V)であれば、サイリスタSはオン状態となる。そして、ゲート端子G1およびゲート端子G2はアノード端子の「H」(0V)になる。よって、OUTは「H」(0V)となる。
次に、V1が「H」(0V)、V2が「L」(−3V)である場合3、4を説明する。
サイリスタSがオフ状態であるとする。V1が「H」(0V)、V2が「L」(−3V)であるので、ゲート端子G2の電位は、V1の「H」(0V)とV2の「L」(−3V)との電位差を、抵抗Rpと電流制限抵抗R2とで分圧した−2.7Vとなる。すると、「H」(0V)のゲート端子G1の近傍である位置α(図8(b)に示す、ゲート端子Gdt1の近傍のn型の第4半導体層84の端部の部分)におけるしきい電圧は−1.5Vである。一方、−2.7Vであるゲート端子G2の近傍の位置β(図8(b)に示す、ゲート端子Gdt2の近傍のn型の第4半導体層84の他の端部の部分)におけるしきい電圧は−4.2Vである。
このとき、INが「H」(0V)であると、サイリスタSはオフ状態を維持する。このため、OUTは、ゲート端子G2の電位である−2.7Vである。
一方、INが「L」(−3V)になると、サイリスタSは、しきい電圧が−1.5Vである位置αからターンオンを開始し、位置βに向かってターンオンが進行していく。そして、サイリスタSの全体がオン状態になる。これにより、ゲート端子G1およびゲート端子G2の電位は、アノード端子の「H」(0V)となる。よって、OUTは「H」(0V)になる。
サイリスタSの全体がオン状態になるためのIN(電位)は、サイリスタSの形状、ゲート端子G1とゲート端子G2との間の距離、半導体層の層構成(p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83、n型の第4半導体層84のそれぞれの層の不純物濃度や厚さなど)に依存する。ここでは、ゲート端子G1またはゲート端子G2の一方が「H」(0V)であって、他方が「H」(0V)以外の電位であるとき、サイリスタSのしきい電圧は−2Vであるとして説明する。
なお、オン状態のサイリスタSは、カソード端子Kの電位が−1.5Vであって、カソード端子Kの電位が維持電圧−1.5Vより高い電位になるとオフ状態に移行するとする。
さらに、抵抗Rpと電流制限抵抗R2とのそれぞれの値が異なっても、OUTの電位はV1とV2との間の電位差を抵抗Rpと電流制限抵抗R2とで分圧した電位となる。ここでは、抵抗Rpは18kΩであるとする。
さらに、V1が「L」(−3V)、V2が「H」(0V)である場合5、6を説明する。これらの場合は、状態3、4と逆の場合である。
サイリスタSがオフ状態であるとする。V1は「L」(−3V)、V2は「H」(0V)であるので、ゲート端子G2の電位は、V1の「L」(−3V)とV2の「H」(0V)との電位差を、抵抗Rpと電流制限抵抗R2とで分圧した−0.3Vである。すると、V2がほぼ「H」(0V)であるので、サイリスタSはしきい電圧が−2Vである。
このとき、INが「H」(0V)であると、サイリスタSはオフ状態を維持する。よって、OUTは−0.3Vである。
一方、INが「L」(−3V)になると、サイリスタSは、しきい電圧が−2Vであるので、ターンオンしてオン状態になる。すると、ゲート端子G1およびゲート端子G2の電位は、アノード端子の電位である「H」(0V)となる。よって、OUTは、「H」(0V)となる。
そして、V1が「L」(−3V)、V2が「L」(−3V)である場合7、8を説明する。
V1およびV2が「L」(−3V)であるので、ゲート端子G1およびゲート端子G2のそれぞれの電位は「L」(−3V)である。よって、サイリスタSは前述したアノード端子、カソード端子、ゲート端子の3端子を有するサイリスタと同様であって、しきい電圧は−4.5Vである。
このとき、INが「H」(0V)であれば、サイリスタSはオフ状態である。よって、OUTは「L」(−3V)である。
一方、INが「L」(−3V)となっても、しきい電圧が−4.5Vであるので、サイリスタSはオフ状態を維持する。よって、OUTは「L」(−3V)である。
以上では、当初において、サイリスタSはオフ状態にあるとして説明した。
当初において、サイリスタSがオン状態にあるときは、カソード端子Kの電位は−1.5Vである。サイリスタSは、ゲート端子G1、G2の電位が変化しても、カソード端子Kの電位が−1.5Vで、オン状態を維持できる電流が供給されるときは、オン状態を維持する。よって、カソード端子Kが−2.7Vであれば、「L」(−3V)であるときと同様に、発光サイリスタLおよびサイリスタSは、オン状態を維持する。以下では、−2.7Vは「L」(−3V)と同等であるとする。
一方、カソード端子Kの電位が維持電圧(−1.5V)より高いと、サイリスタSはターンオフする。例えば、カソード端子Kが「H」(0V)となると、サイリスタSはターンオフする。
図9(c)に示したように、アノード端子、カソード端子、2つのゲート端子の4端子を有するサイリスタSは、電流制限抵抗R1、R2と共に用いられてスイッチとして動作する。なお、電流制限抵抗R1はオン状態のサイリスタSに過電流が流れないように制限する。一方、電流制限抵抗R2は、サイリスタSの抵抗Rpとの分圧により、OUTを設定する。よって、サイリスタSは電流制限抵抗R2と組み合わせて用いられていると考えてよい。
駆動サイリスタDTは電流制限抵抗Rdtと組み合わせて用いられ、設定サイリスタSTは電流制限抵抗RIと組み合わせて用いられている。
なお、図9(a)、(b)、(c)は、駆動サイリスタDTを例として説明した。これに対いし、設定サイリスタSTでは、電流制限抵抗R2は抵抗値が55Ωの電流制限抵抗RIとなる。よって、図9(c)における場合3のOUTは「L」(−3V)、場合5のOUTは「H」(0V)となる。以下では、サイリスタSが設定サイリスタSTである場合、図9(c)において、場合3におけるOUTの−2.7Vを「L」(−3V)と、場合5におけるOUTの−0.3Vを「H」(0V)と読み替えることとする。
(発光装置65の動作)
次に、発光装置65の動作について説明する。
発光装置65は発光チップ群#aに属する発光チップCa1〜Ca20と発光チップ群#bに属する発光チップCb1〜Cb20とを備えている(図3、図4、図5参照)。
図4に示したように、回路基板62上のすべての発光チップC(発光チップCa1〜Ca20と発光チップCb1〜Cb20)には、基準電位Vsubと電源電位Vgaが共通に供給される。
そして、発光チップ群#aの発光チップCa1〜Ca20には、前述したように、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIa、許可信号φEaが共通に送信される。よって、発光チップ群#aの発光チップCa1〜Ca20は並列に駆動される。
また、発光チップ群#bの発光チップCb1〜Cb20には、前述したように、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIb、許可信号φEbが共通に送信される。よって、発光チップ群#bの発光チップCb1〜Cb20は並列に駆動される。
一方、設定信号φW1〜φW20は、発光チップ群#aの一つの発光チップCと発光チップ群#bの一つの発光チップCとが構成する発光チップ組#1〜#20のそれぞれに対して送信される。例えば、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とを発光チップ組#1として、設定信号φW1が共通に送信される。また、20個の設定信号φW1〜φW20は、同じタイミングで並列に送信される。よって、発光チップ組#1〜#20は並列に駆動される。
なお、後述するように、発光サイリスタLの光量補正のために、設定信号φW1〜φW20のタイミングをずらして送信してもよい。
発光チップ群#aの発光チップCa2〜Ca20は発光チップCa1と並行して駆動され、発光チップ群#bの発光チップCb2〜Cb20は発光チップCb1と並行して駆動されるので、発光チップ組#1に属する発光チップCa1およびCb1の動作を説明すれ足りる。
図10は、第1の実施の形態における発光装置65および発光チップCの動作を説明するためのタイミングチャートである。
図10では、発光チップ組#1(発光チップCa1およびCb1)の動作に加えて、発光チップ組#2(発光チップCa2およびCb2)の動作を説明している。なお、図10では、それぞれの発光チップCにおいて、発光サイリスタL1〜L4の4個の発光サイリスタLを点灯制御する部分を示している。
そして、発光チップ組#1(発光チップCa1およびCb1)では、それぞれの発光サイリスタL1〜L4をすべて点灯させるとした。発光チップ組#2(発光チップCa2およびCb2)では、発光チップCa2の発光サイリスタL2、L3、L4を点灯させるとし、発光チップCb2の発光サイリスタL1、L3、L4を点灯させるとした。一方、発光チップCa2の発光サイリスタL1および発光チップCb2の発光サイリスタL2は点灯させない(非点灯)とした。
発光チップ組#1と発光チップ組#2とは並行して動作する。よって、以下では、発光チップ組#1に属する発光チップ群#aの発光チップCa1および発光チップ群#bのCb1の動作を説明する。
図10において、時刻aから時刻xへとアルファベット順に時刻が経過するとする。発光チップ群#aの発光チップCa1において、発光サイリスタL1は、時刻cから時刻qの期間Ta(1)において点灯制御される。発光サイリスタL2は、時刻qから時刻vの期間Ta(2)において点灯制御される。発光サイリスタL3は、時刻vから時刻xの期間Ta(3)において点灯制御される。発光サイリスタL4は、時刻xから始まる期間Ta(4)において点灯制御される。以下、同様にして番号が5以上の発光サイリスタLが点灯制御される。
一方、発光チップ群#bの発光チップCb1において、発光サイリスタL1は、時刻iから時刻sの期間Tb(1)において点灯制御される。発光サイリスタL2は、時刻sから時刻wの期間Tb(2)において点灯制御される。発光サイリスタL3は、時刻wから始まる期間Tb(3)において点灯制御される。以下、同様にして番号が4以上の発光サイリスタLが点灯制御される。
本実施の形態では、期間Ta(1)、Ta(2)、Ta(3)、…および期間Tb(1)、Tb(2)、Tb(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと表記する。
そして、発光チップ群#aの発光チップCa1〜Ca20を制御する期間Ta(1)、Ta(2)、Ta(3)、…と、発光チップ群#bの発光チップCb1〜Cb20を制御する期間Tb(1)、Tb(2)、Tb(3)、…とは、期間Tの半分の長さ(位相でいうと180°)ずれているとする。すなわち、期間Tb(1)は、期間Ta(1)が開始したのち、期間Tの半分の期間が経過したときに開始する。
したがって、以下では、発光チップ群#aの発光チップCa1を制御する期間Ta(1)、Ta(2)、Ta(3)、…について説明する。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Tの長さを可変としてもよい。
期間Ta(1)、Ta(2)、Ta(3)、…における信号波形は、画像データによって変化する設定信号φW(設定信号φW1〜φW20)を除いて、同じ波形の繰り返しである。
したがって、以下では、時刻cから時刻qまでの期間Ta(1)のみを説明する。なお、時刻aから時刻cまでの期間は、発光チップCa1(C)が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
第1転送信号φ1a、第2転送信号φ2a、許可信号φEa、点灯信号φIaの、期間Ta(1)における信号波形について説明する。
第1転送信号φ1aは、時刻cで「L」(−3V)であって、時刻pで「L」(−3V)から「H」(0V)に移行し、時刻qで「H」(0V)を維持している。
第2転送信号φ2aは、時刻cで「H」(0V)であって、時刻oで「H」(0V)から「L」(−3V)に移行し、時刻qで「L」(−3V)を維持している。
ここで、第1転送信号φ1aと第2転送信号φ2aとを比較すると、期間Ta(1)における第1転送信号φ1aの波形が、期間Ta(2)における第2転送信号φ2aの波形になっている。そして、期間Ta(1)における第2転送信号φ2aの波形が、期間Ta(2)における第1転送信号φ1aの波形になっている。
すなわち、第1転送信号φ1aと第2転送信号φ2aとは期間Tの2倍の期間(2T)を単位として繰り返す信号波形である。そして、時刻oから時刻pまでの期間のように、共に「L」(−3V)となる期間を挟んで、交互に「H」(0V)と「L」(−3V)とを繰り返している。そして、時刻aから時刻bまでの期間を除いて、第1転送信号φ1と第2転送信号φ2とは、同時に「H」(0V)となる期間を有さない。
第1転送信号φ1aと第2転送信号φ2aとの一組の転送信号により、図6に示した転送サイリスタTが、後述するように順番にオン状態になって、点灯または非点灯の制御対象である(点灯制御する)発光サイリスタLを指定する。
許可信号φEaは、時刻cで「L」(−3V)であって、時刻dで「L」(−3V)から「H」(0V)に移行し、時刻fで「H」(0V)から「L」(−3V)に移行する。そして、時刻qで「L」(−3V)を維持している。
許可信号φEaは、後述するように、「H」(0V)のときに点灯または非点灯の制御対象である(点灯制御する)発光サイリスタLの点灯を許可し、「L」(−3V)のときに点灯を阻止する。
点灯信号φIaは、時刻cで「H」(0V)から「L」(−3V)に移行し、時刻nで「L」(−3V)から「H」(0V)に移行し、時刻qで「H」(0V)から「L」(−3V)に移行する。
設定信号φW1は、時刻cで「H」(0V)であって、時刻eで「H」(0V)から「L」(−3V)に移行し、時刻gで「L」(−3V)から「H」(0V)に移行する。さらに、時刻kで「H」(0V)から「L」(−3V)に移行し、時刻mで「L」(−3V)から「H」(0V)に移行する。そして、時刻qにおいて「H」(0V)を維持している。すなわち、設定信号φW1は、期間Ta(1)において、「L」(−3V)となる期間を2つ有している。
そして、設定信号φW1と許可信号φEaとの関係を見ると、設定信号φW1が先に「L」(−3V)となる時刻(時刻e)は、許可信号φEaが「H」(0V)である時刻dから時刻fまでの期間に含まれている。設定信号φW1が後に「L」(−3V)となる時刻(時刻k)は、許可信号φEaに対して位相が180°ずれて送信される許可信号φEbが「H」(0V)である時刻jから時刻lまでの期間に含まれている。
期間Ta(1)において、設定信号φW1における先の「H」(0V)から「L」(−3V)になる時刻(時刻e)は、発光チップCa1の発光サイリスタL1を点灯させる信号であって、設定信号φW1における後の「H」(0V)から「L」(−3V)になる時刻(時刻k)は、発光チップCb1の発光サイリスタL1を点灯させる信号である。
このため、許可信号φEaが「H」(0V)である期間(時刻dから時刻f)は、発光チップCb1の発光サイリスタL1を点灯させるために設定信号φW1が「H」(0V)から「L」(−3V)となる時刻(時刻k)と重ならないように設定されている。同様に、許可信号φEbが「H」(0V)である期間(時刻jから時刻l)は、発光チップCa1の発光サイリスタL1を点灯させるために設定信号φW1が「H」(0V)から「L」(−3V)となる時刻(時刻e)と重ならないように設定されている。
では、図4、図6を参照しつつ、図10に示したタイミングチャートにしたがって、発光装置65の動作を説明する。
(1)時刻a
発光装置65に基準電位Vsubおよび電源電位Vgaの供給を開始した時刻aでの状態(初期状態)について説明する。
<発光装置65>
図10に示したタイミングチャートの時刻aにおいて、電源ライン200aは「H」(0V)の基準電位Vsubに設定され、電源ライン200bは「L」(−3V)の電源電位Vgaに設定される(図4参照)。よって、すべての発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)のそれぞれのVsub端子は「H」(0V)に設定され、それぞれのVga端子は「L」(−3V)に設定される(図6参照)。
そして、信号発生回路110の転送信号発生部120aは第1転送信号φ1a、第2転送信号φ2aをそれぞれ「H」(0V)に、転送信号発生部120bは第1転送信号φ1b、第2転送信号φ2bをそれぞれ「H」(0V)に設定する。すると、第1転送信号ライン201a、201bおよび第2転送信号ライン202a、202bが「H」(0V)になる(図4参照)。これにより、発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)のφ1端子およびφ2端子がともに「H」(0V)になる(図6参照)。
さらに、信号発生回路110の許可信号発生部130aは許可信号φEaを「L」(−3V)に、許可信号発生部130bは許可信号φEbを「L」(−3V)に設定する。すると、許可信号ライン203a、203bが「L」(−3V)になる(図4参照)。これにより、発光チップCのφE端子が「L」(−3V)になる(図6参照)。
さらにまた、信号発生回路110の点灯信号発生部140aは点灯信号φIaを「H」(0V)に、点灯信号発生部140bは点灯信号φIbを「H」(0V)に設定する。すると、点灯信号ライン204a、204bが「H」(0V)になる(図4参照)。これにより、発光チップCのφI端子が「H」(0V)になる(図6参照)。
信号発生回路110の設定信号発生部150は設定信号φW1〜φW20を「H」(0V)に設定する。すると、設定信号ライン205〜224が「H」(0V)になる(図4参照)。これにより、発光チップCのφW端子が「H」(0V)になる(図6参照)。
次に、図6、図7、図9を参照しつつ、図10に示したタイミングチャートにしたがって、発光チップ組#1に属する発光チップCa1と発光チップCb1とを中心に説明する。
なお、図10および以下における説明では、各端子の電位がステップ状に変化するとしているが、各端子の電位は徐々に変化する。よって、電位変化の間であっても、下記に示す条件が満たされれば、サイリスタはターンオンまたはターンオフなど、状態の変化を生じる。
なお、以下では、図9との関係を明らかにするため、対応する端子に、図9で用いた符号V1、V2、IN、OUTを( )に表記する。図9では、INは、電流制限抵抗R1のサイリスタSと接続されていない側の端子の電位とした。しかし、電流制限抵抗R1は、サイリスタSに流れる電流を制限するために設けられていて、ゲート端子G1の電位を設定するものではない。よって、INは、カソード端子Kの電位と考えてよい。以下では、INはカソード端子Kの電位として説明する。
<発光チップCa1>
発光サイリスタL、転送サイリスタT、設定サイリスタSTおよび駆動サイリスタDTのアノード端子は、Vsub端子に接続されているので、「H」(0V)に設定される。
「H」(0V)のφ1端子に電流制限抵抗RC1を介して接続されている第1転送信号線72と「H」(0V)のφ2端子に電流制限抵抗RC2を介して接続されている第2転送信号線73とがともに「H」(0V)になる。すると、奇数番号の転送サイリスタT1、T3、T5、…のそれぞれのカソード端子は、第1転送信号線72に接続されているので、「H」(0V)に設定される。偶数番号の転送サイリスタT2、T4、T6、…のそれぞれのカソード端子は、第2転送信号線73に接続されているので、「H」(0V)に設定される。よって、転送サイリスタTは、アノード端子およびカソード端子はともに「H」(0V)となり、オフ状態にある。
駆動サイリスタDTのゲート端子Gdt1は、「L」(−3V)のφE端子に電流制限抵抗RE2を介して接続されている。駆動サイリスタDTのゲート端子Gdt2は、電流制限抵抗Rdtの一方の端子に接続されている。電流制限抵抗Rdtの他方の端子は「L」(−3V)の電源線71に接続されている。駆動サイリスタDTのカソード端子Kdtは、電流制限抵抗RWを介して「H」(0V)のφW端子に接続されている。
よって、駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)の場合7であって、駆動サイリスタDTはオフ状態である。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)である。
設定サイリスタSTのゲート端子Gst1は、「L」(−3V)のφE端子に電流制限抵抗RE1を介して接続されている。設定サイリスタSTのゲート端子Gst2は、電流制限抵抗RIの一方の端子に接続されている。電流制限抵抗RIの他方の端子は「H」(0V)のφI端子に接続されている。設定サイリスタSTのカソード端子Kstは、駆動サイリスタDTのゲート端子Gdt2に接続されている。
よって、設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、電流制限抵抗RIの他方の端子(以下ではφI端子と表記する。)(V2)が「H」(0V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)の場合6であって、設定サイリスタSTはオン状態である。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)である。
このとき、設定サイリスタSTがオン状態になると、カソード端子Kstはアノード端子の「H」(0V)から、拡散電位Vd(1.5V)を引いた−1.5Vになる。すると、駆動サイリスタDTのゲート端子Gdt2が−1.5Vになるが、駆動サイリスタDTのカソード端子Kdtは「H」(0V)であるので、駆動サイリスタDTはオフ状態にある。
点灯信号線75が「H」(0V)であるので、発光サイリスタLは、アノード端子およびカソード端子がともに「H」(0V)であって、オフ状態にある。
図6中の転送サイリスタ列の一端のゲート端子Gt1は、前述したように、スタートダイオードD0のカソード端子に接続されている。そして、スタートダイオードD0のアノード端子は、第2転送信号線73に接続されている。第2転送信号線73は「H」(0V)に設定されている。スタートダイオードD0は、カソード端子が「L」(−3V)でアノード端子が「H」(0V)となるので、順方向に電圧が印加(順バイアス)されている。これにより、スタートダイオードD0のカソード端子(ゲート端子Gt1)は、スタートダイオードD0のアノード端子の「H」(0V)からスタートダイオードD0の拡散電位Vd(1.5V)を引いた値(−1.5V)になる。よって、転送サイリスタT1のしきい電圧は、ゲート端子Gt1の電位(−1.5V)からpn接合の拡散電位Vd(1.5V)を引いた−3Vとなる。
すると、−1.5Vのゲート端子Gt1にゲート端子Gl1が接続された発光サイリスタL1のしきい電圧も−3Vになる。
番号が2以上の転送サイリスタTのゲート端子Gtは、接続抵抗Rgを介して電源電位Vga(「L」(−3V))の電源線71に接続されている。よって、これらのゲート端子Gtの電位は−3Vである。これにより、番号が2以上の転送サイリスタTのしきい電圧は−4.5Vである。
番号が2以上の発光サイリスタLのゲート端子Glは、転送サイリスタTのゲート端子Gtに接続されている。これにより、番号が2以上の発光サイリスタLのしきい電圧は−4.5Vとなる。
時刻aの直後(ここでは、時刻aにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。他の時刻においても同様である。)において、設定サイリスタSTがオン状態にある。転送サイリスタT、発光サイリスタL、駆動サイリスタDTはオフ状態にある。
以下では、オン状態にあるサイリスタ(転送サイリスタT、発光サイリスタL、設定サイリスタST、駆動サイリスタDT)のみを表記する。
<発光チップCb1>
発光チップCb1においても、初期状態は発光チップCa1と同じであるので、説明を省略する。
(2)時刻b
時刻bにおいて、発光チップ群#aに送信される第1転送信号φ1aが、「H」(0V)から「L」(−3V)に移行する。これにより発光装置65が動作状態に入る。
<発光チップCa1>
しきい電圧が−3Vの転送サイリスタT1がターンオンする。
転送サイリスタT1がターンオンすると、ゲート端子Gt1はアノード端子の「H」(0V)になる。順バイアスの結合ダイオードD1により、ゲート端子Gt2の電位が−1.5Vになる。これにより、転送サイリスタT2のしきい電圧は−3Vになる。
また、転送サイリスタT1のカソード端子(図6、図7に示す第1転送信号線72)の電位は、転送サイリスタT1のアノード端子の「H」(0V)からpn接合の拡散電位Vd(1.5V)を引いた−1.5Vに設定される。
なお、第2転送信号線73の電位は「H」(0V)であるので、しきい電圧が−3Vとなっても転送サイリスタT2はターンオンしない。
ゲート端子Gt1が「H」(0V)になることで、ゲート端子Gt1にゲート端子Gl1が接続された発光サイリスタL1のしきい電圧は−1.5Vとなる。さらに、ゲート端子Gt2にゲート端子Gl2が接続された発光サイリスタL2のしきい電圧は−3Vになる。
しかし、点灯信号線75は「H」(0V)であるので、いずれの発光サイリスタLもターンオンしない。
以上説明したように、ゲート端子Gtの電位が変化すると、ゲート端子Glの電位が変化し、転送サイリスタT、発光サイリスタLのしきい電圧が変化する。
以下では、ターンオンまたはターンオフに関係するサイリスタについてのみ説明する。
すなわち、時刻bにおいて、ターンオンするのは転送サイリスタT1のみである。そして、時刻bの直後においては、転送サイリスタT1および設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は初期状態が維持されている。
(3)時刻c
時刻cにおいて、発光チップ群#aに送信される点灯信号φIaが、「H」(0V)から「L」(−3V)に移行する。これにより、発光チップ群#aの期間Ta(1)が開始する。
<発光チップCa1>
φI端子が「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)の場合7を維持し、オフ状態である。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)である。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「H」(0V)から「L」(−3V)になるが、カソード端子Kst(IN)が「L」(−3V)であるので、設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)である。
よって、点灯信号線75は、「H」(0V)を維持する。
時刻cの直後においては、転送サイリスタT1および設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は初期状態が維持されている。
(4)時刻d
時刻dにおいて、発光チップ群#aに送信される許可信号φEaが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φE端子が、「L」(−3V)から「H」(0V)になる。これにより、駆動サイリスタDTのゲート端子Gdt1および設定サイリスタSTのゲート端子Gst1が「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)から「H」(0V)になって、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)の場合7から場合3になるが、オフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は−2.7Vである。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)から「H」(0V)になり、φI端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)から−2.7Vになる。カソード端子Kstが−2.7Vになっても、設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)である。
よって、点灯信号線75は、「H」(0V)を維持する。
時刻dの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は初期状態を維持する。
(5)時刻e
時刻eにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φW端子が「H」(0V)から「L」(−3V)に移行する。これにより、駆動サイリスタDTのカソード端子Kdtが「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合3から場合4になって、ターンオンする。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)になる。
設定サイリスタSTは、カソード端子Kstが−2.7Vから「H」(0V)になるので、ターンオフする。すると、設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)、カソード端子Kst(IN)が−2.7Vから「H」(0V)になるので、図9(c)における場合3になる。なお、設定サイリスタSTでは、図9(c)における場合3のOUTは「L」(−3V)である。よって、ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)から「L」(−3V)になる。
すると、しきい電圧が−1.5Vである発光サイリスタL1がターンオンして点灯(発光)する。
なお、しきい電圧が−3Vの発光サイリスタL2は、しきい電圧が−1.5Vであって、−3Vより高い発光サイリスタL1がターンオンして、点灯信号線75を−1.9Vに設定するため、ターンオンしない。そして、番号が3以上の発光サイリスタLは、しきい電圧が−4.5Vであるのでターンオンしない。
時刻eの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「H」(0V)から「L」(−3V)に移行する。これにより、駆動サイリスタDTのカソード端子Kdtが「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合7から場合8になる。駆動サイリスタDTはオフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「H」(0V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)の場合6を維持し、オン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)を維持する。
時刻eの直後においては、設定サイリスタSTがオン状態にある。
(6)時刻f
時刻fにおいて、発光チップ群#aに送信される許可信号φEaが、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φE端子が「H」(0V)から「L」(−3V)になる。そして、駆動サイリスタDTのゲート端子Gdt1および設定サイリスタSTのゲート端子Gst1が「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)から「L」(−3V)になり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)であるが、駆動サイリスタDTはオン状態であったので、オン状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)から「L」(−3V)になり、φI端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「H」(0V)であるので、図9(c)における場合3から場合7になる。これにより、設定サイリスタSTはオフ状態を維持するが、しきい電圧は−2Vから−4.5Vになる。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻fの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻eの直後の状態が維持される。
(7)時刻g
時刻gにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φW端子が「L」(−3V)から「H」(0V)になる。すると、駆動サイリスタDTのカソード端子Kdtが「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になって、ターンオフする。これにより、図9(c)の場合7になって、ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)から「L」(−3V)になる。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「H」(0V)から「L」(−3V)になって、図9(c)の場合7から場合8になる。設定サイリスタSTは、しきい電圧が−4.5Vであるのでターンオンせず、オフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻gの直後においては、転送サイリスタT1がオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「L」(−3V)から「H」(0V)になる。すると、駆動サイリスタDTのカソード端子Kdtが「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になるので、図9(c)における場合8から場合7になる。駆動サイリスタDTはオフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「H」(0V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合6を維持し、オン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)を維持する。
時刻gの直後においては、設定サイリスタSTがオン状態にある。
(8)時刻h
時刻hにおいて、発光チップ群#bに送信される第1転送信号φ1bが、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻gの直後の状態が維持される。
<発光チップCb1>
時刻bにおける発光チップCa1の動作と同様である。すなわち、転送サイリスタT1がターンオンする。
つまり、発光チップCb1は、タイミングがずれた(位相が180°ずれた)関係で発光チップCa1と同様に動作する。
時刻hの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
(9)時刻i
時刻iにおいて、発光チップ群#bに送信される点灯信号φIbが、「H」(0V)から「L」(−3V)に移行する。これにより、発光チップ群#bの期間Tb(1)が開始する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻gの直後の状態が維持される。
<発光チップCb1>
時刻cにおける発光チップCa1と同様に、設定サイリスタSTはオン状態を維持する。よって、点灯信号線75は「H」(0V)を維持する。
時刻iの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
(10)時刻j
時刻jにおいて、発光チップ群#bに送信される許可信号φEbが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻gの直後の状態が維持される。
<発光チップCb1>
発光チップCb1の動作は、時刻dにおける発光チップCa1の動作と同様であるので、詳細な説明を省略する。
時刻jの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
(11)時刻k
時刻kにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φW端子が「H」(0V)から「L」(−3V)に移行する。これにより、駆動サイリスタDTのカソード端子Kdtが「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になって、図9(c)における場合7から場合8になる。駆動サイリスタDTは、オフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)で、図9(c)の場合8であって、オフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻kの直後においては、転送サイリスタT1がオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「H」(0V)から「L」(−3V)に移行する。これにより、駆動サイリスタDTのカソード端子Kdtが「H」(0V)から「L」(−3V)になる。
時刻eにおける発光チップCa1と同様に、駆動サイリスタDTがターンオンし、設定サイリスタSTがターンオフする。
これにより、点灯信号線75が「L」(−3V)になる。そして、しきい電圧が−1.5Vである発光サイリスタL1がターンオンして点灯(発光)する。
時刻kの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(12)時刻l
時刻lにおいて、発光チップ群#bに送信される許可信号φEbが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻kの直後の状態が維持される。
<発光チップCb1>
時刻fにおける発光チップCa1と同様に、駆動サイリスタDTはオン状態を、設定サイリスタSTはオフ状態を維持する。
時刻lの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(13)時刻m
時刻mにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φW端子が「L」(−3V)から「H」(0V)に移行する。これにより、駆動サイリスタDTのカソード端子Kdtが「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になって、図9(c)における場合8から場合7になる。駆動サイリスタDTは、オフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)で、図9(c)の場合8であって、オフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻mの直後においては、転送サイリスタT1がオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「L」(−3V)から「H」(0V)に移行する。これにより、駆動サイリスタDTのカソード端子Kdtが「L」(−3V)から「H」(0V)になる。
時刻gにおける発光チップCa1と同様に、駆動サイリスタDTがターンオフする。一方、設定サイリスタSTはオフ状態を維持する。よって、点灯信号線75は「L」(−3V)を維持する。
時刻mの直後においては、転送サイリスタT1がオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(14)時刻n
時刻nにおいて、発光チップ群#aに送信される点灯信号φIaが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φI端子が、「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合7を維持する。駆動サイリスタDTは、オフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「L」(−3V)から「H」(0V)になって、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合8から場合6になる。すなわち、設定サイリスタSTは、しきい電圧が−4.5Vから−2Vになって、ターンオンする。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)になる。
これにより、発光サイリスタL1はアノード端子とカソード端子とがともに「H」(0V)になるので、ターンオフして消灯する。
発光チップCa1の発光サイリスタL1は、時刻eの設定信号φW1が「H」(0V)から「L」(−3V)に移行するタイミングで点灯(発光)(ターンオン)し、時刻nの点灯信号φIaが「L」(−3V)から「H」(0V)に移行するタイミングで消灯(ターンオフ)する。時刻eから時刻nまでの期間が、発光チップCa1の発光サイリスタL1の点灯(発光)期間に対応する。
時刻nの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻mの直後の状態が維持される。
(15)時刻o
時刻oにおいて、発光チップ群#aに送信される第2転送信号φ2aが、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
しきい電圧が−3Vである転送サイリスタT2がターンオンし、第2転送信号線73を−1.5Vに設定する。番号が4以上の偶数番目の転送サイリスタTは、しきい電圧が−4.5Vであるので、ターンオンしない。
転送サイリスタT2がターンオンすると、ゲート端子Gt2は「H」(0V)になる。すると、転送サイリスタT2のゲート端子Gt2に結合ダイオードD2を介して接続されたゲート端子Gt3の電位は−1.5Vになる。これにより、転送サイリスタT3のしきい電圧は−3Vになる。
ゲート端子Gt2が「H」(0V)になると、発光サイリスタL2のしきい電圧が−1.5Vになる。なお、点灯信号線75は「H」(0V)であるので、発光サイリスタL2はターンオンしない。
時刻oの直後においては、転送サイリスタT1、転送サイリスタT2、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻mの直後の状態が維持される。
(16)時刻p
時刻pにおいて、発光チップ群#aに送信される第1転送信号φ1aが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
オン状態にあった転送サイリスタT1は、カソード端子およびアノード端子がともに「H」(0V)となって、ターンオフする。
このとき、転送サイリスタT1のゲート端子Gt1は0Vのゲート端子Gt2に接続されているが、結合ダイオードD1は逆方向に電圧が印加(逆バイアス)されている。これにより、ゲート端子Gt2の電位が0Vである影響は、ゲート端子Gt1に及ばない。すなわち、逆バイアスの結合ダイオードDで接続されたゲート端子Gtには、他のゲート端子Gtの電位の影響は及ばない。
また、転送サイリスタT1のゲート端子Gt1は、接続抵抗Rg1を介して電源線71に接続されているので、電源電位Vga(「L」(−3V))になる。よって、転送サイリスタT1、発光サイリスタL1のしきい電圧は−4.5Vとなる。
時刻pの直後においては、転送サイリスタT2、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻mの直後の状態が維持される。
(17)時刻q
時刻qにおいて、発光チップ群#aに送信される点灯信号φIaが、「H」(0V)から「L」(−3V)に移行する。これにより、発光チップ群#aの期間Ta(1)が終了し、期間Ta(1)が開始する。
<発光チップCa1>
時刻cと同様に、設定サイリスタSTのオン状態を維持するため、点灯信号線75は「H」(0V)を維持する。
時刻qの直後においては、転送サイリスタT2、設定サイリスタSTがオン状態にある。
第1転送信号φ1aおよび第2転送信号φ2aは、期間Ta(1)に期間Ta(2)を加えた期間を周期として変化する。このため、信号の波形は異なるが、期間Ta(2)における発光チップCa1の動作は、時刻cから時刻qまでの期間Ta(1)の繰り返しとなる。よって、期間Ta(2)では、第1転送信号φ1a、第2転送信号φ2aおよびこれらに関連する転送サイリスタTの説明を除き、発光チップCa1の動作の説明を省略する。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻mの直後の状態が維持される。
(18)時刻r
時刻rにおいて、発光チップ群#bに送信される点灯信号φIbが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がない。なお、時刻qから時刻rまでにおいて、発光サイリスタL2がターンオンして、点灯(発光)している。
時刻rの直後においては、転送サイリスタT2がオン状態にあるとともに、発光サイリスタL2がオン状態で点灯(発光)している。
<発光チップCb1>
時刻nにおける発光チップCa1と同様に、駆動サイリスタDTはオフ状態を維持する。一方、設定サイリスタSTはターンオンして、点灯信号線75を「H」(0V)にする。
これにより、オン状態の発光サイリスタL1がターンオフして、消灯する。
発光チップCb1の発光サイリスタL1は、時刻kの設定信号φW1が「H」(0V)から「L」(−3V)に移行するタイミングで点灯(発光)(ターンオン)し、時刻rの点灯信号φIbが「L」(−3V)から「H」(0V)に移行するタイミングで消灯(ターンオフ)する。時刻kから時刻rまでの期間が、発光チップCb1の発光サイリスタL1の点灯(発光)期間に対応する。
時刻rの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
(19)時刻s
時刻sにおいて、発光チップ群#bに送信される点灯信号φIbが「H」(0V)から「L」(−3V)に移行する。ここにおいて、発光チップ群#bの発光サイリスタL1を点灯制御する期間Tb(1)が終了し、発光サイリスタL2を点灯制御する期間Tb(2)が開始する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻rの直後の状態が維持される。
<発光チップCb1>
時刻qにおける発光チップCa1と同様に、設定サイリスタSTのオン状態を維持するため、点灯信号線75は「H」(0V)に維持される。
時刻sの直後においては、転送サイリスタT2、設定サイリスタSTがオン状態にある。
(20)時刻t
時刻tにおいて、発光チップCa1が属する発光チップ群#aへ送信される第1転送信号φ1aが「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
しきい電圧が−3Vであった転送サイリスタT3がターンオンする。これにより、ゲート端子Gt3は「H」(0V)になる。そして、ゲート端子Gt4の電位は−1.5Vになり、転送サイリスタT4のしきい電圧は−3Vになる。
なお、時刻tの直後においては、転送サイリスタT2、T3、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がない。時刻sから時刻tまでに、発光サイリスタL2がターンオンして、点灯(発光)している。
時刻tの直後においては、転送サイリスタT2がオン状態にあるとともに、発光サイリスタL2がオン状態で点灯(発光)している。
(21)時刻u
時刻uにおいて、発光チップCa1が属する発光チップ群#aへ送信される第2転送信号φ2aが「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
オン状態にあった転送サイリスタT2は、カソード端子およびアノード端子がともに「H」(0V)となるので、ターンオフする。
時刻uの直後においては、転送サイリスタT3、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻tの直後の状態が維持される。
(22)その他
時刻vにおいて、発光チップCa1の発光サイリスタL2を点灯制御する期間Ta(2)が終了し、発光サイリスタL3を点灯制御する期間Ta(3)が開始する。時刻wにおいて、発光チップCb1の発光サイリスタL2を点灯制御する期間Tb(2)が終了し、発光サイリスタL3を点灯制御する期間Tb(3)が開始する。時刻xにおいて、発光チップCa1の発光サイリスタL3を点灯制御する期間Ta(3)が終了し、発光サイリスタL4を点灯制御する期間Ta(4)が開始する。
以下同様に、発光チップCのすべての発光サイリスタLの点灯制御が行われる。
以上説明した発光チップCの動作をまとめて説明する。
はじめに転送サイリスタTの動作を説明する。
第1の実施の形態における発光チップCでは、2相の転送信号(第1転送信号φ1および第2転送信号φ2)により、転送サイリスタTのオン状態を順に移している。
すなわち、2相の転送信号の内の一方の転送信号が「L」(−3V)になることにより、一方の転送信号がカソード端子に送信された転送サイリスタTがオン状態になり、そのゲート端子Gtが「H」(0V)になる。「H」(0V)になったゲート端子Gtと順バイアスの結合ダイオードDで接続された隣接する転送サイリスタTのゲート端子Gtの電位が−1.5Vになる。これにより、転送サイリスタTは、しきい電圧が上昇(例えば、−4.5Vから−3V)し、他方の転送信号が「L」(−3V)となるタイミングでオン状態になる。
つまり、2相の転送信号(第1転送信号φ1および第2転送信号φ2)を、「L」(−3V)の期間が重なる(図10における時刻oから時刻pまでの期間)ように、位相をずらして送信することにより、転送サイリスタTを順次オン状態に設定する。
そして、転送サイリスタTがオン状態になって、ゲート端子Gtが「H」(0V)になると、ゲート端子Gtにゲート端子Glが接続された発光サイリスタLのしきい電圧が−1.5Vになる。
そして、許可信号φEが「H」(0V)である期間に、設定信号φW(設定信号φW1〜φW20)が「H」(0V)から「L」(−3V)に移行すると、点灯信号線75の電位が、「H」(0V)から「L」(−3V)になって、しきい電圧が−1.5Vの発光サイリスタLがターンオンして点灯(発光)する。
そして、発光サイリスタLがオン状態のとき、点灯信号φIを「L」(−3V)から「H」(0V)に移行すると、設定サイリスタSTがターンオンする。これにより、設定サイリスタSTのゲート端子Gst2が「H」(0V)になることで、点灯信号線75を「H」(0V)に引き込む。これにより、オン状態にあった発光サイリスタLがターンオフする。
すなわち、発光サイリスタLの点灯期間は、設定信号φW(設定信号φW1〜φW20)が、「H」(0V)から「L」(−3V)になるタイミング(時刻)から、点灯信号φIが「L」(−3V)から「H」(0V)になる時刻(例えば、図10における時刻eから時刻n)までとなる。
次に、許可信号φE(許可信号φEa、φEb)と設定信号φW(φW1〜φW20)について説明する。
初期状態において、設定サイリスタSTは、オン状態にある(図9(c)における場合6)。よって、点灯信号線75を「H」(0V)に引き込んでいる。一方、駆動サイリスタDTは、オフ状態にある(場合7)。そして、しきい電圧が−4.5Vになっている。
ここで、許可信号φEを「L」(−3V)から「H」(0V)にすると、駆動サイリスタDTは、オフ状態であるが、しきい電圧が−2Vになる(場合3)。このとき、駆動サイリスタDTのゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)は−2.7Vになる。よって、設定サイリスタSTはオン状態が維持され、点灯信号線75を「H」(0V)に引き込んでいる。
ここで、設定信号φWが「H」(0V)から「L」(−3V)になると、しきい電圧が−2Vの駆動サイリスタDTは、ターンオンする(場合4)。これにより、駆動サイリスタDTのゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)が−2.7Vから「H」(0V)になる。これにより、設定サイリスタSTがターンオフする。すると、設定サイリスタSTのゲート端子Gst2に接続された点灯信号線75が「L」(−3V)になる。よって、しきい電圧が−1.5Vの発光サイリスタLがターンオンする。
すなわち、許可信号φEが「H」(0V)の期間に、設定信号φWを「H」(0V)から「L」(−3V)にすることで、発光サイリスタLがターンオンする。
この後、許可信号φEを「H」(0V)から「L」(−3V)にすると、駆動サイリスタDTはオン状態を維持する。一方、オフ状態の設定サイリスタSTは、しきい電圧が−2Vから−4.5Vになる(場合7)。
そして、設定信号φWを「L」(−3V)から「H」(0V)に戻すと、駆動サイリスタDTがターンオフして(場合7)、ゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)が「L」(−3V)になる。しかし、設定サイリスタSTは、しきい電圧が−4.5Vであるので、ターンオンしない。
一方、許可信号φEが「L」(−3V)であって、駆動サイリスタDTが場合7のオフ状態、設定サイリスタSTが場合6のオン状態にあるときに、設定信号φWが「H」(0V)から「L」(−3V)に移行する(例えば時刻eにおける発光チップCb1)と、駆動サイリスタDTはしきい電圧が−4.5Vであるので、ターンオンしない(場合8)。駆動サイリスタDTのゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)は「L」(−3V)で変化しないため、設定サイリスタSTはオン状態を維持する(場合6)。
また、許可信号φEが「L」(−3V)であって、駆動サイリスタDTがオフ状態(場合7)、設定サイリスタSTがオフ状態(場合8)にあるときに、設定信号φWが「H」(0V)から「L」(−3V)に移行する(例えば時刻jにおける発光チップCa1)しても、駆動サイリスタDTはしきい電圧が−4.5Vであるので、ターンオンしない(場合8)。
駆動サイリスタDTのゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)は「L」(−3V)で変化しないため、設定サイリスタSTはオフ状態を維持する(場合8)。
すなわち、許可信号φEが「H」(0V)である期間に、設定信号φWが「H」(0V)から「L」(−3V)になっても、設定サイリスタSTはそれまでの状態を維持する。
以上説明したように、許可信号φEは、「H」(0V)になることで、発光チップCが設定信号φWにより点灯することを許可し、「L」(−3V)になることで、発光チップCに設定信号φWの影響が及ばないように阻止する。このことから、許可信号φEaは、発光チップ群#aの発光チップCの点灯を許可または阻止するイネーブル信号/ディセーブル信号として、許可信号φEbは、発光チップ群#bの発光チップCの点灯を許可または阻止するイネーブル信号/ディセーブル信号として機能する。
さらにまた、発光チップ群#aの発光チップCaおよび発光チップ群#bの発光チップCbの点灯制御について説明する。
第1の実施の形態では、発光チップ群#aに属する発光チップCと発光チップ群#bに属する発光チップCとから構成される発光チップ組に対して、それぞれの発光チップCの発光サイリスタLを共に点灯(発光)させるときは、共通に送信する設定信号φW(設定信号φW1〜φW20)に「L」(−3V)になる期間を2つ設けた(図10の時刻eから時刻gまでの期間および時刻kから時刻mまでの期間)。2つのうち、先の「L」(−3V)の期間は発光チップ群#aの発光チップCに対して、後の「L」(−3V)の期間は発光チップ群#bの発光チップCに対して、点灯の開始を設定する。
すなわち、発光チップ群#aの発光チップCの点灯を許可する許可信号φEaが「H」(0V)の期間(例えば、図10の時刻dから時刻fまでの期間)に、設定信号φWが先に「H」(0V)から「L」(−3V)になる時刻(時刻e)を設け、発光チップ群#bの発光チップCの点灯を許可する許可信号φEbが「H」(0V)の期間(例えば、図10の時刻jから時刻lまでの期間)に、設定信号φWが後に「H」(0V)から「L」(−3V)になる時刻(時刻k)を設けている。
このようにすることで、発光チップ群#aに属する発光チップCと発光チップ群#bに属する発光チップCとから構成される発光チップ組に対する設定信号φWを共通にすることができる。
なお、発光チップ群#aの発光チップCの点灯を許可する許可信号φEaの「H」(0V)の期間が、発光チップ群#bの発光チップCに送信する設定信号φWが「H」(0V)から「L」(−3V)になる時刻と重ならないようにしている。許可信号φEbについては逆の関係となるようにしている。
また、許可信号φEが「H」(0V)から「L」(−3V)に移行した後に、設定信号φWを「L」(−3V)から「H」(0V)に移行している。例えば、許可信号φEaが「H」(0V)から「L」(−3V)に移行した時刻fの後の時刻gにおいて、設定信号φW1を「L」(−3V)から「H」(0V)に移行している。
これは、許可信号φEaが「L」(−3V)である期間に、設定信号φW1を「L」(−3V)から「H」(0V)に移行すると、オン状態にある駆動サイリスタDT(場合4)がターンオフして、駆動サイリスタDTのゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)が「H」(0V)から−2.7Vに移行する(場合3)。
このとき、設定サイリスタSTは、しきい電圧が−2V(場合3)であるため、カソード端子Kstが「H」(0V)から−2.7Vに移行すると、ターンオンする。そして、設定サイリスタSTのゲート端子Gst2(点灯信号線75)を「H」(0V)に引き込んでしまう。このため、点灯していた発光サイリスタL1がターンオフして、消灯してしまう。
一方、許可信号φEaが「H」(0V)から「L」(−3V)に移行することで、設定サイリスタSTのしきい電圧を−4.5Vに設定した後(場合7)に、設定信号φW1を「L」(−3V)から「H」(0V)に移行することで、駆動サイリスタDTがターンオフして、駆動サイリスタDTのゲート端子Gdt2(設定サイリスタSTのカソード端子Kst)が「H」(0V)から−2.7Vに移行(場合3)しても、設定サイリスタSTがターンオンしないようにしている。
そして、本実施の形態では、発光チップ群#aと発光チップ群#bとで、それぞれに送信する転送信号(第1転送信号φ1a、φ1bおよび第2転送信号φ2a、φ2b)、許可信号φE(許可信号φEa、φEb)および点灯信号φI(点灯信号φIa、φIb)(図10参照)の位相を180°ずらしている。これにより、設定信号φW(設定信号φW1〜φW20)にそれぞれ設けた2つの「L」(−3V)の期間を設定するための期間の幅(マージン)を最大にしている。
すなわち、位相を180°ずらしているので、設定信号φW(設定信号φW1〜φW20)にそれぞれ設ける2つの「L」(−3V)の時刻は、それぞれ期間Tの前半の1/2と後半の1/2の期間に設ければよい。
さらに、発光サイリスタLを点灯させない場合(非点灯とする場合)を説明する。
図10の発光チップ組#2に送信される設定信号φW2は、一部の発光サイリスタLを点灯させない場合を示している。すなわち、発光チップCa2において、発光サイリスタL2、L3、L4を点灯させるとし、発光サイリスタL1を点灯させない(非点灯)とし、発光チップCb2において、発光サイリスタL1、L3、L4を点灯させるとし、発光サイリスタL2は点灯させない(非点灯)とした。
発光サイリスタLを点灯させないときは、点灯させる場合に「H」(0V)から「L」(−3V)に移行させる時刻(タイミング)(たとえば、時刻e)において、設定信号φW(設定信号φW1〜φW20)を「H」(0V)から「L」(−3V)に移行させず、「H」(0V)のままに維持する。すると、設定サイリスタSTは、オン状態(場合4)に維持され、点灯信号線75が「H」(0V)に維持される。よって、発光サイリスタLは、しきい電圧が−1.5Vであっても点灯しない。
図10の時刻eにおいて、設定信号φW2を「H」(0V)のままに維持している。よって、発光チップCa2の発光サイリスタL1は点灯しない。また発光チップCb2の発光サイリスタL2についても同様である。
なお、発光サイリスタLの発する発光量は、製造条件のばらつきなどにより、発光チップC間、発光サイリスタL間で異なることがある。このため、発光サイリスタLの発光量を補正(光量補正)することが行われる。光量補正の方法には、発光サイリスタLに流す電流を調整して行う方法と、発光サイリスタLの点灯期間を調整して行う方法とがある。
前述したように、発光サイリスタLの点灯期間は、設定信号φWが「H」(0V)から「L」(−3V)に移行して発光サイリスタLをターンオンする時刻から、点灯信号φIが「L」(−3V)から「H」(0V)に移行して発光サイリスタLをターンオフ(消灯)する時刻までである。
よって、点灯期間を調整して光量補正を行う場合には、図10における設定信号φW1〜φW20が「H」(0V)から「L」(−3V)になる時刻(タイミング)を前後に調整(ずらす)すればよい。
以上のように、第1の実施の形態における発光チップCの発光サイリスタLは、それぞれ個別に点灯制御される。
[第2の実施の形態]
第2の実施の形態では、第1の実施の形態と発光チップCの構成が異なっている。他の構成は、第1の実施の形態と同様である。よって、第1の実施の形態と同様な部分の説明を省略し、異なる部分を説明する。
図11は、第2の実施の形態における発光チップCの構成、信号発生回路110の構成および回路基板62上の配線構成を示した図である。図11(a)は発光チップCの構成を示し、図11(b)は発光装置65の信号発生回路110の構成および回路基板62上の配線構成を示す。第2の実施の形態でも、発光チップCは2つの発光チップ群(#aおよび#b)に分けられている。
はじめに、図11(a)に示す発光チップCの構成を説明する。
発光チップCは、第1の実施の形態の発光チップCと異なって、φI端子がφR端子になっている。
次に、図11(b)により、発光装置65の信号発生回路110の構成および回路基板62上の配線構成を説明する。
第2の実施の形態の信号発生回路110は、第1の実施の形態における点灯信号発生部140aおよび点灯信号発生部140bの代わりに、各種の制御信号に基づき、発光チップ群#a(発光チップCa1〜Ca20)に対して消灯信号φRaを送信する消灯信号発生部180aと、発光チップ群#b(発光チップCb1〜Cb20)に対して消灯信号φRbを送信する消灯信号発生部180bとを備えている。他の構成は、第1の実施の形態と同様である。
なお、消灯信号発生部180aと消灯信号発生部180bとを分けて示したが、これらをまとめて消灯信号発生部180と、消灯信号φRaと消灯信号φRbとを区別しない場合には消灯信号φR表記する。
信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する配線(ライン)について説明する。
回路基板62には、信号発生回路110の消灯信号発生部180aから、発光チップ群#aの発光チップCa1〜Ca20のφR端子に、消灯信号φRaを送信する消灯信号ライン204cが設けられている。消灯信号発生部180aは、発光チップ群#aの発光チップCa1〜Ca20に共通(並列)に消灯信号φRaを送信する。
また、信号発生回路110の消灯信号発生部180bから、発光チップ群#bの発光チップCb1〜Cb20のφR端子に、消灯信号φRbを送信する消灯信号ライン204dが設けられている。消灯信号発生部180bは、発光チップ群#bの発光チップCb1〜Cb20に共通(並列)に消灯信号φRbを送信する。
他の構成は、第1の実施の形態と同様である。
図12は、第2の実施の形態における発光装置65の発光チップCをマトリクスの各要素として配置して示した図である。第1の実施の形態における発光装置65(図5参照)における点灯信号発生部140aおよび点灯信号発生部140bの代わりに、消灯信号発生部180aおよび消灯信号発生部180bを設けるとともに、点灯信号ライン204a、204bを消灯信号ライン204c、204dに置き換えている。
第1転送信号φ1a、第2転送信号φ2a、消灯信号φRa、許可信号φEaは、発光チップ群#aに対して共通に送信される。そして、第1転送信号φ1b、第2転送信号φ2b、消灯信号φRb、許可信号φEbは、発光チップ群#bに対して共通に送信されることが容易に理解できる。
これに対し、設定信号φW1〜φW20は、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとの構成する発光チップ組#1〜#20のそれぞれに対して共通に送信されることが容易に理解できる。
(発光チップC)
図13は、第2の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。ここでは、発光チップCa1を例に、発光チップCを説明する。
第2の実施の形態における点灯制御部103は、第1の実施の形態における発光チップCの回路構成(図6参照)とは、点灯制御部103が異なっている。転送部101、発光部102は第1の実施の形態と同様であるので説明を省略する。
第2の実施の形態における点灯制御部103は、第1の実施の形態における設定サイリスタST、駆動サイリスタDT、電流制限抵抗RE、RW、Rdtに加え、許可サイリスタET、消灯サイリスタRT、電流制限抵抗RR、Ret、Rrtを備えている。
なお、許可サイリスタET、消灯サイリスタRTは、設定サイリスタSTおよび駆動サイリスタDTと同様に2つのゲート端子を有している。そして、許可サイリスタET、消灯サイリスタRTは、図6においては破線でかこって示すように、並列に配置されたサイリスタと抵抗とで模式的に表記する。
次に、発光チップCa1(C)における各素子の電気的な接続について説明する。
転送部101、発光部102は第1の実施の形態と同様であるので、主に点灯制御部103について説明する。
点灯信号線75は、電流制限抵抗RIを介して、電源電位Vga(「L」(−3V))が供給される電源線71に接続されている。
設定サイリスタSTのゲート端子Gst1は、消灯サイリスタRTのゲート端子Grt2と接続されている。そして、消灯サイリスタRTのゲート端子Grt2(ゲート端子Gst1)は、電流制限抵抗Rrtを介して、電源線71に接続されている。
駆動サイリスタDTのゲート端子Gdt1は、許可サイリスタETのゲート端子Get2と接続されている。そして、許可サイリスタETのゲート端子Get2(ゲート端子Gdt1)は、電流制限抵抗Retを介して、電源線71に接続されている。
駆動サイリスタDTのゲート端子Gdt2は、電流制限抵抗Rdtを介して、電源線71に接続されている。
設定サイリスタSTのゲート端子Gst2は、第1の実施の形態と同様に、点灯信号線75に接続されている。
駆動サイリスタDTのゲート端子Gdt2は、設定サイリスタSTのカソード端子Kstに接続されている。
駆動サイリスタDTのカソード端子Kdtは、電流制限抵抗RWを介して、φW端子に接続されている。φW端子には、設定信号ライン205が接続され、設定信号φW1が送信される。
許可サイリスタETのカソード端子Ketは、電流制限抵抗REを介してφE端子に接続されている。φE端子には、許可信号ライン203aが接続され、許可信号φEaが送信される。
消灯サイリスタRTのカソード端子Krtは、電流制限抵抗RRを介してφR端子に接続されている。φR端子には、消灯信号ライン204cが接続され、消灯信号φRaが送信される。
そして、許可サイリスタETのゲート端子Get1および消灯サイリスタRTのゲート端子Grt1は、Vsub端子に接続されている。
ここで、図10において示したサイリスタSと電流制限抵抗R2との組み合わせを見ると、設定サイリスタSTと電流制限抵抗RIとが、駆動サイリスタDTと電流制限抵抗Rdtとが、許可サイリスタETと電流制限抵抗Retとが、消灯サイリスタRTと電流制限抵抗Rrtとが組み合わせになっている。
図14は、第2の実施の形態における発光チップCの平面レイアウト図である。図14に示す平面レイアウト図では、発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。
第2の実施の形態においては、第1の実施の形態における第10アイランド310の電流制限抵抗RE1を電流制限抵抗REとしている。また、第11アイランド311に設けられていた電流制限抵抗RE2を削除している。そして、第14アイランド314〜第18アイランド318を新たに設けている。
第14アイランド314には消灯サイリスタRTが、第15アイランド315には電流制限抵抗Rrtが、第16アイランド316には許可サイリスタETが、第17アイランド317には電流制限抵抗Retが、第18アイランド318には電流制限抵抗RRが設けられている。
新たに設けられた第14アイランド314の消灯サイリスタRTは、n型の第4半導体層84の領域327上に形成されたn型オーミック電極347をカソード端子Krt、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極370をゲート端子Grt1、p型の第3半導体層83上に設けられたp型オーミック電極371をゲート端子Grt2としている。そして、ゲート端子Grt1とゲート端子Grt2とは、n型の第4半導体層84の領域327を挟んで、第14アイランド314の両端部に設けられている。
また、新たに設けられた第16アイランド316の許可サイリスタETは、n型の第4半導体層84の領域328上に形成されたn型オーミック電極348をカソード端子Ket、n型の第4半導体層84を除去して露出させたp型の第3半導体層83上に設けられたp型オーミック電極372をゲート端子Get1、p型の第3半導体層83上に設けられたp型オーミック電極373をゲート端子Get2としている。そして、ゲート端子Get1とゲート端子Get2とは、n型の第4半導体層84の領域328を挟んで、第16アイランド316の両端部に設けられている。
第15アイランド315に設けられた電流制限抵抗Rrt、第17アイランド317に設けられた電流制限抵抗Ret、第18アイランド318に設けられた電流制限抵抗RRは、第7アイランド307に設けられた電流制限抵抗RIなどと同様に、それぞれがp型の第3半導体層83上に形成された一組のp型オーミック電極(符号なし)間のp型の第3半導体層83を抵抗とするように設けられている。
なお、第2の実施の形態では、基板80上にp型オーミック電極374が設けられている。p型オーミック電極374は、基板80の裏面に設けられた裏面電極85(Vsub端子)を介して基準電位Vsubを供給する。
図14において、各素子間の接続関係を説明する。ここでも、点灯制御部103を中心に説明し、転送部101、発光部102の説明を省略する。
第14アイランド314に設けられた消灯サイリスタRTのカソード端子Krtであるn型オーミック電極347は、第18アイランド318に設けられた電流制限抵抗RRを介してφR端子に接続されている。
消灯サイリスタRTのゲート端子Grt1であるp型オーミック電極370は、基板80上に設けられたp型オーミック電極374に接続されている。消灯サイリスタRTのゲート端子Grt2であるp型オーミック電極371は、設定サイリスタSTのゲート端子Gst1であるp型オーミック電極366に接続されると共に、第15アイランド315に設けられた電流制限抵抗Rrtを介して、電源線71に接続されている。
第16アイランド316に設けられた許可サイリスタETのカソード端子Ketであるn型オーミック電極348は、第10アイランド310に設けられた電流制限抵抗REを介してφE端子に接続されている。
許可サイリスタETのゲート端子Get1であるp型オーミック電極372は、基板80上に設けられたp型オーミック電極374に接続されている。許可サイリスタETのゲート端子Get2であるp型オーミック電極373は、駆動サイリスタDTのゲート端子Gdt1であるp型オーミック電極368に接続されると共に、第17アイランド317に設けられた電流制限抵抗Retを介して、電源線71に接続されている。
消灯サイリスタRTおよび許可サイリスタETの動作は、図10で示したサイリスタSと同様である。よって、これらの動作は、発光装置65の動作とともに説明する。
例えば、電流制限抵抗RE、RR、RW、Ret、Rrt、Rdtは、それぞれ2kΩである。電流制限抵抗RIは55Ωである。
(発光装置65の動作)
ここでも、第1の実施の形態と異なる部分を説明する。
発光チップ群#aの発光チップCa1〜Ca20には、前述したように、第1転送信号φ1a、第2転送信号φ2a、消灯信号φRa、許可信号φEaが共通に送信される。よって、発光チップ群#aの発光チップCa1〜Ca20は並列に駆動される。
また、発光チップ群#bの発光チップCb1〜Cb20には、前述したように、第1転送信号φ1b、第2転送信号φ2b、消灯信号φRb、許可信号φEbが共通に送信される。よって、発光チップ群#bの発光チップCb1〜Cb20は並列に駆動される。
一方、設定信号φW1〜φW20は、発光チップ群#aの一つの発光チップCと発光チップ群#bの一つの発光チップCとが構成する発光チップ組#1〜#20のそれぞれに対して送信される。例えば、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とを発光チップ組#1として、設定信号φW1が共通に送信される。また、20個の設定信号φW1〜φW20は、同じタイミングで並列に送信される。よって、発光チップ組#1〜#20は並列に駆動される。
発光チップ群#aの発光チップCa2〜Ca20は発光チップCa1と並行して駆動され、発光チップ群#bの発光チップCb2〜Cb20は発光チップCb1と並行して駆動されるので、ここでも、発光チップ組#1に属する発光チップCa1およびCb1の動作を説明すれば足りる。
図15は、第2の実施の形態における発光装置65および発光チップCの動作を説明するためのタイミングチャートである。
図15では、第1の実施の形態と同様に、発光チップ組#1(発光チップCa1およびCb1)の動作に加えて、発光チップ組#2(発光チップCa2およびCb2)の動作を説明している。そして、図15では、それぞれの発光チップCにおいて、発光サイリスタL1〜L4の4個の発光サイリスタLを点灯制御する部分を示している。
そして、発光チップ組#1(発光チップCa1およびCb1)では、それぞれの発光サイリスタL1〜L4をすべて点灯させるとした。発光チップ組#2(発光チップCa2およびCb2)では、発光チップCa2の発光サイリスタL2、L3、L4を点灯させるとし、発光チップCb2の発光サイリスタL1、L3、L4を点灯させるとした。そして、発光チップCa2の発光サイリスタL1および発光チップCb2の発光サイリスタL2は点灯させない(非点灯)とした。
図15において、時刻aから時刻xへとアルファベット順に時刻が経過するとする。
以下では、第1の実施の形態における図10と同様な部分の説明を省略し、異なる部分を説明する。
まず、許可信号φEaの期間Ta(1)における信号波形について説明する。許可信号φEaは、時刻cで「H」(0V)であって、時刻dで「H」(0V)から「L」(−3V)に移行し、時刻gで「L」(−3V)から「H」(0V)に移行する。そして、時刻qで「H」(0V)を維持している。
許可信号φEaは、後述するように、「L」(−3V)のときに発光チップCに設定信号φWにしたがって点灯することを許可し、「H」(0V)のときに設定信号φWによって点灯することを阻止する。
設定信号φW1は、時刻cで「H」(0V)であって、時刻eで「H」(0V)から「L」(−3V)に移行し、時刻fで「L」(−3V)から「H」(0V)に移行する。さらに、時刻kで「H」(0V)から「L」(−3V)に移行し、時刻lで「L」(−3V)から「H」(0V)に移行する。そして、時刻qにおいて「H」(0V)を維持している。
一方、消灯信号φRaおよび消灯信号φRbは、第1の実施の形態における点灯信号φIaおよびφIbにおいて「H」(0V)と「L」(−3V)とを逆転させたものである。よって、詳細な説明を省略する。
では、図11および図13を参照しつつ、図15に示したタイミングチャートにしたがって、発光装置65の動作を説明する。なお、第1の実施の形態と同様な部分は説明を省略する。
(1)時刻a
<発光装置65>
図15に示したタイミングチャートの時刻aにおいて、第1の実施の形態と異なって、信号発生回路110の許可信号発生部130aは許可信号φEaを「H」(0V)に、許可信号発生部130bは許可信号φEbを「H」(0V)に設定する。すると、許可信号ライン203a、203bが「H」(0V)になる(図11参照)。これにより、発光チップCのφE端子が「H」(0V)になる(図13参照)。
また、信号発生回路110の消灯信号発生部180aは消灯信号φRaを「H」(0V)に、消灯信号発生部180bは消灯信号φRbを「H」(0V)に設定する。すると、消灯信号ライン204c、204dが「H」(0V)になる(図11参照)。これにより、発光チップCのφR端子が「H」(0V)になる(図13参照)。
次に、図9、図13、図14を参照しつつ、図15に示したタイミングチャートにしたがって、発光チップ組#1に属する発光チップCa1とCb1とを中心に説明する。
<発光チップCa1>
発光サイリスタL、転送サイリスタT、設定サイリスタST、駆動サイリスタDT、許可サイリスタET、消灯サイリスタRTのアノード端子は、Vsub端子に接続されているので、「H」(0V)に設定される。
第1転送信号線72および第2転送信号線73は「H」(0V)であるので、転送サイリスタTはオフ状態である。
許可サイリスタETのゲート端子Get1および消灯サイリスタRTのゲート端子Grt1は、Vsub端子に接続されているので、「H」(0V)に設定される。
また、電流制限抵抗Retの一方の端子は許可サイリスタETのゲート端子Get2に、電流制限抵抗Rrtの一方の端子は消灯サイリスタRTのゲート端子Grt2、電流制限抵抗Rdtの一方の端子は駆動サイリスタDTのゲート端子Gdt2に接続されている。そして、電流制限抵抗Ret、Rrt、Rdtのそれぞれの他方の端子は、「L」(−3V)の電源線71に接続されている。
許可サイリスタETのカソード端子Ketは、電流制限抵抗REを介して、φE端子に接続されている。消灯サイリスタRTのカソード端子Krtは、電流制限抵抗RRを介して、φR端子に接続されている。駆動サイリスタDTのカソード端子Kdtは、電流制限抵抗RWを介して、φW端子に接続されている。駆動サイリスタDTのカソード端子Kdtは駆動サイリスタDTのゲート端子Gdt2に接続されている。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3であって、許可サイリスタETはオフ状態で、ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vとなる。
すると、駆動サイリスタDTのゲート端子Gdt1(V1)は−2.7V、電流制限抵抗Rdtの他方の端子(V2)は「L」(−3V)、カソード端子Kdt(IN)は「H」(0V)であるので、図9(c)における場合7であって、駆動サイリスタDTはオフ状態で、ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)となる。
また、消灯サイリスタRTのゲート端子Grt1(V1)は「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)は「L」(−3V)、カソード端子Krt(IN)は「L」(−3V)であるので、図9(c)における場合4であって、消灯サイリスタRTはオン状態で、ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は「H」(0V)となる。
そして、設定サイリスタSTのゲート端子Gst1(V1)は「H」(0V)、電流制限抵抗RIの他方の端子(V2)は「L」(−3V)、カソード端子Kst(IN)は「L」(−3V)であるので、図9(c)における場合4であって、設定サイリスタSTはオン状態で、ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)となる。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態である。
時刻aの直後においては、消灯サイリスタRT、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1においても、初期状態は発光チップCa1と同じであるので、説明を省略する。
以下では、第1の実施の形態と異なる部分を説明する。
(3)時刻c
時刻cにおいて、発光チップ群#aに送信される消灯信号φRaが、「L」(−3V)から「H」(0V)に移行する。これにより、発光チップ群#aの期間Ta(1)が開始する。
<発光チップCa1>
φR端子が「L」(−3V)から「H」(0V)になる。消灯サイリスタRTのカソード端子Krtが電流制限抵抗RRを介して「L」(−3V)から「H」(0V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3であって、許可サイリスタETはオフ状態で、ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vとなる。
すると、駆動サイリスタDTのゲート端子Gdt1(V1)は−2.7V、電流制限抵抗Rdtの他方の端子(V2)は「L」(−3V)、カソード端子Kdt(IN)は「H」(0V)であるので、図9(c)における場合7であって、駆動サイリスタDTはオフ状態で、ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)となる。
また、消灯サイリスタRTのゲート端子Grt1(V1)は「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)は「L」(−3V)、カソード端子Krt(IN)は「L」(−3V)から「H」(0V)になるので、図9(c)における場合4から場合3になる。消灯サイリスタRTはターンオフして、ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は「H」(0V)から−2.7Vになる。
そして、設定サイリスタSTのゲート端子Gst1(V1)は「H」(0V)から−2.7Vになって、電流制限抵抗RIの他方の端子(V2)は「L」(−3V)、カソード端子Kst(IN)は「L」(−3V)であるので、設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)を維持する。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態である。
時刻cの直後においては、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は初期状態が維持されている。
(4)時刻d
時刻dにおいて、発光チップ群#aに送信される許可信号φEaが、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φE端子が「H」(0V)から「L」(−3V)になって、許可サイリスタETのカソード端子Ketが電流制限抵抗REを介して「H」(0V)から「L」(−3V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合3から場合4になって、許可サイリスタETがターンオンする。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt)は「H」(0V)になる。
すると、駆動サイリスタDTは、ゲート端子Gdt1(V1)が−2.7Vから「H」(0V)になって、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合7から場合3になって、駆動サイリスタDTはオフ状態であるが、しきい電圧が−4.5Vから−2Vになる。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は−2.7Vになる。
また、消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)であるので、図9(c)における場合3を維持し、消灯サイリスタRTはオフ状態を維持する。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vを維持する。
そして、設定サイリスタSTのゲート端子Gst1(V1)は−2.7V、電流制限抵抗RIの他方の端子(V2)は「L」(−3V)、カソード端子Kst(IN)は「L」(−3V)から−2.7Vになるが、設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)を維持する。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態である。
ここでは、消灯サイリスタRTはオフ状態を維持する。
時刻dの直後においては、許可サイリスタET、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は初期状態が維持されている。
(5)時刻e
時刻eにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「L」(−3V)であるので、図9(c)における場合4が維持され、許可サイリスタETはオン状態である。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は「H」(0V)を維持する。
すると、駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合3から場合4になって、駆動サイリスタDTがターンオンする。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は−2.7Vから「H」(0V)になる。
また、消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)であるので、図9(c)における場合3を維持する。消灯サイリスタRTはオフ状態を維持する。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vを維持する。
設定サイリスタSTのゲート端子Gst1(V1)は−2.7V、電流制限抵抗RIの他方の端子(V2)は「L」(−3V)、カソード端子Kst(IN)は−2.7Vから「H」(0V)になるので、図9(c)における場合7になって、設定サイリスタSTがターンオフする。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)になる。
これにより、時刻bにおいて、しきい電圧が−1.5Vとなっていた発光サイリスタLがターンオンして、点灯(発光)する。
時刻eの直後においては、転送サイリスタT1、許可サイリスタET、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3が維持され、許可サイリスタETはオフ状態である。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vを維持する。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が−2.7V、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合7から場合8になって、駆動サイリスタDTはオフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「L」(−3V)であるので、図9(c)における場合4であって、消灯サイリスタRTはオン状態で、ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は「H」(0V)である。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合4であって、設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「H」(0V)を維持する。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはターンオンしない。
時刻eの直後においては、消灯サイリスタRT、設定サイリスタSTがオン状態にある。
(6)時刻f
時刻fにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「L」(−3V)であるので、図9(c)における場合4が維持され、許可サイリスタETはオン状態を維持する。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は「H」(0V)を維持する。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になるので、図9(c)における場合4から場合3になって、駆動サイリスタDTがターンオフする。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)から−2.7Vとなる。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)であるので、図9(c)における場合3が維持され、消灯サイリスタRTはオフ状態である。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vを維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が−2.7V、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「H」(0V)から−2.7Vになるので、図9(c)における場合7から場合8になる。設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻fの直後においては、転送サイリスタT1、許可サイリスタETがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3が維持され、オフ状態である。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vを維持する。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が−2.7V、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になって、図9(c)における場合8から場合7になる。駆動サイリスタDTはオフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「L」(−3V)であるので、図9(c)における場合4が維持され、オン状態を維持する。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は「H」(0V)である。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合4が維持され、オン状態を維持する。
時刻fの直後においては、消灯サイリスタRT、設定サイリスタSTがオン状態にある。
(7)時刻g
時刻gにおいて、発光チップ群#aに送信される許可信号φEaが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φE端子が「L」(−3V)から「H」(0V)になって、許可サイリスタETのカソード端子Ketが電流制限抵抗REを介して「L」(−3V)から「H」(0V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「L」(−3V)から「H」(0V)になって、図9(c)における場合4から場合3になる。許可サイリスタETはターンオフする。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は「H」(0V)から−2.7Vになる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)から−2.7Vになり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合3から場合7になる。駆動サイリスタDTはオフ状態でしきい電圧が−2Vから−4.5Vになる。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は−2.7Vから「L」(−3V)になる。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)であるので、図9(c)における場合3が維持され、オフ状態を維持する。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vが維持されれる。
設定サイリスタSTは、ゲート端子Gst1(V1)が−2.7V、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が−2.7Vから「L」(−3V)になるが、図9(c)における場合8が維持され、オフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
時刻gの直後においては、転送サイリスタT1、許可サイリスタETがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は時刻fの状態が維持されている。
(9)時刻i
時刻iにおいて、発光チップ群#bに送信される消灯信号φRbが、「L」(−3V)から「H」(0V)に移行する。これにより、発光チップ群#bの期間Tb(1)が開始する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻gの直後の状態が維持される。
<発光チップCb1>
時刻cの発光チップCa1と同様に、設定サイリスタSTはオン状態を維持する。よって、点灯信号線75は「H」(0V)に維持される。
時刻iの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
(11)時刻k
時刻kにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3を維持し、許可サイリスタETはオフ状態を維持する。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vを維持する。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が−2.7V、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合7から場合8になる。駆動サイリスタDTは、オフ状態でしきい電圧が−4.5Vである。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)であるので、図9(c)における場合3を維持し、オフ状態を維持する。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vを維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が−2.7V、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合8を維持し、設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻kの直後においては、転送サイリスタT1、許可サイリスタETがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
時刻eにおける発光チップCa1と同様に、ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)になって、時刻hにおいてしきい電圧が−1.5Vとなっていた発光サイリスタLがターンオンして、点灯(発光)する。
時刻kの直後においては、転送サイリスタT1、許可サイリスタET、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(12)時刻l
時刻lにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3を維持して、許可サイリスタETはオフ状態を維持する。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vを維持する。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が−2.7V、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になるので、図9(c)における場合8から場合7になる。駆動サイリスタDTは、オフ状態でしきい電圧が−4.5Vである。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)であるので、図9(c)における場合3を維持し、消灯サイリスタRTはオフ状態を維持する。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vを維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が−2.7V、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合8を維持し、設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻lの直後においては、転送サイリスタT1、許可サイリスタETがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
時刻fにおける発光チップCa1と同様に、駆動サイリスタDTがターンオフするが、設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻lの直後においては、転送サイリスタT1、許可サイリスタETがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(14)時刻n
時刻nにおいて、発光チップ群#aに送信される消灯信号φRaが、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φR端子が「H」(0V)から「L」(−3V)になって、消灯サイリスタRTのカソード端子Krtが電流制限抵抗RRを介して「H」(0V)から「L」(−3V)になる。
許可サイリスタETは、ゲート端子Get1(V1)が「H」(0V)、電流制限抵抗Retの他方の端子(V2)が「L」(−3V)、カソード端子Ket(IN)が「H」(0V)であるので、図9(c)における場合3を維持し、許可サイリスタETはオフ状態を維持する。ゲート端子Get2(OUT)(駆動サイリスタDTのゲート端子Gdt1)は−2.7Vを維持する。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が−2.7V、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合7を維持する。駆動サイリスタDTはオフ状態を維持し、しきい電圧が−4.5Vである。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)を維持する。
消灯サイリスタRTは、ゲート端子Grt1(V1)が「H」(0V)、電流制限抵抗Rrtの他方の端子(V2)が「L」(−3V)、カソード端子Krt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合3から場合4になって、消灯サイリスタRTはターンオンする。ゲート端子Grt2(OUT)(設定サイリスタSTのゲート端子Gst1)は−2.7Vから「H」(0V)になる。
設定サイリスタSTは、ゲート端子Gst1(V1)が−2.7Vから「H」(0V)になって、電流制限抵抗RIの他方の端子(V2)が「L」(−3V)、カソード端子Kst(IN)が「L」(−3V)であるので、図9(c)における場合8から場合4になる。すなわち、しきい電圧が−4.5Vから−2Vになって、設定サイリスタSTがターンオンする。ゲート端子Gst2(OUT)(点灯信号線75)は「L」(−3V)から「H」(0V)になる。
これにより、発光サイリスタL1はアノード端子とカソード端子とがともに「H」(0V)になって、ターンオフして消灯する。
時刻nの直後においては、転送サイリスタT1、消灯サイリスタRT、設定サイリスタSTがオン状態にある。
他の時刻については、第1の実施の形態で説明したと同様である。よって、説明を省略する。
第2の実施の形態では、許可信号φEが「L」(−3V)である期間に、設定信号φW(設定信号φW1〜φW20)が「H」(0V)から「L」(−3V)に移行すると、駆動サイリスタDTがターンオンすることにより、設定サイリスタSTをターンオフする。これにより、点灯信号線75の電位が、「H」(0V)から「L」(−3V)になって、しきい電圧が−1.5Vの発光サイリスタLがターンオンして点灯(発光)する。
そして、発光サイリスタLがオン状態のとき、消灯信号φRを「H」(0V)から「L」(−3V)に移行すると、設定サイリスタSTがターンオンする。これにより、設定サイリスタSTのゲート端子Gst2が「L」(−3V)から「H」(0V)になることで、点灯信号線75を「L」(−3V)から「H」(0V)に引き込む。これにより、オン状態にあった発光サイリスタLがターンオフする。
すなわち、発光サイリスタLの点灯期間は、設定信号φW(設定信号φW1〜φW20)が、「H」(0V)から「L」(−3V)になるタイミング(時刻)から、消灯信号φRが「H」(0V)から「L」(−3V)になる時刻まで(例えば、図15における時刻eから時刻n)となる。
駆動サイリスタDTおよび設定サイリスタSTの動作は、第1の実施の形態と同様である。すなわち、設定サイリスタSTは、図15の期間Ta(1)において、時刻cから時刻eまでの期間および時刻nから時刻qまでの期間、すなわち発光サイリスタL1が点灯していない期間は、オン状態にあって、点灯信号線75を「H」(0V)に引き込んでいる。そして、時刻eから時刻nの発光サイリスタL1が点灯している期間は、設定サイリスタSTはオフ状態であって、ゲート端子Gst2(点灯信号線75)が「L」(−3V)になっている。
一方、駆動サイリスタDTは、許可信号φEaが「L」(−3V)であって、設定信号φW1が「L」(−3V)である期間である時刻eから時刻fまでの期間において、オン状態になる。そして、時刻eでターンオンすることで、設定サイリスタSTをターンオフさせ、これにより、点灯信号線75を「L」(−3V)に設定している。その他の期間においては、駆動サイリスタDTはオフ状態である。
第1の実施の形態では、点灯信号φIを「L」(−3V)から「H」(0V)に移行することにより、設定サイリスタSTをターンオンさせた。第2の実施の形態では、点灯信号線75を、電流制限抵抗RIを介して電源線71に接続している。よって、消灯信号φRによって、設定サイリスタSTをターンオンさせている。
すなわち、時刻nにおいて、消灯信号φRaが「H」(0V)から「L」(−3V)に移行すると、消灯サイリスタRTがターンオンする。これにより、設定サイリスタSTは、ゲート端子Gst1が「H」(0V)になって、しきい電圧が−4.5Vから−2Vになることで、ターンオンする。
一方、許可サイリスタETは、許可信号φEが「H」(0V)から「L」(−3V)になることでターンオンして、駆動サイリスタDTのしきい電圧を−4.5Vを−2Vに設定する。このことで、設定信号φWが「H」(0V)から「L」(−3V)になると、駆動サイリスタDTがターンオンするように設定する。
なお、許可信号φEが「H」(0V)であるときに、設定信号φWが「H」(0V)から「L」(−3V)になっても、駆動サイリスタDTはしきい電圧が−4.5Vであるのでターンオンできない。
第2の実施の形態では、許可信号φE(許可信号φEa、許可信号φEb)が「L」(−3V)の期間に、設定信号φW(φW1〜φW20)を「H」(0V)から「L」(−3V)にし、再び「H」(0V)にしている。
しかし、第1の実施の形態と同様に、許可信号φE(許可信号φEa、許可信号φEb)を「L」(−3V)から「H」(0V)に移行させた後に、設定信号φW(φW1〜φW20)を「H」(0V)から「L」(−3V)に移行させてもよい。
これは、許可サイリスタETがオン状態のとき、設定信号φW(φW1〜φW20)が、「H」(0V)から「L」(−3V)になると、駆動サイリスタDTがターンオンする。よって、許可サイリスタETがターンオフして、駆動サイリスタDTのゲート端子Gdt1の電位が変化しても、駆動サイリスタDTのオン状態を維持するからである。
以上説明したように、許可信号φE(許可信号φEa、許可信号φEb)は、「L」(−3V)になることで、発光チップCが点灯することを許可し、「H」(0V)になることで、発光チップCに設定信号φWの影響が及ばないように阻止する。このことから、許可信号φEaは、発光チップ群#aの発光チップCの点灯を許可または阻止するイネーブル信号/ディセーブル信号として、許可信号φEbは、発光チップ群#bの発光チップCの点灯を許可または阻止するイネーブル信号/ディセーブル信号として機能する。
また、消灯信号φR(消灯信号φRa、消灯信号φRb)は、点灯している発光サイリスタLを消灯させる信号として機能する。
以上のようにすることで、第2の実施の形態においても、第1の実施の形態と同様に、発光チップCおよび発光装置65を制御できる。
第2の実施の形態においては、点灯信号線75が電流制限抵抗RIを介して電源線71に接続され、点灯信号線75の電位は消灯サイリスタRTのオンオフで制御される。すなわち、発光サイリスタLの点灯のための電流は、電源ライン200a、200bを介して供給される。よって、発光装置65において、発光サイリスタLの点灯のための電流を供給する点灯信号ライン204a、204bを設ける代わりに、消灯信号ライン204c、204dを設けている。
発光サイリスタLを点灯させるための電流は、例えば20mAと大きい。発光チップ群#a、#bのそれぞれの発光チップCの数を20個とすると、発光チップ群#aの発光サイリスタLを点灯させるために供給する電流値は400mAとなる。このため、回路基板62に、点灯信号ライン204a、204bとして、幅の広い抵抗の小さい配線(ライン)を設けることが必要となる。
これに対して、第2の実施の形態では、消灯サイリスタRTをターンオンさせるための消灯信号ライン204c、204dを設けている。消灯サイリスタRTに流れる電流は、発光サイリスタLに流れる電流より小さくてよい。よって、回路基板62に設ける消灯信号ライン204c、204dは、幅の狭い配線(ライン)でよい。よって、回路基板62の幅が大きくなることが抑制される。
[第3の実施の形態]
第3の実施の形態では、第1の実施の形態および第2の実施の形態と発光チップCの構成が異なっている。他の構成は、第1の実施の形態と同様である。よって、第1の実施の形態と同様な部分の説明を省略し、異なる部分を説明する。
図16は、第3の実施の形態における発光チップCの構成、信号発生回路110の構成および回路基板62上の配線構成を示した図である。図16(a)は発光チップCの構成を示し、図16(b)は発光装置65の信号発生回路110の構成および回路基板62上の配線構成を示す。第3の実施の形態でも、発光チップCは2つの発光チップ群(#aおよび#b)に分けられている。
はじめに、図16(a)に示す発光チップCの構成を説明する。
発光チップCは、第1の実施の形態の発光チップCと異なって、φE端子を備えていない。
次に、図16(b)により、発光装置65の信号発生回路110の構成および回路基板62上の配線構成を説明する。
第3の実施の形態の信号発生回路110は、許可信号発生部130aおよび許可信号発生部130bを備えていない。
信号発生回路110と発光チップC(発光チップCa1〜Ca20および発光チップCb1〜Cb20)とを相互に接続する配線(ライン)について説明する。
回路基板62には、第1の実施の形態における信号発生回路110の許可信号発生部130aから、発光チップ群#aの発光チップCa1〜Ca20のφE端子に、許可信号φEaを送信する許可信号ライン203aおよび許可信号発生部130bから、発光チップ群#bの発光チップCb1〜Cb20のφE端子に、許可信号φEbを送信する許可信号ライン203bが設けられていない。
図17は、第3の実施の形態における発光装置65の発光チップCをマトリクスの各要素として配置して示した図である。第3の実施の形態の発光装置65は、第1の実施の形態における発光装置65(図5参照)における許可信号φEaを送信する許可信号発生部130aおよび許可信号φEbを送信する許可信号発生部130b、許可信号ライン203a、203bを備えていない。
第1転送信号φ1a、第2転送信号φ2a、点灯信号φIaは、発光チップ群#aに対して共通に送信される。そして、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIbは、発光チップ群#bに対して共通に送信されることが容易に理解できる。
これに対し、設定信号φW1〜φW20は、発光チップ群#aに属する一つの発光チップCと発光チップ群#bに属する一つの発光チップCとの構成する発光チップ組#1〜#20のそれぞれに対して共通に送信されることが容易に理解できる。
(発光チップC)
図18は、第3の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。ここでは、発光チップCa1を例に、発光チップCを説明する。
第3の実施の形態における点灯制御部103は、第1の実施の形態における発光チップCの回路構成(図6参照)とは、点灯制御部103が異なっている。転送部101、発光部102は第1の実施の形態と同様であるので説明を省略する。
第3の実施の形態における点灯制御部103は、第1の実施の形態における設定サイリスタST、駆動サイリスタDT、電流制限抵抗RW、Rdtに加え、電流制限抵抗RFを備えている。なお、第1の実施の形態における電流制限抵抗RE1、RE2を備えていない。
次に、発光チップCa1(C)における各素子の電気的な接続について説明する。
転送部101、発光部102は第1の実施の形態と同様であるので、主に点灯制御部103について説明する。
点灯信号線75は、電流制限抵抗RIを介して、φI端子に接続されている。φI端子には、点灯信号ライン204aが接続され、点灯信号φIaが送信される。
設定サイリスタSTは、ゲート端子Gst1がVsub端子に接続されている。ゲート端子Gst2が点灯信号線75に接続されている。カソード端子Kstが電流制限抵抗Rdtを介して、電源電位Vga(「L」(−3V))が供給される電源線71に接続されている。
駆動サイリスタDTは、ゲート端子Gdt1が電流制限抵抗RWを介して、φW端子に接続されている。φW端子には、設定信号ライン205が接続され、設定信号φW1が送信される。ゲート端子Gdt2が電流制限抵抗Rdtを介して、電源線71に接続されている。カソード端子Kdtが電流制限抵抗RFを介して、φI端子に接続されている。
ここで、図9において示したサイリスタSと電流制限抵抗R2との組み合わせを見ると、設定サイリスタSTと電流制限抵抗RIとが、駆動サイリスタDTと電流制限抵抗Rdtとが組み合わせになっている。
図19は、第3の実施の形態における発光チップCの平面レイアウト図である。図19では、発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。
第3の実施の形態においては、第1の実施の形態における第10アイランド310、第11アイランド311(図7参照)を削除し、第19アイランド319を新たに設けている。第19アイランド319には、電流制限抵抗RFが設けられている。
また、電流制限抵抗RWを設けた第12アイランド312および電流制限抵抗Rdtを設けた第13アイランド313の位置をずらしている。
第19アイランド319に設けられた電流制限抵抗RFは、第7アイランド307に設けられた電流制限抵抗RIなどと同様に、p型の第3半導体層83上に形成された一組のp型オーミック電極(符号なし)間のp型の第3半導体層83を抵抗とするように設けられている。
なお、第3の実施の形態では、第2の実施の形態とは位置がずれているが、基板80上にp型オーミック電極374が設けられている。p型オーミック電極374は、基準電位Vsubを供給する。
図19において、各素子間の接続関係を説明する。ここでも、点灯制御部103を中心に説明し、転送部101、発光部102の説明を省略する。
第8アイランド308に設けられた設定サイリスタSTのカソード端子Kstであるn型オーミック電極345は、第13アイランド313に設けられた電流制限抵抗Rdtの一方の端子に接続されている。設定サイリスタSTのゲート端子Gst1であるp型オーミック電極366は、基板80上に設けられたp型オーミック電極374に接続されている。設定サイリスタSTのゲート端子Gst2であるp型オーミック電極367は点灯信号線75に接続されている。
第9アイランド309に設けられた駆動サイリスタDTのカソード端子Kdtであるn型オーミック電極346は、第19アイランド319に設けられた電流制限抵抗RFの一方の端子に接続されている。駆動サイリスタDTのゲート端子Gdt1であるp型オーミック電極368は、第12アイランド312に設けられた電流制限抵抗RWを介して、φW端子に接続されている。駆動サイリスタDTのゲート端子Gdt2であるp型オーミック電極369は、第13アイランド313に設けられた電流制限抵抗Rdtの一方の端子に接続されている。
そして、第13アイランド313に設けられた電流制限抵抗Rdtの他方の端子は、電源線71に接続されている。第19アイランド319に設けられた電流制限抵抗RFの他方の端子は、φI端子に接続されている。
例えば、電流制限抵抗RW、RF、Rdtは、それぞれ2kΩである。また、電流制限抵抗RIは55Ωである。
(発光装置65の動作)
ここでも、第1の実施の形態と異なる部分を説明する。
発光チップ群#aの発光チップCa1〜Ca20には、前述したように、第1転送信号φ1a、第2転送信号φ2a、点灯信号φIaが共通に送信される。よって、発光チップ群#aの発光チップCa1〜Ca20は並列に駆動される。
同様に、発光チップ群#bの発光チップCb1〜Cb20には、前述したように、第1転送信号φ1b、第2転送信号φ2b、点灯信号φIbが共通に送信される。よって、発光チップ群#bの発光チップCb1〜Cb20は並列に駆動される。
一方、設定信号φW1〜φW20は、発光チップ群#aの一つの発光チップCと発光チップ群#bの一つの発光チップCとが構成する発光チップ組#1〜#20のそれぞれに対して送信される。例えば、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とを発光チップ組#1として、設定信号φW1が共通に送信される。また、20個の設定信号φW1〜φW20は、同じタイミングで並列に送信される。よって、発光チップ組#1〜#20は並列に駆動される。
発光チップ群#aの発光チップCa2〜Ca20は発光チップCa1と並行して駆動され、発光チップ群#bの発光チップCb2〜Cb20は発光チップCb1と並行して駆動されるので、ここでも、発光チップ組#1に属する発光チップCa1およびCb1の動作を説明すれば足りる。
図20は、第3の実施の形態における発光装置65および発光チップCの動作を説明するためのタイミングチャートである。
図20では、第1の実施の形態と同様に、発光チップ組#1(発光チップCa1およびCb1)の動作に加えて、発光チップ組#2(発光チップCa2およびCb2)の動作を説明している。そして、図20では、それぞれの発光チップCにおいて、発光サイリスタL1〜L4の4個の発光サイリスタLを点灯制御する部分を示している。
そして、発光チップ組#1(発光チップCa1およびCb1)では、それぞれの発光サイリスタL1〜L4をすべて点灯させるとした。発光チップ組#2(発光チップCa2およびCb2)では、発光チップCa2の発光サイリスタL2、L3、L4を点灯させるとし、発光チップCb2の発光サイリスタL1、L3、L4を点灯させるとした。そして、発光チップCa2の発光サイリスタL1および発光チップCb2の発光サイリスタL2は点灯させない(非点灯)とした。
図20において、時刻aから時刻xへとアルファベット順に時刻が経過するとする。なお、図20では、時刻を第1の実施の形態のタイミングチャート(図10参照)と同じとしたため、使用しない時刻を含んでいる。
以下では、第1の実施の形態における図10と同様な部分の説明を省略し、異なる部分を説明する。
設定信号φW1、φW2は、第1の実施の形態における設定信号φW1、φW2において「H」(0V)と「L」(−3V)とを逆転させたものである。よって、詳細な説明を省略する。
では、図16および図18を参照しつつ、図20に示したタイミングチャートにしたがって、発光装置65の動作を説明する。なお、第1の実施の形態と同様な部分は説明を省略する。
(1)時刻a
<発光装置65>
図20に示したタイミングチャートの時刻aにおいて、第1の実施の形態と異なって、信号発生回路110の設定信号発生部150は設定信号φW1〜φW20を「L」(−3V)に設定する。すると、設定信号ライン205〜224が「L」(−3V)になる(図16参照)。これにより、発光チップCのφW端子が「L」(−3V)になる(図18参照)。
次に、図9、図18、図19を参照しつつ、図20に示したタイミングチャートにしたがって、発光チップ組#1に属する発光チップCa1とCb1とを中心に説明する。
<発光チップCa1>
発光サイリスタL、転送サイリスタT、設定サイリスタST、駆動サイリスタDTのアノード端子は、Vsub端子に接続されているので、「H」(0V)に設定される。
第1転送信号線72および第2転送信号線73は「H」(0V)であるので、転送サイリスタTはオフ状態である。
φW端子は、電流制限抵抗RWを介して、駆動サイリスタDTのゲート端子Gdt1に接続されている。よって、駆動サイリスタDTのゲート端子Gdt1は「L」(−3V)になる。
設定サイリスタSTのゲート端子Gst1は、Vsub端子に接続されているので、「H」(0V)に設定される。
また、電流制限抵抗Rdtの一方の端子は駆動サイリスタDTのゲート端子Gdt2、設定サイリスタSTのカソード端子Kstに接続されている。電流制限抵抗Rdtの他方の端子は、「L」(−3V)の電源線71に接続されている。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、φI端子に電流制限抵抗RFを介して接続されたカソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合7であって、駆動サイリスタDTはオフ状態である。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)である。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「H」(0V)、カソード端子Kstが「L」(−3V)であるので、図9(c)における場合2であって、設定サイリスタSTはオン状態である。ゲート端子Gst2(点灯信号線75)は「H」(0V)である。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態である。
時刻aの直後においては、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1においても、初期状態は発光チップCa1と同じであるので、説明を省略する。
以下では、第1の実施の形態と異なる部分を説明する。
(3)時刻c
時刻cにおいて、発光チップ群#aに送信される点灯信号φIaが、「H」(0V)から「L」(−3V)に移行する。これにより、発光チップ群#aの期間Ta(1)が開始する。
<発光チップCa1>
φI端子が「H」(0V)から「L」(−3V)になる。すると、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RFを介して、「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)であって、カソード端子Kdt(IN)が「H」(0V)から「L」(−3V)になるので、図9(c)における場合7から場合8になる。駆動サイリスタDTはオフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)である。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「H」(0V)から「L」(−3V)になり、カソード端子Kstが「L」(−3V)であるので、図9(c)における場合2から場合4になるが、設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(点灯信号線75)は「H」(0V)である。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態である。
時刻cの直後においては、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、発光チップCb1は初期状態が維持される。
(5)時刻e
時刻eにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)から「H」(0V)になり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)であるので、図9(c)における場合8から場合4になる。そして、駆動サイリスタDTはターンオンする。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)から「H」(0V)になる。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)、カソード端子Kstが「L」(−3V)から「H」(0V)になるので、図9(c)における場合4から場合3になって、設定サイリスタSTはターンオフする。なお、設定サイリスタSTであるので、OUT(ゲート端子Gst2)は「L」(−3V)である。よって、点灯信号線75(ゲート端子Gst2)は「L」(−3V)になる。
すると、時刻bにおいて、しきい電圧が−1.5Vとなっていた発光サイリスタL1がターンオンして、点灯(発光)する。
時刻eの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)から「H」(0V)になり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、φI端子に電流制限抵抗RFを介して接続されたカソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合7から場合3になる。このとき、駆動サイリスタDTはオフ状態である。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「L」(−3V)から−2.7Vになる。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「H」(0V)、カソード端子Kstが「L」(−3V)から−2.7Vになるので、図9(c)における場合2を維持する。設定サイリスタSTはオン状態である。ゲート端子Gst2(点灯信号線75)は「H」(0V)である。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態を維持する。
時刻eの直後においては、設定サイリスタSTがオン状態にある。
(7)時刻g
時刻gにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)から「L」(−3V)になり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)であるので、オン状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)、カソード端子Kstが「H」(0V)であるので、図9(c)における場合3を維持する。そして、設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(点灯信号線75)は「L」(−3V)を維持する。
時刻gの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)から「L」(−3V)になり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、φI端子に電流制限抵抗RFを介して接続されたカソード端子Kdt(IN)が「H」(0V)であるので、図9(c)における場合3から場合7になる。駆動サイリスタDTはオフ状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は−2.7Vから「L」(−3V)になる。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「H」(0V)、カソード端子Kstが−2.7Vから「L」(−3V)になるので、図9(c)における場合2を維持する。設定サイリスタSTはオン状態を維持する。ゲート端子Gst2(点灯信号線75)は「H」(0V)である。
点灯信号線75が「H」(0V)であるので、発光サイリスタLはオフ状態を維持する。
時刻gの直後においては、設定サイリスタSTがオン状態にある。
(9)時刻i
時刻iにおいて、発光チップ群#bに送信される点灯信号φIbが、「H」(0V)から「L」(−3V)に移行する。これにより、発光チップ群#bの期間Tb(1)が開始する。
<発光チップCa1>
発光チップCa1が属する発光チップ群#aに送信される信号に変化がないので、時刻gの直後の状態が維持される。
<発光チップCb1>
時刻cの発光チップCa1と同様に、設定サイリスタSTはオン状態を維持する。よって、点灯信号線75は「H」(0V)を維持する。
時刻iの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
(11)時刻k
時刻kにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)から「H」(0V)になり、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)であるので、図9(c)における場合4である。駆動サイリスタDTは、オン状態を維持する。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)、カソード端子Kstが「H」(0V)であるので、図9(c)における場合3を維持する。そして、設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻kの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「L」(−3V)から「H」(0V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「L」(−3V)から「H」(0V)になる。
時刻eにおける発光チップCa1と同様に、駆動サイリスタDTがターンオンするとともに、設定サイリスタSTがターンオフして、点灯信号線75が「L」(−3V)になる。
すると、時刻hにおいて、しきい電圧が−1.5Vとなっていた発光サイリスタL1がターンオンして、点灯(発光)する。
時刻kの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(13)時刻m
時刻mにおいて、発光チップ群#aの発光チップCa1と発光チップ群#bの発光チップCb1とが属する発光チップ組#1に送信される設定信号φW1が、「H」(0V)から「L」(−3V)に移行する。
<発光チップCa1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「H」(0V)から「L」(−3V)になるが、カソード端子Kdt(IN)が「L」(−3V)であるので、オン状態を維持する。よって、ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)を維持する。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)、カソード端子Kstが「H」(0V)であるので、図9(c)における場合3を維持する。そして、設定サイリスタSTはオフ状態を維持する。ゲート端子Gst2(点灯信号線75)は「L」(−3V)を維持する。
よって、発光サイリスタL1はオン状態を維持する。
時刻mの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
<発光チップCb1>
φW端子が「H」(0V)から「L」(−3V)になって、駆動サイリスタDTのゲート端子Gdt1が電流制限抵抗RWを介して「H」(0V)から「L」(−3V)になる。
時刻gにおける発光チップCa1と同様に、駆動サイリスタDTがオン状態、設定サイリスタSTがオフ状態を維持するので、点灯信号線75は「L」(−3V)を維持する。
時刻mの直後においては、転送サイリスタT1、駆動サイリスタDTがオン状態にあるとともに、発光サイリスタL1がオン状態で点灯(発光)している。
(14)時刻n
時刻nにおいて、発光チップ群#aに送信される点灯信号φIaが、「L」(−3V)から「H」(0V)に移行する。
<発光チップCa1>
φI端子が「L」(−3V)から「H」(0V)になる。すると、駆動サイリスタDTのカソード端子Kdtが電流制限抵抗RFを介して、「L」(−3V)から「H」(0V)になる。
駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になるので、図9(c)の場合7になり、ターンオフする。ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)は「H」(0V)から「L」(−3V)になる。
設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)から「H」(0V)になり、カソード端子Kstが「H」(0V)から「L」(−3V)になるので、図9(c)における場合3から場合2になり、ターンオンする。ゲート端子Gst2(点灯信号線75)は「L」(−3V)から「H」(0V)になる。
すると、オン状態の発光サイリスタL1はアノード端子とカソード端子とがともに「H」(0V)になってターンオフして消灯する。
時刻nの直後においては、転送サイリスタT1、設定サイリスタSTがオン状態にある。
<発光チップCb1>
発光チップCb1が属する発光チップ群#bに送信される信号に変化がないので、時刻mの直後の状態が維持される。
他の時刻については、第1の実施の形態で説明したと同様である。よって、説明を省略する。
第3の実施の形態では、設定信号φW(設定信号φW1〜φW20)が「L」(−3V)から「H」(0V)に移行すると、駆動サイリスタDTがターンオンすることにより、設定サイリスタSTをターンオフする。これにより、点灯信号線75の電位が、「H」(0V)から「L」(−3V)になって、しきい電圧が−1.5Vの発光サイリスタLがターンオンして点灯(発光)する。
そして、発光サイリスタLがオン状態のとき、点灯信号φIを「L」(−3V)から「H」(0V)に移行すると、設定サイリスタSTがターンオンする。これにより、設定サイリスタSTのゲート端子Gst2が「L」(−3V)から「H」(0V)になって、点灯信号線75を「L」(−3V)から「H」(0V)に引き込む。これにより、オン状態にあった発光サイリスタLがターンオフする。
すなわち、発光サイリスタLの点灯期間は、設定信号φW(設定信号φW1〜φW20)が、「H」(0V)から「L」(−3V)になるタイミング(時刻)から、点灯信号φIが「L」(−3V)から「H」(0V)になる時刻まで(例えば、図20における時刻eから時刻n)となる。
駆動サイリスタDTおよび設定サイリスタSTの動作は、第1の実施の形態と同様である。すなわち、設定サイリスタSTは、図20の期間Ta(1)において、時刻cから時刻eまでの期間および時刻nから時刻qまでの期間、すなわち発光サイリスタL1が点灯していない期間は、オン状態にあって、点灯信号線75を「H」(0V)に引き込んでいる。そして、時刻eから時刻nの発光サイリスタL1が点灯している期間は、設定サイリスタSTはオフ状態であって、ゲート端子Gst2(点灯信号線75)が「L」(−3V)になっている。
一方、駆動サイリスタDTは、設定信号φW1が「L」(−3V)である期間である時刻eから時刻gまでの期間において、オン状態になる。そして、時刻eでターンオンすることで、設定サイリスタSTをターンオフさせ、これにより、点灯信号線75を「L」(−3V)に設定している。その他の期間においては、駆動サイリスタDTはオフ状態である。
第2の実施の形態では、点灯信号φIを使用しないで、消灯信号φRを用いた。これに対して、第3の実施の形態では、第1の実施の形態と同様に、点灯信号φIを用いるが、許可信号φEを削除した。これにより、回路基板62上の配線(ライン)の数を抑制している。
第1の実施の形態では、φEが「H」(0V)であるときに、φWが「H」(0V)から「L」(−3V)に移行する(時刻e)ことで、駆動サイリスタDTをターンオンさせている。すなわち、駆動サイリスタDTのゲート端子Gdt1(V1)が「H」(0V)、電流制限抵抗Rdt方の端子(V2)が「L」(−3V)、カソード端子Kdtが「H」(0V)から「L」(−3V)になる(図9(c)における場合3から場合4になる)ことで、駆動サイリスタDTがターンオンする。これにより、オン状態の設定サイリスタSTがターンオフする。
これに対し、第3の実施の形態では、φIが「L」(−3V)であるときに、φWが「L」(−3V)から「H」(0V)に移行する(時刻e)ことで、駆動サイリスタDTをターンオンさせている。すなわち、駆動サイリスタDTのゲート端子Gdt1(V1)が「L」(−3V)から「H」(0V)になり、電流制限抵抗Rdt方の端子(V2)が「L」(−3V)、カソード端子Kdtが「L」(−3V)である(場合8から場合4になる)ことで、駆動サイリスタDTをターンオンさせている。
すなわち、第1の実施の形態および第3の実施の形態でも、駆動サイリスタDTは、場合4になって、ターンオンすればよい。
また、第1の実施の形態では、許可信号φEが「L」(−3V)であるときに、点灯信号φIを「L」(−3V)から「H」(0V)に移行する(時刻n)ことで、設定サイリスタSTをターンオンさせている。すなわち、設定サイリスタSTのゲート端子Gst1(V1)が「L」(−3V)、φI端子(V2)が「L」(−3V)から「H」(0V)になって、カソード端子Kdt(IN)が「L」(−3V)である(場合8から場合6になる)ことで、設定サイリスタSTがターンオンする。これにより、ゲート端子Gst2(OUT)(点灯信号線75)が「L」(−3V)から「H」(0V)になって、オン状態の設発光サイリスタLがターンオフする。
これに対し、第3の実施の形態では、設定信号φWが「L」(−3V)であるときに、φIを「L」(−3V)から「H」(0V)に移行する(時刻n)ことで、駆動サイリスタDTは、ゲート端子Gdt1(V1)が「L」(−3V)、電流制限抵抗Rdtの他方の端子(V2)が「L」(−3V)、カソード端子Kdt(IN)が「L」(−3V)から「H」(0V)になる(場合7)ので、ターンオフする。そして、ゲート端子Gdt2(OUT)(設定サイリスタSTのカソード端子Kst)が「H」(0V)から「L」(−3V)になる。すると、設定サイリスタSTは、ゲート端子Gst1(V1)が「H」(0V)、φI端子(V2)が「L」(−3V)から「H」(0V)になり、カソード端子Kst(IN)が「H」(0V)から「L」(−3V)になる(場合3から場合2)ので、ターンオフする。これにより、点灯信号線75は「L」(−3V)から「H」(0V)になって、オン状態の発光サイリスタLがターンオフする。
すなわち、第1の実施の形態および第3の実施の形態でも、駆動サイリスタDTが、時刻nにおいて、ターンオンすればよい。
以上説明したように、第3の実施の形態では点灯信号φI(点灯信号φIa、点灯信号φIb)は、「L」(−3V)になることで、発光チップCが点灯することを許可し、「H」(0V)になることで、発光チップCに設定信号φWの影響が及ばないように阻止する。このことから、点灯信号φIaは、発光チップ群#aの発光チップCの点灯を許可または阻止するイネーブル信号/ディセーブル信号として、点灯信号φIbは、発光チップ群#bの発光チップCの点灯を許可または阻止するイネーブル信号/ディセーブル信号として機能する。
また、点灯信号φI(点灯信号φIa、点灯信号φIb)は、「L」(−3V)から「H」(0V)になることで、点灯している発光サイリスタLを消灯させる信号として機能する。
以上のようにすることで、第3の実施の形態においても、第1の実施の形態と同様に、発光チップCおよび発光装置65を制御できる。
第1の実施の形態〜第3の実施の形態において、発光チップCは、基板80上に転送部101と発光部102とを並列させ、点灯制御部103を基板80の端部に設けている(図7、図14、図19参照)。これにより、転送部101と発光部102との間に、点灯の許可または阻止を制御する制御部を設ける場合に比べ、発光チップCの幅が小さくなる。
また、許可信号φE、設定信号φW、消灯信号φRは、発光チップCの点灯制御部103に送信される。よって、これらの信号が転送部101と発光部102との間に設けられた制御部に送信される場合に比べ、寄生容量が小さいため、遅延時間が短くなり、発光チップCを高速に駆動できる。
そして、配線(ライン)の数が少ないとともに、幅の広い抵抗の小さい配線(ライン)の数が少ないので、回路基板62の幅が小さくなる。
これにより、発光装置65、プリントヘッド14、画像形成装置1が小型化する。
電流制限抵抗RE1、RE2、RE、RW、RF、RI、RR、Rdt、Ret、Rrtの抵抗値を示したが、これらの抵抗値は例であって、他の抵抗値であってもよい。
また、第1アイランド301〜第19アイランド319などの形状は、上記で説明した形状以外であってもよい。
さらに、点灯制御部103は、転送部101、発光部102の構造と同様であるので、点灯制御部103を同一の基板80上に、プロセスを変更することなく形成できる。
そして、第1の実施の形態〜第3の実施の形態において、発光チップCは、転送サイリスタT、発光サイリスタLを備え、ゲート端子Gtとゲート端子Glとが直接接続される構成とした。しかし、ゲート端子Gtとゲート端子Glとがダイオードまたは抵抗で接続される構成であってもよい。また、転送部101、発光部102が他の構成であってもよい。
そして、第1の実施の形態〜第3の実施の形態において、転送サイリスタTのゲート端子Gt間を接続する電気的手段として結合ダイオードDを用いたが、電気的手段は一方の端子の電位の変化が他方の端子の電位の変化を生じるものであればよく、抵抗などであってもよい。
また、第1の実施の形態〜第3の実施の形態において、転送サイリスタTを第1転送信号φ1と第2転送信号φ2の2相で駆動したが、転送サイリスタTを3個置きに3相の転送信号を送信して駆動してもよい。同様にして、4相以上の転送信号を送信しても駆動してもよい。
そしてまた、第1の実施の形態〜第3の実施の形態において、それぞれの発光チップCには自己走査型発光素子アレイ(SLED)が1個搭載されているとしたが、2個以上であってもよい。
さらに、第1の実施の形態〜第3の実施の形態において、発光チップ群を発光チップ群#aと発光チップ群#bの2個としたが、図5、図12、図17において、発光チップ群#aおよび発光チップ群#bに並列に発光チップ群#c、…を加えて、3個以上としてもよい。
同様に、発光チップ組を20個としたが、それ以外であってもよい。
さらにまた、発光チップ群を構成する発光チップCの数および発光チップ組を構成する発光チップCの数を同じとしたが、異なってもよい。また、発光チップ組を構成する発光チップCは、それぞれが異なる発光チップ群に属しているとしたが、同じ発光チップ群に属する発光チップCを含んでいてもよい。
第1の実施の形態〜第3の実施の形態において、サイリスタ(転送サイリスタT、発光サイリスタL、設定サイリスタST、駆動サイリスタDT、許可サイリスタET、消灯サイリスタRT)は、アノード端子を共通にしたアノードコモンとして説明した。カソード端子を共通にしたカソードコモンも、回路の極性を変更することによって用いうる。
1…画像形成装置、10…画像形成プロセス部、11…画像形成ユニット、12…感光体ドラム、14…プリントヘッド、30…画像出力制御部、40…画像処理部、62…回路基板、63…光源部、64…ロッドレンズアレイ、65…発光装置、101…転送部、102…発光部、103…点灯制御部、110…信号発生回路、120、120a、120b…転送信号発生部、130、130a、130b…許可信号発生部、140、140a、140b…点灯信号発生部、150…設定信号発生部、160…基準電位供給部、170…電源電位供給部、180、182a、180b…消灯信号発生部、φ1(φ1a、φ1b)…第1転送信号、φ2(φ2a、φ2b)…第2転送信号、φE(φEa、φEb)…許可信号、φI(φIa、φIb)…点灯信号、φR(φRa、φRb)…消灯信号、φW(φW1〜φW20)…設定信号、Ca1〜Ca20、Cb1〜Cb20…発光チップ、D…結合ダイオード、D0…スタートダイオード、DT…駆動サイリスタ、ET…許可サイリスタ、L…発光サイリスタ、RT…消灯サイリスタ、Rg…接続抵抗、ST…設定サイリスタ、T…転送サイリスタ、Vga…電源電位、Vsub…基準電位

Claims (7)

  1. それぞれが、基板上に設けられ、アノード端子、カソード端子、ゲート端子を備えるとともに、当該アノード端子または当該カソード端子のいずれか一方に予め定められた電位が共通に供給される複数の発光サイリスタと、
    前記複数の発光サイリスタのそれぞれの発光サイリスタのアノード端子またはカソード端子のいずれか他方が共通に接続され、当該発光サイリスタに点灯のための電流が供給される点灯配線と、
    前記基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に前記電位が供給されるとともに、当該第2のゲート端子が前記点灯配線に接続され、オフ状態からオン状態に移行することで、前記複数の発光サイリスタにおいて点灯している発光サイリスタを消灯する第1の制御サイリスタと、
    前記基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に前記電位が共通に供給されるとともに、当該第2のゲート端子が、前記第1の制御サイリスタのアノード端子またはカソード端子のいずれか他方に接続され、オフ状態からオン状態になることで、当該第1の制御サイリスタをオン状態からオフ状態に移行させる第2の制御サイリスタと、
    前記基板上に設けられ、予め定められた抵抗値を有し、前記第2の制御サイリスタの第2のゲート端子に一方の端子が接続され、他方の端子の電位とオフ状態の当該第2の制御サイリスタの第1のゲート端子の電位とで分圧された電位により、前記第1の制御サイリスタをオン状態に維持する制御抵抗と
    を備える発光チップ。
  2. 前記第2の制御サイリスタは、オン状態からオフ状態になることで、前記第1の制御サイリスタをオフ状態からオン状態に移行可能な状態に設定することを特徴とする請求項1に記載の発光チップ。
  3. 前記基板上に設けられ、それぞれが、前記複数の発光サイリスタのそれぞれの発光サイリスタに対応して設けられ、順にオン状態になることで、対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタをさらに備えることを特徴とする請求項1または2に記載の発光チップ。
  4. 前記第1の制御サイリスタは、オン状態からオフ状態になることで、前記複数の発光サイリスタにおける前記点灯可能な状態に設定された発光サイリスタをオフ状態からオン状態に移行させることを特徴とする請求項3に記載の発光チップ。
  5. 前記第1の制御サイリスタの前記第2のゲート端子と、前記点灯配線とに一方の端子が接続された他の制御抵抗を備えることを特徴とする請求項1ないし4のいずれか1項に記載の発光チップ。
  6. それぞれが、基板上に設けられ、アノード端子、カソード端子、ゲート端子を備えるとともに、当該アノード端子または当該カソード端子のいずれか一方に予め定められた電位が共通に供給される複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタのアノード端子またはカソード端子のいずれか他方が共通に接続され、当該発光サイリスタに点灯のための電流が供給される点灯配線と、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が供給されるとともに、当該第2のゲート端子が当該点灯配線に接続され、オフ状態からオン状態に移行することで、当該複数の発光サイリスタにおいて点灯している発光サイリスタを消灯する第1の制御サイリスタと、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が共通に供給されるとともに、当該第2のゲート端子が、当該第1の制御サイリスタのアノード端子またはカソード端子のいずれか他方に接続され、オフ状態からオン状態になることで、当該第1の制御サイリスタをオン状態からオフ状態に移行させる第2の制御サイリスタと、当該基板上に設けられ、予め定められた抵抗値を有し、当該第2の制御サイリスタの第2のゲート端子に一方の端子が接続され、他方の端子の電位とオフ状態の当該第2の制御サイリスタの第1のゲート端子の電位とで分圧された電位により、当該第1の制御サイリスタをオン状態に維持する制御抵抗とを備える発光チップを複数備え、像保持体を露光して静電潜像を形成する露光手段と、
    前記露光手段から照射される光を像保持体上に結像させる光学手段と
    を備えるプリントヘッド。
  7. 像保持体と、
    前記像保持体を帯電する帯電手段と、
    それぞれが、基板上に設けられ、アノード端子、カソード端子、ゲート端子を備えるとともに、当該アノード端子または当該カソード端子のいずれか一方に予め定められた電位が共通に供給される複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタのアノード端子またはカソード端子のいずれか他方が共通に接続され、当該発光サイリスタに点灯のための電流が供給される点灯配線と、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が供給されるとともに、当該第2のゲート端子が当該点灯配線に接続され、オフ状態からオン状態に移行することで、当該複数の発光サイリスタにおいて点灯している発光サイリスタを消灯する第1の制御サイリスタと、当該基板上に設けられ、アノード端子、カソード端子、第1のゲート端子、第2のゲート端子を備え、オフ状態において、当該第1のゲート端子と当該第2のゲート端子との間で予め定められた抵抗値を有し、当該アノード端子または当該カソード端子のいずれか一方に当該電位が共通に供給されるとともに、当該第2のゲート端子が、当該第1の制御サイリスタのアノード端子またはカソード端子のいずれか他方に接続され、オフ状態からオン状態になることで、当該第1の制御サイリスタをオン状態からオフ状態に移行させる第2の制御サイリスタと、当該基板上に設けられ、予め定められた抵抗値を有し、当該第2の制御サイリスタの第2のゲート端子に一方の端子が接続され、他方の端子の電位とオフ状態の当該第2の制御サイリスタの第1のゲート端子の電位とで分圧された電位により、当該第1の制御サイリスタをオン状態に維持する制御抵抗とを備える発光チップを複数備え、前記像保持体を露光して静電潜像を形成する露光手段と、
    前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
    前記像保持体に形成された前記静電潜像を現像する現像手段と、
    前記像保持体に現像された画像を被転写体に転写する転写手段と
    を備える画像形成装置。
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