JP5402456B2 - 発光装置、プリントヘッドおよび画像形成装置 - Google Patents
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Description
特許文献2には、有機EL素子を複数のブロックに区分し、各有機EL素子のカソード電極と第2の電源線とを接続する共通リード部(共通接続線)に、レーザ照射などによるトリミングを行い切り欠き部を形成し、最も輝度が小さい(暗い)ブロックの有機EL素子のカソードに接続される共通リード部に合わせて、他のブロックの有機EL素子のカソードに接続される共通リード部の抵抗値を調整するラインヘッドが記載されている。
請求項2に記載の発明は、前記ブロックに属する発光素子の数が偶数であることを特徴とする請求項1に記載の発光装置である。
請求項3に記載の発明は、前記ブロックに属する発光素子を接続する前記ブロック配線は、当該ブロックに属する両端の発光素子の間を接続する当該ブロック配線の中点に前記メイン配線との接続点が設けられていることを特徴とする請求項1または2に記載の発光装置である。
請求項4に記載の発明は、前記点灯信号配線の前記ブロック配線と前記メイン配線とが、異なる配線層からなる多層配線構造にて構成されていることを特徴とする請求項1ないし3のいずれか1項に記載の発光装置である。
請求項6に記載の発明は、前記サブブロックに属する発光素子の数が偶数であることを特徴とする請求項5に記載の発光装置である。
請求項7に記載の発明は、前記サブブロックに属する発光素子を接続する前記サブブロック配線は、当該サブブロックに属する両端の発光素子の間を接続する当該サブブロック配線の中点に接続点が設けられ、前記接続点からツリー構造に集線されることを特徴とする請求項5または6に記載の発光装置である。
請求項8に記載の発明は、前記サブブロックにおける前記サブブロック配線と、当該サブブロック配線をツリー構造に集線する配線と、前記メイン配線とが、多層配線構造にて構成されていることを特徴とする請求項5ないし7のいずれか1項に記載の発光装置である。
請求項9に記載の発明は、前記点灯信号配線は、前記サブブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第1の差と、当該サブブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第2の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする請求項5ないし8のいずれか1項に記載の発光装置である。
請求項11に記載の発明は、前記露光手段の前記点灯信号供給手段は、電流駆動により前記点灯信号を供給することを特徴とする請求項10に記載のプリントヘッドである。
請求項12に記載の発明は、像保持体を帯電する帯電手段と、列状に配列された複数の発光素子と、前記複数の発光素子を点灯/非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、当該ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段とを有し、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を含み、前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第1の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第2の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする画像形成装置である。
請求項2の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項3の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項4の発明によれば、本構成を有しない場合に比べて、発光装置を小型化できる。
請求項5の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをさらに抑制できる。
請求項6の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項7の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制できる。
請求項8の発明によれば、本構成を有しない場合に比べて、発光装置を小型化できる。
請求項9の発明によれば、本構成を有しない場合に比べて、同時に点灯させる複数の発光素子の光量のばらつきをより抑制した発光装置が構成できる。
請求項10の発明によれば、点灯信号配線に分岐を設けない場合に比べて、ばらつきを抑制した露光ができる。
請求項11の発明によれば、本構成を有しない場合に比べて、よりばらつきを抑制した露光ができる。
請求項12の発明によれば、点灯信号配線に分岐を設けない場合に比べて、よりムラを抑制した画像形成ができる。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
(画像形成装置)
図1は本実施の形態が適用される画像形成装置1の全体構成の一例を説明するための図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させるロールである駆動ロール22と、感光体ドラム12のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール23と、記録用紙にトナー像を定着させる定着器24とを備えている。
その後、合成トナー像が静電転写された記録用紙は、定着器24まで搬送される。定着器24に搬送された記録用紙上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置1から排出される。
図2は、本実施の形態が適用されるプリントヘッド14の構成を説明するための図である。このプリントヘッド14は、ハウジング61、複数のLED(本実施の形態では発光サイリスタ)を備えた発光部63、発光部63や発光部63を駆動する信号発生回路100(後述の図3参照)等を搭載した、露光手段の一例としての回路基板62、発光部63から出射された光を感光体ドラム12表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備えている。
図3は、プリントヘッド14における回路基板62および発光部63の上面図である。
図3に示すように、発光部63は、回路基板62上に、60個の発光装置の一例としての発光チップC1〜C60を、主走査方向に二列に向かい合わせて千鳥状に配置して構成されている。なお、各発光チップC1〜C60を区別しないときは、発光チップC(C1〜C60)または発光チップCと記載する。他の用語についても同様とする。
なお、発光サイリスタL1、L2、L3、…をそれぞれ区別しないときは発光サイリスタLと呼ぶ。他の用語についても同様とする。
さらに、前述したように、回路基板62は発光部63を駆動する信号発生回路100を備えている。
信号発生回路100には、図示しないが、画像出力制御部30および画像処理部40(図1参照)より、画像処理された画像データおよび各種の制御信号が入力される。そして、信号発生回路100は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや発光強度の補正等を行う。
信号発生回路100は、各種の制御信号に基づき、各発光チップC1〜C60に対して、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備えている。また、画像データに基づいて点灯させる発光サイリスタLを指定する記憶信号φm(φm1〜φm60)を送信する記憶信号発生部130を備えている。
また、回路基板62には、信号発生回路100の転送信号発生部120から発光部63に、第1転送信号φ1、第2転送信号φ2を、それぞれ送信する第1転送信号ライン106、第2転送信号ライン107が設けられている。第1転送信号ライン106、第2転送信号ライン107は、それぞれが各発光チップC(C1〜C60)のφ1端子、φ2端子(後述の図5参照)に並列接続されている。
また、回路基板62には、信号発生回路100の点灯信号発生部110から各発光チップC(C1〜C60)に点灯信号φI(φI1〜φI30)を送信する30本の点灯信号ライン109(109_1〜109_30)も設けられている。各点灯信号ライン109(109_1〜109_30)は、発光チップCの2個を組として、発光チップに点灯のための電力を供給する給電点であるφI端子(後述の図5参照)に接続されている。例えば、点灯信号ライン109_1は発光チップC1およびC2のそれぞれのφI端子に並列接続され、点灯信号φI1が共通に供給されている。同様に、点灯信号ライン109_2は発光チップC3およびC4のそれぞれのφI端子に並列接続され、点灯信号φI2が共通に供給されている。以下同様である。よって、点灯信号φIの数(30)は、発光チップCの数(60)の半分である。
このようにすることで、点灯信号ライン109(109_1〜109_30)の数を、発光チップC(C1〜C60)の数より少なくしている。
そこで、本実施の形態では、発光チップCに個別に点灯信号ライン109を設ける場合に比べて、点灯信号ライン109の数を半数に減らしているので、プリントヘッド14の小型化、低コスト化の点で好ましい。
図5は、自己走査型発光素子アレイ(SLED)チップである発光チップC(C1〜C60)の等価回路を説明するための図である。発光チップC(C1〜C60)は同一の構成を有しているので、発光チップC1を例として説明する。ここでは、発光チップC1(C)と表し、発光チップC1と他の発光チップC2〜C60とが同じ構成を有することを示す。
なお、転送サイリスタT、記憶サイリスタM、発光サイリスタLは、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子である。
そして、電源線抵抗Rt1、Rt2、Rt3、…、電源線抵抗Rm1、Rm2、Rm3、…、抵抗Rn1、Rn2、Rn3、…を備えている。
さらに、発光チップC1(C)は、1個のスタートダイオードDsを備えている。そして、第1転送信号φ1と第2転送信号φ2とに過剰な電流が流れるのを防止するため、電流制限抵抗R1とR2とを備えている。
これらの素子は、図5中において、左側から1、2、3、…のように番号順で配列されている。
図5では、転送サイリスタT1〜T8、記憶サイリスタM1〜M8、発光サイリスタL1〜L8を中心とする部分のみを示している。他の部分は、これらの部分の繰り返しである。
なお、転送サイリスタTおよび記憶サイリスタMについては、発光サイリスタLと同数である必要はなく、発光サイリスタLの数より多くてもよい。
転送サイリスタT、記憶サイリスタM、発光サイリスタLの各アノード端子は、発光チップC1の基板80に接続されている(アノードコモン)。そして、これらのアノード端子は、基板80に設けられたVsub端子(裏面共通電極)を介して電源ライン104(図4参照)に接続されている。この電源ライン104には、基準電位Vsubが供給される。
転送サイリスタTの配列に沿って、奇数番号の転送サイリスタT1、T3、T5、…のカソード端子は、第1転送信号線72に接続されている。そして、第1転送信号線72は、電流制限抵抗R1を介して、第1転送信号φ1の入力端子であるφ1端子に接続されている。このφ1端子には、第1転送信号ライン106(図4参照)が接続され、第1転送信号φ1が供給される。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、T6、…のカソード端子は、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介して第2転送信号φ2の入力端子であるφ2端子に接続されている。このφ2端子には、第2転送信号ライン107(図4参照)が接続され、第2転送信号φ2が供給される。
記憶サイリスタMのカソード端子は、抵抗Rnを介して、記憶信号線74に接続されている。そして、記憶信号線74は、記憶信号φm(発光チップC1の場合はφm1)の入力端子であるφm端子に接続されている。このφm端子には、記憶信号ライン108(図4参照:発光チップC1の場合は記憶信号ライン108_1)が接続され、記憶信号φm(図4参照:発光チップC1の場合は記憶信号φm1)が供給される。
また、記憶サイリスタMのゲート端子Gmは、同じ番号の発光サイリスタLのゲート端子Glに、1対1で接続されている。
図6(a)は、発光チップC1(C)の転送サイリスタT1〜T4、記憶サイリスタM1〜M4、発光サイリスタL1〜L4を中心とする部分の平面レイアウト図である。図6(b)は、図6(a)に示したVIB−VIB線での断面図である。すなわち、図6(b)は、転送サイリスタT1、接続ダイオードDm1、記憶サイリスタM1、発光サイリスタL1の断面を中心に表している。なお、図6(a)および(b)の図中には、素子や端子の一部を前述した名称により表示している。なお、以下において、端子等に符号を付さないで説明している部分がある。
そして、p型の第1半導体層81、n型の第2半導体層82、p型の第3半導体層83、n型の第4半導体層84を連続してエッチングすることで、複数のアイランド(第1アイランド141〜第7アイランド147等)が形成されている。
なお、図6(a)および(b)では、アイランド上に形成される絶縁層および絶縁層に設けられる開口を省略している。さらに、図6(a)では、絶縁層上に設けられ、素子の端子間を接続する配線(アルミニウム(Al)またはアルミニウム合金(Al合金)等で形成される配線)を実線にて示している。さらに、図6(b)では、この配線の記載も省略している。
さて、第5アイランド145には、スタートダイオードDsが形成され、第6アイランド146には、電流制限抵抗R1が、第7アイランド147には、電流制限抵抗R2が形成されている。
そして、基板80の裏面にはVsub端子となる裏面共通電極が形成されている。
さらに、第1アイランド141に形成された記憶サイリスタM1は、基板80をアノード端子、n型の第4半導体層84の領域112に形成されたn型のオーミック電極122をカソード端子、p型のオーミック電極131をゲート端子Gm1とする。なお、p型のオーミック電極131は、発光サイリスタL1のゲート端子Gl1と共通である。
第3アイランド143に形成された電源線抵抗Rt1、Rm1は、抵抗Rn1と同様に、p型の第3半導体層83上に形成された中央に位置するp型のオーミック電極を共通にして、それを挟む2つのp型のオーミック電極(1つはp型のオーミック電極132、その他は番号を付していない。)間に形成され、p型の第3半導体層83を抵抗層としている。
同じく、第4アイランド144に形成された接続ダイオードDm1は、n型の第4半導体層84の領域113上のn型のオーミック電極123をカソード端子とし、p型の第3半導体層83上のp型のオーミック電極133をアノード端子としている。
図6(b)には図示していないが、結合ダイオードDc1は接続ダイオードDm1と同様に構成されている。
第6アイランド146および第7アイランド147にそれぞれ形成された電流制限抵抗R1と電流制限抵抗R2とは、第2アイランド142に設けられた抵抗Rn1、第3アイランド143に設けられた電源線抵抗Rt1、Rm1と同様に構成され、p型の第3半導体層83を抵抗層としている。
第1アイランド141に設けられた発光サイリスタL1のカソード端子であるn型のオーミック電極121は、点灯信号線75に接続されている。点灯信号線75はφI端子に接続されている。
第1アイランド141に設けられた記憶サイリスタM1のカソード端子であるn型のオーミック電極122は、第2アイランド142の抵抗Rn1の一方の端子に接続されている。抵抗Rn1の他方の端子は、記憶信号線74に接続されている。記憶信号線74はφm端子に接続されている。
発光サイリスタL1のゲート端子Gl1および記憶サイリスタM1のゲート端子Gm1であるp型のオーミック電極131は、第3アイランド143の電源線抵抗Rm1の一方の端子であるp型のオーミック電極132に接続されている。電源線抵抗Rm1の他方の端子は、電源線71に接続されている。電源線71はVga端子に接続されている。
さらに、このp型のオーミック電極132は、第4アイランド144の接続ダイオードDm1のカソード端子であるn型のオーミック電極123に接続されている。
そして、n型のオーミック電極125は、第3アイランド143に設けられた電源線抵抗Rt1の一方の端子に接続されている。電源線抵抗Rt1の他方の端子は、電源線抵抗Rm1の他方の端子と共通で、電源線71に接続されている。
結合ダイオードDc1のカソード端子は、電源線抵抗Rt2の一方の端子に接続されるとともに、ゲート端子Gt2に接続されている。
ここでは説明を省略するが、他の発光サイリスタL、転送サイリスタT、記憶サイリスタM、ダイオード(Dm、Dc)、電源線抵抗(Rm、Rt)、抵抗(Rn)についても同様である。
本実施の形態における点灯信号線75の構成については、後述する。
このようにして、図5に示す自己走査型発光素子アレイ(SLED)チップである発光チップC(C1〜C60)が構成される。
また、本実施の形態では、p型の半導体である基板80とp型の第1半導体層81とを別に設けたが、p型の半導体である基板80がp型の第1半導体層81を兼ねることで、第1半導体層81を省略してもよい。
次に、発光部63の動作について説明する。
発光部63を構成する発光チップC(C1〜C60)は、一組の第1転送信号φ1、第2転送信号φ2により、発光サイリスタLを点灯(発光)/消灯させる一連の操作(点灯制御)が並行して行われる。よって、発光部63の動作は、発光チップC1の動作を説明すれば足りる。以下では、発光チップC1を例に取って、発光チップCの動作を説明する。
図7は、発光チップC1(C)の動作の概要を説明するための図である。
本実施の形態では、発光チップC1(C)において、予め定められた複数の発光点(発光サイリスタL)をブロックに分け、ブロックを単位として点灯制御する。
図7では、8個の発光サイリスタLをブロックとして、点灯制御する場合を示している。すなわち、本実施の形態では、最大8個の発光サイリスタLを同時に点灯(発光)させる。まず、発光チップC1(C)の左端からブロック#Aで示す8個の発光サイリスタL1〜L8を点灯制御する。次に、隣接するブロック#Bの8個の発光サイリスタL9〜L16を点灯制御する。以下同様に、発光チップCに設けられた発光サイリスタLの数が128であれば、発光サイリスタL128に至るまで、8個毎に発光サイリスタLを点灯制御する。
すなわち、本実施の形態では、ブロック#A、#B、…の順に、時系列的に点灯制御されるとともに、ブロック#A、#B、…では、複数の発光点(発光サイリスタL)が同時に点灯制御されている。
以下では、ブロック#A、#B、…をそれぞれ区別しないときは、ブロックと呼ぶ。
図8は、発光チップC1(C)の動作を説明するためのタイミングチャートである。なお、図8では、発光サイリスタLのブロック#Aとブロック#Bの一部とを点灯制御する部分のみを示している。
図8の期間T(#A)では、画像データ“11111111”を印字するとして、ブロック#Aの8個の発光サイリスタL1〜L8をすべて点灯させるとした。期間T(#B)でも、画像データ“11111111”を印字するとして、ブロック#Bの8個の発光サイリスタL9〜L16のすべてを点灯させるとした。なお、図8では、発光サイリスタL13までを示している。
一方、第2転送信号φ2は、期間T(#A)の開始時刻cで「H」であって、時刻dで「H」から「L」に移行し、時刻hで「L」から「H」に移行する。さらに、時刻jで「H」から「L」に移行し、時刻iまで「H」を維持する。そして、時刻cから時刻iまでを周期とする期間t1における波形を、時刻iから時刻vまでにおいて、3回繰り返す。その後、期間T(#A)の終了時刻xまで「H」を維持する。
ここで、第1転送信号φ1と第2転送信号φ2とを比較すると、時刻cから時刻vの期間においては、共に「L」となる期間(例えば時刻dから時刻e、時刻gから時刻h)を挟んで、交互に「H」と「L」とを繰り返している。そして、第1転送信号φ1と第2転送信号φ2とは、同時に「H」となる期間を有さない。
そして、時刻fで「S」から「L」に、時刻gで「L」から「S」に移行する。さらに、時刻iで「S」から「L」に移行する。
記憶信号φm1(φm)は、時刻cから時刻fの期間t2を周期とした波形となっている。期間t1は2つの期間t2からなっている。
そして、時刻iから時刻sまで、時刻fから時刻iまでの波形を5回繰り返している。なお、時刻iから時刻sまでは、時刻fから時刻iまでと同じ波形の5回の繰り返しである。しかし、最後の時刻sから時刻vまでの波形は異なっていて、時刻sで「S」から「L」に移行するが、時刻uで「L」から「H」に移行する。その後、時刻vまで「H」を維持する。さらに、期間T(#A)の終了時刻xまで「H」を維持する。
なお、記憶信号φm1(φm)の波形は、後述するように、画像データ“11111111”に対応している。
ここで、点灯レベル「Le」は、後述するが、高いしきい電圧に設定された発光サイリスタLをターンオンさせて点灯(発光)させることができる電位をいい、「H」と「L」の間の電位である。
以上、期間T(#A)における駆動信号波形を説明したが、期間T(#B)、…における信号波形は、画像データによって変化する記憶信号φm1(φm)を除いて、同じ波形の繰り返しである。よって、説明を省略する。
発光チップC1(C)の動作を説明する前に、サイリスタ(転送サイリスタT、記憶サイリスタM、発光サイリスタL)の基本動作を説明する。
以下では、例として、図5に示したように、基板80に設定されたサイリスタのアノード端子(Vsub端子)に供給される基準電位Vsubを0V(「H」)、Vga端子に供給される電源電位Vgaを−3.3V(「L」)とする。そして、サイリスタは、図6(b)に示したように、GaAs、GaAlAs等の化合物半導体から構成され、p型の半導体層、n型の半導体層を積層して構成されているとし、pn接合の拡散電位(順方向電位)Vdを1.5Vとする。
そして、ターンオンすると、サイリスタのゲート端子は、サイリスタのアノード端子の電位(ここでは0V)になる。また、サイリスタのカソード端子は拡散電位Vd(ここでは−1.5V)となる。
逆に、サイリスタは、オン状態のカソード端子の電位が−1.5Vであるので、カソード端子に−1.5Vより低い電位が印加され、オン状態を維持しうる電流が供給されると、オン状態を維持し続ける。サイリスタは、ターンオンさせるための電位に比べ、オン状態を維持する電位が低い。
サイリスタは、ゲート端子の電位によって、オン状態をオフ状態に変えることができない。よって、サイリスタはオン状態を維持(保持、記憶)する機能を有しているといえる。
なお、発光サイリスタLは、ターンオンすると点灯(発光)し、ターンオフすると消灯(非発光)する。発光サイリスタLはオン状態における発光を利用する。
(初期状態)
図8に示したタイミングチャートの時刻aにおいて、発光部63の発光チップC(C1〜C60)のそれぞれのVsub端子は基準電位Vsub(0V)に設定され、それぞれのVga端子は電源電位Vga(−3.3V)に設定される(図4参照)。
そして、転送信号発生部120は第1転送信号φ1、第2転送信号φ2をそれぞれ「H」に、記憶信号発生部130は記憶信号φm(φm1〜φm60)を「H」に設定する(図4参照)。同様に、点灯信号発生部110は点灯信号φI(φI1〜φI30)を「H」に設定する(図4参照)。
では、発光チップC1〜C60は、並行して動作するので、発光チップC1を例として、発光チップC動作を説明する。
同様に、記憶サイリスタMのゲート端子Gm(発光サイリスタLのゲート端子Glも同じ)は電源線抵抗Rmを介して電源電位Vga(「L」:−3.3V)に設定されている。
そして、転送サイリスタT3のゲート端子Gt3は、この計算によると、−4.5Vになるが、電源電位Vga(−3.3V)より低くなることはなく、−3.3Vである。すなわち、本実施の形態では、電源電位Vga(−3.3V)より低い電位にならない。そして、電源電位Vga(−3.3V)に設定されたゲート端子を有するサイリスタのしきい電圧は−4.8Vとなる。
このように、サイリスタのゲート端子の電位およびしきい電圧を求めることができる。しかし、本実施の形態では、電源電位Vga(−3.3V)より低いしきい電圧のサイリスタは動作しないので、以下での説明を省略する。
時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L」(−3.3V)に移行すると、しきい電圧が−3Vである転送サイリスタT1がターンオンする。転送サイリスタT3以降の番号の大きい奇数番目の転送サイリスタTは、しきい電圧が−4.8Vであるので、ターンオンできない。一方、転送サイリスタT2は、しきい電圧が−4.5Vであるが、第1転送信号φ1が「H」(0V)であるので、ターンオンできない。
すると、結合ダイオードDc1が順バイアスになり、ゲート端子Gt2の電位は、ゲート端子Gt1の電位(0V)から結合ダイオードDc1の拡散電位Vd(1.5V)を引いた−1.5Vになる。これにより、転送サイリスタT2のしきい電圧が−3Vになる。
しかし、第2転送信号φ2は「H」であるので、転送サイリスタT2はターンオンしない。
よって、時刻bの直後(ここでは、時刻bにおける信号の電位の変化によってサイリスタなどに状態の変化が生じた後をいう。)においては、転送サイリスタT1のみがオン状態にある。
時刻cにおいて、記憶信号φm1(φm)が、「H」(0V)から「L」(−3.3V)に移行すると、しきい電圧が−3Vである記憶サイリスタM1がターンオンする。
記憶サイリスタM1がターンオンすると、転送サイリスタT1の場合と同様に、ゲート端子Gm1(ゲート端子Gl1)の電位が「H」(0V)になる。すると、発光サイリスタL1のしきい電圧が−1.5Vになる。しかし、点灯信号φI1(φI)は「H」(0V)であるので、発光サイリスタL1もターンオンせず、点灯(発光)しない。
よって、時刻cの直後においては、転送サイリスタT1および記憶サイリスタM1がオン状態を維持している。
記憶レベル「S」は、オン状態にある記憶サイリスタMはオン状態を維持するが、オフ状態にある記憶サイリスタMはターンオンできない電位である。
前述したように、時刻cにおいてターンオンさせる記憶サイリスタMのしきい電圧は−3Vである。しかし、オン状態にある記憶サイリスタMのカソード端子の電位は−1.5Vである。よって、「S」は、ターンオンさせるときのしきい電圧(−3V)より高く、オン状態のカソード端子の電位(−1.5V)より低い電位(−3V<「S」≦−1.5V)に設定される。
よって、記憶信号φm1(φm)を「L」から「S」に移行しても、オン状態にある記憶サイリスタM1はオン状態を維持している。
転送サイリスタT2がターンオンすると、ゲート端子Gt2の電位が「H」(0V)になる。そして、ゲート端子Gt2に結合ダイオードDc2を介してゲート端子Gt3が接続された転送サイリスタT3のしきい電圧が−3Vになる。同様に、ゲート端子Gt2に接続ダイオードDm2を介してゲート端子Gm2(Gl2)が接続された記憶サイリスタM2および発光サイリスタL2のそれぞれのしきい電圧が−3Vになる。
このとき、転送サイリスタT1はオン状態を維持しているので、転送サイリスタT3のカソード端子が接続された第1転送信号線72の電位は、−1.5Vになっている。このため、転送サイリスタT3はターンオンしない。
また、記憶信号φm1(φm)は「S」であるので、記憶サイリスタM2はターンオンしない。同様に、点灯信号φI1(φI)は「H」であるので、発光サイリスタL2はターンオンしない。
時刻dの直後においては、転送サイリスタT1、T2および記憶サイリスタM1がオン状態を維持している。
このとき、転送サイリスタT1のゲート端子Gt1は、電源線抵抗Rt1を介して電源線71に接続されているので、電源電位Vgaの−3.3Vになる。一方、ゲート端子Gt2は0Vになっている。よって、結合ダイオードDc1は逆バイアス状態となるので、ゲート端子Gt2が「H」(0V)である影響は、ゲート端子Gt1には及ばない。
すなわち、電位が「H」(0V)になったゲート端子に逆バイアスのダイオードで接続されたゲート端子の電位は、「H」(0V)になったゲート端子からの影響を受けない。よって、以下では説明を省略する。
時刻eの直後においては、転送サイリスタT2および記憶サイリスタM1がオン状態を維持している。
よって、時刻fの直後においては、転送サイリスタT1および記憶サイリスタM1、M2がオン状態を維持している。
記憶信号φm1(φm)を「L」から「S」にしても、オン状態にある記憶サイリスタM1、M2はオン状態を維持している。
一方、第1転送信号φ1を「H」から「L」に移行すると、しきい電圧が−3Vとなっている転送サイリスタT3がターンオンする。そして、ゲート端子Gt3の電位が「H」(0V)になって、ゲート端子Gt3に結合ダイオードDc3で接続された転送サイリスタT4のしきい電圧が−3Vになる。同様に、ゲート端子Gt3に接続ダイオードDm3で接続された記憶サイリスタM3のしきい電圧が−3Vになる。
このとき、転送サイリスタT2はオン状態を維持している。よって、転送サイリスタT2のカソード端子が接続された第2転送信号線73の電位は、−1.5Vに維持されているので、転送サイリスタT4はターンオンしない。
また、記憶信号φm1(φm)は「S」であるので、記憶サイリスタM3はターンオンしない。
時刻gの直後においては、転送サイリスタT2、T3および記憶サイリスタM1、M2がオン状態を維持している。
時刻hの直後においては、転送サイリスタT3および記憶サイリスタM1、M2がオン状態を維持している。
よって、時刻iの直後においては、転送サイリスタT3および記憶サイリスタM1、M2、M3がオン状態を維持している。
その結果、時刻sの直後においては、転送サイリスタT8および記憶サイリスタM1〜M8がオン状態を維持している。そして、発光サイリスタL1〜L8のしきい電圧は−1.5Vになっている。
点灯レベル「Le」は、オン状態の記憶サイリスタMに接続され、しきい電圧が高く(−1.5V)なった発光サイリスタLのみがターンオンするように選択される。
ここで、記憶サイリスタMがオン状態になくとも、転送サイリスタTがオン状態にあると、ゲート端子Gm(Gl)の電位は−1.5Vになる。これにより、発光サイリスタLのしきい電圧が−3Vになる。しかし、しきい電圧が−3Vの発光サイリスタLは、「Le」によってターンオンさせてはいけない。
よって、点灯レベル「Le」は記憶サイリスタMがオン状態にあるときの発光サイリスタLのしきい電圧である−1.5Vより低く且つ−3Vより高く(−3V<「Le」≦−1.5V)設定される。
なお、本実施の形態において、「同時に点灯」とは、点灯信号φI1(φI)が「H」から「Le」になることにより、しきい電圧が「Le」より高い発光サイリスタLが点灯することをいう。このとき、前述したように、発光サイリスタLは複数であってもよい。
時刻tの直後においては、転送サイリスタT8、記憶サイリスタM1〜M8および発光サイリスタL1〜L8が点灯(オン)状態になっている。
しかし、時刻uの前の時刻tにおいて、発光サイリスタL1〜L8がターンオンしているので、点灯させようとする発光サイリスタLの位置(番号)の情報(ここでは、1〜8)が失われても構わない。すなわち、記憶サイリスタMは、点灯させようとする発光サイリスタLの位置(番号)の情報を記憶する役割を有している。
よって、時刻uの直後においては、転送サイリスタT8、T9および発光サイリスタL1〜L8がオン(点灯)状態になっている。
時刻wの直後においては、転送サイリスタT9がオン状態を維持している。
この後、時刻xから、ブロック#Bの発光サイリスタL9〜L16を点灯制御する期間T(#B)が開始する。期間T(#B)は、期間T(#A)の繰り返しとなるので、説明を省略する。
本実施の形態では、発光チップC2個に対して、1つの点灯信号φIとしているので、点灯信号ライン109(109_1〜109_30)の数(30)を発光チップC(C1〜C60)の数(60)より少なくできている。よって、回路基板62の幅が広くなるのを抑制しうる。
また、本実施の形態では、同時に複数の発光素子を点灯させるので、単位時間当たりの露光量を一定とすれば、複数の発光チップCをシリアルに接続し、あたかも一つの発光チップCとし、これらの複数の発光チップCに対して記憶信号φmおよび点灯信号φIを共通化してもよい。これによっても、点灯信号ライン109の数を少なくしうる。
以下では、点灯信号線75について詳細に説明する。
図9(a)は、本実施の形態における点灯信号線75の平面レイアウト図である。図9(b)は図9(a)に示す点灯信号線75の等価回路を説明する図である。
図9(a)では、発光チップC1(C)の発光サイリスタL1〜L13および点灯信号線75の部分を示している。図6(a)では、点灯信号線75を直線で示したが、図9(a)では幅を有したパターンとして示している。
なお、図9(a)においても、図6(a)および(b)と同様に、点灯信号線75は、発光サイリスタLと記憶サイリスタMとの間に設けられているとし、記憶サイリスタMの記載を省略している。
図9(a)および(b)において、図6(a)および(b)に示したと同様のものには同じ符号を付してその詳細な説明を省略する。
そして、ブロック#A、#B、…のそれぞれに属する発光サイリスタLのカソード端子は、ブロック配線75A、75B、…で接続されている。それぞれのブロック配線75A、75B、…は、それぞれの中点(重心)に設けられた接続点Sにて、メイン配線750と接続されている。
例えば、図9(a)に示すように、ブロック#Aに属する発光サイリスタL1〜L8のカソード端子がブロック配線75Aで接続され、同様に、ブロック#Bに属する発光サイリスタL9〜L16のカソード端子がブロック配線75Bで接続されている。他のブロック#C、#D、…についても同様である。そして、ブロック配線75A、75B、…が、それぞれの接続点Sにてメイン配線750に接続されている。すなわち、点灯信号線75は、メイン配線750を幹とし、ブロック配線75A、75B、…を枝とするツリー(木)構造を構成している。
ここで、図9(a)に示す点灯信号線75を、ツリーの枝の分岐が1段であることから、1段分岐の点灯信号線75と呼ぶ。
よって、図9(a)に示した点灯信号線75は、図9(b)に示す等価回路で表される。例えば、メイン配線750は、φI端子部分に寄生抵抗Rwを有し、ブロック配線75Aとブロック配線75Bとの間に寄生抵抗Rbを有していると近似できる。ブロック配線75Aは、発光サイリスタL間に寄生抵抗Ralを有していると近似できる。よって、発光サイリスタLおよび点灯信号線75は、寄生抵抗Rw、Rb、Rp、Ralが分布(抵抗分布)することで構成される分布定数回路(図9(b))で近似できる。
本実施の形態を用いない場合では、ブロック(ブロック#A、#B、…)毎にブロック配線を設けず、各発光サイリスタLのカソード端子は、メイン配線である点灯信号線75に直接接続されている。
このため、図10(b)に示すように、例えば、φI端子から発光サイリスタL1のアノード端子に至る抵抗値(Rw+Rp)と、φI端子から発光サイリスタL8のアノード端子に至る抵抗値(Rw+7×Ral+Rp)とが、異なることになる(ここでは、発光サイリスタLを個別に考えている。)。他の発光サイリスタL2〜L7についても同様に異なることになる。
発光サイリスタL1〜L8を個別に定電流駆動により点灯する場合には、1個の発光サイリスタLを点灯させる電流をIaとすると、φI端子からそれぞれの発光サイリスタLのアノード端子に至るまでの抵抗値が異なっても、発光サイリスタLに電流Iaが流れ、それぞれの発光サイリスタLの光量は同じとなる。
このことにより、本実施の形態では、ブロック#A、#B、…内で、同時に点灯させる発光サイリスタL間での光量のばらつきを抑制している。
また、図9(a)から分かるように、ブロック内の発光サイリスタLの個数が偶数であると、抵抗値の差は、奇数であるときに比べ小さくなる。
ここでは、点灯信号線75の材料としてAlを用いるとすると、抵抗率は2.75×10−8Ω・mとなる。そして、メイン配線750およびブロック配線75Aを膜厚1μm、幅14.5μmとしている。発光サイリスタL間をピッチ21.17μmとすると、寄生抵抗Ralは0.04Ωとなる。一方、オン状態における発光サイリスタLの寄生抵抗Rpを20Ωとしている。
また、オン(点灯)状態の1個の発光サイリスタL(発光点1個)に流れる電流を10mAとして、8個の発光サイリスタL1〜L8を同時に点灯させるため、8×10mA=80mAの電流を基板80の裏面共通電極から供給する。
そして、8個の発光サイリスタL1〜L8は同時に駆動されているため、それぞれの発光サイリスタLに流れる電流や点灯期間は調整できず、個別に光量を調整することが困難である。また、光量の変化は、8個の発光サイリスタLからなるブロック間で周期的に現れるため、画像形成装置1にて形成された画像において、ムラとして目立ちやすい。
そして、発光サイリスタL1とL4とで、電流の差は1.2%である。よって、1段分岐の点灯信号線75では、分岐なしの点灯信号線75の場合に対して、電流の差が1/5となる。よって、本実施の形態では、光量のばらつきを抑制しうる。
すなわち、1段分岐の点灯信号線75の幅を、分岐なしの点灯信号線75と同じにしても、1段分岐の点灯信号線75における発光サイリスタLに流れる電流の差は、分岐なしの点灯信号線75の場合に比べ小さくなり、光量のばらつきを抑制しうる。
ここで、基板80の抵抗(寄生抵抗)の影響を検討する。
これまでの説明では、基板80の抵抗が低く、同時に点灯させる発光サイリスタLの電流(光量)の差に影響を与えない場合を扱った。
しかし、基板80またはp型の第1半導体層81の抵抗が高い場合には、基板80等の寄生抵抗が、同時に点灯させる発光サイリスタLの電流(光量)の差に影響を与えるようになる。
図12(a)は、本実施の形態において、基板80の寄生抵抗の影響を考慮した点灯信号線の等価回路を説明する図である。図12(b)は、本実施の形態を適用しない場合において、基板80の寄生抵抗を考慮した点灯信号線の等価回路を説明する図である。
図12(a)および(b)のいずれにおいても、一点鎖線で囲って示すように、基板80側には、発光サイリスタLのアノード端子間の寄生抵抗Rdと、アノード端子と基板80の裏面に設けられた裏面共通電極との間の寄生抵抗Rdとが存在する。
そして、図13には、画像データとして“11111111”および“11110000”とを与えた場合を示している。すなわち、画像データが“11111111”の場合には、発光サイリスタL17〜L24をすべて点灯している。一方、画像データが“11110000”の場合には、発光サイリスタL17〜L20を点灯し、発光サイリスタL21〜L24を消灯のままとしている。
前述した基板80の寄生抵抗の影響が無視できる場合には、図11に示したように、発光サイリスタLの番号が大きくなるにつれ、発光サイリスタLに流れる電流が低下した。しかし、図13に示すように、発光サイリスタL17からL21に番号が増えると、発光サイリスタLに流れる電流が低下する傾向にあるが、発光サイリスタL21からL24に番号が増えると、逆に発光サイリスタLに流れる電流が増加する傾向にある。このように、同時に点灯させた複数の発光サイリスタLに対して、電流分布がU字型になる傾向がある。
発光サイリスタLを流れる電流は、裏面共通電極から、基板80の寄生抵抗Rs、Rdを介して発光サイリスタLへと流れる。その後、発光サイリスタLの寄生抵抗Rpを経て、点灯信号線75に向かう。そして、点灯信号線75の寄生抵抗Ral、Rw、Rbを経てφI端子に流れる。
隣接して配置された複数の発光サイリスタLがオン状態にあると、オン状態の発光サイリスタL列の中央部分の基板80に流れる電流密度は、周辺部分の基板80に流れる電流密度より高くなる。このため、中央部分では、周辺部より、基板80の寄生抵抗による電位降下が大きくなる。すなわち、中央部分では、基板80の寄生抵抗が大きいと同様な状態になる。よって、中央部分の発光サイリスタLに流れる電流が小さく(U字型に)なると考えられる。
なお、最も電流が小さいのは、発光サイリスタL21であって、中央よりやや番号の大きい側にずれている。これは、図11に示した分岐なしの点灯信号線75において、発光サイリスタLの番号が大きいほど発光サイリスタLに流れる電流が小さくなるという、点灯信号線75の寄生抵抗の影響(右下がりになる傾向)と、上述した基板80の寄生抵抗の影響(U字型になる傾向)とが重なるためである。これにより、最も電流が小さい発光サイリスタLの位置は中央よりやや番号の大きい側にずれている。
そして、電流が最も大きい発光サイリスタL17と、電流がもっとも小さい発光サイリスタL21とで電流の差(電流分布の幅)は、15%である。
以上のことから、本実施の形態における1段分岐の点灯信号線75では、分岐のない点灯信号線75に比べ、電流分布の幅が1/2になっている。
一方、点灯信号線75の寄生抵抗の影響は、図11に示すように、発光サイリスタL17からL20へと増加する傾向にある。つまり、点灯信号線75の寄生抵抗に由来するΛ型の電流分布は、ブロック配線75A、75B、…のそれぞれの中点に設けられた接続点Sを対称軸としている。
よって、基板80の寄生抵抗の影響(U字型になる傾向)と1段分岐の点灯信号線75の寄生抵抗の影響(Λ字型になる傾向)との対称軸の位置がずれるため、打ち消しあう(補償する)ことができず、発光サイリスタL20に基板80の寄生抵抗の影響(U字型になる傾向)が強く現れたためと考えられる。
このように、画像データによっては、1段分岐の点灯信号線75は、分岐のない点灯信号線75に比べ、電流の差が大きくなってしまうことがありうる。
分岐のない点灯信号線75の場合、電流分布の幅が最も大きくなるのは、“11111111”であり、電流が最も大きい発光サイリスタL17と、電流が最も小さい発光サイリスタL21とで電流の差は、15%である。
一方、1段分岐の点灯信号線75において、電流分布の幅が最も大きくなると考えられるのは、画像データが“11111111”、“11110000”、または“00001111”のいずれかの場合と考えられる。
以下に理由を説明する。なお、“11110000”と“00001111”とは、ブロック配線(グループ#Cではブロック配線75C)が接続点S(1段分岐点)に対して左右対称構造となっていることから、片方を考えれば十分である。
(1)基板80の寄生抵抗に由来するU字型の電流分布の対称軸は、“1”の並びの重心を、点灯信号線75の寄生抵抗に由来する電流分布のΛ字型の対称軸は1段分岐の接続点Sを通る。
(2)“11111111”では、基板80の寄生抵抗に由来するU字型の電流分布の影響が最も大きくなる。しかし、U字型とΛ字型との対称軸が一致し、補償の効果は最大となる。
(3)“11110000”では、U字型の対称軸が発光サイリスタL18と発光サイリスタL19との間にあって、発光サイリスタL20と発光サイリスタL21との間にあるΛ字型の対称軸とずれる。このため、補償の効果は少なく、点灯信号線75の寄生抵抗の影響が最大となって、点灯信号線75の寄生抵抗の影響が大きく働くことになる。
つまり、本例では8個の発光点(発光サイリスタL)をグループとし、その中央(重心)から1段分岐で給電する場合を示したが、発光点数に制限は無く、グループにおける全発光点を同時点灯させた時の発光サイリスタLに流れる電流の最大値と最小値の第1の差(電流分布の幅)と、グループの一端または他端から中央までに含まれる発光点(前半(右半分)または後半(左半分)の発光点)のみをすべて点灯させた時の発光サイリスタLに流れる電流の最大値と最小値の第2の差(電流分布の幅)とを同じとなるように点灯信号線75の寄生抵抗を選べばよい。なお、グループに属する発光点の数が奇数である場合は、前半(右半分)または後半(左半分)の発光点が、共に中央の発光点を含むようにすればよい。なお、第1の差と第2の差との差を必ずしも0にする必要はなく、画質に応じて小さくすればよい。
図14(a)は、第2の実施の形態における点灯信号線75の平面レイアウト図である。図14(b)は図14(a)に示す点灯信号線75の等価回路を説明する図である。第1の実施の形態と同様のものは、同じ符号を付して、詳細な説明は省略する。
本実施の形態では、発光サイリスタLは、ブロック#Aに属する発光サイリスタL1〜L8を、サブブロック#A1に属する発光サイリスタL1〜L4と、サブブロック#A2に属する発光サイリスタL5〜L8とに分けている。ブロック#B、#C、…においても同様である。
点灯信号線75は、メイン配線750と、サブブロック配線75A1、75A2、75B1、75B2、…と、メイン配線750とサブブロック配線75A1、75A2、75B1、75B2、…とを接続するブロック配線75A、75B、…とを備えている。
サブブロック#B1、#B2、…においても同様である。
さらに、ブロック配線75A、75B、…がそれぞれの中点に設けられた接続点Sにおいて、メイン配線750に接続されている。
すなわち、点灯信号線75は、メイン配線750を幹とし、ブロック配線75A、75B、…を枝とし、さらにサブブロック配線75A1、75A2、75B1、75B2、…を枝とするツリー(木)構造を構成する。
ここで、図14(a)に示す点灯信号線75を、分岐が2段であることから、2段分岐の点灯信号線75と呼ぶ。
そして、図14(b)から分かるように、本実施の形態では、前述の第1の実施の形態より、発光サイリスタL間において、発光サイリスタLのアノード端子からφI端子に至る抵抗値の差を小さくしている。
これらは、基板80等の寄生抵抗の影響を受けない場合とし、第1の実施の形態における図11の場合と同様にして求めた。
3段分岐の点灯信号線75では、ブロック#Aにおける発光サイリスタL1〜L8をすべて点灯する場合の発光サイリスタL間の電流の差(電流分布の幅)は、発光サイリスタLを個別に点灯させた場合にほぼ一致する。
なお、基板80の寄生抵抗の影響は、第1の実施の形態と同様に考えればよい。
図16は、第3の実施の形態における点灯信号線75の断面図である。
本実施の形態では、図9(a)および(b)で示した2段分岐の点灯信号線75を、配線層を多層にして構成している。なお、図9(a)では、2段分岐の点灯信号線75を、平面レイアウトにおいて構成していた。
図6(b)および図9と同様なものは同一の符号を付して、詳細な説明を省略する。
図16では、発光サイリスタL1〜L9のn型のオーミック電極(発光サイリスタL1ではn型のオーミック電極121)に開口を設けた第1絶縁層85を設けている。そして、第1絶縁層85上に第1配線層86を、第1配線層86上に第2絶縁層87を、第2絶縁層87上に第2配線層88を設けている。
すなわち、第1配線層86と第2配線層88とが、第2絶縁層87を挟んで多層に構成されている。
そして、発光サイリスタL1〜L8のカソード端子を接続する第1配線層86がブロック配線75Aを構成する。そして、ブロック配線75Aは、発光サイリスタL4とL5との間の中点に設けられた接続点S(開口)により、第2配線層88が構成するメイン配線750に接続されている。
また、2層の多層配線とし、サブブロック配線75A1、75A2、…と、ブロック配線75A、75B、…と、メイン配線750とのいずれか2つを1つの配線層に割り当て、残りの1つを他の配線層に割り当ててもよい。
第2の実施の形態における、サブブロック配線においても、同様である。
さらに、第1から第3の実施の形態において、発光サイリスタLへの電力の供給は電流駆動で行うとしたが、電圧駆動であってもかまわない。このとき、発光サイリスタLのカソード端子と、点灯信号線75との間に抵抗を設けてもよい。
本実施の形態では、図5に示した自己走査型発光素子アレイ(SLED)について説明したが、同時に複数の発光サイリスタLを点灯させうる他の構成の自己走査型発光素子アレイ(SLED)を用いてもよいことは明らかである。
また、n型の基板上に、n型の半導体層、p型の半導体層、n型の半導体層、p型の半導体層を積層して、カソードコモンのサイリスタを用いてもよい。
Claims (12)
- 列状に配列された複数の発光素子と、
前記複数の発光素子を点灯/非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線と、を含む点灯信号配線と、を備え、
前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第1の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第2の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする発光装置。 - 前記ブロックに属する発光素子の数が偶数であることを特徴とする請求項1に記載の発光装置。
- 前記ブロックに属する発光素子を接続する前記ブロック配線は、当該ブロックに属する両端の発光素子の間を接続する当該ブロック配線の中点に前記メイン配線との接続点が設けられていることを特徴とする請求項1または2に記載の発光装置。
- 前記点灯信号配線の前記ブロック配線と前記メイン配線とが、異なる配線層からなる多層配線構造にて構成されていることを特徴とする請求項1ないし3のいずれか1項に記載の発光装置。
- 前記ブロックの少なくとも1つは、当該ブロックを構成する複数の発光素子が複数のサブブロックに分割され、前記複数のサブブロックを構成するそれぞれのサブブロックは、前記サブブロックに属する発光素子を接続し、発光のための電力を供給するサブブロック配線を備え、当該複数のサブブロックのそれぞれのサブブロック配線はツリー構造に順次集線されて、前記メイン配線に接続されることを特徴とする請求項1ないし4のいずれか1項に記載の発光装置。
- 前記サブブロックに属する発光素子の数が偶数であることを特徴とする請求項5に記載の発光装置。
- 前記サブブロックに属する発光素子を接続する前記サブブロック配線は、当該サブブロックに属する両端の発光素子の間を接続する当該サブブロック配線の中点に接続点が設けられ、前記接続点からツリー構造に集線されることを特徴とする請求項5または6に記載の発光装置。
- 前記サブブロックにおける前記サブブロック配線と、当該サブブロック配線をツリー構造に集線する配線と、前記メイン配線とが、多層配線構造にて構成されていることを特徴とする請求項5ないし7のいずれか1項に記載の発光装置。
- 前記点灯信号配線は、前記サブブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第1の差と、当該サブブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第2の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする請求項5ないし8のいずれか1項に記載の発光装置。
- 列状に配列された複数の発光素子と、前記複数の発光素子を点灯/非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、
前記ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段と
を備え、像保持体を露光する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を有し、
前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第1の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第2の差との差が小さくなるように、抵抗分布が設定されていることを特徴とするプリントヘッド。 - 前記露光手段の前記点灯信号供給手段は、電流駆動により前記点灯信号を供給することを特徴とする請求項10に記載のプリントヘッド。
- 像保持体を帯電する帯電手段と、
列状に配列された複数の発光素子と、前記複数の発光素子を点灯/非点灯が制御される複数のブロックに分割し、前記ブロックに属する発光素子を接続し発光のための電力を供給するブロック配線と、給電点から延伸し前記ブロック配線が接続されるメイン配線とを含む点灯信号配線と、を備える発光装置と、当該ブロックに属する発光素子に発光のための電力を供給する点灯信号を送出する点灯信号供給手段とを有し、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を含み、
前記発光装置における前記点灯信号配線は、前記ブロックに属する発光素子をすべて点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第1の差と、当該ブロックの一端または他端から中央までに含まれる発光素子を点灯した場合に点灯した発光素子に流れる電流の最大値と最小値との第2の差との差が小さくなるように、抵抗分布が設定されていることを特徴とする画像形成装置。
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