JP4811450B2 - 発光装置、発光素子チップ - Google Patents
発光装置、発光素子チップ Download PDFInfo
- Publication number
- JP4811450B2 JP4811450B2 JP2008289208A JP2008289208A JP4811450B2 JP 4811450 B2 JP4811450 B2 JP 4811450B2 JP 2008289208 A JP2008289208 A JP 2008289208A JP 2008289208 A JP2008289208 A JP 2008289208A JP 4811450 B2 JP4811450 B2 JP 4811450B2
- Authority
- JP
- Japan
- Prior art keywords
- light
- thyristor
- light emitting
- emission control
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007704 transition Effects 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 47
- 238000000034 method Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 238000010304 firing Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 108091008695 photoreceptors Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
- B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
- B41J2/45—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using light-emitting diode [LED] or laser arrays
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/04—Apparatus for electrographic processes using a charge pattern for exposing, i.e. imagewise exposure by optically projecting the original image on a photoconductive recording material
- G03G15/04036—Details of illuminating systems, e.g. lamps, reflectors
- G03G15/04045—Details of illuminating systems, e.g. lamps, reflectors for exposing image information provided otherwise than by directly projecting the original image onto the photoconductive recording material, e.g. digital copiers
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/22—Apparatus for electrographic processes using a charge pattern involving the combination of more than one step according to groups G03G13/02 - G03G13/20
- G03G15/32—Apparatus for electrographic processes using a charge pattern involving the combination of more than one step according to groups G03G13/02 - G03G13/20 in which the charge pattern is formed dotwise, e.g. by a thermal head
- G03G15/326—Apparatus for electrographic processes using a charge pattern involving the combination of more than one step according to groups G03G13/02 - G03G13/20 in which the charge pattern is formed dotwise, e.g. by a thermal head by application of light, e.g. using a LED array
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Health & Medical Sciences (AREA)
- General Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Led Devices (AREA)
- Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
- Facsimile Heads (AREA)
Description
このため、発光素子チップの数が多くなると、発光素子ヘッドの駆動ICの規模が大きなものになってしまう。さらに、低抵抗の点灯信号バスラインを多数通すために、発光素子ヘッドのプリント基板の幅が広くなってしまう。一方、プリント基板の幅を狭くしようとすると、多層のプリント基板を使用することになりコストアップとなってしまう。
前記発光サイリスタアレイのそれぞれの発光サイリスタの前記アノード電極と前記カソード電極との間に、当該発光サイリスタアレイのそれぞれの発光サイリスタに共通に、第1の電位差と当該第1の電位差よりも絶対値が大きい第2の電位差とを交互に設定する設定手段と、前記発光サイリスタアレイのそれぞれの発光サイリスタのうち、点灯/非点灯の制御対象となる発光サイリスタを、順番に1つずつ指定する指定手段と、
前記指定手段によって前記発光サイリスタアレイにおける1つの発光サイリスタが指定され、且つ、前記設定手段によって当該発光サイリスタアレイのそれぞれの発光サイリスタが前記第2の電位差に設定された期間において、当該1つの発光サイリスタの前記ゲート電極に対し、当該1つの発光サイリスタをオフ状態からオン状態へと移行させるための移行電圧と当該1つの発光サイリスタをオフ状態に維持するための維持電圧とを交互に供給する供給手段と、前記期間において、前記1つの発光サイリスタの前記ゲート電極に対し、前記移行電圧に代えて前記維持電圧を供給することで、当該1つの発光サイリスタの発光開始を阻止すると共に、当該期間における当該維持電圧の供給終了タイミングを可変とすることで、当該1つの発光サイリスタの点灯期間を調整する調整手段とを備え、前記指定手段は、前記発光サイリスタアレイのそれぞれの発光サイリスタに接続され、オン状態に設定されることにより、接続される発光サイリスタを前記1つの発光サイリスタとして指定する発光制御サイリスタを複数備えた発光制御サイリスタアレイと、当該発光制御サイリスタアレイのそれぞれの発光制御サイリスタに接続され、順番にオン状態に設定されることにより、接続される発光制御サイリスタをオン状態に設定する転送サイリスタを複数備えた転送サイリスタアレイとを備え、前記調整手段は、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタに接続され、オン状態に設定されることにより、オフ状態に設定されている発光制御サイリスタのオフ状態からオン状態への移行を阻止する発光許可サイリスタを備える発光装置である。
請求項3記載の発明は、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタと交互に接続され、順番にオン状態に設定されることにより、接続される発光制御サイリスタをオン状態に設定する転送サイリスタを複数有する転送サイリスタアレイをさらに備えることを特徴とする請求項2記載の発光素子チップである。
請求項5記載の発明は、それぞれが互いに接続されると共に、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタに接続され、順番にオン状態に設定されることにより、接続される発光制御サイリスタをオン状態に設定する転送サイリスタを複数有する転送サイリスタアレイをさらに備えることを特徴とする請求項3記載の発光素子チップである。
請求項2記載の発明によれば、本構成を採用しない場合に比べて、発光素子ヘッドにおいて、電流駆動能力が大きい電流バッファ回路の数が削減されるとともに、発光許可信号を少ない電流で供給できる。
請求項3記載の発明によれば、本構成を採用しない場合に比べて、発光素子ヘッドにおいて、電流駆動能力が大きい電流バッファ回路の数がより削減されるとともに、発光許可信号をより少ない電流で供給しうる発光素子チップを提供できる。
請求項4記載の発明によれば、発光素子ヘッドにおいて、電流駆動能力が大きい電流バッファ回路の数がより削減されるとともに、発光許可信号をより少ない電流で供給しうる自己走査型発光素子アレイを用いた発光素子チップを提供できる。
請求項5記載の発明によれば、本構成を採用しない場合に比べて、発光サイリスタをより狭い間隔で並べた、発光許可信号端子付き発光素子チップを提供できる。
請求項6記載の発明によれば、本構成を採用しない場合に比べて、発光サイリスタをより狭い間隔で並べた自己走査型発光素子アレイによる発光素子チップを提供できる。
請求項7記載の発明によれば、本構成を採用しない場合に比べて、発光サイリスタの点灯/非点灯をより確実に制御できる。
請求項8記載の発明によれば、本構成を採用しない場合に比べて、発光素子ヘッドに搭載する電流駆動能力の大きな電流バッファ回路の数をさらに減らすことができる。
図1は、本実施の形態が適用される画像形成装置1の全体構成を示した図である。
図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置であって、各色の階調データに対応して画像形成を行う画像プロセス系10と、画像プロセス系10を制御する画像出力制御部30と、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40とを備えている。
発光素子ヘッド90は、プリント基板50と、複数の発光素子チップ51と、信号発生回路110とを備える。発光素子チップ51は、発光素子の一例である発光サイリスタL1、L2、L3、…を一列に配列している。信号発生回路110は、発光サイリスタL1、L2、L3、…の点灯制御するための信号(制御信号)を発光素子チップ51に供給し、発光サイリスタL1、L2、L3、…の点灯/非点灯を制御する。
発光素子ヘッド90においても、発光素子チップ51上の発光サイリスタL1、L2、L3、…が一列に等間隔で配列するように、複数の発光素子チップ51はプリント基板50上に千鳥状に配列されている。ここでは、一例として発光素子チップ51が5個(#1〜#5)で、発光素子チップ51上の発光サイリスタL1、L2、L3、…の数が7個の場合を示した。発光素子チップ51の数及び発光サイリスタL1、L2、L3、…の数は任意に選択しうる。なお、各発光素子チップ51の構成は同じである。
発光素子チップ51は、基板105と、発光サイリスタL1、L2、L3、…が一列に配列された発光サイリスタアレイ102と、転送サイリスタT1、T2、T3、…が一列に配列された転送サイリスタアレイ103と、発光制御サイリスタC1、C2、C3、…が一列に配列された発光制御サイリスタアレイ104とを備える。また、発光素子チップ51は、1個の発光許可サイリスタTdと、1個のスタートダイオードDsと、接続ダイオードDt1、Dt2、Dt3、…と、接続ダイオードDc1、Dc2、Dc3、…と、複数の負荷抵抗Rとをさらに備える。ここで、転送サイリスタT1、T2、T3、…は順次オン状態になって、接続された同じ番号が付された発光制御サイリスタC1、C2、C3、…をオン状態に設定する。また、発光制御サイリスタC1、C2、C3、…は、同じ番号が付された転送サイリスタT1、T2、T3、…がオン状態となっているときにオン状態になって、同じ番号が付された発光サイリスタL1、L2、L3、…を点灯/非点灯の制御対象として指定し、点灯可能な状態にする。さらに、発光許可サイリスタTdは、発光制御サイリスタC1、C2、C3、…に並列に接続され、オン状態に設定されることにより、発光制御サイリスタC1、C2、C3、…のオフ状態からオン状態への移行を阻止する。一方、オフ状態に設定されることにより、発光制御サイリスタC1、C2、C3、…のオフ状態からオン状態への移行を許可する。すなわち、発光許可サイリスタTdは、点灯可能な状態に設定された発光サイリスタL1、L2、L3、…の発光を許可するか否かを制御する。
なお、発光サイリスタL1、L2、L3、…は、アノード電極とカソード電極の間が導通しないオフ状態から導通するオン状態に移行することで発光する。
ここでは、図中左側(後述する各種端子101a〜101e側)から、i番目の発光サイリスタを発光サイリスタLi(iは1以上の整数)と表記する。転送サイリスタ、発光制御サイリスタおよび接続ダイオードなどについても同様とする。
転送サイリスタTiのゲート電極Giは、接続ダイオードDtiを挟んで、隣接する発光制御サイリスタCiのゲート電極Gciに接続されている。接続ダイオードDtiは、ゲート電極Giからゲート電極Gciに向かって電流が流れる向きに接続されている。
そして、転送サイリスタTi、発光制御サイリスタCi、発光サイリスタLiおよび発光許可サイリスタTdのアノード電極は、基板105の裏面共通電極81に接続されている。
なお、スタートダイオードDsのカソード端子は転送サイリスタT1のゲート電極G1に接続され、アノード端子は第2クロック信号線73に接続されている。
電源端子101dには電源電圧Vga(ここでは、−3.3Vと想定する。)が供給され、裏面共通電極81には基準電位Vsub(ここでは、0Vと想定する。)が供給される。
第1の駆動方法においては、発光素子チップ51の#1〜#5が、番号順に駆動制御される。このとき、発光素子チップ51の#1〜#5では、それぞれに設けられた発光サイリスタL1〜L7が、番号順に発光制御される。なお、以下の説明では、発光素子チップ51の♯1〜♯5を駆動制御する期間を、それぞれ期間T(♯1)〜T(♯5)と呼ぶ。また、各期間T(♯1)〜T(♯5)において、各発光素子チップ51に設けられた発光サイリスタL1〜L7を発光制御する期間を、それぞれ期間T(L1)〜T(L7)と呼ぶ。
初期状態においては、発光素子チップ51の#1〜#5のすべての発光サイリスタLiがオフ状態にある。
なお、点灯信号φIのHレベルのときの、発光サイリスタLiのアノード電極とカソード電極との間の電位差を第1の電位差と、Lレベルのときの、発光サイリスタLiのアノード電極とカソード電極との間の電位差を第2の電位差と呼ぶ。
なお、点灯信号φIがHレベルであるときは、発光サイリスタLiのアノード電極の電位とカソード電極の電位とはほぼ等しくHレベルであるため、発光サイリスタLiのアノード電極の電位とカソード電極の電位の差である第1の電位差は0Vである。
なお、第1クロック信号φ1と第2クロック信号φ2とが共にHレベルにあるのは、発光素子チップ51の動作開始時のみであるため、スタートダイオードDsは動作開始時のみ働く。
さらに、転送サイリスタT2のゲート電極G2の電位は−3.3Vから−2.8Vになり、転送サイリスタT2のオン電圧Vonが−4.7Vから−4.2Vになる。これに対し、発光制御サイリスタC2、C3、…および転送サイリスタT3、T4、…のゲート電極Gc2、Gc3、…およびゲート電極G3、G4、…の電位は電源電圧Vgaの−3.3Vのままであるので、オン電圧Vonは−4.7Vのままである。
ちなみに、発光サイリスタL2、L3、…のそれぞれのゲート電極Gs2、Gs3、…の電位は電源電圧Vgaの−3.3Vのままであるので、オン電圧Vonは−4.7Vのままである。
なお、点灯信号φIがLレベルであるときは、発光サイリスタLiのアノード電極の電位はHレベル(0V)であるが、カソード電極の電位はLレベル(−3.3)であるので、発光サイリスタLiのアノード電極の電位とカソード電極の電位の差である第2の電位差は−3.3Vである。
このため、時刻dでは、いずれの発光サイリスタLiもオン電圧Vonは変化せず、点灯しない。
ここで、発光サイリスタLiのアノード電極−カソード電極間の電位差が、オン電圧Vonを超えたときの発光サイリスタLiのゲート電極Gsiの電位を移行電圧と呼ぶ。すなわち、移行電圧が発光サイリスタLiのゲート電極Gsiに印加されると、発光サイリスタLiがオフ状態からオン状態へと移行する。一方、発光サイリスタLiのアノード電極−カソード電極間の電位差が、オン電圧Vonを超えないときの発光サイリスタLiのゲート電極Gsiの電位を維持電圧と呼ぶ。すなわち、維持電圧が発光サイリスタLiのゲート電極Gsiに印加されても、発光サイリスタLiはオフ状態を維持する。
ここでは、移行電圧は、発光サイリスタL1のオン電圧Vonを−2.2Vに設定する−0.8Vである。一方、維持電圧は、発光サイリスタL1のオン電圧Vonを−3.3Vより低く設定するゲート電極Gs1の電位である。維持電圧は、例えば、接続ダイオードDt1によるpn接合の順方向立上り電圧Vdと抵抗Rpの電位降下δとによる−2.2V、電源電圧Vgaの−3.3Vなどである。
しかし、発光サイリスタL1のオン状態は、Lレベルである点灯信号φIによって維持されるので、時刻hにおいて発光制御サイリスタC1がオフ状態になっても、発光サイリスタL1は、オン状態をそのまま維持し、点灯し続ける。
これらの時刻においても、前述したように、発光サイリスタL1のオン状態は点灯信号φIによって維持されるので、発光サイリスタL1は点灯し続ける。
次いで、時刻mにおいて、第2クロック信号φ2がHレベルへと移行すると、発光許可サイリスタTdがオフ状態になる。
しかし、時刻lおよび時刻mにおいても、発光サイリスタL1のオン状態は点灯信号φIによって維持されるので、発光サイリスタL1は点灯し続ける。
しかし、時刻nでは、転送サイリスタT1はオン状態にあるが、発光制御サイリスタC1はオフ状態にある。そこで、時刻nに続く時刻oにおいて、第2クロック信号φ2をLレベルにして、発光制御サイリスタC1を再びオン状態にする。このとき、転送サイリスタT1と発光制御サイリスタC1とがともにオン状態となる。これにより、ゲート電極G2の電位は−2.8Vから−1.4Vになり、転送サイリスタT2のオン電圧Vonは−4.2Vから−2.8Vになる。
なお、時刻oから時刻rの期間において、点灯信号φIはHレベルであるため、いずれの発光サイリスタLiも点灯しない。
すなわち、時刻rにおいて、発光サイリスタL1を点灯制御する期間T(L1)が終了し、発光サイリスタL2を点灯制御する期間T(L2)に入る。この後は、説明を省略するが、時刻bからの操作を繰り返せばよい。
すなわち、期間T(Li)において、転送サイリスタアレイ103でオン状態になりうるのは1つの転送サイリスタTiに限られる。
すなわち、期間T(Li)において、発光制御サイリスタアレイ104でオン状態になりうるのは1つの発光制御サイリスタCiに限られる。
すなわち、期間T(Li)において、発光サイリスタアレイ102でオン状態になりうるのは1つの発光サイリスタLiに限られる。
すなわち、指定手段の一例である信号発生回路110、発光制御サイリスタCiおよび転送サイリスタTiは、信号発生回路110からの第1クロック信号φ1および第2クロック信号φ2により、転送サイリスタTiがオン状態になったのちに発光制御サイリスタCiがオン状態になることで、点灯/非点灯の制御対象となる発光サイリスタLiを順番に1つずつ指定する。すなわち、発光制御サイリスタCiは、転送サイリスタTiがオン状態になったのちにオン状態になることで、発光サイリスタLiを点灯可能な状態にするように働く。
すなわち、調整手段の一例である信号発生回路110および発光許可サイリスタTdは、信号発生回路110からの発光許可信号Enにより、発光許可サイリスタTdがオン状態になって、発光サイリスタLiのゲート電極Gsiに対し、移行電圧に代えて維持電圧を供給することで、発光サイリスタLiの発光開始を阻止すると共に、維持電圧の供給終了タイミングを可変とすることで、発光サイリスタLiの点灯期間を調整する。
ここで、第2クロック信号φ2は、発光許可サイリスタTdまたは発光制御サイリスタCiをオン状態にするための信号である。
したがって、期間T(Li)において、第2クロック信号φ2を期間T(Li)より短い周期の信号とし、発光許可信号EnをHレベルからLレベルへと移行させるタイミングを、期間T(Li)毎に異なるように制御すると、発光サイリスタLiの点灯開始時刻が変わり、点灯期間が変わることとなる。
なお、発光サイリスタLiの点灯開始時刻の制御幅は、第2クロック信号φ2に設けた周期で決まる。
逆に、発光許可信号EnがLレベルにある期間に、第2クロック信号φ2をHレベルからLレベルへ移行させるタイミングを、期間T(Li)毎に異なるように制御することで、発光サイリスタLiの点灯開始時刻を制御してもよい。
なお、発光サイリスタL1の発光期間の終了時刻nは、点灯信号φIで任意に決められるが、発光サイリスタL2を制御する期間T(L2)が始まる時刻rまでに設定するのが好ましい。
点灯信号φIがLレベルで、発光許可信号EnがLレベルであると、発光許可サイリスタTdはオン状態にならない。この状態で、第2クロック信号φ2がHレベルからLレベルへと移行すると、オフ状態であった発光サイリスタLiがオン状態になって点灯する(図6の時刻g)。一方、オン状態であった発光サイリスタLiはそのままオン状態を維持する(図6の時刻i)。
なお、点灯信号φIがHレベルであれば、発光許可信号Enおよび第2クロック信号φ2がどのような状態にあっても、発光サイリスタLiは点灯しない。
第2の駆動方法においては、発光素子チップ51の#1〜#5のそれぞれに設けられた発光サイリスタL1〜L7を番号毎に組にし、各組が発光サイリスタLiの番号順に駆動制御される。なお、同じ番号の発光サイリスタLiは、発光素子チップ51の#1〜#5の番号順に駆動制御される。以下の説明では、それぞれの発光サイリスタL1〜L7を番号毎に組にして駆動制御する期間を、それぞれ期間T(L1A)〜T(L7A)と呼ぶ。また、期間T(L1A)〜T(L7A)において、発光素子チップ51の#1〜#5の発光サイリスタLiをそれぞれ点灯制御する期間を、期間T(Li#1)〜T(Li#5)と呼ぶ。
初期状態においては、発光素子チップ51の♯1〜♯5のすべての発光サイリスタLiがオフ状態にある。
第2の駆動方法は、図6に示した第1の駆動方法における発光許可信号Enを、前述したように変更することで対応しうる。
また、発光許可信号Enは、発光許可サイリスタTdのゲート電極Gtに供給され、発光許可サイリスタTdをオン状態に移行させるためのオン電圧Vonを上昇させるように働く。このため、発光許可サイリスタTdのアノード電極またはカソード電極に供給され、発光許可サイリスタTdをオン状態にするための大きな電流とは異なって、発光許可信号Enの供給は少ない電流で行いうる。
したがって、発光素子ヘッド90において、電流駆動能力が大きな電流バッファ回路の数が削減され、複数の発光許可信号を少ない電流で供給しうる。
図9は、実施の形態2における発光素子ヘッド90の構成を説明する概略図である。
実施の形態2における信号発生回路110は、第1クロック信号φ1、第2クロック信号φ2、点灯信号φI、第1発光許可信号En1〜第5発光許可信号En5、電源電圧Vga、基準電位Vsubに加え、さらに点弧信号φfを供給する。なお、信号発生回路110は、すべての発光素子チップ51に対して、共通の点弧信号φfを供給する。
なお、本実施の形態において、実施の形態1と同様のものについては、同じ番号を付してその詳細な説明を省略する。
実施の形態2の発光素子チップ51では、図10に示したように、転送サイリスタアレイ103、発光制御サイリスタアレイ104および発光サイリスタアレイ102を、図中縦方向に3列に平行に配列し、且つ、同じ番号が付された転送サイリスタTi、発光制御サイリスタCiおよび発光サイリスタLiを、図中縦方向に一列に並ぶように配置している。なお、転送サイリスタTiは同じ番号が付された発光制御サイリスタCiに接続され、発光制御サイリスタCiは同じ番号が付された発光サイリスタLiに接続される。
これにより、実施の形態2における発光素子チップ51では、実施の形態1と異なり、発光サイリスタLiは実施の形態1よりも狭い間隔(ここではほぼ半分)で並ぶことになる。
これに対し、実施の形態2における発光素子チップ51では、点弧信号φfを新たに設けたが、発光素子チップ51における配線の複雑化を抑制しつつ、発光サイリスタLiをより狭い間隔で形成しうる。
転送サイリスタTiのゲート電極Giは、接続ダイオードDtiを挟んで、隣接する転送サイリスタTi+1のゲート電極Gi+1に接続されている。接続ダイオードDtiはゲート電極Giからゲート電極Gi+1に向かって電流が流れる向きに接続されている。
すなわち、実施の形態1では、転送サイリスタTiと発光制御サイリスタCiとが、接続ダイオードDtiあるいは接続ダイオードDciを介して交互に接続されていたが、実施の形態2では、転送サイリスタTiと転送サイリスタTi+1とが、接続ダイオードDtiを介して相互に接続された構成となっている。
すなわち、実施の形態1では、接続ダイオードDtiが、転送サイリスタTiのゲート電極Giと発光制御サイリスタCiのゲート電極Gciとの間に接続されていたが、実施の形態2では、転送サイリスタTiのゲート電極Giと転送サイリスタTi+1のゲート電極Gi+1との間に接続された構成となっている。また、実施の形態1では、接続ダイオードDciが、発光制御サイリスタCiのゲート電極Gciと転送サイリスタTi+1のゲート電極Gi+1との間に接続されていたが、実施の形態2では、転送サイリスタTiのゲート電極Giと発光制御サイリスタCiのゲート電極Gciとの間に接続された構成となっている。
さらに、発光制御サイリスタCiのゲート電極Gciは、抵抗Rpを介して、発光サイリスタLiのゲート電極Gsiに接続されている。
さらに、発光制御サイリスタCiのカソード電極は新たに設けた点弧信号線76に接続されている。
したがって、アノード電極とカソード電極との接続関係からみると、発光許可サイリスタTdは、実施の形態1と同様に、発光制御サイリスタCiと並列に接続されていることになる。ここで、発光許可サイリスタTdのカソード電極は、いずれの発光制御サイリスタCiよりも、点弧信号端子101fの近くで点弧信号線76に接続されている。
なお、第1クロック信号φ1または第2クロック信号φ2がそれぞれLレベルにある期間が、ほぼ期間T(L1)〜T(L7)に対応する。
また、信号発生回路110は、実施の形態1と同様に、第1発光許可信号En1〜第5発光許可信号En5を出力する。
また、点灯信号φIは、期間T(L1)の時刻cから時刻nまでの期間でLレベルで、他の期間はHレベルである。したがって、期間T(L1)において、点灯信号φIは、第1クロック信号φ1がLレベルに移行した後にLレベルとなり、且つ、第2クロック信号φ2がLレベルに移行する前にHレベルとなる。一方、期間T(L2)において、点灯信号φIは、第2クロック信号φ2がHレベルに移行した後にLレベルとなり、且つ、第1クロック信号φ1がLレベルに移行する前にHレベルとなる。
なお、点弧信号φfおよび点灯信号φIは、期間T(Li)を周期として繰り返されている。
転送サイリスタT1がオン状態になると、ゲート電極G1の電位はほぼHレベルの0Vに上昇し、電位上昇の影響は順バイアスになった接続ダイオードDt1によってゲート電極G2に伝えられる。これにより、ゲート電極G2の電位はpn接合の順方向立上り電圧Vdの−1.4Vになり、転送サイリスタT2のオン電圧Vonは−2.8Vになる。
さらに、転送サイリスタT3のゲート電極G3の電位は−2.8Vになり、転送サイリスタT3のオン電圧Vonは−4.2Vになる。転送サイリスタT4、…のゲート電極G4、…の電位は−3.3Vのままであるので、オン電圧Vonは−4.7Vになる。
一方、ゲート電極G2の電位は−1.4Vであるので、ゲート電極Gc2の電位は−2.8Vとなり、発光制御サイリスタC2のオン電圧Vonは−4.2Vとなる。ちなみに、発光制御サイリスタC3、C4、…のオン電圧Vonは、それぞれのゲート電極Gc3、Gc4、…の電位が電源電圧Vgaの−3.3Vであるため、−4.7Vとなる。
このため、発光制御サイリスタC1はオフ状態のままとなり、いずれの発光サイリスタLiも点灯しない。
これにより、ゲート電極Gc1の電位はほぼHレベルの0Vに上昇し、ゲート電極Gs1の電位は−0.8Vに設定されるので、発光サイリスタL1のオン電圧Vonは−2.2Vになる。このとき、点灯信号φIはLレベル(−3.3V)であるので、発光サイリスタアレイ102において、発光サイリスタL1のみがオン状態となって点灯する。
期間T(Li)において、第1クロック信号φ1と第2クロック信号φ2とのLレベルが重なる期間(例えば、図12の時刻oと時刻pの期間)では、転送サイリスタTiと転送サイリスタTi+1が共にオン状態になるが、それ以外の期間においては、転送サイリスタアレイ103でオン状態になりうるのは1つの転送サイリスタTiに限られる。
同様に、期間T(Li)において、発光サイリスタアレイ102でオン状態になるのは1つの発光サイリスタLiに限られる。
一方、発光制御サイリスタCiは、実施の形態1と同じく、転送サイリスタTiがオン状態になったのちにオン状態になることで、対応する発光サイリスタLiを点灯可能な状態にするように働く。
以上説明したように、実施の形態2においては、第1クロック信号φ1および第2クロック信号φ2は発光サイリスタLiを番号順に点灯制御するための転送信号として、点弧信号φfは発光サイリスタLiを点灯可能な状態にする信号として使用される。
実施の形態1の第2クロック信号φ2を点弧信号φfに置き換えれば、実施の形態1で説明したことが実施の形態2に適用できる。さらに、同様に置き換えることで、図7に示した状態遷移表は、実施の形態2の発光素子チップ51の状態遷移表として適用しうる。
また、発光許可信号Enは、発光許可サイリスタTdのゲート電極Gtに供給され、発光許可サイリスタTdをオン状態に移行させるためのオン電圧Vonを上昇させるように働く。このため、発光許可サイリスタTdのアノード電極またはカソード電極に供給され、発光許可サイリスタTdをオン状態にするための大きな電流とは異なって、発光許可信号Enの供給は少ない電流で行いうる。
したがって、発光素子ヘッド90において、電流駆動能力が大きな電流バッファ回路の数が削減され、複数の発光許可信号Enを少ない電流で供給しうる。
図13は、実施の形態3における発光素子ヘッド90の構成を説明する概略図である。
実施の形態3における信号発生回路110は、第1クロック信号φ1、第2クロック信号φ2、電源電圧Vga、基準電位Vsub、第1発光許可信号En1〜第5発光許可信号En5に加え、第1消弧許可信号Eo1〜第5消弧許可信号Eo5を供給する。さらに、信号発生回路110は、点灯信号φIに代えて、消弧信号φeを供給する。なお、信号発生回路110は、すべての発光素子チップ51に対して、消弧信号φeを共通に供給する。一方、信号発生回路110は、各発光素子チップ51に対して、個別の第1消弧許可信号Eo1〜第5消弧許可信号Eo5を供給する。
なお、本実施の形態において、実施の形態1と同様のものについては、同じ符号を付してその詳細な説明を省略する。
発光素子チップ51は、実施の形態1における発光素子チップ51に第1pnpトランジスタTr1と第2pnpトランジスタTr2とを新たに設けた構成である。
また、新たに設けた第1pnpトランジスタTr1のコレクタ端子は点灯信号線74に接続されている。第1pnpトランジスタTr1のベース端子は、同じく新たに設けた第2pnpトランジスタTr2のコレクタ端子に接続されるとともに、消弧信号線77に接続されている。
一方、第2pnpトランジスタTr2のベース端子は消弧許可信号線78に接続されている。
消弧信号線77は抵抗を介して消弧信号端子101hに接続され、消弧許可信号線78は抵抗を介して消弧許可端子101gに接続されている。
第1pnpトランジスタTr1と第2pnpトランジスタTr2とのそれぞれのエミッタ端子は裏面共通電極81に接続され、基準電位Vsubが供給されている。
ここでは、期間T(♯1)において駆動制御が行われる発光素子チップ51の♯1を例として、発光素子チップ51の単体としての動作を説明する。よって、この例では、発光素子チップ51は発光許可信号Enとして第1発光許可信号En1が、消弧許可信号Eoとして第1消弧許可信号Eo1が供給されている。なお、図16では2個の発光サイリスタL1、L2の点灯制御を示している。この例では、時刻bから時刻rまでの期間が発光サイリスタL1の点灯制御を行う期間T(L1)となり、時刻rから時刻vまでの期間が発光サイリスタL2の点灯制御を行う期間T(L2)となる。
第1消弧許可信号Eo1は、時刻αにおいてHレベルからLレベルへと移行し、時刻βにおいてLレベルからHレベルへと移行する。なお、時刻αは、消弧信号φeがHレベルになった時刻c以降であればよく、時刻βは、消弧信号φeがLレベルになった時刻n以降で、発光サイリスタL2の点灯制御が開始される時刻rまでであればよい。
そして、消弧信号φeおよび第1消弧許可信号Eo1は期間T(Li)を周期としで繰り返されている。
初期状態(時刻aの直前)では、消弧信号φeは負の電圧(Lレベル)である。一方、第1消弧許可信号Eo1はHレベル(0V)である。
第1消弧許可信号Eo1がHレベルであるので、第2pnpトランジスタTr2は、エミッタ端子の電位とベース端子の電位とがともにHレベル(0V)であることからオフ状態で、エミッタ端子とコレクタ端子間は高抵抗状態である。このため、消弧信号線77は消弧信号φeに従って変化しうる。
点灯信号線74は、電源線71に抵抗を介して接続されているが、第1pnpトランジスタTr1によりHレベルの0Vに固定されている。
これは、図6に示した時刻cから時刻nで点灯信号φIがLレベルにあることと同じである。すなわち、消弧信号φeは図6に示した点灯信号φIと同じように発光サイリスタLiの点灯を終了させる働きをする。
すなわち、消弧許可信号Eoにより、図16の消弧信号φeをHレベルに維持する期間が時刻nから時刻β(時刻nから時刻βの破線で示す部分)まで延びたと同じことになる。
一方、消弧許可信号EoがHレベルにあると、発光素子チップ51の点灯の終了は消弧信号φeにより制御される。
また、前述したように、発光許可信号Enは、発光許可サイリスタTdのゲート電極Gtに供給され、発光許可サイリスタTdがオン状態に移行させるためのオン電圧Vonを上昇させるように働く。このため、発光許可サイリスタTdをオン状態にするための大きな電流と異なり、発光許可信号Enの供給は少ない電流で行いうる。
さらに、消弧信号φeは、第2pnpトランジスタTr2がオフ状態にあるときに、第1pnpトランジスタTr1のベース端子に供給され、第1pnpトランジスタTr1のエミッタ端子−ベース端子間を順バイアスに設定できればよい。また、消弧許可信号Eoは、第2pnpトランジスタTr2のベース端子に供給され、第1pnpトランジスタTr1のエミッタ端子−ベース端子間を順バイアスに設定できればよい。すなわち、消弧信号φeおよび消弧許可信号Eoは、共にpnpトランジスタのベース端子に供給されるので、エミッタ端子またはコレクタ端子に供給される大きな電流とは異なって、少ない電流でよい。
したがって、発光素子ヘッド90において、電流駆動能力が大きな電流バッファ回路の数が削減され、複数の発光許可信号、消弧信号、消弧許可信号を少ない電流で供給しうる。
さらに、本実施の形態では、発光素子チップをアノード電極を基準電位とした3端子のサイリスタを転送サイリスタ、発光制御サイリスタ、発光サイリスタおよび発光許可サイリスタとした場合について説明したが、カソード電極を基準電位とした3端子のサイリスタを転送サイリスタ、発光制御サイリスタ、発光サイリスタおよび発光許可サイリスタとした場合も、回路の極性を変更することによって用いうる。
本実施の形態では、発光素子チップをGaAs系の半導体で構成していたが、これに限られるものではなく、例えばGaP等、イオン注入によるp型半導体、n型半導体の製作が困難な化合物半導体を用いてもよい。
Claims (8)
- アノード電極、カソード電極およびゲート電極を有し、当該アノード電極と当該カソード電極との間が導通しないオフ状態から導通するオン状態に移行することで発光する発光サイリスタを複数備えた発光サイリスタアレイと、
前記発光サイリスタアレイのそれぞれの発光サイリスタの前記アノード電極と前記カソード電極との間に、当該発光サイリスタアレイのそれぞれの発光サイリスタに共通に、第1の電位差と当該第1の電位差よりも絶対値が大きい第2の電位差とを交互に設定する設定手段と、
前記発光サイリスタアレイのそれぞれの発光サイリスタのうち、点灯/非点灯の制御対象となる発光サイリスタを、順番に1つずつ指定する指定手段と、
前記指定手段によって前記発光サイリスタアレイにおける1つの発光サイリスタが指定され、且つ、前記設定手段によって当該発光サイリスタアレイのそれぞれの発光サイリスタが前記第2の電位差に設定された期間において、当該1つの発光サイリスタの前記ゲート電極に対し、当該1つの発光サイリスタをオフ状態からオン状態へと移行させるための移行電圧と当該1つの発光サイリスタをオフ状態に維持するための維持電圧とを交互に供給する供給手段と、
前記期間において、前記1つの発光サイリスタの前記ゲート電極に対し、前記移行電圧に代えて前記維持電圧を供給することで、当該1つの発光サイリスタの発光開始を阻止すると共に、当該期間における当該維持電圧の供給終了タイミングを可変とすることで、当該1つの発光サイリスタの点灯期間を調整する調整手段とを備え、
前記指定手段は、前記発光サイリスタアレイのそれぞれの発光サイリスタに接続され、オン状態に設定されることにより、接続される発光サイリスタを前記1つの発光サイリスタとして指定する発光制御サイリスタを複数備えた発光制御サイリスタアレイと、当該発光制御サイリスタアレイのそれぞれの発光制御サイリスタに接続され、順番にオン状態に設定されることにより、接続される発光制御サイリスタをオン状態に設定する転送サイリスタを複数備えた転送サイリスタアレイとを備え、
前記調整手段は、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタに接続され、オン状態に設定されることにより、オフ状態に設定されている発光制御サイリスタのオフ状態からオン状態への移行を阻止する発光許可サイリスタを
備える発光装置。 - 基板と、
前記基板上に形成され、点灯/非点灯が制御される発光サイリスタを複数有する発光サイリスタアレイと、
前記基板上に形成され、前記発光サイリスタアレイのそれぞれの発光サイリスタに接続され、順番にオン状態に設定されることにより、接続される発光サイリスタを点灯/非点灯の制御対象として指定する発光制御サイリスタを複数有する発光制御サイリスタアレイと、
前記基板上に形成され、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタに並列接続され、オン状態に設定されることにより、オフ状態に設定されている発光制御サイリスタのオフ状態からオン状態への移行を阻止する発光許可サイリスタと
を備える発光素子チップ。 - 前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタと交互に接続され、順番にオン状態に設定されることにより、接続される発光制御サイリスタをオン状態に設定する転送サイリスタを複数有する転送サイリスタアレイをさらに備えることを特徴とする請求項2記載の発光素子チップ。
- それぞれが、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタと前記転送サイリスタアレイのそれぞれの転送サイリスタとが交互に配列された間にあって、当該発光制御サイリスタおよび当該転送サイリスタに接続される複数のダイオードをさらに備えることを特徴とする請求項3記載の発光素子チップ。
- それぞれが互いに接続されると共に、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタに接続され、順番にオン状態に設定されることにより、接続される発光制御サイリスタをオン状態に設定する転送サイリスタを複数有する転送サイリスタアレイをさらに備えることを特徴とする請求項3記載の発光素子チップ。
- それぞれが前記転送サイリスタアレイのそれぞれの転送サイリスタの間にあって、当該転送サイリスタを相互に接続する複数のダイオードと、それぞれが当該転送サイリスタアレイのそれぞれの転送サイリスタとそれに接続される前記発光制御サイリスタアレイにおける発光制御サイリスタとの間にあって、当該転送サイリスタおよび当該発光制御サイリスタに接続する複数のダイオードとをさらに備えることを特徴とする請求項5記載の発光素子チップ。
- 前記発光制御サイリスタまたは前記発光許可サイリスタをオン状態にするための信号が入力される信号線と、当該信号線に当該信号を入力する入力端子とをさらに備え、前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタのアノード電極と前記発光許可サイリスタのアノード電極とが接続され、当該発光制御サイリスタアレイのそれぞれの発光制御サイリスタのカソード電極と前記発光許可サイリスタのカソード電極とが接続されるとともに、当該発光許可サイリスタのアノード電極またはカソード電極のいずれか一方が、当該発光制御サイリスタアレイのそれぞれの発光制御サイリスタのアノード電極またはカソード電極のいずれか一方よりも、当該入力端子に近い側で当該信号線に接続されていることを特徴とする請求項2記載の発光素子チップ。
- 前記転送サイリスタアレイのそれぞれの転送サイリスタおよび前記発光制御サイリスタアレイのそれぞれの発光制御サイリスタのそれぞれのゲート電極に電源電圧を共通に供給する電源線と、抵抗を介して当該電源線に接続され、前記発光サイリスタアレイのそれぞれの発光サイリスタのアノード電極またはカソード電極のいずれか一方に共通に接続された点灯信号線と、当該点灯信号線に接続され、当該点灯信号線の電位を、当該発光サイリスタが発光状態を継続できる電位と、当該発光サイリスタが発光状態を継続できない電位とに切り換えるスイッチ素子とをさらに備えることを特徴とする請求項2乃至7のいずれか1項記載の発光素子チップ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008289208A JP4811450B2 (ja) | 2008-11-11 | 2008-11-11 | 発光装置、発光素子チップ |
US12/467,362 US8193714B2 (en) | 2008-11-11 | 2009-05-18 | Light-emitting device including light-emitting thyristor array, light-emitting element chip including light-emitting thyristor array and light emission adjusting method for a light-emitting thyristor array |
AT09162132T ATE521479T1 (de) | 2008-11-11 | 2009-06-06 | Lichtemittierender elementchip |
EP09162132A EP2184171B1 (en) | 2008-11-11 | 2009-06-06 | Light-emitting element chip |
CN200910147382.XA CN101737644B (zh) | 2008-11-11 | 2009-06-18 | 发光装置、发光元件芯片以及发光调节方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008289208A JP4811450B2 (ja) | 2008-11-11 | 2008-11-11 | 発光装置、発光素子チップ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010115810A JP2010115810A (ja) | 2010-05-27 |
JP4811450B2 true JP4811450B2 (ja) | 2011-11-09 |
Family
ID=41100579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008289208A Expired - Fee Related JP4811450B2 (ja) | 2008-11-11 | 2008-11-11 | 発光装置、発光素子チップ |
Country Status (5)
Country | Link |
---|---|
US (1) | US8193714B2 (ja) |
EP (1) | EP2184171B1 (ja) |
JP (1) | JP4811450B2 (ja) |
CN (1) | CN101737644B (ja) |
AT (1) | ATE521479T1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012040704A (ja) * | 2010-08-13 | 2012-03-01 | Fuji Xerox Co Ltd | 発光チップ、発光装置、プリントヘッドおよび画像形成装置 |
JP5724520B2 (ja) * | 2011-03-28 | 2015-05-27 | 富士ゼロックス株式会社 | 発光チップ、プリントヘッドおよび画像形成装置 |
JP5760586B2 (ja) * | 2011-03-29 | 2015-08-12 | 富士ゼロックス株式会社 | 発光装置、プリントヘッドおよび画像形成装置 |
JP5874190B2 (ja) | 2011-04-07 | 2016-03-02 | 富士ゼロックス株式会社 | 発光装置、プリントヘッドおよび画像形成装置 |
JP5857831B2 (ja) * | 2012-03-23 | 2016-02-10 | 富士ゼロックス株式会社 | 発光チップ、プリントヘッド、画像形成装置およびセット−リセットフリップフロップ回路 |
JP6341345B1 (ja) | 2017-03-07 | 2018-06-13 | 富士ゼロックス株式会社 | 発光装置、画像形成装置及び光照射装置 |
CN107864532B (zh) * | 2017-11-03 | 2023-09-26 | 杰华特微电子股份有限公司 | Led调光电路和方法及led控制电路 |
JP7021529B2 (ja) * | 2017-12-20 | 2022-02-17 | 富士フイルムビジネスイノベーション株式会社 | 発光部品、プリントヘッド及び画像形成装置 |
JP7351149B2 (ja) * | 2019-09-03 | 2023-09-27 | 富士フイルムビジネスイノベーション株式会社 | 発光装置、光走査装置 |
CN114747297A (zh) * | 2019-11-26 | 2022-07-12 | 罗姆股份有限公司 | 发光控制系统、发光系统、发光控制装置以及发光装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6069644A (en) * | 1996-02-20 | 2000-05-30 | Canon Kabushiki Kaisha | Recording head and image forming apparatus using the same |
JP3308801B2 (ja) * | 1996-03-06 | 2002-07-29 | キヤノン株式会社 | 記録素子アレイ |
JP4411723B2 (ja) * | 2000-02-14 | 2010-02-10 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイ |
US6703790B2 (en) * | 2000-04-06 | 2004-03-09 | Nippon Sheet Glass Co., Ltd. | Method for driving a self-scanning light-emitting array |
CN100396497C (zh) * | 2000-09-05 | 2008-06-25 | 富士施乐株式会社 | 一种自扫描型发光元件阵列的驱动方法 |
JP4370776B2 (ja) | 2002-12-18 | 2009-11-25 | 富士ゼロックス株式会社 | 発光素子アレイ駆動装置およびプリントヘッド |
JP4767634B2 (ja) * | 2005-09-13 | 2011-09-07 | 株式会社沖データ | 発光集積回路、光学ヘッド、及びそれを用いた画像形成装置 |
JP5225592B2 (ja) * | 2006-02-20 | 2013-07-03 | 京セラ株式会社 | 発光素子アレイ、発光装置および画像形成装置 |
EP2006918A4 (en) | 2006-02-20 | 2012-05-30 | Kyocera Corp | LUMINESCENT ELEMENT ARRAY, LIGHT-EMITTING DEVICE, AND IMAGE FORMING DEVICE |
JP2008166610A (ja) * | 2006-12-28 | 2008-07-17 | Kyocera Corp | 発光素子アレイ、発光装置および画像形成装置 |
-
2008
- 2008-11-11 JP JP2008289208A patent/JP4811450B2/ja not_active Expired - Fee Related
-
2009
- 2009-05-18 US US12/467,362 patent/US8193714B2/en not_active Expired - Fee Related
- 2009-06-06 EP EP09162132A patent/EP2184171B1/en not_active Not-in-force
- 2009-06-06 AT AT09162132T patent/ATE521479T1/de not_active IP Right Cessation
- 2009-06-18 CN CN200910147382.XA patent/CN101737644B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN101737644A (zh) | 2010-06-16 |
JP2010115810A (ja) | 2010-05-27 |
CN101737644B (zh) | 2014-06-25 |
EP2184171A1 (en) | 2010-05-12 |
EP2184171B1 (en) | 2011-08-24 |
ATE521479T1 (de) | 2011-09-15 |
US20100117557A1 (en) | 2010-05-13 |
US8193714B2 (en) | 2012-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4811450B2 (ja) | 発光装置、発光素子チップ | |
JP4656227B2 (ja) | 発光素子ヘッドおよび画像形成装置 | |
US8305415B2 (en) | Light-emitting device including a light-up controller, driving method of self-scanning light-emitting element array and print head including the same | |
US8502849B2 (en) | Light-emitting device, print head and image forming apparatus | |
US8754354B2 (en) | Light-emitting device including a memory thyristor array, print head and image forming apparatus including the same | |
JP4803238B2 (ja) | 発光素子ヘッドおよび画像形成装置 | |
JP2010162889A (ja) | 発光素子アレイ駆動装置、プリントヘッド、画像形成装置および信号供給方法 | |
JP5724520B2 (ja) | 発光チップ、プリントヘッドおよび画像形成装置 | |
JP2010064338A (ja) | 発光装置、露光装置および画像形成装置 | |
US8325210B2 (en) | Light-emitting device, driving method of light-emitting device, print head and image forming apparatus | |
JP2020049720A (ja) | 発光装置、光源装置、プリントヘッド及び画像形成装置 | |
JP2012101497A (ja) | 発光チップ、発光装置、プリントヘッドおよび画像形成装置 | |
JP6209927B2 (ja) | 発光部品、プリントヘッド及び画像形成装置 | |
JP5316589B2 (ja) | 発光装置、プリントヘッドおよび画像形成装置 | |
JP2011194827A (ja) | 露光装置、露光装置の駆動方法、プリントヘッドおよび画像形成装置 | |
JP2012020498A (ja) | 発光装置、プリントヘッドおよび画像形成装置 | |
JP2013199039A (ja) | 発光チップ、プリントヘッド、画像形成装置およびセット−リセットフリップフロップ回路 | |
JP2018030319A (ja) | 露光装置、画像形成装置およびプログラム | |
JP2013151117A (ja) | 発光チップ、プリントヘッドおよび画像形成装置 | |
JP2012056209A (ja) | 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110726 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110808 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4811450 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140902 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |