JP7021529B2 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents
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Description
そこで本発明は、発光素子と発光素子を制御する素子との直列接続を転送素子により直接駆動する場合に比べ、誤動作を抑制した発光部品などを提供する。
請求項2に記載の発明は、複数の発光素子と、前記発光素子と直列接続され、オン状態になることで当該発光素子を発光又は発光量が増加した状態に設定する設定サイリスタと、前記設定サイリスタに対応して設けられ、オン状態が転送される転送サイリスタと、前記設定サイリスタと前記転送サイリスタとを接続し、当該転送サイリスタのオン状態を当該設定サイリスタに伝達するダイオードとを備え、前記発光素子及び前記設定サイリスタを有する第1のアイランドと、前記転送サイリスタ及び前記ダイオードを有する第2のアイランドと、を有する発光部品である。
請求項3に記載の発明は、基板と、前記基板上に設けられた第1のアイランドと第2のアイランドと第3のアイランドとを備え、前記第1のアイランドは、複数の発光素子を有し、前記第2のアイランドは、複数の前記発光素子のそれぞれと直列接続され、オン状態になることで当該発光素子を発光又は発光量が増加した状態に設定する複数の設定サイリスタを有し、前記第3のアイランドは、複数の前記設定サイリスタに対応してそれぞれが設けられ、オン状態が順に転送される複数の転送サイリスタと、複数の前記設定サイリスタと複数の前記転送サイリスタとをそれぞれ接続し、当該転送サイリスタのオン状態を当該設定サイリスタに伝達する複数のダイオードとを有する発光部品である。
請求項4に記載の発明は、前記転送サイリスタはカソード層を有し、前記ダイオードは、前記転送サイリスタのゲート層と同じ層をアノードとし、前記転送サイリスタのカソード層と同じ層をカソードとする、請求項1乃至3に記載の発光部品である。
請求項5に記載の発明は、前記発光素子の電流経路が狭窄されていることを特徴とする請求項1乃至3に記載の発光部品である。
請求項6に記載の発明は、請求項1乃至3に記載の発光部品を含む発光手段と、前記発光手段から出射される光を結像させる光学手段とを備えるプリントヘッドである。
請求項7に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、請求項1乃至3に記載の発光部品を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
請求項5の発明によれば、電流経路を狭窄しない場合に比べ、低消費電力化ができる。
請求項6の発明によれば、発光素子と発光素子を制御する素子との直列接続を転送素子により直接駆動する場合に比べ、プリントヘッドの誤動作が抑制される。
請求項7の発明によれば、発光素子と発光素子を制御する素子との直列接続を転送素子により直接駆動する場合に比べ、画像形成装置の誤動作が抑制される。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
ここでは、発光部品の一例である発光チップCを、一例として画像形成装置1に適用するとして説明する。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させる駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備える。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子はレーザダイオードLD)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1~C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1~C40の構成は同じであってよい。
本明細書では、「~」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「~」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1~C40は、発光チップC1から番号順に発光チップC40までを含む。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
発光チップCは、表面形状が矩形である基板80の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数のレーザダイオードLD1~LD128(区別しない場合は、レーザダイオードLDと表記する。)を含んで構成される発光部102を備える。さらに、発光チップCは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板80の一端部からφI端子、φ1端子の順に設けられ、基板80の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極91(後述する図6参照)が設けられている。レーザダイオードLDは、発光素子(発光に用いる素子)の一例である。ここで、基板80の表面において、レーザダイオードLD1~LD128の配列の方向をx方向、x方向と直交する方向をy方向とする。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1~C40が搭載され、信号発生回路110と発光チップC1~C40とを接続する配線(ライン)が設けられている。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1~C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1~C40に、点灯信号φI1~φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1~C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1~C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板80の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板80の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においてもレーザダイオードLDが主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)に示す発光チップC1~C40に、図4(a)に示したレーザダイオードLDの並び順(レーザダイオードLD1~LD128の番号順)の方向を矢印で示している。
回路基板62には、信号発生回路110の基準電位供給部160から、発光チップCの基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、信号発生回路110の電源電位供給部170から、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2~C40の構成は、発光チップC1と同じである。
そして、発光チップC1(C)は、設定サイリスタS1~S128(区別しない場合は、設定サイリスタSと表記する。)を備える。レーザダイオードLD1~LD128及び設定サイリスタS1~S128は、同じ番号のレーザダイオードLDと設定サイリスタSとが直列接続されている。ここでは、レーザダイオードLDのカソードと設定サイリスタSのアノードとが接続されている。なお、後述する図6(b)に示すように、設定サイリスタSは、基板80上に列状に配列されたレーザダイオードLD上に積層されることで、直列接続されている。よって、設定サイリスタS1~S128も列状に配列されている。
なお、ここでは転送素子の一例として転送サイリスタTを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
さらに、発光チップC1(C)は、電源線抵抗Rg1~Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
レーザダイオードLDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、レーザダイオードLDの数より多くてもよい。
なお、後述するように、ダイオード(レーザダイオードLD、調整ダイオードAD、結合ダイオードD、スタートダイオードSD)、サイリスタ(設定サイリスタS、転送サイリスタT)は、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内により表記する場合がある。
レーザダイオードLDのそれぞれのアノードは、発光チップC1(C)の基板80に接続されている(アノードコモン)。これらのアノードは、基板80の裏面に設けられたVsub端子である裏面電極91(後述の図6(b)参照)を介して電源ライン200a(図4(b)参照)に接続される。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
設定サイリスタSのそれぞれのカソードは、点灯信号線75に接続されている。点灯信号線75は、φI端子に接続されている。発光チップC1では、φI端子は、発光チップC1(C)の外側に設けられた電流制限抵抗RIを介して点灯信号ライン204-1に接続され、点灯信号発生部140から点灯信号φI1が送信される(図4(b)参照)。点灯信号φI1は、レーザダイオードLD1~LD128に点灯のための電流を供給する。なお、他の発光チップC2~C40のφI端子には、それぞれ電流制限抵抗RIを介して点灯信号ライン204-2~204-40が接続され、点灯信号発生部140から点灯信号φI2~φI40が送信される(図4(b)参照)。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。なお、基板80の表面において、レーザダイオードLD(レーザダイオードLD1~LD4)の配列の方向がx方向、x方向と直交する方向がy方向である。そして、基板80の裏面から表面に向かう方向をz方向とする。なお、xy平面に沿った方向を横方向、z方向を上方、-z方向を下方と呼ぶことがある。
アイランド301には、レーザダイオードLD1及び設定サイリスタS1が設けられている。アイランド302には、転送サイリスタT1、調整ダイオードAD1及び結合ダイオードD1が設けられている。アイランド303には、電源線抵抗Rg1が設けられている。アイランド304には、スタートダイオードSDが設けられている。アイランド305には電流制限抵抗R1が、アイランド306には電流制限抵抗R2が設けられている。
そして、発光チップCには、アイランド301、302、303と同様なアイランドが、並列して複数形成されている。これらのアイランドには、レーザダイオードLD2、LD3、LD4、…、設定サイリスタS2、S3、S4、…、転送サイリスタT2、T3、T4、…、調整ダイオードAD2、AD3、AD4、…、結合ダイオードD2、D3、D4、…などが、アイランド301、302、303と同様に設けられている。
アイランド301は、図6(b)に示すように、p型の基板80(基板80)上に、p型のアノード層81(pアノード層81)、発光層82、n型のカソード層83(nカソード層83)、トンネル接合(トンネルダイオード)層84(トンネル接合層84)、p型のアノード層85(pアノード層85)、n型のゲート層86(nゲート層86)、p型のゲート層87(pゲート層87)、n型のカソード層88(nカソード層88)が順に設けられて構成されている。
なお、電流狭窄層81bについては、後述する。
ここでは、pオーミック電極332は、調整ダイオードAD1のアノード端子、結合ダイオードD1のアノード端子及び転送サイリスタT1のゲートGt1の端子を兼ねている。
アイランド303に設けられた電源線抵抗Rg1は、pゲート層87で構成されている。つまり、電源線抵抗Rg1は、pゲート層87上に設けられたpオーミック電極333とpオーミック電極334との間のpゲート層87を抵抗とする。つまり、pアノード層81、発光層82、nカソード層83、トンネル接合層84、pアノード層85、nゲート層86は、機能を有しない。
図6(a)では、矢印でレーザダイオードLDの光が出射する方向を示している。レーザダイオードLDの光が出射する面は、前述したように劈開面となっている。このため、レーザダイオードLDの光が出射する面には、保護層90は設けられていない。
なお、保護層90を除去しないで、レーザダイオードLDの光を保護層90を介して出射させる場合には、保護層90は、レーザダイオードLDが出射する光に対して透光性であることがよい。
そして、相互に分離された複数のアイランド(アイランド301~アイランド306など)になるように、アイランド間の半導体層がエッチング(メサエッチング)により除去されている。なお、pアノード層81が基板80を兼ねてもよい。
なお、調整ダイオードAD、結合ダイオードD、電源線抵抗Rgを構成する場合には、前述したように異なる機能を有する。
点灯信号線75は、幹部75aと複数の枝部75bとを備える。幹部75aは設定サイリスタS/レーザダイオードLDの列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、アイランド301に設けられた設定サイリスタS1のカソード端子であるnオーミック電極321と接続されている。他の設定サイリスタSのカソード端子も同様に点灯信号線75に接続されている。そして点灯信号線75は、φI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
アイランド302に設けられた結合ダイオードD1のカソード端子であるnオーミック電極324は、隣接する転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続配線79で接続されている。
ここでは説明を省略するが、他のレーザダイオードLD、設定サイリスタS、転送サイリスタT、調整ダイオードAD、結合ダイオードDなどについても同様である。
図7は、第1の実施の形態に係る発光チップCにおいて、レーザダイオードLD1及び設定サイリスタS1が設けられたアイランド301、転送サイリスタTなどが設けられたアイランド302及び電源線抵抗Rg1が設けられたアイランド303の拡大断面図である。また、図7は、図6(a)のVIB-VIB線での断面図であるが、図6(b)とは逆の-x方向から見た断面図である。
なお、接続配線341を介して基板80に接続するために、pアノード層85を露出させた領域を、接地領域と表記する。
ここで、トンネル接合層84を説明する。
図8は、レーザダイオードLDと設定サイリスタSとの積層構造をさらに説明する図である。図8(a)は、レーザダイオードLDと設定サイリスタSとの積層構造における模式的なエネルギーバンド図、図8(b)は、トンネル接合層84の逆バイアス状態におけるエネルギーバンド図、図8(c)は、トンネル接合層84の電流電圧特性を示す。
図8(a)のエネルギーバンド図に示すように、図7のnオーミック電極321と裏面電極91との間に、レーザダイオードLDと設定サイリスタSとが順バイアスになるように電圧を印加すると、トンネル接合層84のn++層84aとp++層84bとの間が逆バイアスになる。
一方、図8(b)に示すように、トンネル接合層84(トンネル接合)は、逆バイアス(-V)されると、p++層84b側の価電子帯(バレンスバンド)の電位Evが、n++層84a側の伝導帯(コンダクションバンド)の電位Ecより上になる。そして、p++層84bの価電子帯(バレンスバンド)から、n++層84a側の伝導帯(コンダクションバンド)に電子がトンネルする。そして、逆バイアス電圧(-V)が増加するほど、電子がトンネルしやすくなる。すなわち、図8(c)に示すように、トンネル接合層84(トンネル接合)は、逆バイアスにおいて、電流が流れやすい。
後述するように、設定サイリスタSは、接続された転送サイリスタTがターンオンしてオン状態になると、オン状態への移行が可能な状態(移行可能な状態)になる。そして、点灯信号φIが後述するように「L」になると、設定サイリスタSがターンオンしてオン状態になるとともに、レーザダイオードLDを点灯させる(点灯を設定する)。
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層85、pゲート層87)、n型の半導体層(nゲート層86、nカソード層88)を基板80上に積層して構成されている。つまり、サイリスタは、pnpn構造を成している。ここでは、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとして説明する。
Vga端子に供給される電源電位Vgaは、「L1」(-3.3V)である。また、第1転送信号φ1、第2転送信号φ2は、「H」(0V)と「L1」(-3.3V)とを有する信号である。そして、点灯信号φIは、「H」(0V)と「L2」(-5V)とを有する信号である。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧以下の電位(絶対値で以上となる負の電位)がアノードとカソードとの間に印加されるとオン状態に移行(ターンオン)する。ここで、サイリスタのしきい電圧は、ゲートの電位からpn接合の順方向電位Vd(1.5V)を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは0Vであるので、ゲートは、0Vになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からpn接合の順方向電位Vd(1.5V)を引いた電位に近い電位となる。ここでは、アノードは0Vであるので、オン状態のサイリスタのカソードは、-1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位以下の電位(絶対値で以上となる負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
なお、他の転送サイリスタTも同様である。
点灯信号φI1が「H」(0V)である場合、直列接続されたレーザダイオードLD1のアノードが接地電位Vsub(「H」0V)であり、設定サイリスタS1のカソードが「H」(0V)である。よって、レーザダイオードLD1及び設定サイリスタS1は、オフ状態である。そして、レーザダイオードLD1と設定サイリスタS1との接続点の電位も0Vである。
なお、他のレーザダイオードLDと設定サイリスタSとでも同様である。
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1~C40を備える(図3、4参照)。
発光チップC1~C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図9は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図9では、発光チップC1のレーザダイオードLD1~LD5の5個のレーザダイオードLDの点灯(発光)又は非点灯(非発光)を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図9では、発光チップC1のレーザダイオードLD1、LD2、LD3、LD5を点灯させ、レーザダイオードLD4を非点灯(非発光)としている。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L1」(-3.3V)に移行する。そして、期間T(2)の終了時刻i後の時刻jにおいて「L1」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
ここでは、発光チップC1のレーザダイオードLD1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「L2」(-5V)に移行する。そして、時刻dで「L2」から「H」に移行し、時刻eにおいて「H」を維持する。
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L1」(-3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1~C40のそれぞれのVsub端子は「H」になる(図4参照)。
同様に、電源ライン200bは電源電位Vgaの「L1」(-3.3V)になり、発光チップC1~C40のそれぞれのVga端子は「L1」になる(図4参照)。これにより、発光チップC1~C40のそれぞれの電源線71は「L1」になる(図5参照)。
転送サイリスタTのアノード(pアノード層85)は、接続配線341を介して、基板80に接続されている。基板80は、裏面に設けられた裏面電極91を介して、「H」(0V)に設定されたVsub端子に接続されている(図6、図7参照)。つまり、転送サイリスタTのアノード(pアノード層85)は、「H」(0V)になる。
このように、調整ダイオードADは、転送サイリスタTのゲートGtと設定ダイオードSのゲートGsとの間に設けられ、設定ダイオードSのしきい電圧を調整するために用いられている。
時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L1」(-3.3V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L1」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L1」(-3.3V)に移行する。すると、奇数番号の転送サイリスタTのカソードが「L1」となり、奇数番号の転送サイリスタT(アノードとカソードとの間)に-3.3Vが印加される。転送サイリスタT1は、しきい電圧が-3Vであるので、ターンオンする。しかし、番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が-4.8Vであるので、ターンオンできない。
しかし、第1転送信号線72の電位は、転送サイリスタT1がターンオンしたことにより、-1.5Vになっているので、番号が3以上の奇数番号の転送サイリスタTはターンオンできない。
つまり、第1転送信号φ1が「H」(0V)から「L1」(-3.3V)に移行すると転送サイリスタT1のみがターンオンする。
時刻cにおいて、点灯信号φI1が「H」(0V)から「L2」(-5V)に移行する。
点灯信号φI1が「H」から「L2」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「L2」(-5V)に移行する。これにより、レーザダイオードLDと設定サイリスタSとの直列接続(レーザダイオードLDのアノードと設定サイリスタSのカソードとの間)に-5Vが印加される。前述したように、点灯信号φI1が「H」(0V)である場合、つまり点灯信号線75が「H」(0V)である場合には、レーザダイオードLDと設定サイリスタSとの接続点は、「H」(0V)である。よって、点灯信号線75が「H」(0V)から「L2」(-5V)に移行すると、設定サイリスタS(アノードとカソードとの間)に5Vが印加される。
点灯信号線75の電位が-3.2Vになると、しきい電圧が-4.5Vの設定サイリタS2、しきい電圧が-6Vの設定サイリスタS3、しきい電圧が-6.3Vの番号が4以上の設定サイリスタSは、ターンオンできない。
つまり、点灯信号φI1が「H」(0V)から「L2」(-5V)に移行すると、設定サイリスタS1のみがターンオンして、レーザダイオードLD1のみが点灯(発光)する。
時刻cの直後において、転送サイリスタT1、設定サイリスタS1がオン状態にあって、レーザダイオードLD1が点灯(発光)している。
時刻dにおいて、点灯信号φI1が「L2」(-5V)から「H」(0V)に移行する。
点灯信号φI1が「L2」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が-3.2Vから「H」(0V)に移行する。すると、設定サイリスタS1及びレーザダイオードLD1のそれぞれのカソード及びアノードが「H」(0V)になって、設定サイリスタS1がターンオフするとともに、レーザダイオードLD1が消灯する(非点灯(非発光)になる)。レーザダイオードLD1の点灯期間は、点灯信号φI1が「H」から「L2」に移行した時刻cから、点灯信号φI1が「L2」から「H」に移行する時刻dまでの、点灯信号φI1が「L2」である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L1」(-3.3V)に移行する。ここで、レーザダイオードLD1を点灯制御する期間T(1)が終了し、レーザダイオードLD2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L1」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」(0V)から「L1」(-3.3V)に移行する。前述したように、転送サイリスタT2は、しきい電圧が-3Vであるので、ターンオンする。なお、番号が4以上の偶数番号の転送サイリスタTは、しきい電圧が-4.8Vであるのでターンオンできない。
また、転送サイリスタT2がターンオンすることで、ゲートGt2の電位が「H」(0V)、ゲートGt3の電位が-1.5V、ゲートGt4の電位が-3V、番号が5以上のゲートGtの電位が「L1」(-3.3V)になる。つまり、転送サイリスタT3のしきい電圧が-3V、転送サイリスタT4のしきい電圧が-4.5V、番号が5以上の転送サイリスタTのしきい電圧が-4.8Vになる。
しかし、第2転送信号線73の電位は、転送サイリスタT2がターンオンしたことにより、-1.5Vになっているので、番号が4以上の偶数番号の転送サイリスタTはターンオンできない。
なお、設定サイリスタS1のしきい電圧は、-3Vが維持されている。
時刻eの直後において、転送サイリスタT1、T2がオン状態にある。
時刻fにおいて、第1転送信号φ1が「L1」(-3.3V)から「H」(0V)に移行する。
第1転送信号φ1が「L1」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L1」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノード及びカソードがともに「H」(0V)になって、ターンオフする。
時刻gにおいて、点灯信号φI1が「H」(0V)から「L2」(-5V)に移行すると、時刻cでのレーザダイオードLD1及び設定サイリスタS1と同様に、設定サイリスタS2がターンオンして、レーザダイオードLD2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「L2」(-5V)から「H」(0V)に移行すると、時刻dでのレーザダイオードLD1及び設定サイリスタS1と同様に、設定サイリスタS2がターンオフして、レーザダイオードLD2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L1」(-3.3V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が-3Vの転送サイリスタT3がターンオンする。時刻iで、レーザダイオードLD2を点灯制御する期間T(2)が終了し、レーザダイオードLD3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
なお、点灯信号φIが「H」(0V)に維持されると、設定サイリスタSをオフ状態に維持するとともに、レーザダイオードLDを非点灯(非発光)に維持する。すなわち、点灯信号φIは、レーザダイオードLDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各レーザダイオードLDの点灯又は非点灯を制御する。
図10は、調整ダイオードADを備えない自己走査型発光素子アレイ(SLED)が搭載された発光チップC′の回路構成を説明する等価回路図である。ここでも、信号発生回路110との関係において図4における発光チップC1に対応する発光チップC′1を例に、発光チップC′を説明する。そこで、図10において、発光チップC′を発光チップC′1(C′)と表記する。
前述したように、調整ダイオードADは設定ダイオードSのしきい電圧を調整することから、調整ダイオードADを備える発光チップC1と調整ダイオードADを備えない発光チップC′1とでは、設定サイリスタSのしきい電圧が異なる。
以下では、発光チップC′1における設定サイリスタSのしきい電圧について説明する。
時刻aにおいて、基準電位Vsubが「H」(0V)、電源電位Vgaが「L1」(-3.3V)に設定されて、発光チップC′1のVsub端子が「H」(0V)、Vga端子が「L1」(-3.3V)になり、第1転送信号φ1、第2転送信号φ2、点灯信号φI1がそれぞれ「H」(0V)に設定されて、発光チップC′1のφ1端子、φ2端子、φI1端子が「H」(0V)になる。
発光チップC′1では、設定サイリスタSのゲートGsは、転送サイリスタTのゲートGtに直接接続されている。よって、設定サイリスタSのしきい電圧は、転送サイリスタTのしきい電圧と同じとなる。つまり、設定サイリスタS1のしきい電圧は-3V、設定サイリスタS2のしきい電圧は-4.5V、番号が3以上の設定サイリスタSのしきい電圧は-4.8Vとなる。
時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L1」(-3.3V)に移行し、第1転送信号線72が「H」(0V)から「L1」(-3.3V)になると、転送サイリスタT1がターンオンする。
これにより、ゲートGt1の電位は、転送サイリスタT1のアノードの電位である「H」(0V)になる。そして、ゲートGt2の電位が-1.5V、ゲートGt3の電位が-3V、番号が4以上のゲートGtの電位が電源電位Vgaの「L1」(-3.3V)になる。設定サイリスタSのゲートGsは、転送サイリスタTのゲートGtに接続されているので、設定サイリスタS1のしきい電圧は-1.5V、設定サイリスタS2のしきい電圧は-3V、設定サイリスタS3のしきい電圧は-4.5V、番号が4以上の設定サイリスタSのしきい電圧は-4.8Vになる。
時刻cにおいて、点灯信号φI1が「H」(0V)から「L2」(-5V)に移行し、点灯信号線75が「H」(0V)から「L2」(-5V)になる。点灯信号φI1が「H」(0V)である場合、直列接続されたレーザダイオードLDと設定サイリスタSとの接続点は、0Vであった。よって、設定サイリスタS(アノードとカソードとの間)に-5Vが印加される。このとき、しきい電圧が-1.5Vの設定サイリスタS1、しきい電圧が-3Vの設定サイリスタS2、しきい電圧が-4.5Vの設定サイリスタS3、しきい電圧が-4.8Vの番号が4以上の設定サイリスタSが、ターンオン条件を満たすことになる。
また、点灯信号線75の電位が負側に変動した場合には、設定サイリスタS2、S3などがターンオンしやすくなる。つまり、誤動作が発生しやすい。
そして、設定サイリスタS1がターンオンすると、点灯信号線75の電位は、-3.2Vになるので、しきい電圧が-4.5Vの設定サイリスタS2は、ターンオンしにくい。点灯信号線75の電位が負側に変動しても、-4.5V以下にならなければ設定サイリスタS2は、ターンオンしない。したがって、点灯信号線75の電圧変動の余裕(電圧変動マージン)が1.3Vある。
つまり、調整ダイオードADを備える発光チップC1(C)では、誤動作が抑制されている(誤動作の発生が低減されている)。
発光チップCの製造方法について説明する。
図11、図12、図13及び図14は、発光チップCの製造方法を説明する図である。図11(a)は、積層半導体層形成工程、図11(b)は、nオーミック電極形成工程、図11(c)は、分離エッチング工程である。図12(d)は、電流阻止部形成工程、図12(e)は、カソード領域形成工程、図12(f)は、接地領域形成工程である。図13(g)は、pオーミック電極等形成工程、図13(h)は、保護層形成工程、図13(i)は、配線形成工程である。図14(j)は、裏面電極形成工程、図14(k)は、光出射面形成工程である。
ここでは、図7に示したアイランド301、302の断面図で説明する。これらのアイランドの断面図は、図6(a)のVIB-VIB線での断面図であるが、図6(b)とは逆の-x方向から見た断面図である。なお、アイランド303は、アイランド302と同様であるので省略する。また、不純物の導電型をp、nで表記する。
以下順に説明する。
pアノード(クラッド)層81の下側pアノード(クラッド)層81a、上側pアノード(クラッド)層81cは、例えば不純物濃度5×1017/cm3のp型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
ここでは、電流狭窄層81bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
nオーミック電極には、例えばnカソード層88のn型のGaAs系の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などが用いられる。
そして、nオーミック電極は、例えばリフトオフ法などにより形成される。
電流狭窄層81bの酸化は、例えば、300~400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層81bのAlを酸化させることで行う。このとき、露出した側面から酸化が進行し、レーザダイオードLDが形成されるアイランド(アイランド301など)の周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。そして、電流阻止部β以外の部分が電流通過部αとなる。
pオーミック電極及び接続配線341には、例えばpゲート層87、pアノード層、p型の基板80などp型のGaAs系の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などが用いられる。ここでは、pオーミック電極及び接続配線341をpオーミック電極等と表記する。
そして、pオーミック電極等は、例えばリフトオフ法などにより形成される。
そして、nオーミック電極(nオーミック電極321、322、323、234など)及びpオーミック電極(pオーミック電極331など)上の保護層90にスルーホール(開口)が形成される。
配線には、Au、Alなどが用いられる。
裏面電極91には、p型のGaAs系の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などが用いられる。
このときの劈開は、レーザダイオードLDからの光の出射方向に電流阻止部βが含まれないように行われる。
設定サイリスタS及び転送サイリスタTは発光することを要しない。よって、レーザダイオードLDを量子井戸構造として発光特性などを向上させるとともに、設定サイリスタS及び転送サイリスタTによる駆動特性などを向上させうる。すなわち、発光部102のレーザダイオードLDと、駆動部101の転送サイリスタT及び設定サイリスタSとを別々に(独立して)設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図れる。
この場合、発光特性と駆動特性とを別々に(独立して)設定しえない。
なお、トンネル接合層84を設けないと、レーザダイオードLDと設定サイリスタSとの間の接合が逆バイアスになる。このため、レーザダイオードLDと設定サイリスタSとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。よって、点灯信号φIの電圧が高くなってしまう。
すなわち、レーザダイオードLDと設定サイリスタSとをトンネル接合層84を介して積層することで、トンネル接合層84を介さない場合に比べて、点灯信号φIの電圧が低く抑えられる。
また、トンネル接合層84のように、不純物濃度を他の層よりも高くするためには、低温成長せざるを得ない。すなわち、成長条件(温度、成長速度、比率)を変えねばならない。このため、トンネル接合層84上に設けられる半導体層は、最適な成長条件からずれてしまう。
この結果、トンネル接合層84上に設けられる半導体層は、欠陥が多く含まれることになる。
図15では、pアノード層85を露出させた接地領域がアイランド302のアイランド303側に設けられている。そして、接地領域において露出させたpアノード層85とp型の基板80とが接続配線342により接続されている。これは、発光チップCの平面レイアウトの変更で対応できる。
さらに発光チップCの平面レイアウトを変更することにより、接地領域をさらに他の場所に設けてもよい。
上記の発光チップCにおいては、トンネル接合層84を介して、レーザダイオードLD上に設定サイリスタSを積層した。
トンネル接合層84の代わりに、金属的な導電性を有し、III-V族の化合物半導体層にエピタキシャル成長するIII-V族化合物層を用いてもよい。この場合、上記の説明における「トンネル接合層84」を以下に説明する「金属的導電性III-V族化合物層84」に置き換えればよい。
図16(a)は、組成比x(x=0~1)のInNと組成比(1-x)のInAsとの化合物であるInNAsに対するバンドギャップエネルギ(eV)を示す。
図16(b)は、組成比x(x=0~1)のInNと組成比(1-x)のInSbとの化合物であるInNSbに対するバンドギャップエネルギ(eV)を示す。
図16(b)に示すように、InNSbは、例えばInNの組成比xが約0.2~約0.75の範囲において、バンドギャップエネルギが負になる。
すなわち、InNAs及びInNSbは、上記の範囲において、金属的な導電特性(導電性)を示すことになる。
そして、InNAs及びInNSbに、Al、Ga、Ag、Pなどが含まれても、組成次第でバンドギャップエネルギを0近傍もしくは負に維持することができ、電位に勾配があれば電流が流れる。
これに対して、同様にIII-V族化合物であるInNの格子定数は、閃亜鉛鉱構造において約5.0Å、InAsの格子定数は、約6.06Åである。よって、InNとInAsとの化合物であるInNAsの格子定数は、GaAsなどの5.6Å~5.9Åに近い値になりうる。
また、III-V族化合物であるInSbの格子定数は、約6.48Åである。よって、InNの格子定数の約5.0Åであるので、InSbとInNとの化合物であるInNSbの格子定数を、GaAsなど5.6Å~5.9Åに近い値になりうる。
前述したように、レーザダイオードLDなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、設定サイリスタSは、ターンオンして、レーザダイオードLDに電流が供給できればよい。すなわち、設定サイリスタSは、欠陥の影響を受けにくい。
また、上記の発光チップCにおいては、トンネル接合層84を介して、レーザダイオードLD上に、設定サイリスタSを積層した。よって、点灯信号φIに用いる電圧が絶対値において大きくなった。前述したように、「L2」(-5V)を用いていた。
そこで、点灯信号φIに用いる電圧を絶対値において低減するために、設定サイリスタSに印加される電圧を低減する電圧低減層89を用いてもよい。
電圧低減層89は、設定サイリスタSのpアノード層85とnゲート層86との間に設けられている。このようにすることで、転送サイリスタTに同様な構成となる。
電圧低減層89は、pアノード層85の一部として、pアノード層85と同様の不純物濃度のp型であってもよく、nゲート層86の一部として、nゲート層86と同様の不純物濃度のn型であってもよい。また、電圧低減層89はi層であってもよい。
図18は、サイリスタの構造とサイリスタの特性を説明する図である。図18(a)は、電圧低減層89を備えるサイリスタSAの断面図、図18(b)は、電圧低減層89を備えないサイリスタSBの断面図、図18(c)は、サイリスタ特性である。図18(a)、(b)は、例えば、レーザダイオードLDに積層されていない設定サイリスタSの断面に相当する。よって、裏面電極91は、pアノード層85の裏面に設けられているとする。
図18(a)に示すように、サイリスタSAは、pアノード層85とnゲート層86との間に、電圧低減層89を備える。なお、電圧低減層89は、pアノード層85と同様な不純物濃度のp型であれば、pアノード層85の一部として働き、nゲート層86と同様な不純物濃度のn型であれば、nゲート層86の一部として働く。電圧低減層89はi層であってもよい。
図18(b)に示すサイリスタSBは、電圧低減層89を備えない。
図18(c)に示すように、サイリスタSAでは、pアノード層85、nゲート層86、pゲート層87、nカソード層88に比べ、バンドギャップエネルギが小さい層である電圧低減層89を設けている。よって、サイリスタSAの立ち上がり電圧Vr(A)は、電圧低減層89を備えないサイリスタSBの立ち上がり電圧Vr(B)に比べて低い。さらに、電圧低減層89は、一例として、発光層82のバンドギャップよりも小さいバンドギャップを有する層である。
これにより、サイリスタ及び発光素子がオンした状態で、サイリスタ及び発光素子に印加する電圧が低減される。
GaAsの格子定数は、約5.65Åである。AlAsの格子定数は、約5.66Åである。よって、この格子定数に近い材料は、GaAs基板に対してエピタキシャル成長しうる。例えば、GaAsとAlAsとの化合物であるAlGaAsやGeは、GaAs基板に対してエピタキシャル成長しうる。
また、InPの格子定数は、約5.87Åである。この格子定数に近い材料は、InP基板に対してエピタキシャル成長しうる。
また、GaNの格子定数は、成長面によって異なるが、a面が3.19Å、c面が5.17Åである。この格子定数に近い材料はGaN基板に対してエピタキシャル成長しうる。
例えば、GaAsのバンドギャップエネルギは、約1.43eVである。よって、電圧低減層89を用いないと、サイリスタの立ち上がり電圧Vrは、約1.43Vとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Vrは、0V超且つ1.43V未満としうる(0V<Vr<1.43V)。
これにより、サイリスタがオン状態にある時の、電力消費が低減される。
前述したように、レーザダイオードLDなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、サイリスタ(設定サイリスタS)は、ターンオンして、レーザダイオードLDに電流が供給できればよい。よって、電圧低減層89を含むサイリスタを発光層として用いるのではなく、電圧低減のために用いるのであれば、サイリスタを構成する半導体層に欠陥が含まれてもよい。
図20は、変形例1-1を説明するレーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。なお、保護層90を省略している。また、図20は、図6(b)に示したアイランド301の断面図であるが、図6(a)の-y方向から見た図である。この状態ではpオーミック電極331が見えなくなるため、pオーミック電極331の部分は、図6(a)の-x方向から見た図とした。以下同様である。
なお、電流狭窄層は、レーザダイオードLDのnカソード(クラッド)層83や設定サイリスタSのnカソード層88に設けてもよい。
図21は、変形例1-2を説明するレーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例1-2では、電流狭窄層81bの代りに、電流通過部αに対応する部分にトンネル接合層84が設けられている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
前述したように、トンネル接合層84は、逆バイアス状態において電流が流れやすい。しかし、トンネル接合でないnカソード(クラッド)層83とpアノード層85との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分にトンネル接合層84を設けると、レーザダイオードLDに流れる電流が中央部に制限される。
図22は、変形例1-3を説明するレーザダイオードLDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例1-3では、nカソード(クラッド)層83を分布ブラッグ反射層(DBR:Distributed Bragg Reflector)(以下では、DBR層と表記する。)としている。DBR層は、屈折率差を設けた半導体層を複数積層して構成される。そして、DBR層は、レーザダイオードLDの出射する光を反射するように構成されている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
第1の実施の形態に係る発光チップCでは、発光素子をレーザダイオードLDとした。第2の実施の形態に係る発光チップCでは、発光素子を発光ダイオードLEDとしている。
発光チップCにおける発光ダイオードLEDと設定サイリスタSとの積層された構成を除く他の構成は、第1の実施の形態と同様であって、レーザダイオードLDを発光ダイオードLEDに置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。
第2の実施の形態に係る発光チップCでは、p型の基板80上に、発光ダイオードLEDを構成するpアノード層81、発光層82、nカソード層83が積層され、トンネル接合層84を介して、設定サイリスタSを構成するpアノード層85、nゲート層86、pゲート層87、nカソード層88が積層されている。
そして、pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cで構成されている。
nカソード層83は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
なお、他は、第1の実施の形態と同様である。
この場合、光は、トンネル接合層84を通過して出射する。トンネル接合層84は、高濃度に不純物を含むため、光を吸収するおそれがある。この場合であっても、光量が小さくてもよい用途には用いうる。例えば、光量が放射エネルギでnW又はμWなどでもよい用途に使用しうる。他の変形例及び他の実施の形態でも同様である。
図24は、変形例2-1を説明する発光ダイオードLEDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例2-1では、発光層82を2つのDBR層で挟んでいる。すなわち、pアノード層81及びnカソード層83がDBR層として構成されている。pアノード層81は、電流狭窄層81bを含んでいる。すなわち、pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cの順で積層され、下側pアノード層81a、上側pアノード層81cがDBR層として構成されている。
なお、下側pアノード層81a、上側pアノード層81c、nカソード層83を、下側pアノード(DBR)層81a、上側pアノード(DBR)層81c、nカソード(DBR)層83と表記することがある。
また、電流狭窄層81bを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
図25は、変形例2-2を説明する発光ダイオードLEDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例2-2では、図24に示した発光チップCのnカソード(DBR)層83をDBR層としないnカソード層83とし、その代りnカソード層88をDBR層としている。よって、nカソード層88をnカソード(DBR)層88と表記する。他の構成は、第1の実施の形態に係る発光チップCと同様である。
なお、発光ダイオードLEDからの光が、トンネル接合層84、金属的導電性III-V族化合物層、電圧低減層89などにより吸収されて、出射する光量が低下することがある。この場合であっても、光量が小さくてもよい用途には用いうる。
図26は、変形例2-3を説明する発光ダイオードLEDと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例2-3では、図24に示した発光チップCのnカソード(DBR)層83をDBR層としないnカソード層83としている。他の構成は、第1の実施の形態に係る発光チップCと同じである。
また、発光層82から出射した光の内、基板80側に向う光が反射されて、出射口側に向かう。よって、pアノード層81がDBR層でない場合に比べ、光利用効率が向上する。
第1の実施の形態に係る発光チップCでは、発光素子をレーザダイオードLDとし、第2の実施の形態に係る発光チップCでは、発光素子を発光ダイオードLEDとした。第3の実施の形態に係る発光チップCでは、発光素子として垂直共振器面発光レーザVCSEL(Vertical Cavity Surface Emitting Laser)としている。
発光チップCにおける垂直共振器面発光レーザVCSELと設定サイリスタS(転送サイリスタTを含む)との積層された構成を除く他の構成は、第1の実施の形態と同様であって、レーザダイオードLDを垂直共振器面発光レーザVCSELに置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。
垂直共振器面発光レーザVCSELと設定サイリスタSとが積層されている。
基本的な構成は、図24に示した第2の実施の形態に係る発光チップCと同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層83)とで挟まれた発光層82において、光を共振させてレーザ発振させている。2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層83)との反射率が例えば99%以上になるとレーザ発振する。
また、第1の実施の形態における変形例1-1と同様に、設定サイリスタSのpアノード層85に、電流狭窄層を設けてもよい。また、発光ダイオードLEDのnカソード層83、設定サイリスタSのnカソード層88に、電流狭窄層を設けてもよい。
トンネル接合層84での光の吸収を回避する方法として、nオーミック電極321の中央開口部の一部又は全部において、設定サイリスタSのnカソード層88、pゲート層87、nゲート層86、pアノード層85、トンネル接合層84の厚さ方向における一部又は全部をエッチングによって取り除いてもよい。トンネル接合層84の代わりに金属的導電性III-V族化合物層を用いる場合は、金属的導電性III-V族化合物層の厚さ方向に一部もしくは全部をエッチングによって取り除けばよい。さらに、電圧低減層89を用いる場合にも、同様に取り除けばよい。
図28は、変形例3-1を説明する垂直共振器面発光レーザVCSELと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例3-1の基本的な構成は、図25に示した第2の実施の形態に係る発光チップCの変形例2-2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層88)とで挟まれた発光層82において、光を共振させてレーザ発振させている。
図29は、変形例3-2を説明する垂直共振器面発光レーザVCSELと設定サイリスタSとが積層されたアイランド301の拡大断面図である。
変形例3-2の基本的な構成は、図21に示した第1の実施の形態に係る発光チップCの変形例1-2において、pアノード層81とpアノード層85とをDBR層としている。他の構成は、変形例1-2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、発光層82とnカソード層83とを挟む2つのDBR層(pアノード(DBR)層81とpアノード(DBR)層85)において、光を共振させてレーザ発振させている。
なお、トンネル接合層84を電流狭窄に使用しているので、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
第1の実施の形態から第3の実施の形態では、発光素子(レーザダイオードLD、発光ダイオードLD又は垂直共振器面発光レーザVCSEL)を設定サイリスタSと積層して直列接続されていた。
第4の実施の形態に係る発光チップCは、発光素子と設定サイリスタSとが積層されないで、接続配線で直列接続されている。
以下では、発光素子をレーザダイオードLDとして説明する。
なお、接続配線74は、アイランド301bのnカソード(クラッド)層83に接続されてもよい。
つまり、レーザダイオードLDと設定サイリスタSとは、積層されることで直列接続されてもよく、接続配線で直列接続されてもよい。
なお、発光素子は、レーザダイオードLDの代わりに、前述した変形例や他の実施の形態で説明した発光ダイオードLEDや垂直共振器面発光レーザVCSELであってもよい。
pアノード層81は、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
GaN基板上では酸化による狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合層を電流狭窄に用いた構成(図20、図29)や金属的導電性III-V族化合物層を電流狭窄に用いた構成が望ましい構造である。又は、イオン注入を電流狭窄方法として使用することも有効である。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
InP基板上では酸化による狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合層を電流狭窄に用いた構成(図20、図29)や金属的導電性III-V族化合物層を電流狭窄に用いた構成が望ましい構造である。又は、イオン注入を電流狭窄に使用することも有効である。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
さらに、それぞれの実施の形態を、他の実施の形態と組み合わせて用いてもよい。
Claims (7)
- 複数の発光素子と、
前記発光素子と直列接続するように積層され、オン状態になることで当該発光素子を発光又は発光量が増加した状態に設定する設定サイリスタであって、ゲート層を有する設定サイリスタと、
前記設定サイリスタに対応して、且つ、当該設定サイリスタ及び前記発光素子とは積層されずに設けられ、オン状態が転送される転送サイリスタであって、ゲート層を有する転送サイリスタと、
前記設定サイリスタのゲート層と前記転送サイリスタのゲート層とを接続し、当該転送サイリスタのオン状態を当該設定サイリスタに伝達するダイオードであって、当該転送サイリスタとは一体に設けられ、当該設定サイリスタとは一体に設けられていないダイオードと
を備える発光部品。 - 複数の発光素子と、
前記発光素子と直列接続され、オン状態になることで当該発光素子を発光又は発光量が増加した状態に設定する設定サイリスタと、
前記設定サイリスタに対応して設けられ、オン状態が転送される転送サイリスタと、
前記設定サイリスタと前記転送サイリスタとを接続し、当該転送サイリスタのオン状態を当該設定サイリスタに伝達するダイオードとを備え、
前記発光素子及び前記設定サイリスタを有する第1のアイランドと、前記転送サイリスタ及び前記ダイオードを有する第2のアイランドと、を有する発光部品。 - 基板と、
前記基板上に設けられた第1のアイランドと第2のアイランドと第3のアイランドとを備え、
前記第1のアイランドは、複数の発光素子を有し、
前記第2のアイランドは、複数の前記発光素子のそれぞれと直列接続され、オン状態になることで当該発光素子を発光又は発光量が増加した状態に設定する複数の設定サイリスタを有し、
前記第3のアイランドは、
複数の前記設定サイリスタに対応してそれぞれが設けられ、オン状態が順に転送される複数の転送サイリスタと、
複数の前記設定サイリスタと複数の前記転送サイリスタとをそれぞれ接続し、当該転送サイリスタのオン状態を当該設定サイリスタに伝達する複数のダイオードとを有する発光部品。 - 前記転送サイリスタはカソード層を有し、
前記ダイオードは、前記転送サイリスタのゲート層と同じ層をアノードとし、前記転送サイリスタのカソード層と同じ層をカソードとする、請求項1乃至3に記載の発光部品。 - 前記発光素子の電流経路が狭窄されていることを特徴とする請求項1乃至3に記載の発光部品。
- 請求項1乃至3に記載の発光部品を含む発光手段と、
前記発光手段から出射される光を結像させる光学手段と
を備えるプリントヘッド。 - 像保持体と、
前記像保持体を帯電する帯電手段と、
請求項1乃至3に記載の発光部品を含み、光学手段を介して前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備える画像形成装置。
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Citations (7)
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---|---|---|---|---|
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