JP7039905B2 - 発光部品の製造方法 - Google Patents
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Description
そこで本発明は、駆動に用いる素子上に発光素子を積層する場合に比べ、発光素子の特性の低下を抑制した発光部品などを提供することを目的とする。
請求項2に記載の発明は、絶縁性の基板上に、複数の半導体層を成長させて、サイリスタを構成する第2積層半導体層を形成する第2積層半導体層形成工程と、前記第2積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記サイリスタが形成される領域を除いて、当該第2積層半導体層をエッチングする第2積層半導体層エッチング工程と、複数の半導体層を成長させて、前記サイリスタによって駆動される発光素子を構成する第1積層半導体層を形成する第1積層半導体層形成工程と、前記第1積層半導体層における前記発光素子が形成される領域と、前記第2積層半導体層における前記サイリスタが形成される領域とを除いて、当該第1積層半導体層及び当該第2積層半導体層とエッチングする分離エッチング工程と、前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、を順に含む発光部品の製造方法である。
なお、以下では、アルミニウムをAlとするなど、元素記号を用いて表記する。
ここでは、発光部品の一例である発光チップCを、一例として画像形成装置1に適用するとして説明する。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備える。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光素子はレーザダイオードLD)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12の表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備える。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備える。
図3は、発光装置65の一例の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップC1~C40(区別しない場合は、発光チップCと表記する。)が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。発光チップC1~C40の構成は同じであってよい。
本明細書では、「~」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「~」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップC1~C40は、発光チップC1から番号順に発光チップC40までを含む。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップCを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えるとして説明する。
発光チップCの配列についての詳細は後述する。
発光チップCは、表面形状が矩形である基板70の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数のレーザダイオードLD1~LD128(区別しない場合は、レーザダイオードLDと表記する。))を含んで構成される発光部102を備える。さらに、発光チップCは、基板70の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vsub端子、Vga端子、φI端子)を備える。なお、これらの端子は、基板70の一端部からVsub端子、φI端子、φ1端子の順に設けられ、基板70の他端部からVga端子、φ2端子の順に設けられている。そして、発光部102は、φ1端子とφ2端子との間に設けられている。レーザダイオードLDは、発光素子(発光に用いる素子)の一例である。ここで、基板70の表面において、レーザダイオードLD1~LD128の配列の方向をx方向、x方向と直交する方向をy方向とする。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップC1~C40が搭載され、信号発生回路110と発光チップC1~C40とを接続する配線(ライン)が設けられている。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップC1~C40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備える。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップC1~C40に、点灯信号φI1~φI40(区別しない場合は、点灯信号φIと表記する。)をそれぞれ送信する点灯信号発生部140を備える。
さらにまた、信号発生回路110は、発光チップC1~C40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップC1~C40の駆動のための電源電位Vgaを供給する電源電位供給部170を備える。
奇数番号の発光チップC1、C3、C5、…は、それぞれの基板70の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップC2、C4、C6、…も、同様にそれぞれの基板70の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップC1、C3、C5、…と偶数番号の発光チップC2、C4、C6、…とは、発光チップCに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップC間においてもレーザダイオードLDが主走査方向(X方向)に予め定められた間隔で並ぶように位置が設定されている。なお、図4(b)の発光チップC1~C40に、図4(a)に示したレーザダイオードLDの並び順(レーザダイオードLD1~LD128の番号順)の方向を矢印で示している。
回路基板62には、信号発生回路110の基準電位供給部160から、発光チップCに設けられたVsub端子に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、信号発生回路110の電源電位供給部170から、発光チップCに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
図5は、第1の実施の形態に係る自己走査型発光素子アレイ(SLED:Self-Scanning Light Emitting Device)が搭載された発光チップCの回路構成を説明する等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vsub端子、Vga端子、φI端子)を除き、発光チップC上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vsub端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、信号発生回路110との接続の関係の説明のため、図中左端に示している。
ここでは、信号発生回路110との関係において発光チップC1を例に、発光チップCを説明する。そこで、図5において、発光チップCを発光チップC1(C)と表記する。他の発光チップC2~C40の構成は、発光チップC1と同じである。
そして、発光チップC1(C)は、レーザダイオードLDと同様に列状に配列された、設定サイリスタS1~S128(区別しない場合は、設定サイリスタSと表記する。)を備える。レーザダイオードLD1~LD128及び設定サイリスタS1~S128は、同じ番号のレーザダイオードLDと設定サイリスタSとが直列接続されている。ここでは、レーザダイオードLDのアノードと設定サイリスタSのカソードが接続されている。設定サイリスタSは、後述するようにオン状態になることで、レーザダイオードLDが発光(点灯)可能な状態に設定されることから設定サイリスタSと呼ぶ。なお、設定サイリスタSを通してレーザダイオードLDに電流を供給する駆動素子であることから、設定サイリスタSをレーザダイオードLDを駆動する素子と呼ぶことがある。そして、設定サイリスタSをサイリスタと表記することがある。
また、発光チップC1(C)は、転送サイリスタT1~T128をそれぞれ番号順に2つをペアにして、それぞれのペアの間に結合ダイオードD1~D127(区別しない場合は、結合ダイオードDと表記する。)を備える。
さらに、発光チップC1(C)は、電源線抵抗Rg1~Rg128(区別しない場合は、電源線抵抗Rgと表記する。)を備える。
ここでは、設定サイリスタS1~S128、転送サイリスタT1~T128、電源線抵抗Rg1~Rg128、結合ダイオードD1~D127、スタートダイオードSD、電流制限抵抗R1、R2により駆動部101が構成される。
レーザダイオードLDなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタTの数は、レーザダイオードLDの数より多くてもよい。
なお、後述するように、ダイオード(レーザダイオードLD、結合ダイオードD、スタートダイオードSD)、サイリスタ(設定サイリスタS、転送サイリスタT)は、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して( )内で表記する場合がある。
転送サイリスタT及び設定サイリスタSのそれぞれのアノードは、電源線74に接続されている。そして、電源線74は、Vsub端子に接続されている。このVsub端子には、基準電位供給部160から電源ライン200a(図4(b)参照)が接続され、基準電位供給部160から基準電位Vsubが供給される。この構成は、転送サイリスタT及び設定サイリスタSのそれぞれのアノードを共通に基準電位Vsubに設定するアノードコモンである。
一方、転送サイリスタTの配列に沿って、偶数番号の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
図6(a)では、レーザダイオードLD1~LD4、設定サイリスタS1~S4、転送サイリスタT1~T4を中心とした部分を示している。なお、端子(φ1端子、φ2端子、Vsub端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。図4(a)に対応させて端子を設けるとすると、φ2端子、Vga端子は、基板70の右端部に設けられる。また、スタートダイオードSDは基板70の右端部に設けられてもよい。
そして、図6(a)、(b)の図中には、主要な素子や端子を名前により表記している。
なお、基板70の表面において、レーザダイオードLD(レーザダイオードLD1~LD4)の配列の方向がx方向、x方向と直交する方向がy方向である。そして、基板80の裏面から表面に向かう方向をz方向とする。なお、xy平面に沿った方向を横方向、z方向を上方、-z方向を下方と呼ぶことがある。
絶縁性の基板70上に、p型のアノード層81(pアノード層81)、発光層82、n型のカソード層83(nカソード層83)が順に積層された第1積層半導体層80Aにより形成されたレーザダイオードLDが設けられている。なお、レーザダイオードLD1は、第1積層半導体層80Aで形成されたアイランド301に設けられている。他のレーザダイオードLDは、アイランド301と同様なアイランドに設けられている。なお、以下では、( )内の表記を用いる。他の場合も同様とする。
図6(a)では、矢印でレーザダイオードLDの光が出射する方向(光出射方向)を示している。ここでは、光出射方向は、基板70の表面と平行な方向(ここでは、-y方向)である。そして、レーザダイオードLDの光が出射する面(光出射面)は、一例としてエッチング面となっている。なお、レーザダイオードLDの光出射面を、劈開面としてもよい。ここでは、レーザダイオードLDの光出射面には、保護層90が設けられていない。
そして、島状に相互に分離されたアイランド(アイランド301、302など)になるように、アイランド間の半導体層がエッチング(メサエッチング)により除去されている。
なお、結合ダイオードD、電源線抵抗Rgを構成する場合には、後述するように異なる機能を有する。
アイランド301に設けられたレーザダイオードLD1は、図6(b)に示したように、pアノード層81、発光層82、nカソード層83で構成された第1積層半導体層80Aで形成されている。そして、レーザダイオードLD1は、nカソード層83で構成された領域311上に設けられたn型のオーミック電極321(nオーミック電極321)をカソード端子とする。そして、レーザダイオードLD1は、nカソード層83、発光層82を除去して露出させたpアノード層81上に設けられたp型のオーミック電極331(pオーミック電極331)をアノード端子とする。
なお、劈開によりレーザダイオードLDの光が出射する面を形成してもよく、損失が小さい場合には、電流阻止部βの部分を除去することを要しない。また、電流阻止部βの部分を除去しないメリットとして、光が出射する部分に発光しない部分(窓構造)を設けることで、端面出射型において高光出力時に問題となるCOD(Catastrophic Optical Damage)を回避しうる。
なお、電流狭窄層81bについては、後述する。
アイランド305に設けられた電流制限抵抗R1、アイランド306に設けられた電流制限抵抗R2は、アイランド303に設けられた電源線抵抗Rg1と同様に設けられ、それぞれが2個のpオーミック電極(符号なし)間のpゲート層87を抵抗とする。
点灯信号線75は、アイランド301に設けられたレーザダイオードLD1のカソード端子であるnオーミック電極321と接続されている。点灯信号線75は、アイランド301と同様なアイランドに設けられた他のレーザダイオードLDのカソード端子にも接続されている。点灯信号線75は、φI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソード端子であるnオーミック電極(符号なし)に接続されている。第2転送信号線73は、アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
電源線74は、アイランド302に設けられた設定サイリスタS1及び転送サイリスタT1のアノード端子であるpオーミック電極333に接続されている。電源線74は、アイランド302と同様なアイランドに設けられた他の設定サイリスタS及び転送サイリスタTのアノード端子に接続されている。電源線74は、Vsub端子に接続されている。
アイランド302に設けられた結合ダイオードD1のカソード端子であるnオーミック電極324は、隣接するアイランド302と同様なアイランドに設けられた転送サイリスタT2のゲートGt2(ゲートGs2)の端子であるp型オーミック電極(符号なし)に接続配線79で接続されている。アイランド302と同様なアイランドに設けられた結合ダイオードDのカソード端子は、隣接するアイランド302と同様なアイランドに設けられた転送サイリスタTのゲートGt(ゲートGs))の端子と接続配線79と同様な接続配線で接続されている。
なお、上記の接続及び構成は、アノードコモンの場合であり、カソードコモンの場合には極性が逆となる。
図7は、第1の実施の形態に係る発光チップCにおいて、レーザダイオードLD1が設けられたアイランド301と、設定サイリスタS及び転送サイリスタTなどが設けられたアイランド302の拡大断面図である。なお、保護層90を省略している。また、図7は、図6(a)のVIB-VIB線での断面図であるが、図6(b)とは逆の-x方向から見た断面図である(以後に示す他の断面図も同様である)。
次に、サイリスタ(転送サイリスタT、設定サイリスタS)の基本的な動作を説明する。サイリスタは、前述したように、アノード端子(アノード)、カソード端子(カソード)、ゲート端子(ゲート)の3端子を有する半導体素子であって、例えば、GaAs、GaAlAs、AlAsなどによるp型の半導体層(pアノード層85、pゲート層87)、n型の半導体層(nゲート層86、nカソード層88)を基板70上に積層して構成されている。つまり、サイリスタは、pnpn構造を成している。ここでは、p型の半導体層とn型の半導体層とで構成されるpn接合の順方向電位(拡散電位)Vdを一例として1.5Vとして説明する。
Vga端子に供給される電源電位Vgaは、「L1」(-3.3V)である。また、第1転送信号φ1、第2転送信号φ2は、「H」(0V)と「L1」(-3.3V)とを有する信号である。そして、点灯信号φIは、「H」(0V)と「L2」(-5V)とを有する信号である。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧以下の電位(絶対値が大きい負の電位)がアノードとカソードとの間に印加されるとオン状態に移行(ターンオン)する。ここで、サイリスタのしきい電圧は、ゲートの電位からpn接合の順方向電位Vd(1.5V)を引いた値である。
一方、オン状態の転送サイリスタT1のカソードに、オン状態を維持するために必要な電位以下の電位(絶対値で以上となる負の電位)が継続的に印加され、オン状態を維持しうる電流(維持電流)が供給されると、サイリスタはオン状態を維持する。
なお、他の転送サイリスタTも同様である。
直列接続されたレーザダイオードLD1と設定サイリスタS1とには、基準電位Vsub(「H」(0V))と点灯信号φI1(「H」(0V)又は「L2」(-5V))の電位とが印加される。点灯信号φI1が「L2」(-5V)であるとすると、-5Vが、レーザダイオードLD1と設定サイリスタS1とに分圧される。ここでは、レーザダイオードLD1に印加される電圧を、仮に-1.7Vであるとして説明する。すると、設定サイリスタS1がオフ状態の場合、設定サイリスタS1に-3.3Vが印加される。上記した転送サイリスタT1と同様に、設定サイリスタS1のしきい電圧が、-3.3Vより絶対値において以下となる場合、つまりゲートGs1が-1.8V以上の電位(絶対値で以下となる負の電位)の場合に、設定サイリスタS1がターンオンする。すると、直列接続されたレーザダイオードLD1と設定サイリスタS1とに電流が流れて、レーザダイオードLD1が点灯(発光)する。
なお、設定サイリスタS1がターンオンすると、電流制限抵抗RI(図5参照)により、直列接続されたレーザダイオードLD1と設定サイリスタS1とに印加される電圧が絶対値において低下する。しかし、設定サイリスタS1に印加される電圧が、設定サイリスタS1のオン状態を維持する電圧であれば、設定サイリスタS1はオン状態を維持する。これによりレーザダイオードLD1も発光を継続する。
なお、他のレーザダイオードLDと設定サイリスタSとでも同様である。
次に、発光装置65の動作について説明する。
前述したように、発光装置65は発光チップC1~C40を備える(図3、4参照)。
発光チップC1~C40は並列に駆動されるので、発光チップC1の動作を説明すれば足りる。
<タイミングチャート>
図8は、発光装置65及び発光チップCの動作を説明するタイミングチャートである。
図8では、発光チップC1のレーザダイオードLD1~LD5の5個のレーザダイオードLDの点灯(発光)又は非点灯(非発光)を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図8では、発光チップC1のレーザダイオードLD1、LD2、LD3、LD5を点灯させ、レーザダイオードLD4を非点灯(非発光)としている。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻eで「H」(0V)から「L1」(-3.3V)に移行する。そして、期間T(2)の終了時刻iにおいて「L1」から「H」に移行する。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。一方、第2転送信号φ2は、期間T(1)において、破線で示す波形及び期間T(2)での波形が、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
ここでは、発光チップC1のレーザダイオードLD1に対する点灯制御の期間T(1)において、点灯信号φI1を説明する。点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」(0V)であって、時刻cで「H」(0V)から「L2」(-5V)に移行する。そして、時刻dで「L2」から「H」に移行し、時刻eにおいて「H」を維持する。
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsubを「H」(0V)に設定する。電源電位供給部170は、電源電位Vgaを「L1」(-3.3V)に設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsubの「H」(0V)になり、発光チップC1~C40のそれぞれのVsub端子は「H」になる(図4参照)。これにより、発光チップC1~C40のそれぞれの電源線74は「H」になる(図5参照)。
同様に、電源ライン200bは電源電位Vgaの「L1」(-3.3V)になり、発光チップC1~C40のそれぞれのVga端子は「L1」になる(図4参照)。これにより、発光チップC1~C40のそれぞれの電源線71は「L1」になる(図5参照)。
転送サイリスタT及び設定サイリスタSのアノード(pアノード層85)は、pオーミック電極(転送サイリスタT1及び設定サイリスタS1ではpオーミック電極333)及び電源線74を介して、「H」(0V)に設定されたVsub端子に接続されている(図6、図7参照)。
図8に示す時刻bにおいて、第1転送信号φ1が、「H」(0V)から「L1」(-3.3V)に移行する。これにより発光装置65は、動作を開始する。
第1転送信号φ1が「H」から「L1」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が、「H」(0V)から「L1」(-3.3V)に移行する。すると、転送サイリスタT1のカソードが「L1」となり、転送サイリスタT1のアノードとカソードとの間に-3.3Vが印加される。転送サイリスタT1は、しきい電圧が-3Vであるので、ターンオンする。転送サイリスタT1がターンオンすることで、第1転送信号線72の電位は、転送サイリスタT1のアノードの電位(「H」(0V))からpn接合の順方向電位Vd(1.5V)を引いた-1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)になる。ここでは、第1転送信号線72の電位は、-1.5Vになるとして説明する。
一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、カソードが接続された第2転送信号線73が「H」(0V)であるのでターンオンできない。
ゲートGs1の電位が「H」(0V)になると、設定サイリスタS1のしきい電圧が-1.5Vとなる。また、転送サイリスタT2、設定サイリスタS2のしきい電圧が-3V、転送サイリスタT3、設定サイリスタS3のしきい電圧が-4.5V、番号が4以上の転送サイリスタT、設定サイリスタSのしきい電圧が-4.8Vになる。
時刻cにおいて、点灯信号φI1が「H」(0V)から「L2」(-5V)に移行する。
点灯信号φI1が「H」から「L2」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「L2」(-5V)に移行する。すると、レーザダイオードLDに-1.7Vが印加されるため、設定サイリスタS1に-3.3Vが印加される。すると、しきい電圧が-1.5Vである設定サイリスタS1がターンオンする。これにより、設定サイリスタS1と直列接続されたレーザダイオードLD1が点灯(発光)する。そして、点灯信号線75の電位が-3.2Vに近い電位になる。ここでは、点灯信号線75の電位が-3.2Vになるとする。なお、設定サイリスタS2はしきい電圧が-3Vである。しかし、レーザダイオードLD2に-1.7Vが印加されるので、設定サイリスタS2に印加される電圧は-1.5Vになる。よって、設定サイリスタS2はターンオンしない。
時刻cの直後において、転送サイリスタT1、設定サイリスタS1がオン状態にあって、レーザダイオードLD1が点灯(発光)している。
時刻dにおいて、点灯信号φI1が「L2」(-5V)から「H」(0V)に移行する。
点灯信号φI1が「L2」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が-3.2Vから「H」(0V)に移行する。すると、設定サイリスタS1及びレーザダイオードLD1のそれぞれのカソード及びアノードが「H」(0V)になって、設定サイリスタS1がターンオフするとともに、レーザダイオードLD1が消灯する(非点灯(非発光)になる)。レーザダイオードLD1の点灯期間は、点灯信号φI1が「H」から「L2」に移行した時刻cから、点灯信号φI1が「L2」から「H」に移行する時刻dまでの、点灯信号φI1が「L2」である期間となる。
時刻dの直後において、転送サイリスタT1がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」(0V)から「L1」(-3.3V)に移行する。ここで、レーザダイオードLD1を点灯制御する期間T(1)が終了し、レーザダイオードLD2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L1」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」(0V)から「L1」(-3.3V)に移行する。前述したように、転送サイリスタT2は、しきい電圧が-3Vであるので、ターンオンする。
これにより、ゲートGt2(ゲートGs2)の電位が「H」(0V)、ゲートGt3(ゲートGs3)の電位が-1.5V、ゲートGt4(ゲートGs4)の電位が-3V、番号が5以上のゲートGt(ゲートGs)の電位が「L1」(-3.3V)になる。
時刻eの直後において、転送サイリスタT1、T2がオン状態にある。
時刻fにおいて、第1転送信号φ1が「L1」(-3.3V)から「H」(0V)に移行する。
第1転送信号φ1が「L1」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L1」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノード及びカソードがともに「H」(0V)になって、ターンオフする。
すると、ゲートGt1(ゲートGs1)の電位は、電源線抵抗Rg1を介して、電源線71の電源電位Vga(「L1」(-3.3V))に向かって変化する。これにより、結合ダイオードD1が電流の流れない方向に電位が加えられた状態(逆バイアス)になる。よって、ゲートGt2(ゲートGs2)が「H」(0V)である影響は、ゲートGt1(ゲートGs1)には及ばなくなる。すなわち、逆バイアスの結合ダイオードDで接続されたゲートGtを有する転送サイリスタTは、しきい電圧が-4.8Vになって、第1転送信号φ1又は第2転送信号φ2が「L1」(-3.3V)になっても、ターンオンしない。
時刻fの直後において、転送サイリスタT2がオン状態にある。
時刻gにおいて、点灯信号φI1が「H」(0V)から「L2」(-5V)に移行すると、時刻cでのレーザダイオードLD1及び設定サイリスタS1と同様に、設定サイリスタS2がターンオンして、レーザダイオードLD2が点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「L2」(-5V)から「H」(0V)に移行すると、時刻dでのレーザダイオードLD1及び設定サイリスタS1と同様に、設定サイリスタS2がターンオフして、レーザダイオードLD2が消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」(0V)から「L1」(-3.3V)に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が-3Vの転送サイリスタT3がターンオンする。時刻iで、レーザダイオードLD2を点灯制御する期間T(2)が終了し、レーザダイオードLD3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
そして、転送サイリスタTがオン状態になると、ゲートGtの電位は0Vになる。これにより、ゲートGtにゲートGsが接続された設定サイリスタSは、しきい電圧が-1.5Vとなる。よって、点灯信号φIが「H」(0V)から「L2」(-5V)に移行すると、設定サイリスタSは、アノードとカソード間に-3.3Vが印加されて、ターンオンする。そして、設定サイリスタSに直列接続されたレーザダイオードLDが点灯(発光)する。
なお、点灯信号φIが「H」(0V)に維持されると、設定サイリスタSをオフ状態に維持するとともに、レーザダイオードLDを非点灯(非発光)に維持する。すなわち、点灯信号φIは、レーザダイオードLDの点灯/非点灯を設定する。
このように、画像データに応じて点灯信号φIを設定して、各レーザダイオードLDの点灯又は非点灯を制御する。
また、逆に、図7において、第2積層半導体層80Bは、pアノード層85、nゲート層86、pゲート層87、nカソード層88の順に積層されていた。しかし、第2積層半導体層80Bが、nカソード層88、pゲート層87、nゲート層86、pアノード層85の順に積層されていてもよい。
これらの場合、同じ回路構成(図5参照)になるように、接続関係を変更すればよい。
発光チップCの製造方法について説明する。
図9、図10、図11、図12、図13は、発光チップCの製造方法を説明する図である。図9(a)は、第1積層半導体層形成工程、図9(b)は、成長抑制層形成工程、図9(c)は、第1積層半導体層エッチング工程である。図10(d)は、第2積層半導体層形成、図10(e)は、成長抑制層エッチング工程、図10(f)は、カソード電極形成工程である。そして、図11(g)は、カソード領域形成工程、図11(h)は、分離エッチング工程、図11(i)は、電流狭窄部形成工程である。図12(j)は、アノード領域形成エッチング工程、図12(k)は、アノード電極形成工程、図12(l)は、保護層形成工程である。図13(m)は、配線形成工程、図13(n)は、光出射面形成工程である。
ここでは、図7に示したアイランド301、302の断面図で説明する。これらのアイランドの断面図は、図6(a)のVIB-VIB線での断面図であるが、図6(b)とは逆の-x方向から見た断面図である。また、不純物の導電型をp、nで表記する。
以下順に説明する。
pアノード(クラッド)層81の下側pアノード(クラッド)層81a、上側pアノード(クラッド)層81cは、例えば不純物濃度5×1017/cm3のp型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
ここでは、電流狭窄層81bは、例えばAlAs又はAlの不純物濃度が高いp型のAlGaAsである。Alが酸化されてAl2O3が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。
なお、成長抑制層84は、成長抑制層84となる材料の膜を第1積層半導体層80A上に全面に形成したのち、第1積層半導体層80Aのアイランド301となる領域にフォトレジストを形成して、成長抑制層84となる材料の膜をエッチングすることで形成される(エッチング法)。また、成長抑制層84は、アイランド301が形成される領域を除いて、第1積層半導体層80A上にリフトオフ容易な膜を形成したのち、成長抑制層84となる材料の膜を堆積し、リフトオフが容易な膜を除くとともに、リフトオフ容易な膜上の成長抑制層84となる材料の膜を除去して形成されてもよい(リフトオフ法)。さらに、成長抑制層84は、アイランド301が形成される領域に対応する開口を有するメタルマスクを通して、第1積層半導体層80A上に成長抑制層84となる材料の膜を堆積して形成してもよい(メタルマスク法)。
このエッチングは、硫酸系のエッチング液(重量比において硫酸:過酸化水素水:水=1:10:300)などを用いたウェットエッチングで行いうる。また、例えば塩化ホウ素などを用いた異方性ドライエッチング(RIE)で行ってもよい。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
このエッチングは、成長抑制層84がSiO2などの酸化物であれば、フッ酸系のエッチング液などを用いたウェットエッチングで行いうる。また、異方性ドライエッチング(RIE)で行ってもよい。
nオーミック電極は、例えばnカソード(クラッド)層83、nカソード層88などのn型のGaAs系の半導体層とオーミックコンタクトが取りやすいGeを含むAu(AuGe)などである。
そして、nオーミック電極は、例えばリフトオフ法などにより形成される。
このエッチングは、図9(c)の第1積層半導体層エッチング工程と同様に行えばよい。
電流狭窄層81bの酸化は、例えば、300~400℃での水蒸気酸化により、AlAs、AlGaAsなどである電流狭窄層81bのAlを酸化させることで行う。このとき、露出した側面から酸化が進行し、第1積層半導体層80Aで構成されるレーザダイオードLDが形成されるアイランド(アイランド301など)の周囲にAlの酸化物であるAl2O3による電流阻止部βが形成される。
このエッチングは、図9(c)の第1積層半導体層エッチング工程と同様に行えばよい。
pオーミック電極は、例えばpアノード(クラッド)層81、pアノード層85、pゲート層86などのp型のGaAs系の半導体層とオーミックコンタクトが取りやすいZnを含むAu(AuZn)などである。
そして、pオーミック電極は、例えばリフトオフ法などにより形成される。
そして、nオーミック電極(nオーミック電極321、322、323、234など)及びpオーミック電極(pオーミック電極331、333など)上の保護層90にスルーホール(開口)が形成される。
配線は、Au、Alなどである。
ここでのエッチングは、図9(c)の第1積層半導体層エッチング工程と同様に行えばよい。
なお、劈開によって、光出射面を形成してもよい。また、光出射面は、図12(k)のアノード電極形成工程と図12(l)の保護層形成工程との間に形成してもよい。この場合には、第1積層半導体層80Aの露出させた側面は、保護層90で覆われる。
また、電流阻止部βが光出射に影響を及ぼさない場合は、光出射面形成工程を行うことを要しない。
よって、トンネル接合を構成する半導体層に発生した結晶欠陥は、トンネル接合を構成する半導体層上に、形成される半導体層に伝搬する。つまり、トンネル接合を構成する半導体層上にレーザダイオードLDを形成すると、レーザダイオードLDに結晶欠陥が伝搬して、レーザダイオードLDの特性を劣化させてしまう。特に、レーザダイオードLDなどの発光素子の発光特性は、半導体層に含まれる結晶欠陥の影響を受けやすい。
また、逆に、図10(d)に示す第2積層半導体層形成において、第2積層半導体層80Bは、pアノード層85、nゲート層86、pゲート層87、nカソード層88の順に積層された。しかし、第2積層半導体層80Bが、nカソード層88、pゲート層87、nゲート層86、pアノード層85の順に積層されてもよい。
これらの場合、同じ回路構成(図5参照)になるように、接続関係を変更すればよい。
次に、第1の実施の形態に係る発光チップCの製造方法の変形例を説明する。変形例では、第1積層半導体層80Aと第2積層半導体層80Bとの形成の順序が逆である。
図14、図15、図16は、発光チップCの製造方法の変形例を説明する図である。図14(a′)は、第2積層半導体層形成工程、図14(b′)は、成長抑制層形成工程、図14(c′)は、第2積層半導体層エッチング工程である。図15(d′)は、第1積層半導体層形成工程、図15(e′)は、成長抑制層エッチング工程、図15(f′)は、カソード電極形成工程である。そして、図16(g′)は、カソード領域形成工程である。以下は、図11(h)以降と同じであるので説明を省略する。
ここでも、図7に示したアイランド301、302の断面図で説明する。これらのアイランドの断面図は、図6(a)のVIB-VIB線での断面図であるが、図6(b)とは逆の-x方向から見た断面図である。また、不純物の導電型をp、nで表記する。
以下順に説明する。
図17は、第1の実施の形態に係る発光チップCの変形例1を説明するレーザダイオードLD1が設けられたアイランド301と、設定サイリスタS1及び転送サイリスタT1などが設けられたアイランド302の拡大断面図である。
変形例1では、nカソード(クラッド)層83を分布ブラッグ反射層(DBR:Distributed Bragg Reflector)(以下では、DBR層と表記する。)としている。なお、nカソード(クラッド)層83をnカソード(DBR)層83とし、図17ではn(DBR)と表記する。DBR層は、屈折率差を設けた半導体層を複数積層して構成される。そして、DBR層は、レーザダイオードLDの出射する光を反射するように構成されている。他の構成は、第1の実施の形態に係る発光チップCと同様である。
第2の実施の形態では、発光チップCは、設定サイリスタS及び転送サイリスタTに電圧低減層(図18に示す電圧低減層89)を備えている。他の構成は、第1の実施の形態と同様である。よって、異なる部分を説明して、同様な部分の説明を省略する。
第2の実施の形態に係る発光チップCでは、アイランド302を構成する第2積層半導体層80Bが、図7に示した第1の実施の形態における発光チップCのアイランド302のpアノード層85とnゲート層86との間に、電圧低減層89を備える。そして、第1の実施の形態に係る発光チップCにおいて、設定サイリスタSを設定サイリスタS′に、転送サイリスタTを転送サイリスタT′に置き換える。他の部分は、第1の実施の形態と同様である。よって、説明を省略する。
電圧低減層89は、pアノード層85の一部として、pアノード層85と同様の不純物濃度のp型であってもよく、nゲート層86の一部として、nゲート層86と同様の不純物濃度のn型であってもよい。また、電圧低減層89はi型の層であってもよい。
図19は、設定サイリスタSの構造と設定サイリスタSの特性を説明する図である。図19(a)は、電圧低減層89を備える設定サイリスタS′の断面図、図19(b)は、電圧低減層89を備えない設定サイリスタSの断面図、図19(c)は、設定サイリスタS′、Sの特性である。ここでは、pゲート層87上に設けられ、設定サイリスタS、S′のゲートGsとして機能するpオーミック電極332を示している(図6(a)参照)。なお、基板70の表記を省略している。
図19(b)に示す設定サイリスタSは、電圧低減層89を備えない。
図19(a)に示すように、設定サイリスタS′では、pアノード層85、nゲート層86、pゲート層87、nカソード層88に比べ、バンドギャップエネルギが小さい層である電圧低減層89を設けている。よって、設定サイリスタS′の立ち上がり電圧Vr′は、電圧低減層89を備えない設定サイリスタSの立ち上がり電圧Vrに比べて低い。さらに、電圧低減層89は、一例として、発光層82のバンドギャップよりも小さいバンドギャップを有する層である。
これにより、設定サイリスタS′がオンした状態における、設定サイリスタS′とレーザダイオードLDとの直列接続に印加する電圧が低減される。なお、転送サイリスタT′においても同様であり、転送サイリスタT′に印加する電圧が転送サイリスタTに比べて低減される。
GaAsの格子定数は、約5.65Åである。AlAsの格子定数は、約5.66Åである。よって、この格子定数に近い材料は、GaAsの基板70に対してエピタキシャル成長しうる。例えば、GaAsとAlAsとの化合物であるAlGaAsやGeは、GaAs基板に対してエピタキシャル成長しうる。
また、InPの格子定数は、約5.87Åである。この格子定数に近い材料は、InP基板に対してエピタキシャル成長しうる。
また、GaNの格子定数は、成長面によって異なるが、a面が3.19Å、c面が5.17Åである。この格子定数に近い材料はGaN基板に対してエピタキシャル成長しうる。
例えば、GaAsのバンドギャップエネルギは、約1.43eVである。よって、電圧低減層89を用いないと、サイリスタの立ち上がり電圧Vrは、約1.43Vとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Vr′は、0V超且つ1.43V未満としうる(0V<Vr′<1.43V)。
これにより、電圧低減層89を備える設定サイリスタS′及び転送サイリスタT′がオン状態にある時の、電力消費が低減される。
前述したように、レーザダイオードLDなどの発光素子の発光特性は、半導体層に含まれる結晶欠陥の影響を受けやすい。一方、サイリスタ(設定サイリスタS、転送サイリスタT)は、ターンオンして、レーザダイオードLDに電流が供給できればよい。よって、電圧低減層89を含むサイリスタを発光層として用いるのではなく、電圧低減のために用いるのであれば、サイリスタを構成する半導体層(図7の場合では、nゲート層86、pゲート層87、nカソード層88)に結晶欠陥が含まれてもよい。
第1の実施の形態及び第2の実施の形態に係る発光チップCでは、発光素子をレーザダイオードLDとした。第3の実施の形態に係る発光チップCでは、発光素子を発光ダイオードLEDとしている。
発光チップCにおける発光ダイオードLEDを除く他の構成は、第1の実施の形態と同様であるため、レーザダイオードLD(レーザダイオードLD1~LD128)を発光ダイオードLED(発光ダイオードLED1~LED128)に置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。
第3の実施の形態に係る発光チップCは、絶縁性の基板70上に、第1積層半導体層80Aで構成された発光ダイオードLEDを含む発光部102と、第2積層半導体層80Bで構成された設定サイリスタS、転送サイリスタTなどを含む駆動部101とを備える。第1積層半導体層80Aは、pアノード層81、発光層82、nカソード層83を備える。第2積層半導体層80Bは、pアノード層85、nゲート層86、pゲート層87、nカソード層88を備える。
そして、pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cで構成されている。
nカソード層83は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaAsである。Al組成は、0~1の範囲で変更してもよい。なお、GaInPなどでもよい。
なお、他は、第1の実施の形態と同様である。
(第3の実施の形態に係る発光チップCの変形例2)
図22は、 第3の実施の形態に係る発光チップCの変形例2を説明する発光ダイオードLED1が設けられたアイランド301と、設定サイリスタS1及び転送サイリスタT1などが設けられたアイランド302の拡大断面図である。
変形例2では、発光層82を2つのDBR層で挟んでいる。すなわち、pアノード層81及びnカソード層83がDBR層として構成されている。よって、pアノード(DBR)層81、nカソード(DBR)層83と表記する。pアノード(DBR)層81は、電流狭窄層81bを含んでいる。すなわち、pアノード層81は、下側pアノード層81a、電流狭窄層81b、上側pアノード層81cの順で積層され、下側pアノード層81a、上側pアノード層81cがDBR層として構成されている。
また、電流狭窄層81bを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
図23は、第3の実施の形態に係る発光チップCの変形例3を説明する発光ダイオードLED1が設けられたアイランド301と、設定サイリスタS1及び転送サイリスタT1などが設けられたアイランド302の拡大断面図である。
発光チップCの変形例3では、図22に示した発光チップCのnカソード(DBR)層83をDBR層としないnカソード層83としている。他の構成は、第1の実施の形態に係る発光チップCと同じである。
また、発光層82から出射した光の内、基板70側に向う光がpアノード(DBR)層81によって反射されて、出射口側に向かう。よって、pアノード層81がDBR層でない場合に比べ、光利用効率が向上する。
第1の実施の形態及び第2の実施の形態に係る発光チップCでは、発光素子をレーザダイオードLDとし、第3の実施の形態に係る発光チップCでは、発光素子を発光ダイオードLEDとした。第4の実施の形態に係る発光チップCでは、発光素子として垂直共振器面発光レーザVCSEL(Vertical Cavity Surface Emitting Laser)としている。
発光チップCにおける垂直共振器面発光レーザVCSELを除く他の構成は、第1の実施の形態と同様であって、レーザダイオードLD(レーザダイオードLD1~LD128)を垂直共振器面発光レーザVCSEL(垂直共振器面発光レーザVCSEL1~VCSEL128)に置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。
基本的な構成は、図22に示した第3の実施の形態に係る発光チップCの変形例2と同様であるので説明を省略する。
垂直共振器面発光レーザVCSELは、2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層83)とで挟まれた発光層82において、光を共振させてレーザ発振させている。2つのDBR層(pアノード(DBR)層81とnカソード(DBR)層83)との反射率が例えば99%以上になるとレーザ発振する。
また、発光素子を駆動する素子としてサイリスタ以外の素子を用いてもよい。例えば、トランジスタ等の駆動素子を用いてもよい。
また、転送サイリスタTの間を結合ダイオードDで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。
pアノード層81は、例えば、例えば不純物濃度1×1018/cm3のp型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
GaN基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、イオン注入を電流狭窄方法として使用することが有効である。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のAl0.9GaNである。Al組成は、0~1の範囲で変更してもよい。
pアノード層81は、例えば不純物濃度1×1018/cm3のp型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
InP基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、イオン注入を電流狭窄方法として使用することが有効である。
nゲート層86は、例えば不純物濃度1×1017/cm3のn型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
pゲート層87は、例えば不純物濃度1×1017/cm3のp型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
nカソード層88は、例えば不純物濃度1×1018/cm3のn型のInGaAsPである。Ga組成、Al組成は、0~1の範囲で変更してもよい。
さらに、それぞれの実施の形態を、他の実施の形態と組み合わせて用いてもよい。
Claims (2)
- 絶縁性の基板上に、複数の半導体層を成長させて、発光素子を構成する第1積層半導体層を形成する第1積層半導体層形成工程と、
前記第1積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記発光素子が形成される領域を除いて、当該第1積層半導体層をエッチングする第1積層半導体層エッチング工程と、
前記基板上に、複数の半導体層を成長させて、前記発光素子を駆動するサイリスタを構成する第2積層半導体層を形成する第2積層半導体層形成工程と、
前記第1積層半導体層における前記発光素子が形成される領域と、前記第2積層半導体層における前記サイリスタが形成される領域とを除いて、当該第1積層半導体層及び当該第2積層半導体層とエッチングする分離エッチング工程と、
前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、
を順に含む発光部品の製造方法。 - 絶縁性の基板上に、複数の半導体層を成長させて、サイリスタを構成する第2積層半導体層を形成する第2積層半導体層形成工程と、
前記第2積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記サイリスタが形成される領域を除いて、当該第2積層半導体層をエッチングする第2積層半導体層エッチング工程と、
複数の半導体層を成長させて、前記サイリスタによって駆動される発光素子を構成する第1積層半導体層を形成する第1積層半導体層形成工程と、
前記第1積層半導体層における前記発光素子が形成される領域と、前記第2積層半導体層における前記サイリスタが形成される領域とを除いて、当該第1積層半導体層及び当該第2積層半導体層とエッチングする分離エッチング工程と、
前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、
を順に含む発光部品の製造方法。
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