JP7039905B2 - 発光部品の製造方法 - Google Patents

Description

本発明は、発光部品、プリントヘッド、画像形成装置及び発光部品の製造方法に関する。

特許文献１には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。

特許文献２には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。

特許文献３には、ｐｎｐｎｐｎ６層半導体構造の発光素子を構成し、両端のｐ型第１層とｎ型第６層、および中央のｐ型第３層およびｎ型第４層に電極を設け、ｐｎ層に発光ダイオード機能を担わせ、ｐｎｐｎ４層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。

特開平１－２３８９６２号公報 特開２００９－２８６０４８号公報 特開２００１－３０８３８５号公報

ところで、例えば、発光部と駆動部とを備える自己走査型の発光素子アレイにおいて、発光部の発光素子を駆動部の駆動に用いる素子と同じ半導体多層膜から構成すると、発光素子の発光特性と、駆動に用いる素子の駆動特性とを独立に設定しにくかった。このため、駆動に用いる素子上に発光素子を積層して、発光素子の特性と駆動に用いる素子の特性とを独立して設定することが考えられる。このとき、印加する電圧を低減しようとして、駆動に用いる素子と発光素子とをトンネル接合層を介して積層すると、トンネル接合層は他の層に比べて不純物濃度が高いため、トンネル接合層上に半導体層を成長させる際に結晶欠陥などが発生して、発光素子の特性が低下するおそれがある。
そこで本発明は、駆動に用いる素子上に発光素子を積層する場合に比べ、発光素子の特性の低下を抑制した発光部品などを提供することを目的とする。

請求項１に記載の発明は、絶縁性の基板上に、複数の半導体層を成長させて、発光素子を構成する第１積層半導体層を形成する第１積層半導体層形成工程と、前記第１積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記発光素子が形成される領域を除いて、当該第１積層半導体層をエッチングする第１積層半導体層エッチング工程と、前記基板上に、複数の半導体層を成長させて、前記発光素子を駆動するサイリスタを構成する第２積層半導体層を形成する第２積層半導体層形成工程と、前記第１積層半導体層における前記発光素子が形成される領域と、前記第２積層半導体層における前記サイリスタが形成される領域とを除いて、当該第１積層半導体層及び当該第２積層半導体層とエッチングする分離エッチング工程と、前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、を順に含む発光部品の製造方法である。
請求項２に記載の発明は、絶縁性の基板上に、複数の半導体層を成長させて、サイリスタを構成する第２積層半導体層を形成する第２積層半導体層形成工程と、前記第２積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記サイリスタが形成される領域を除いて、当該第２積層半導体層をエッチングする第２積層半導体層エッチング工程と、複数の半導体層を成長させて、前記サイリスタによって駆動される発光素子を構成する第１積層半導体層を形成する第１積層半導体層形成工程と、前記第１積層半導体層における前記発光素子が形成される領域と、前記第２積層半導体層における前記サイリスタが形成される領域とを除いて、当該第１積層半導体層及び当該第２積層半導体層とエッチングする分離エッチング工程と、前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、を順に含む発光部品の製造方法である。

請求項１、２の発明によれば、駆動に用いる素子上に発光素子を積層する場合に比べ、発光素子の特性の低下が抑制できる。

第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成の一例を示した断面図である。 発光装置の一例の上面図である。 発光チップの構成、発光装置の信号発生回路の構成及び回路基板上の配線（ライン）の構成の一例を示した図である。 第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第１の実施の形態に係る発光チップの平面レイアウト図及び断面図の一例である。（ａ）は、発光チップの平面レイアウト図、（ｂ）は、（ａ）のＶＩＢ－ＶＩＢ線での断面図である。 第１の実施の形態に係る発光チップＣにおいて、レーザダイオードが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。 発光装置及び発光チップの動作を説明するタイミングチャートである。 発光チップＣの製造方法を説明する図である。（ａ）は、第１積層半導体層形成工程、（ｂ）は、成長抑制層形成工程、（ｃ）は、第１積層半導体層エッチング工程である。 発光チップＣの製造方法を説明する図である。（ｄ）は、第２積層半導体層形成、（ｅ）は、成長抑制層エッチング工程、（ｆ）は、カソード電極形成工程である。 発光チップＣの製造方法を説明する図である。（ｇ）は、カソード領域形成工程、（ｈ）は、分離エッチング工程、（ｉ）は、電流狭窄部形成工程である。 発光チップＣの製造方法を説明する図である。（ｊ）は、アノード領域形成エッチング工程、（ｋ）は、アノード電極形成工程、（ｌ）は、保護層形成工程である。 発光チップＣの製造方法を説明する図である。（ｍ）は、配線形成工程、（ｎ）は、光出射面形成工程である。 発光チップＣの製造方法の変形例を説明する図である。（ａ′）は、第２積層半導体層形成工程、（ｂ′）は、成長抑制層形成工程、（ｃ′）は、第２積層半導体層エッチング工程である。 発光チップＣの製造方法の変形例を説明する図である。（ｄ′）は、第１積層半導体層形成工程、（ｅ′）は、成長抑制層エッチング工程、（ｆ′）は、カソード電極形成工程である。 発光チップＣの製造方法の変形例を説明する図である。（ｇ′）は、カソード領域形成工程である。 第１の実施の形態に係る発光チップの変形例を説明するレーザダイオードが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。 第２の実施の形態に係る発光チップにおいて、レーザダイオードが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。 設定サイリスタの構造と設定サイリスタの特性を説明する図である。（ａ）は、電圧低減層を備える設定サイリスタの断面図、（ｂ）は、電圧低減層を備えない設定サイリスタの断面図、（ｃ）は、設定サイリスタの特性である。 半導体層を構成する材料のバンドギャップエネルギを説明する図である。 第３の実施の形態に係る発光チップにおいて、レーザダイオードが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。 第３の実施の形態に係る発光チップの変形例２を説明するレーザダイオードが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。 第３の実施の形態に係る発光チップの変形例３を説明するレーザダイオードが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。 第４の実施の形態に係る発光チップにおいて、垂直共振器面発光レーザが設けられたアイランドと、設定サイリスタ及び転送サイリスタなどが設けられたアイランドの拡大断面図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをＡｌとするなど、元素記号を用いて表記する。

［第１の実施の形態］
ここでは、発光部品の一例である発光チップＣを、一例として画像形成装置１に適用するとして説明する。
（画像形成装置１）
図１は、第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備える。

画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ（区別しない場合は、画像形成ユニット１１と表記する。）を備える。画像形成ユニット１１は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備える。各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。

また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させる駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備える。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。

各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。

（プリントヘッド１４）
図２は、プリントヘッド１４の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光素子はレーザダイオードＬＤ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２の表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備える。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備える。

ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の発光面がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。

（発光装置６５）
図３は、発光装置６５の一例の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＣ１～Ｃ４０（区別しない場合は、発光チップＣと表記する。）が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。発光チップＣ１～Ｃ４０の構成は同じであってよい。
本明細書では、「～」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「～」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＣ１～Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。

なお、第１の実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＣを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えるとして説明する。
発光チップＣの配列についての詳細は後述する。

図４は、発光チップＣの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成の一例を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示す。なお、図４（ｂ）では、発光チップＣ１～Ｃ４０の内、発光チップＣ１～Ｃ９の部分を示している。

はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が矩形である基板７０の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数のレーザダイオードＬＤ１～ＬＤ１２８（区別しない場合は、レーザダイオードＬＤと表記する。））を含んで構成される発光部１０２を備える。さらに、発光チップＣは、基板７０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｓｕｂ端子、Ｖｇａ端子、φＩ端子）を備える。なお、これらの端子は、基板７０の一端部からＶｓｕｂ端子、φＩ端子、φ１端子の順に設けられ、基板７０の他端部からＶｇａ端子、φ２端子の順に設けられている。そして、発光部１０２は、φ１端子とφ２端子との間に設けられている。レーザダイオードＬＤは、発光素子（発光に用いる素子）の一例である。ここで、基板７０の表面において、レーザダイオードＬＤ１～ＬＤ１２８の配列の方向をｘ方向、ｘ方向と直交する方向をｙ方向とする。

なお、「列状」とは、図４（ａ）に示したように複数の発光素子（第１の実施の形態におけるレーザダイオードＬＤ）が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、それぞれの発光素子が、列方向と直交する方向にずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。

次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＣ１～Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１～Ｃ４０とを接続する配線（ライン）が設けられている。

まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１～Ｃ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備える。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１～Ｃ４０に、点灯信号φＩ１～φＩ４０（区別しない場合は、点灯信号φＩと表記する。）をそれぞれ送信する点灯信号発生部１４０を備える。
さらにまた、信号発生回路１１０は、発光チップＣ１～Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１～Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備える。

次に、発光チップＣ１～Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板７０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様にそれぞれの基板７０の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においてもレーザダイオードＬＤが主走査方向（Ｘ方向）に予め定められた間隔で並ぶように位置が設定されている。なお、図４（ｂ）の発光チップＣ１～Ｃ４０に、図４（ａ）に示したレーザダイオードＬＤの並び順（レーザダイオードＬＤ１～ＬＤ１２８の番号順）の方向を矢印で示している。

信号発生回路１１０と発光チップＣ１～Ｃ４０とを接続する配線（ライン）について説明する。
回路基板６２には、信号発生回路１１０の基準電位供給部１６０から、発光チップＣに設けられたＶｓｕｂ端子に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、信号発生回路１１０の電源電位供給部１７０から、発光チップＣに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。

回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣ１～Ｃ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＣ１～Ｃ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。第１転送信号φ１、第２転送信号φ２は、発光チップＣ１～Ｃ４０に共通（並列）に送信される。

そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＣ１～Ｃ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１～φＩ４０を送信する点灯信号ライン２０４－１～２０４－４０（区別しない場合は、点灯信号ライン２０４と表記する。）が設けられている。

以上説明したように、回路基板６２上のすべての発光チップＣ１～Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１～Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１～φＩ４０は、発光チップＣ１～Ｃ４０にそれぞれ個別に送信される。

（発光チップＣ）
図５は、第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）が搭載された発光チップＣの回路構成を説明する等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｓｕｂ端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｓｕｂ端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、信号発生回路１１０との接続の関係の説明のため、図中左端に示している。
ここでは、信号発生回路１１０との関係において発光チップＣ１を例に、発光チップＣを説明する。そこで、図５において、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２～Ｃ４０の構成は、発光チップＣ１と同じである。

発光チップＣ１（Ｃ）は、列状に配列されたレーザダイオードＬＤ１～ＬＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。
そして、発光チップＣ１（Ｃ）は、レーザダイオードＬＤと同様に列状に配列された、設定サイリスタＳ１～Ｓ１２８（区別しない場合は、設定サイリスタＳと表記する。）を備える。レーザダイオードＬＤ１～ＬＤ１２８及び設定サイリスタＳ１～Ｓ１２８は、同じ番号のレーザダイオードＬＤと設定サイリスタＳとが直列接続されている。ここでは、レーザダイオードＬＤのアノードと設定サイリスタＳのカソードが接続されている。設定サイリスタＳは、後述するようにオン状態になることで、レーザダイオードＬＤが発光（点灯）可能な状態に設定されることから設定サイリスタＳと呼ぶ。なお、設定サイリスタＳを通してレーザダイオードＬＤに電流を供給する駆動素子であることから、設定サイリスタＳをレーザダイオードＬＤを駆動する素子と呼ぶことがある。そして、設定サイリスタＳをサイリスタと表記することがある。

さらに、発光チップＣ１（Ｃ）は、レーザダイオードＬＤ１～ＬＤ１２８、設定サイリスタＳ１～Ｓ１２８と同様に列状に配列された転送サイリスタＴ１～Ｔ１２８（区別しない場合は、転送サイリスタＴと表記する。）を備える。

なお、ここでは転送素子の一例として転送サイリスタＴを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１～Ｔ１２８をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１～Ｄ１２７（区別しない場合は、結合ダイオードＤと表記する。）を備える。
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇ１～Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇと表記する。）を備える。

また、発光チップＣ１（Ｃ）は、１個のスタートダイオードＳＤを備える。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
ここでは、設定サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８、電源線抵抗Ｒｇ１～Ｒｇ１２８、結合ダイオードＤ１～Ｄ１２７、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により駆動部１０１が構成される。

発光部１０２のレーザダイオードＬＤ１～ＬＤ１２８、駆動部１０１の設定サイリスタＳ１～Ｓ１２８、転送サイリスタＴ１～Ｔ１２８は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤ１～Ｄ１２７、電源線抵抗Ｒｇ１～Ｒｇ１２８も、図中左側から番号順に配列されている。

そして、発光チップＣは、電源電位Ｖｇａが供給される電源線７１、基準電位Ｖｓｕｂが供給される電源線７４、第１転送信号φ１が供給される第１転送信号線７２、第２転送信号φ２が供給される第２転送信号線７３、レーザダイオードＬＤに点灯のための電流を供給する点灯信号線７５を備える。

第１の実施の形態では、発光部１０２におけるレーザダイオードＬＤ、駆動部１０１における設定サイリスタＳ、転送サイリスタＴ及び電源線抵抗Ｒｇはそれぞれ１２８個とした。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１少ない１２７個である。
レーザダイオードＬＤなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタＴの数は、レーザダイオードＬＤの数より多くてもよい。

上記のダイオード（レーザダイオードＬＤ、結合ダイオードＤ、スタートダイオードＳＤ）は、アノード端子（アノード）、カソード端子（カソード）を備える２端子の半導体素子、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）、カソード端子（カソード）の３端子を有する半導体素子である。
なお、後述するように、ダイオード（レーザダイオードＬＤ、結合ダイオードＤ、スタートダイオードＳＤ）、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して（ ）内で表記する場合がある。

では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴ及び設定サイリスタＳのそれぞれのアノードは、電源線７４に接続されている。そして、電源線７４は、Ｖｓｕｂ端子に接続されている。このＶｓｕｂ端子には、基準電位供給部１６０から電源ライン２００ａ（図４（ｂ）参照）が接続され、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。この構成は、転送サイリスタＴ及び設定サイリスタＳのそれぞれのアノードを共通に基準電位Ｖｓｕｂに設定するアノードコモンである。

転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。

転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定サイリスタＳ１～Ｓ１２８のゲートＧｓ１～Ｇｓ１２８（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１～Ｇｔ１２８とゲートＧｓ１～Ｇｓ１２８とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）と表記して、電位が同じであることを示す。

転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１～Ｄ１２７がそれぞれ接続されている。すなわち、結合ダイオードＤ１～Ｄ１２７はそれぞれがゲートＧｔ１～Ｇｔ１２８のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２～Ｄ１２７についても同様である。

転送サイリスタＴのゲートＧｔは、それぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。そして、電源線７１は、Ｖｇａ端子に接続されている。Ｖｇａ端子には、電源ライン２００ｂ（図４（ｂ）参照）が接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。なお、設定サイリスタＳのゲートＧｓは、転送サイリスタＴのゲートＧｔに接続されているので、設定サイリスタＳのゲートＧｓも、電源線抵抗Ｒｇを介して、電源線７１に接続されている。

そして、転送サイリスタＴ１のゲートＧｔ１は、スタートダイオードＳＤのカソードに接続されている。スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。

そして、レーザダイオードＬＤのそれぞれのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１では、φＩ端子は、発光チップＣ１（Ｃ）の外側に設けられた電流制限抵抗ＲＩを介して点灯信号ライン２０４－１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される（図４（ｂ）参照）。点灯信号φＩ１は、発光チップＣ１のレーザダイオードＬＤ１～ＬＤ１２８に点灯のための電流を供給する。なお、他の発光チップＣ２～Ｃ４０のφＩ端子は、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４－２～２０４－４０に接続され、点灯信号発生部１４０から点灯信号φＩ２～φＩ４０が送信される（図４（ｂ）参照）。前述したように、レーザダイオードＬＤのアノードは、設定サイリスタＳのカソードに接続されている。つまり、レーザダイオードＬＤと設定サイリスタＳとは、直列接続されている。

図６は、第１の実施の形態に係る発光チップＣの平面レイアウト図及び断面図の一例である。図６（ａ）は、発光チップＣの平面レイアウト図、図６（ｂ）は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図である。ここでは、発光チップＣと信号発生回路１１０との接続関係を示さないので、発光チップＣ１を例とすることを要しない。よって、発光チップＣと表記する。
図６（ａ）では、レーザダイオードＬＤ１～ＬＤ４、設定サイリスタＳ１～Ｓ４、転送サイリスタＴ１～Ｔ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｓｕｂ端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、Ｖｇａ端子は、基板７０の右端部に設けられる。また、スタートダイオードＳＤは基板７０の右端部に設けられてもよい。

図６（ａ）のＶＩＢ－ＶＩＢ線での断面図である図６（ｂ）では、図中下よりレーザダイオードＬＤ１、設定サイリスタＳ、転送サイリスタＴ１、結合ダイオードＤ１が示されている。
そして、図６（ａ）、（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、基板７０の表面において、レーザダイオードＬＤ（レーザダイオードＬＤ１～ＬＤ４）の配列の方向がｘ方向、ｘ方向と直交する方向がｙ方向である。そして、基板８０の裏面から表面に向かう方向をｚ方向とする。なお、ｘｙ平面に沿った方向を横方向、ｚ方向を上方、－ｚ方向を下方と呼ぶことがある。

発光チップＣを、図６（ａ）、（ｂ）により説明する。
絶縁性の基板７０上に、ｐ型のアノード層８１（ｐアノード層８１）、発光層８２、ｎ型のカソード層８３（ｎカソード層８３）が順に積層された第１積層半導体層８０Ａにより形成されたレーザダイオードＬＤが設けられている。なお、レーザダイオードＬＤ１は、第１積層半導体層８０Ａで形成されたアイランド３０１に設けられている。他のレーザダイオードＬＤは、アイランド３０１と同様なアイランドに設けられている。なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。

また、基板７０上に、ｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に積層された第２積層半導体層８０Ｂにより形成された設定サイリスタＳ、転送サイリスタＴなどが設けられている。なお、設定サイリスタＳ１、転送サイリスタＴ１、結合ダイオードＤ１は、第２積層半導体層８０Ｂで形成されたアイランド３０２に設けられている。電源線抵抗Ｒｇ１は、第２積層半導体層８０Ｂで形成されたアイランド３０３に設けられている。また、スタートダイオードＳＤは、第２積層半導体層８０Ｂで形成されたアイランド３０４に設けられている。そして、電流制限抵抗Ｒ１は、第２積層半導体層８０Ｂで形成されたアイランド３０５に設けられ、電流制限抵抗Ｒ２は、第２積層半導体層８０Ｂで形成されたアイランド３０６に設けられている。他の設定サイリスタＳ、転送サイリスタＴ及び結合ダイオードＤは、アイランド３０２と同様なアイランドに設けられている。また、他の電源線抵抗Ｒｇは、アイランド３０３と同様なアイランドに設けられている。

そして、発光チップＣには、図６（ｂ）に示すように、これらのアイランド（アイランド３０１、３０２など）の表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層９０が設けられている。
図６（ａ）では、矢印でレーザダイオードＬＤの光が出射する方向（光出射方向）を示している。ここでは、光出射方向は、基板７０の表面と平行な方向（ここでは、－ｙ方向）である。そして、レーザダイオードＬＤの光が出射する面（光出射面）は、一例としてエッチング面となっている。なお、レーザダイオードＬＤの光出射面を、劈開面としてもよい。ここでは、レーザダイオードＬＤの光出射面には、保護層９０が設けられていない。

そして、これらのアイランドと電源線７１、７４、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層９０に設けられたスルーホール（図６（ａ）では○で示す。）を介して接続されている。以下の説明では、保護層９０及びスルーホールについての説明を省略する。

ｐアノード層８１、発光層８２、ｎカソード層８３の第１積層半導体層８０Ａ、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の第２積層半導体層８０Ｂは、後述するようにエピタキシャル成長によりモノリシックに積層される。
そして、島状に相互に分離されたアイランド（アイランド３０１、３０２など）になるように、アイランド間の半導体層がエッチング（メサエッチング）により除去されている。

ここでは、ｐアノード層８１、ｎカソード層８３の表記は、レーザダイオードＬＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８１はアノード、ｎカソード層８３はカソードとして機能する。なお、レーザダイオードＬＤでは、ｐアノード層８１、ｎカソード層８３のそれぞれはクラッドとして機能する。よって、ｐアノード（クラッド）層８１、ｎカソード（クラッド）層８３と表記することがある。

ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の表記は、設定サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８５はアノード、ｎゲート層８６、ｐゲート層８７はゲート、ｎカソード層８８はカソードとして機能する。
なお、結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。

ここで、図６（ａ）、（ｂ）により、アイランド３０１～アイランド３０６について詳細に説明する。
アイランド３０１に設けられたレーザダイオードＬＤ１は、図６（ｂ）に示したように、ｐアノード層８１、発光層８２、ｎカソード層８３で構成された第１積層半導体層８０Ａで形成されている。そして、レーザダイオードＬＤ１は、ｎカソード層８３で構成された領域３１１上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード端子とする。そして、レーザダイオードＬＤ１は、ｎカソード層８３、発光層８２を除去して露出させたｐアノード層８１上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をアノード端子とする。

なお、ｐアノード層８１には、電流狭窄層８１ｂ（後述する図７参照）が含まれている。電流狭窄層８１ｂは、レーザダイオードＬＤに流れる電流を、レーザダイオードＬＤの中央部に制限するために設けられている。すなわち、レーザダイオードＬＤの周辺部は、メサエッチングに起因して結晶欠陥が多い。このため、非発光再結合が起こりやすい。そこで、レーザダイオードＬＤの中央部が電流の流れやすい電流通過部（領域）αとなり、周辺部が電流の流れにくい電流阻止部（領域）βとなるように、電流狭窄層８１ｂが設けられている。図６（ａ）のレーザダイオードＬＤ１に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。なお、電流阻止部βは、電流の流れを完全に阻止することを要せず、電流通過部αより電流が流れにくければよい。

レーザダイオードＬＤの光が出射する側に電流阻止部βがあると、損失が発生し、光量が低下するおそれがある。そこで、レーザダイオードＬＤの矢印で示す光が出射する面（端面）は、電流阻止部βをエッチングにより除去して構成したエッチング面としている。このため、レーザダイオードＬＤの光出射面側（図６（ａ）の－ｙ側）には、電流阻止部βがない。
なお、劈開によりレーザダイオードＬＤの光が出射する面を形成してもよく、損失が小さい場合には、電流阻止部βの部分を除去することを要しない。また、電流阻止部βの部分を除去しないメリットとして、光が出射する部分に発光しない部分（窓構造）を設けることで、端面出射型において高光出力時に問題となるＣＯＤ（Catastrophic Optical Damage）を回避しうる。

電流狭窄層８１ｂを設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。

電流阻止部βを、後述するように酸化により形成する場合には、アイランド３０１の周囲から等距離の領域が電流阻止部βとなるが、図６（ａ）では、電流阻止部βを模式的に示しており、アイランド３０１の周囲から等距離としてない。つまり、図６（ａ）のアイランド３０１のｙ方向の電流阻止部βの幅と、±ｘ方向の電流阻止部βの幅とが異なるように表記している。
なお、電流狭窄層８１ｂについては、後述する。

アイランド３０２に設けられた設定サイリスタＳ１及び転送サイリスタＴ１は、図６（ｂ）に示したように、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成された第２積層半導体層８０Ｂで形成されている。そして、設定サイリスタＳ１は、ｎカソード層８８で構成された領域３１２上に設けられたｎオーミック電極３２２をカソード端子とする。転送サイリスタＴ１は、ｎカソード層８８で構成された領域３１３上に設けられたｎオーミック電極３２３をカソード端子とする。そして、設定サイリスタＳ１及び転送サイリスタＴ１は、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６を除去して露出させたｐアノード層８５上に設けられたｐオーミック電極３３３をアノード端子とする。さらに、設定サイリスタＳ１及び転送サイリスタＴ１は、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をゲートＧｔ１及びゲートＧｓ１の端子とする。なお、ゲートＧｔ１とゲートＧｓ１とは、共通である（ゲートＧｔ１（ゲートＧｓ１））。

同じく、アイランド３０２に設けられた結合ダイオードＤ１は、第２積層半導体層８０Ｂのｐゲート層８７、ｎカソード層８８で形成されている。そして、ｎカソード層８８で構成された領域３１４上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤ１のアノードは、ゲートＧｔ１（ゲートＧｔ１）と同じである。

アイランド３０３に設けられた電源線抵抗Ｒｇ１は、第２積層半導体層８０Ｂのｐゲート層８７で形成されている。つまり、電源線抵抗Ｒｇ１は、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３４とｐオーミック電極３３５との間のｐゲート層８７を抵抗として設けられている。

アイランド３０４に設けられたスタートダイオードＳＤは、第２積層半導体層８０Ｂのｐゲート層８７、ｎカソード層８８で形成されている。つまり、スタートダイオードＳＤは、ｎカソード層８８で構成された領域３１５上に設けられたｎオーミック電極３２５をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３６をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。

図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、アイランド３０１に設けられたレーザダイオードＬＤ１のカソード端子であるｎオーミック電極３２１と接続されている。点灯信号線７５は、アイランド３０１と同様なアイランドに設けられた他のレーザダイオードＬＤのカソード端子にも接続されている。点灯信号線７５は、φＩ端子に接続されている。

第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２は、アイランド３０２と同様なアイランドに設けられた他の奇数番号の転送サイリスタＴのカソード端子にも接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。

電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３５に接続されている。電源線７１は、アイランド３０３と同様なアイランドに設けられた他の電源線抵抗Ｒｇの一方の端子にも接続されている。電源線７１は、Ｖｇａ端子に接続されている。
電源線７４は、アイランド３０２に設けられた設定サイリスタＳ１及び転送サイリスタＴ１のアノード端子であるｐオーミック電極３３３に接続されている。電源線７４は、アイランド３０２と同様なアイランドに設けられた他の設定サイリスタＳ及び転送サイリスタＴのアノード端子に接続されている。電源線７４は、Ｖｓｕｂ端子に接続されている。

そして、アイランド３０１に設けられたレーザダイオードＬＤ１のアノード端子であるｐオーミック電極３３１は、アイランド３０２の設定サイリスタＳ１のカソード端子であるｎオーミック電極３２２に接続配線７６で接続されている。アイランド３０１と同様なアイランドに設けられたレーザダイオードＬＤのアノード端子は、アイランド３０２と同様なアイランドに設けられた設定サイリスタＳのカソード端子に接続配線７６と同様な接続配線で接続されている。つまり、接続配線でレーザダイオードＬＤのアノードと設定サイリスタＳのカソードとを接続することで、接続の構成が簡単になる。

そして、ゲートＧｔ１（ゲートＧｓ１）の端子であるｐオーミック電極３３２は、アイランド３０３の電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続配線７７で接続されている。他のゲートＧｔ（ゲートＧｓ）の端子は、アイランド３０３と同様なアイランドに設けられた電源線抵抗Ｒｇの一方の端子に接続配線７７と同様な接続配線で接続されている。
アイランド３０２に設けられた結合ダイオードＤ１のカソード端子であるｎオーミック電極３２４は、隣接するアイランド３０２と同様なアイランドに設けられた転送サイリスタＴ２のゲートＧｔ２（ゲートＧｓ２）の端子であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。アイランド３０２と同様なアイランドに設けられた結合ダイオードＤのカソード端子は、隣接するアイランド３０２と同様なアイランドに設けられた転送サイリスタＴのゲートＧｔ（ゲートＧｓ））の端子と接続配線７９と同様な接続配線で接続されている。

アイランド３０２の設定サイリスタＳ１及び転送サイリスタＴ１のゲートＧｔ１（ゲートＧｓ１）端子であるｐオーミック電極３３２は、アイランド３０４に設けられたスタートダイオードＳＤのカソード端子であるｎオーミック電極３２５に接続配線７８で接続されている。スタートダイオードＳＤのアノード端子であるｐオーミック電極３３６は、第２転送信号線７３に接続されている。
なお、上記の接続及び構成は、アノードコモンの場合であり、カソードコモンの場合には極性が逆となる。

（レーザダイオードＬＤと設定サイリスタＳとの直列接続）
図７は、第１の実施の形態に係る発光チップＣにおいて、レーザダイオードＬＤ１が設けられたアイランド３０１と、設定サイリスタＳ及び転送サイリスタＴなどが設けられたアイランド３０２の拡大断面図である。なお、保護層９０を省略している。また、図７は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図であるが、図６（ｂ）とは逆の－ｘ方向から見た断面図である（以後に示す他の断面図も同様である）。

レーザダイオードＬＤ１は、クラッド層として働くｐアノード層８１、発光層８２、クラッド層として働くｎカソード層８３で構成されている。よって、ｐアノード層８１をｐアノード（クラッド）層８１、ｎカソード（クラッド）層８３と表記し、図７において、ｐアノード（クラッド）層８１をｐ（クラッド）、ｎカソード（クラッド）層８３をｎ（クラッド）と表記する。

ｐアノード（クラッド）層８１は、電流狭窄層８１ｂを含んで構成されている。すなわち、ｐアノード（クラッド）層８１は、下側ｐアノード（クラッド）層８１ａ、電流狭窄層８１ｂ、上側ｐアノード（クラッド）層８１ｃで構成されている。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。なお、発光層８２は、不純物を添加していないイントリンシック（ｉ）層であってもよい。また、発光層８２は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

発光層８２から出射する光がｐアノード（クラッド）層８１とｎカソード（クラッド）層８３との間に閉じ込められるとともに、発光層８２の側面（端面）間でレーザ発振するように、ｐアノード（クラッド）層８１、ｎカソード（クラッド）層８３、発光層８２が設定されている。この場合、光は、矢印で示すように、発光層８２の側面（端面）から、基板７０に平行に出射する。

設定サイリスタＳ１及び転送サイリスタＴ１は、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８から構成されている。すなわち、ｐｎｐｎの４層構造である。

前述したように、レーザダイオードＬＤ１のｐアノード層８１に設けられたアノード端子であるｐオーミック電極３３１と設定サイリスタＳ１のカソード層８８に設けられたカソード端子であるｎオーミック電極３２２とは、接続配線７６により接続されている。つまり、レーザダイオードＬＤ１と設定サイリスタＳ１とは直列接続されている。そして、レーザダイオードＬＤ１のカソード端子であるｎオーミック電極３２１は、点灯信号φＩ１が供給される点灯信号線７５に接続され、設定サイリスタＳ１のアノード端子であるｐオーミック電極３３３は、基準電位Ｖｓｕｂが供給される電源線７４に接続されている。つまり、直列接続されたレーザダイオードＬＤ１と設定サイリスタＳ１とには、基準電位Ｖｓｕｂと点灯信号φＩ１の電位との間の電圧が印加される。

一方、転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３は、第１転送信号φ１が供給される第１転送信号線７２に接続されている。転送サイリスタＴ１のアノード端子であるｐオーミック電極３３３は、基準電位Ｖｓｕｂが供給される電源線７４に接続されている。つまり、転送サイリスタＴ１には、基準電位Ｖｓｕｂと第１転送信号φ１の電位との間の電圧が印加される。

＜サイリスタ＞
次に、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板７０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。

以下では、一例として、基準電位Ｖｓｕｂをハイレベル電位として０Ｖ（以下では「Ｈ」又は「Ｈ」（０Ｖ）と表記する。）、第１ローレベル電位として－３．３Ｖ（以下では「Ｌ１」（－３．３Ｖ）と表記する。）、第２ローレベル電位として－５Ｖ（以下では「Ｌ２」（－５Ｖ）と表記する。）とする。
Ｖｇａ端子に供給される電源電位Ｖｇａは、「Ｌ１」（－３．３Ｖ）である。また、第１転送信号φ１、第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ１」（－３．３Ｖ）とを有する信号である。そして、点灯信号φＩは、「Ｈ」（０Ｖ）と「Ｌ２」（－５Ｖ）とを有する信号である。

まず、サイリスタ単体の動作を説明する。ここでは、サイリスタのアノードは０Ｖであるとする。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧以下の電位（絶対値が大きい負の電位）がアノードとカソードとの間に印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。

オン状態になると、サイリスタのゲートは、アノードの電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態の転送サイリスタＴ１のカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態の転送サイリスタＴ１に電流を供給する電源との関係で設定される。

オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）以上の電位（絶対値で以下となる負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態の転送サイリスタＴ１のカソードに、オン状態を維持するために必要な電位以下の電位（絶対値で以上となる負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。

転送サイリスタＴ１で具体的に説明する。転送サイリスタＴ１は、アノードに基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））、カソードに第１転送信号φ１の電位（「Ｈ」（０Ｖ）又は「Ｌ１」（－３．３Ｖ））が印加される。ここで、第１転送信号φ１が「Ｌ１」（－３．３Ｖ）であるとすると、転送サイリスタＴ１のアノードとカソードとの間に、－３．３Ｖが印加されることになる。よって、転送サイリスタＴ１のしきい電圧が－３．３Ｖ以下の電位（絶対値で以上となる負の電位）の場合、つまりゲートＧｔ１が－１．８Ｖ以上の電位（絶対値で以下となる負の電位）の場合に、転送サイリスタＴ１がターンオンする。逆に、転送サイリスタＴ１のしきい電圧以下の電圧（絶対値で以上となる電圧）が、カソードとアノードとの間に印加されると、転送サイリスタＴ１がターンオンする。
なお、他の転送サイリスタＴも同様である。

次に、直列接続されたレーザダイオードＬＤと設定サイリスタＳとの動作を、レーザダイオードＬＤ１と設定サイリスタＳ１とで説明する。
直列接続されたレーザダイオードＬＤ１と設定サイリスタＳ１とには、基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））と点灯信号φＩ１（「Ｈ」（０Ｖ）又は「Ｌ２」（－５Ｖ））の電位とが印加される。点灯信号φＩ１が「Ｌ２」（－５Ｖ）であるとすると、－５Ｖが、レーザダイオードＬＤ１と設定サイリスタＳ１とに分圧される。ここでは、レーザダイオードＬＤ１に印加される電圧を、仮に－１．７Ｖであるとして説明する。すると、設定サイリスタＳ１がオフ状態の場合、設定サイリスタＳ１に－３．３Ｖが印加される。上記した転送サイリスタＴ１と同様に、設定サイリスタＳ１のしきい電圧が、－３．３Ｖより絶対値において以下となる場合、つまりゲートＧｓ１が－１．８Ｖ以上の電位（絶対値で以下となる負の電位）の場合に、設定サイリスタＳ１がターンオンする。すると、直列接続されたレーザダイオードＬＤ１と設定サイリスタＳ１とに電流が流れて、レーザダイオードＬＤ１が点灯（発光）する。

一方、設定サイリスタＳ１のしきい電圧が－３．３Ｖより絶対値において大きい場合には、設定サイリスタＳ１はターンオンせず、オフ状態を維持する。よって、レーザダイオードＬＤ１も非点灯（非発光）のオフ状態を維持する。
なお、設定サイリスタＳ１がターンオンすると、電流制限抵抗ＲＩ（図５参照）により、直列接続されたレーザダイオードＬＤ１と設定サイリスタＳ１とに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳ１に印加される電圧が、設定サイリスタＳ１のオン状態を維持する電圧であれば、設定サイリスタＳ１はオン状態を維持する。これによりレーザダイオードＬＤ１も発光を継続する。
なお、他のレーザダイオードＬＤと設定サイリスタＳとでも同様である。

このようにすることで、レーザダイオードＬＤを駆動する設定サイリスタＳとレーザダイオードＬＤとの制御を点灯信号φＩで行え、点灯制御が容易になる。

なお、上記に示した電圧は一例であって、設定サイリスタＳ、転送サイリスタＴの特性、又は／及び、レーザダイオードＬＤの発光波長や光量によって変えることになる。その際は、「Ｌ１」又は／及び「Ｌ２」を調整すればよい。

なお、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ＧａＡｓなどの半導体で構成されるので、オン状態において、ｎゲート層８６とｐゲート層８７との間で発光することがある。なお、サイリスタが出射する光の量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。よって、サイリスタからの発光を利用しない場合、例えば、カソードの面積を小さくしたり、電極（設定サイリスタＳ１におけるｎオーミック電極３２２又は／及び転送サイリスタＴ１におけるｎオーミック電極３２３）や配線を構成する材料などによって遮光したりすることで、不要な光を抑制するようにしてもよい。

（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、発光装置６５は発光チップＣ１～Ｃ４０を備える（図３、４参照）。
発光チップＣ１～Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
＜タイミングチャート＞
図８は、発光装置６５及び発光チップＣの動作を説明するタイミングチャートである。
図８では、発光チップＣ１のレーザダイオードＬＤ１～ＬＤ５の５個のレーザダイオードＬＤの点灯（発光）又は非点灯（非発光）を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図８では、発光チップＣ１のレーザダイオードＬＤ１、ＬＤ２、ＬＤ３、ＬＤ５を点灯させ、レーザダイオードＬＤ４を非点灯（非発光）としている。

図８において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。レーザダイオードＬＤ１は、期間Ｔ（１）において、レーザダイオードＬＤ２は、期間Ｔ（２）において、レーザダイオードＬＤ３は、期間Ｔ（３）において、レーザダイオードＬＤ４は、期間Ｔ（４）において点灯（発光）又は非点灯（非発光）の制御（点灯制御）がされる。以下、同様にして番号が５以上のレーザダイオードＬＤが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。

φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ１」（－３．３Ｖ）との２つの電位を有する信号である。そして、第１転送信号φ１及び第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。以下では、「Ｈ」（０Ｖ）及び「Ｌ１」（－３．３Ｖ）を、「Ｈ」及び「Ｌ１」と省略する場合がある。

第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行し、時刻ｆで「Ｌ１」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ１」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ１」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。

第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播（転送）させることにより、オン状態の転送サイリスタＴと同じ番号のレーザダイオードＬＤを、点灯（発光）又は非点灯（非発光）の制御（点灯制御）の対象として指定する。

次に、発光チップＣ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２～Ｃ４０には、それぞれ点灯信号φＩ２～φＩ４０が送信される。点灯信号φＩ１は、「Ｈ」（０Ｖ）と「Ｌ２」（－５Ｖ）との２つの電位を有する信号である。以下では、「Ｈ」（０Ｖ）及び「Ｌ２」（－５Ｖ）を、「Ｈ」及び「Ｌ２」と省略する場合がある。
ここでは、発光チップＣ１のレーザダイオードＬＤ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌ２」（－５Ｖ）に移行する。そして、時刻ｄで「Ｌ２」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。

図４、図５、図６、図７を参照しつつ、図８に示したタイミングチャートにしたがって、発光装置６５及び発光チップＣ１の動作を説明する。なお、以下では、レーザダイオードＬＤ１、ＬＤ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。

（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ１」（－３．３Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂの「Ｈ」（０Ｖ）になり、発光チップＣ１～Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれの電源線７４は「Ｈ」になる（図５参照）。
同様に、電源ライン２００ｂは電源電位Ｖｇａの「Ｌ１」（－３．３Ｖ）になり、発光チップＣ１～Ｃ４０のそれぞれのＶｇａ端子は「Ｌ１」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれの電源線７１は「Ｌ１」になる（図５参照）。

そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。

さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１～φＩ４０をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、点灯信号ライン２０４－１～２０４－４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１～Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」（０Ｖ）になる（図５参照）。

＜発光チップＣ１＞
転送サイリスタＴ及び設定サイリスタＳのアノード（ｐアノード層８５）は、ｐオーミック電極（転送サイリスタＴ１及び設定サイリスタＳ１ではｐオーミック電極３３３）及び電源線７４を介して、「Ｈ」（０Ｖ）に設定されたＶｓｕｂ端子に接続されている（図６、図７参照）。

奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソード（ｎカソード層８８）は、ｎオーミック電極（転送サイリスタＴ１では、ｎオーミック電極３２３）を介して、第１転送信号線７２の「Ｈ」（０Ｖ）に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソード（ｎカソード層８８）は、ｎオーミック電極を介して、第２転送信号線７３の「Ｈ」（０Ｖ）に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」（０Ｖ）となり、オフ状態にある。

レーザダイオードＬＤのカソード（ｎカソード層８３）は、点灯信号線７５の「Ｈ」（０Ｖ）に設定されている。よって、直列接続されたレーザダイオードＬＤ及び設定サイリスタＳのそれぞれは、アノード及びカソードがともに「Ｈ」（０Ｖ）となり、オフ状態にある。

ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ１」（－３．３Ｖ））の電源線７１に接続されている。そして、スタートダイオードＳＤのアノードは、第２転送信号線７３の「Ｈ」（０Ｖ）に設定されている。よって、スタートダイオードＳＤは順バイアスとなり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（－１．５Ｖ）になる。また、ゲートＧｔ１が－１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が－１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ１」（－３．３Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（－１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３Ｖになる。さらに、結合ダイオードＤ２は、アノード（ゲートＧｔ１）が－３Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ１」（－３．３Ｖ））に接続されている。しかし、電位差が－０．３Ｖと順方向電位Ｖｄ（１．５Ｖ）より絶対値において小さいので、ゲートＧｔ３の電位は、電源電位Ｖｇａ（「Ｌ１」（－３．３Ｖ））になる。つまり、３以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」（０Ｖ）の第２転送信号線７３に接続されていることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である電源電位Ｖｇａ（「Ｌ１」（－３．３Ｖ））になっている。

なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、設定サイリスタＳのしきい電圧は、ゲートＧｔ（ゲートＧｓ）の電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、設定サイリスタＳ１のしきい電圧は－３Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧は－４．５Ｖ、転送サイリスタＴ３、番号が３以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧は－４．８Ｖとなっている。

（２）時刻ｂ
図８に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行する。これにより発光装置６５は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ１」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行する。すると、転送サイリスタＴ１のカソードが「Ｌ１」となり、転送サイリスタＴ１のアノードとカソードとの間に－３．３Ｖが印加される。転送サイリスタＴ１は、しきい電圧が－３Ｖであるので、ターンオンする。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になる。ここでは、第１転送信号線７２の電位は、－１．５Ｖになるとして説明する。

なお、番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が－４．８Ｖである。番号が３以上の奇数番号の転送サイリスタＴに印加される電圧は、－１．８Ｖになるので、番号が３以上の奇数番号の転送サイリスタＴはターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、カソードが接続された第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。

転送サイリスタＴ１がターンオンすると、ゲートＧｔ１（ゲートＧｓ１）の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が－１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が－３Ｖ、番号が４以上のゲートＧｔ（ゲートＧｓ）の電位が「Ｌ１」（－３．３Ｖ）になる。
ゲートＧｓ１の電位が「Ｈ」（０Ｖ）になると、設定サイリスタＳ１のしきい電圧が－１．５Ｖとなる。また、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が－４．５Ｖ、番号が４以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧が－４．８Ｖになる。

しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれのレーザダイオードＬＤも点灯しない。

時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。他の場合も同様である。）において、転送サイリスタＴ１がオン状態にあって、他の転送サイリスタＴ、設定サイリスタＳ、レーザダイオードＬＤはオフ状態にある。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ２」（－５Ｖ）に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌ２」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ２」（－５Ｖ）に移行する。すると、レーザダイオードＬＤに－１．７Ｖが印加されるため、設定サイリスタＳ１に－３．３Ｖが印加される。すると、しきい電圧が－１．５Ｖである設定サイリスタＳ１がターンオンする。これにより、設定サイリスタＳ１と直列接続されたレーザダイオードＬＤ１が点灯（発光）する。そして、点灯信号線７５の電位が－３．２Ｖに近い電位になる。ここでは、点灯信号線７５の電位が－３．２Ｖになるとする。なお、設定サイリスタＳ２はしきい電圧が－３Ｖである。しかし、レーザダイオードＬＤ２に－１．７Ｖが印加されるので、設定サイリスタＳ２に印加される電圧は－１．５Ｖになる。よって、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、設定サイリスタＳ１がオン状態にあって、レーザダイオードＬＤ１が点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ２」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩ１が「Ｌ２」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」（０Ｖ）に移行する。すると、設定サイリスタＳ１及びレーザダイオードＬＤ１のそれぞれのカソード及びアノードが「Ｈ」（０Ｖ）になって、設定サイリスタＳ１がターンオフするとともに、レーザダイオードＬＤ１が消灯する（非点灯（非発光）になる）。レーザダイオードＬＤ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌ２」に移行した時刻ｃから、点灯信号φＩ１が「Ｌ２」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌ２」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行する。ここで、レーザダイオードＬＤ１を点灯制御する期間Ｔ（１）が終了し、レーザダイオードＬＤ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ１」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖであるので、ターンオンする。
これにより、ゲートＧｔ２（ゲートＧｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖ、番号が５以上のゲートＧｔ（ゲートＧｓ）の電位が「Ｌ１」（－３．３Ｖ）になる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ１」（－３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ１」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ１」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノード及びカソードがともに「Ｈ」（０Ｖ）になって、ターンオフする。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ１」（－３．３Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－４．８Ｖになって、第１転送信号φ１又は第２転送信号φ２が「Ｌ１」（－３．３Ｖ）になっても、ターンオンしない。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。

（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ２」（－５Ｖ）に移行すると、時刻ｃでのレーザダイオードＬＤ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、レーザダイオードＬＤ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌ２」（－５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでのレーザダイオードＬＤ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、レーザダイオードＬＤ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、レーザダイオードＬＤ２を点灯制御する期間Ｔ（２）が終了し、レーザダイオードＬＤ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。

なお、レーザダイオードＬＤを点灯（発光）させないで、非点灯（非発光）のままとするときは、図８のレーザダイオードＬＤ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、設定サイリスタＳ４のしきい電圧が－１．５Ｖであっても、設定サイリスタＳ４はターンオンせず、レーザダイオードＬＤ４は非点灯（非発光）のままとなる。

以上説明したように、転送サイリスタＴのゲートＧｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｔの電位が変化する。これにより、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が－３．３Ｖ以上（絶対値で以下である負の値）と、第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ１」（－３．３Ｖ）に移行するタイミングにおいてターンオンする。
そして、転送サイリスタＴがオン状態になると、ゲートＧｔの電位は０Ｖになる。これにより、ゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が－１．５Ｖとなる。よって、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ２」（－５Ｖ）に移行すると、設定サイリスタＳは、アノードとカソード間に－３．３Ｖが印加されて、ターンオンする。そして、設定サイリスタＳに直列接続されたレーザダイオードＬＤが点灯（発光）する。

すなわち、転送サイリスタＴはオン状態になることで、設定サイリスタＳをオン状態への移行が可能な状態にする。つまり、転送サイリスタＴはオン状態になることで、点灯制御の対象であるレーザダイオードＬＤを指定する。そして、点灯信号φＩが「Ｌ２」（－５Ｖ）となると、点灯制御の対象であるレーザダイオードＬＤに直列接続された設定サイリスタＳがターンオンするとともに、レーザダイオードＬＤが点灯（発光）する。
なお、点灯信号φＩが「Ｈ」（０Ｖ）に維持されると、設定サイリスタＳをオフ状態に維持するとともに、レーザダイオードＬＤを非点灯（非発光）に維持する。すなわち、点灯信号φＩは、レーザダイオードＬＤの点灯／非点灯を設定する。
このように、画像データに応じて点灯信号φＩを設定して、各レーザダイオードＬＤの点灯又は非点灯を制御する。

なお、図７において、第１積層半導体層８０Ａは、ｐアノード（クラッド）層８１、発光層８２、ｎカソード（クラッド）層８３の順に積層されていた。しかし、第１積層半導体層８０Ａが、ｎカソード（クラッド）層８３、発光層８２、ｐアノード（クラッド）層８１の順に積層されていてもよい。
また、逆に、図７において、第２積層半導体層８０Ｂは、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の順に積層されていた。しかし、第２積層半導体層８０Ｂが、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５の順に積層されていてもよい。
これらの場合、同じ回路構成（図５参照）になるように、接続関係を変更すればよい。

（発光チップＣの製造方法）
発光チップＣの製造方法について説明する。
図９、図１０、図１１、図１２、図１３は、発光チップＣの製造方法を説明する図である。図９（ａ）は、第１積層半導体層形成工程、図９（ｂ）は、成長抑制層形成工程、図９（ｃ）は、第１積層半導体層エッチング工程である。図１０（ｄ）は、第２積層半導体層形成、図１０（ｅ）は、成長抑制層エッチング工程、図１０（ｆ）は、カソード電極形成工程である。そして、図１１（ｇ）は、カソード領域形成工程、図１１（ｈ）は、分離エッチング工程、図１１（ｉ）は、電流狭窄部形成工程である。図１２（ｊ）は、アノード領域形成エッチング工程、図１２（ｋ）は、アノード電極形成工程、図１２（ｌ）は、保護層形成工程である。図１３（ｍ）は、配線形成工程、図１３（ｎ）は、光出射面形成工程である。
ここでは、図７に示したアイランド３０１、３０２の断面図で説明する。これらのアイランドの断面図は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図であるが、図６（ｂ）とは逆の－ｘ方向から見た断面図である。また、不純物の導電型をｐ、ｎで表記する。
以下順に説明する。

図９（ａ）に示す第１積層半導体積層形成工程では、絶縁性の基板７０上に、レーザダイオードＬＤを含む発光部１０２を構成するｐアノード（クラッド）層８１、発光層８２、ｎカソード（クラッド）層８３を順にエピタキシャル成長させて、第１積層半導体層８０Ａを形成する。なお、製造方法を説明する図では、ｐアノード（クラッド）層８１をｐ、ｎカソード（クラッド）層８３をｎと表記する。

ここでは、基板７０は、不純物を添加していないイントリンシック（ｉ）型のＧａＡｓである。不純物を添加していないので、絶縁性である。なお、不純物を添加していないイントリンシック（ｉ）型のＧａＡｓは、半絶縁性と呼ばれることがある。図７に示したように、レーザダイオードＬＤが構成される第１積層半導体層８０Ａのｐアノード（クラッド）層８１の電位と、設定サイリスタＳ及び転送サイリスタＴなどが構成される第２積層半導体層８０Ｂのｐアノード層８０Ｂの電位とは、異なる電位に設定される。このため、これら二つの電位が、基板７０を介して同じにならなければよい。よって、基板７０は、完全な絶縁体であることを要せず、抵抗が高い半絶縁性であってもよい。つまり、絶縁性には、半絶縁性が含まれる。

基板７０は、上記の要件を満たすものであれば、ＩｎＰ、ＧａＮ、ＩｎＡｓ、その他ＩＩＩ－Ｖ族、ＩＩ－ＶＩ材料からなる半導体基板、サファイア、Ｓｉ、Ｇｅなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いればよい。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用すればよい。

ここでは、電流阻止部βは、Ａｌを含む層を酸化して形成するとする。よって、ｐアノード（クラッド）層８１は、下側ｐアノード（クラッド）層８１ａ、電流狭窄層８１ｂ、上側ｐアノード（クラッド）層８１ｃを順に積層して構成されている。
ｐアノード（クラッド）層８１の下側ｐアノード（クラッド）層８１ａ、上側ｐアノード（クラッド）層８１ｃは、例えば不純物濃度５×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ここでは、電流狭窄層８１ｂは、例えばＡｌＡｓ又はＡｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ_２Ｏ_３が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＩｎＰなどであり、障壁層は、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどである。なお、発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード（クラッド）層８３は、例えば不純物濃度５×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層される。

図９（ｂ）に示す成長抑制層形成工程では、後述する図１０（ｄ）の第２積層半導体層形成工程において半導体層が積層することを抑制する成長抑制層８４をアイランド３０１が形成される第１積層半導体層８０Ａの領域上に形成する。成長抑制層８４には、例えばＳｉＯ_２、ＳｉＯＮ、ＴｉＯ_２、ＳｉＮ_ｘなどの酸化物又は窒化物が用いうる。
なお、成長抑制層８４は、成長抑制層８４となる材料の膜を第１積層半導体層８０Ａ上に全面に形成したのち、第１積層半導体層８０Ａのアイランド３０１となる領域にフォトレジストを形成して、成長抑制層８４となる材料の膜をエッチングすることで形成される（エッチング法）。また、成長抑制層８４は、アイランド３０１が形成される領域を除いて、第１積層半導体層８０Ａ上にリフトオフ容易な膜を形成したのち、成長抑制層８４となる材料の膜を堆積し、リフトオフが容易な膜を除くとともに、リフトオフ容易な膜上の成長抑制層８４となる材料の膜を除去して形成されてもよい（リフトオフ法）。さらに、成長抑制層８４は、アイランド３０１が形成される領域に対応する開口を有するメタルマスクを通して、第１積層半導体層８０Ａ上に成長抑制層８４となる材料の膜を堆積して形成してもよい（メタルマスク法）。

図９（ｃ）に示す第１積層半導体層エッチング工程では、成長抑制層８４をマスクとして、第１積層半導体層８０Ａをエッチングして、基板７０の表面を露出させる。なお、成長抑制層８４の形成に用いたフォトレジストをマスクとしてエッチングしてもよい。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）などを用いたウェットエッチングで行いうる。また、例えば塩化ホウ素などを用いた異方性ドライエッチング（ＲＩＥ）で行ってもよい。

図１０（ｄ）に示す第２積層半導体層形成では、基板７０上に、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、スタートダイオードＳＤなどを含む駆動部１０１を構成するｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させて、第２積層半導体層８０Ｂを形成する。このとき、成長抑制層８４が形成されている第１積層半導体層８０Ａ上には、第２積層半導体層８０Ｂの成長が抑制される。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

これらの半導体層も、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層される。

図１０（ｅ）に示す成長抑制層エッチング工程では、第１積層半導体層８０Ａ上の成長抑制層８４が除去される。
このエッチングは、成長抑制層８４がＳｉＯ_２などの酸化物であれば、フッ酸系のエッチング液などを用いたウェットエッチングで行いうる。また、異方性ドライエッチング（ＲＩＥ）で行ってもよい。

図１０（ｆ）に示すカソード電極形成工程では、ｎカソード（クラッド）層８３上及びｎカソード層８８上に、ｎオーミック電極（ｎオーミック電極３２１、３２２、３２３、３２４など）が形成される。
ｎオーミック電極は、例えばｎカソード（クラッド）層８３、ｎカソード層８８などのｎ型のＧａＡｓ系の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
そして、ｎオーミック電極は、例えばリフトオフ法などにより形成される。

図１１（ｇ）に示すカソード領域形成工程では、第２積層半導体層８０Ｂにおいて、ｎカソード層８８をエッチングする。このとき、領域３１２、３１３、３１４では、ｎカソード層８８が残るようにする。同様に、アイランド３０４におけるスタートダイオードＳＤの領域３１５もｎカソード層８８が残るようにする。これにより、アイランド３０３、３０５、３０６となる部分において、ｎカソード層８８が除去され、ｐゲート層８７が露出する（図６（ａ）参照）。
このエッチングは、図９（ｃ）の第１積層半導体層エッチング工程と同様に行えばよい。

図１１（ｈ）に示す分離エッチング工程では、第１積層半導体層８０Ａ及び第２積層半導体層８０Ｂをエッチングして、アイランド（図６のアイランド３０１、３０２、３０３など）に分離する。このエッチングは、図９（ｃ）の第１積層半導体層エッチング工程と同様に行えばよい。この分離エッチング工程におけるエッチングは、メサエッチング又はポストエッチングと呼ばれることがある。

図１１（ｉ）に示す電流狭窄部形成工程では、分離エッチング工程において露出した第１積層半導体層８０Ａのｐアノード層８１における電流狭窄層８１ｂを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層８１ｂの酸化は、例えば、３００～４００℃での水蒸気酸化により、ＡｌＡｓ、ＡｌＧａＡｓなどである電流狭窄層８１ｂのＡｌを酸化させることで行う。このとき、露出した側面から酸化が進行し、第１積層半導体層８０Ａで構成されるレーザダイオードＬＤが形成されるアイランド（アイランド３０１など）の周囲にＡｌの酸化物であるＡｌ_２Ｏ_３による電流阻止部βが形成される。

なお、電流阻止部βは、ＡｌＡｓなどのＡｌ組成比が大きい半導体層を用いる代わりに、ＧａＡｓ、ＡｌＧａＡｓなどの半導体層に水素イオン（Ｈ^＋）の打ち込むことで形成してもよい。（Ｈ^＋イオン打ち込み）。つまり、電流狭窄層８１ｂを用いず、下側ｐアノード（クラッド）層８１ａと上側ｐアノード（クラッド）層８１ｃとを分割せずに一体化したｐアノード（クラッド）層８１を形成し、電流阻止部βとする部分にＨ^＋を打ち込むことで、不純物が不活性化された電気抵抗の高い電流阻止部βが形成される。

図１２（ｊ）に示すアノード領域形成エッチング工程では、第１積層半導体層８０Ａで構成されるアイランド（アイランド３０１）のｎカソード（クラッド）層８３、発光層８２をエッチングして、ｐアノード（クラッド）層８１を露出させる。また、第２積層半導体層８０Ｂで構成されるアイランド（アイランド３０２）のｐゲート層８７、ｎゲート層８６をエッチングして、ｐアノード層８５を露出させる。
このエッチングは、図９（ｃ）の第１積層半導体層エッチング工程と同様に行えばよい。

図１２（ｋ）に示すアノード電極形成工程では、露出させたｐアノード（クラッド）層８１及びｐアノード層８５の表面に、ｐオーミック電極（ｐオーミック電極３３１、３３３）が形成される。なお、図６（ａ）に示す、設定サイリスタＳ１及び転送サイリスタＴ１などが構成されるアイランド３０２のゲートＧｔ（ゲートＧｓ）端子であるｐオーミック電極３３２、電源線抵抗Ｒｇ１が構成されるアイランド３０３のｐオーミック電極３３４、３３５、スタートダイオードＳＤが構成されるアイランド３０４のｐオーミック電極３３６も同時に形成される。他の設定サイリスタＳ及び転送サイリスタＴのゲートＧｔ（ゲートＧｓ）端子、電源線抵抗Ｒｇについても同様である。ｐオーミック電極３３１～３３６は、第１積層半導体層８０Ａの露出されたｐゲート層８７の表面に形成される。
ｐオーミック電極は、例えばｐアノード（クラッド）層８１、ｐアノード層８５、ｐゲート層８６などのｐ型のＧａＡｓ系の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
そして、ｐオーミック電極は、例えばリフトオフ法などにより形成される。

図１２（ｌ）に示す保護層形成工程では、レーザダイオードＬＤの出射する光を透過する、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどの絶縁性材料によりアイランド（アイランド３０１、３０２など）の表面を覆うように、保護層９０が形成される。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２２、３２３、２３４など）及びｐオーミック電極（ｐオーミック電極３３１、３３３など）上の保護層９０にスルーホール（開口）が形成される。

図１３（ｍ）に示す配線形成工程では、（電源線７１、７４、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）保護層９０に設けられたスルーホールを介して、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）を接続する配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）が形成される。
配線は、Ａｕ、Ａｌなどである。

図１３（ｎ）に示す光出射面形成工程では、レーザダイオードＬＤから光を出射させる面となる第１積層半導体層８０Ａの側面を露出させる。ここでは、ｐアノード（クラッド）層８１における電流狭窄層８１ｂの電流阻止部βが除去されるように、保護層９０、ｎカソード（クラッド）層８３、発光層８２、ｐアノード（クラッド）層８１をエッチングする。
ここでのエッチングは、図９（ｃ）の第１積層半導体層エッチング工程と同様に行えばよい。
なお、劈開によって、光出射面を形成してもよい。また、光出射面は、図１２（ｋ）のアノード電極形成工程と図１２（ｌ）の保護層形成工程との間に形成してもよい。この場合には、第１積層半導体層８０Ａの露出させた側面は、保護層９０で覆われる。
また、電流阻止部βが光出射に影響を及ぼさない場合は、光出射面形成工程を行うことを要しない。

以上説明したように、第１の実施の形態に係る発光チップＣは、レーザダイオードＬＤを含む発光部１０２を第１積層半導体層８０Ａで構成し、設定サイリスタＳ、転送サイリスタＴなどを含む駆動部１０１を第２半導体層で構成している。そして、レーザダイオードＬＤと設定サイリスタＳとを接続配線７６により直列接続している。このようにすることで、レーザダイオードＬＤを含む発光部１０２を構成する第１積層半導体層８０Ａと、設定サイリスタＳ、転送サイリスタＴなどを含む駆動部１０１を第２半導体層とが、それぞれに求められる特性に応じて形成される。つまり、第１の実施の形態では、レーザダイオードＬＤにより発光を行わせ、転送サイリスタＴ及び設定サイリスタＳにより転送を行わせて、発光と転送とを分離している。設定サイリスタＳ及び転送サイリスタＴは発光することを要しない。よって、レーザダイオードＬＤを量子井戸構造として発光特性などを向上させるとともに、設定サイリスタＳ及び転送サイリスタＴによる駆動特性などを向上させうる。すなわち、発光部１０２のレーザダイオードＬＤと、駆動部１０１の転送サイリスタＴ及び設定サイリスタＳとを別々に（独立して）設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図れる。

なお、レーザダイオードＬＤの発光特性と、駆動に用いる設定サイリスタＳ、転送サイリスタＴなどの駆動特性とを独立に設定するため、トンネル接合を介して、設定サイリスタＳ上にレーザダイオードＬＤを形成することが考えられる。トンネル接合を用いるのは、設定サイリスタＳ上にレーザダイオードＬＤを直接積層すると、設定サイリスタＳとレーザダイオードＬＤとの間が逆バイアスとなって電流が流れにくいためである。トンネル接合層を介して積層すると、トンネル接合は、逆バイアス状態であっても、電流が流れる特性を有するため、設定サイリスタＳとレーザダイオードＬＤとの間で電流が流れ易くなる。

しかし、トンネル接合を構成する半導体層は、他の半導体層に比べて不純物濃度が高い。例えば、トンネル接合を構成する半導体層は、不純物濃度が１０^１９／ｃｍ^３以上であって、他の半導体層の不純物濃度１０^１７～１０^１８／ｃｍ^３と比べて高い。特に、ＧａＡｓなどの半導体層に用いられる不純物、例えばＳｉは、ベースとなる半導体の一例であるＧａＡｓなどと異なる材料であって、格子定数、結合強度、最外殻電子数が異なる。よって、ＧａＡｓなどの半導体層にＳｉが混入すると、結晶欠陥を生じにくくなる。特に、不純物濃度が高いほど、結晶欠陥の発生確率が上昇する。

また、不純物濃度を高くするためには、成長条件（成長温度、堆積速度、堆積に用いる原料中の不純物材料の比率など）を変更することになり、ＧａＡｓなどの半導体層の成長条件から外れてしまう。これによっても、結晶欠陥の発生確率が上昇してしまう。
よって、トンネル接合を構成する半導体層に発生した結晶欠陥は、トンネル接合を構成する半導体層上に、形成される半導体層に伝搬する。つまり、トンネル接合を構成する半導体層上にレーザダイオードＬＤを形成すると、レーザダイオードＬＤに結晶欠陥が伝搬して、レーザダイオードＬＤの特性を劣化させてしまう。特に、レーザダイオードＬＤなどの発光素子の発光特性は、半導体層に含まれる結晶欠陥の影響を受けやすい。

第１の実施の形態に係る発光チップＣでは、上述したように、レーザダイオードＬＤを含む発光部１０２が構成される第１積層半導体層８０Ａが形成された後、発光部１０２以外の領域の第１積層半導体層８０Ａを除去し、設定サイリスタＳ、転送サイリスタＴなどを含む駆動部１０１を構成する第２積層半導体層８０Ｂが形成されている。よって、トンネル接合を用いていない。また、発光部１０２以外の領域の第１積層半導体層８０Ａを除去して、露出させた基板７０の表面に第２積層半導体層８０Ｂを形成しても、トンネル接合を構成する半導体層上に形成する場合に比べて、第２積層半導体層８０Ｂにおける結晶欠陥の発生確率は上昇しにくい。よって、第２積層半導体層８０Ｂで構成される設定サイリスタＳ、転送サイリスタＴなどを含む駆動部１０１の特性の劣化が抑制される。

また、第１の実施の形態に係る発光チップＣは、転送サイリスタＴと設定サイリスタＳとにより、レーザダイオードＬＤを順に点灯させる自己走査型である。これにより、発光チップＣに設けられる端子の数が少なくなり、発光チップＣ及び発光装置６５が小型になる。

なお、図９（ａ）に示す第１積層半導体層形成工程において、第１積層半導体層８０Ａは、ｐアノード（クラッド）層８１、発光層８２、ｎカソード（クラッド）層８３の順に積層された。しかし、第１積層半導体層８０Ａは、ｎカソード（クラッド）層８３、発光層８２、ｐアノード（クラッド）層８１の順に積層されてもよい。
また、逆に、図１０（ｄ）に示す第２積層半導体層形成において、第２積層半導体層８０Ｂは、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の順に積層された。しかし、第２積層半導体層８０Ｂが、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５の順に積層されてもよい。
これらの場合、同じ回路構成（図５参照）になるように、接続関係を変更すればよい。

（発光チップＣの製造方法の変形例）
次に、第１の実施の形態に係る発光チップＣの製造方法の変形例を説明する。変形例では、第１積層半導体層８０Ａと第２積層半導体層８０Ｂとの形成の順序が逆である。
図１４、図１５、図１６は、発光チップＣの製造方法の変形例を説明する図である。図１４（ａ′）は、第２積層半導体層形成工程、図１４（ｂ′）は、成長抑制層形成工程、図１４（ｃ′）は、第２積層半導体層エッチング工程である。図１５（ｄ′）は、第１積層半導体層形成工程、図１５（ｅ′）は、成長抑制層エッチング工程、図１５（ｆ′）は、カソード電極形成工程である。そして、図１６（ｇ′）は、カソード領域形成工程である。以下は、図１１（ｈ）以降と同じであるので説明を省略する。
ここでも、図７に示したアイランド３０１、３０２の断面図で説明する。これらのアイランドの断面図は、図６（ａ）のＶＩＢ－ＶＩＢ線での断面図であるが、図６（ｂ）とは逆の－ｘ方向から見た断面図である。また、不純物の導電型をｐ、ｎで表記する。
以下順に説明する。

図１４（ａ′）に示す第２積層半導体層形成工程では、絶縁性の基板７０上に設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、スタートダイオードＳＤなどを含む駆動部１０１を構成するため、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させて、第２積層半導体層８０Ｂを形成する。詳細は、発光チップＣの製造方法の図１０（ｄ）で説明したことと同様であるので、説明を省略する。

図１４（ｂ′）に示す成長抑制層形成工程では、後述する図１５（ｄ′）の第１積層半導体層形成工程において半導体層が積層することを抑制する成長抑制層８４′をアイランド３０２が形成される第２積層半導体層８０Ｂの領域上に形成する。詳細は、発光チップＣの製造方法の図９（ｂ）で説明したことと同様であるので説明を省略する。

図１４（ｃ′）に示す第２積層半導体層エッチング工程では、成長抑制層８４′をマスクとして、第２積層半導体層８０Ｂをエッチングして、基板７０の表面を露出させる。なお、成長抑制層８４′の形成に用いたフォトレジストをマスクとしてエッチングしてもよい。詳細は、発光チップＣの製造方法の図９（ｃ）で説明したことと同様であるので説明を省略する。

図１５（ｄ′）に示す第１積層半導体層形成工程では、レーザダイオードＬＤを含む発光部１０２を構成するｐアノード（クラッド）層８１、発光層８２、ｎカソード（クラッド）層８３を順にエピタキシャル成長させて、第１積層半導体層８０Ａを形成する。このとき、成長抑制層８４′が形成されている第２積層半導体層８０Ｂ上には、第１積層半導体層８０Ａの成長が抑制される。詳細は、発光チップＣの製造方法の図９（ａ）で説明したことと同様であるので説明を省略する。

図１５（ｅ′）に示す成長抑制層エッチング工程では、第２積層半導体層８０Ｂ上の成長抑制層８４′が除去される。詳細は、発光チップＣの製造方法の図１０（ｅ）で説明したことと同様であるので説明を省略する。

図１５（ｆ′）に示すカソード電極形成工程では、ｎカソード（クラッド）層８３上及びｎカソード層８８上に、ｎオーミック電極（ｎオーミック電極３２１、３２２、３２３、３２４など）が形成される。詳細は、発光チップＣの製造方法の図１０（ｆ）で説明したことと同様であるので説明を省略する。

図１６（ｇ′）に示すカソード領域形成工程では、第２積層半導体層８０Ｂにおいて、ｎカソード層８８をエッチングする。詳細は、発光チップＣの製造方法の図１１（ｇ）で説明したことと同様であるので説明を省略する。

以下は、発光チップＣの製造方法の図１１（ｈ）以降と同じであるので、説明を省略する。

基板７０上に、初めに第２積層半導体層８０Ｂを形成し、後に第１積層半導体層８０Ａを形成する発光チップＣの製造方法の変形例によっても、第１の実施の形態に係る発光チップＣが製造される。ただし、第２積層半導体層８０Ｂをエッチングして基板７０の表面を露出させる際に、基板７０の表面が荒れるおそれがある。よって、荒れた基板７０の表面にレーザダイオードＬＤを構成する第１積層半導体層８０Ａを形成すると、第１積層半導体層８０Ａに結晶欠陥が発生する恐れがある。もし、第１積層半導体層８０Ａに結晶欠陥が発生すると、レーザダイオードＬＤの特性が損なわれてしまう。なお、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、レーザダイオードＬＤに電流が供給できればよい。すなわち、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、結晶欠陥の影響を受けにくい。よって、初めに第１積層半導体層８０Ａを形成し、後に第２積層半導体層８０Ｂを形成する発光チップＣの製造方法を用いるのがよい。

以下では、第１の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣにおいて、レーザダイオードＬＤ１が設けられたアイランド３０１と、設定サイリスタＳ１及び転送サイリスタＴ１などが設けられたアイランド３０２で説明する。

（第１の実施の形態に係る発光チップＣの変形例１）
図１７は、第１の実施の形態に係る発光チップＣの変形例１を説明するレーザダイオードＬＤ１が設けられたアイランド３０１と、設定サイリスタＳ１及び転送サイリスタＴ１などが設けられたアイランド３０２の拡大断面図である。
変形例１では、ｎカソード（クラッド）層８３を分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）としている。なお、ｎカソード（クラッド）層８３をｎカソード（ＤＢＲ）層８３とし、図１７ではｎ（ＤＢＲ）と表記する。ＤＢＲ層は、屈折率差を設けた半導体層を複数積層して構成される。そして、ＤＢＲ層は、レーザダイオードＬＤの出射する光を反射するように構成されている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。

ＤＢＲ層は、例えばＡｌ_０．９Ｇａ_０．１Ａｓの高Ａｌ組成の低屈折率層と、例えばＡｌ_０．２Ｇａ_０．８Ａｓの低Ａｌ組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚（光路長）は、例えば中心波長の０．２５（１／４）に設定されている。なお、低屈折率層と高屈折率層とのＡｌの組成比は、０～１の範囲で変更してもよい。

よって、発光チップＣの変形例１では、図９、図１０、図１１、図１２、図１３に示した第１の実施の形態に係る発光チップＣの製造方法、又は、図１４、図１５、図１６に示した第１の実施の形態に係る発光チップＣの製造方法の変形例において、ｎカソード（クラッド）層８３をＤＢＲ層に変更することで製造される。

［第２の実施の形態］
第２の実施の形態では、発光チップＣは、設定サイリスタＳ及び転送サイリスタＴに電圧低減層（図１８に示す電圧低減層８９）を備えている。他の構成は、第１の実施の形態と同様である。よって、異なる部分を説明して、同様な部分の説明を省略する。

図１８は、第２の実施の形態に係る発光チップＣにおいて、レーザダイオードＬＤ１が設けられたアイランド３０１と、設定サイリスタＳ′１及び転送サイリスタＴ′１などが設けられたアイランド３０２の拡大断面図である。
第２の実施の形態に係る発光チップＣでは、アイランド３０２を構成する第２積層半導体層８０Ｂが、図７に示した第１の実施の形態における発光チップＣのアイランド３０２のｐアノード層８５とｎゲート層８６との間に、電圧低減層８９を備える。そして、第１の実施の形態に係る発光チップＣにおいて、設定サイリスタＳを設定サイリスタＳ′に、転送サイリスタＴを転送サイリスタＴ′に置き換える。他の部分は、第１の実施の形態と同様である。よって、説明を省略する。

電圧低減層８９は、設定サイリスタＳ、転送サイリスタＴに印加される電圧を低減する。
電圧低減層８９は、ｐアノード層８５の一部として、ｐアノード層８５と同様の不純物濃度のｐ型であってもよく、ｎゲート層８６の一部として、ｎゲート層８６と同様の不純物濃度のｎ型であってもよい。また、電圧低減層８９はｉ型の層であってもよい。

設定サイリスタＳ及び転送サイリスタＴにおける電圧低減層８９の役割を、第３の実施の形態に係る発光チップＣにおける設定サイリスタＳ′と第１の実施の形態に係る発光チップＣにおける設定サイリスタＳとで説明する。
図１９は、設定サイリスタＳの構造と設定サイリスタＳの特性を説明する図である。図１９（ａ）は、電圧低減層８９を備える設定サイリスタＳ′の断面図、図１９（ｂ）は、電圧低減層８９を備えない設定サイリスタＳの断面図、図１９（ｃ）は、設定サイリスタＳ′、Ｓの特性である。ここでは、ｐゲート層８７上に設けられ、設定サイリスタＳ、Ｓ′のゲートＧｓとして機能するｐオーミック電極３３２を示している（図６（ａ）参照）。なお、基板７０の表記を省略している。

図１９（ａ）に示す設定サイリスタＳ′は、ｐアノード層８５とｎゲート層８６との間に、電圧低減層８９を備える。なお、電圧低減層８９は、ｐアノード層８５と同様な不純物濃度のｐ型であれば、ｐアノード層８５の一部として働き、ｎゲート層８６と同様な不純物濃度のｎ型であれば、ｎゲート層８６の一部として働く。電圧低減層８９はｉ型の層であってもよい。
図１９（ｂ）に示す設定サイリスタＳは、電圧低減層８９を備えない。

設定サイリスタＳ、Ｓ′における立ち上がり電圧Ｖｒ、Ｖｒ′（図１９（ｃ）参照）は、設定サイリスタＳ、Ｓ′を構成する半導体層におけるもっとも小さいバンドギャップのエネルギ（バンドギャップエネルギ）によって決まる。なお、設定サイリスタＳ、Ｓ′における立ち上がり電圧Ｖｒ、Ｖｒ′とは、設定サイリスタＳ、Ｓ′のオン状態における電流を、電圧軸に外挿した際の電圧である。
図１９（ａ）に示すように、設定サイリスタＳ′では、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８に比べ、バンドギャップエネルギが小さい層である電圧低減層８９を設けている。よって、設定サイリスタＳ′の立ち上がり電圧Ｖｒ′は、電圧低減層８９を備えない設定サイリスタＳの立ち上がり電圧Ｖｒに比べて低い。さらに、電圧低減層８９は、一例として、発光層８２のバンドギャップよりも小さいバンドギャップを有する層である。

設定サイリスタＳは発光素子として利用されるものではなく、あくまでレーザダイオードＬＤを駆動する駆動部１０１の一部として機能する。よって、実際に発光する発光素子の発光波長とは無関係にバンドギャップが決められる。そこで、発光層８２のバンドギャップよりも小さいバンドギャップを有する電圧低減層８９を設けることで、立ち上がり電圧Ｖｒを立ち上がり電圧Ｖｒ′に低減している。
これにより、設定サイリスタＳ′がオンした状態における、設定サイリスタＳ′とレーザダイオードＬＤとの直列接続に印加する電圧が低減される。なお、転送サイリスタＴ′においても同様であり、転送サイリスタＴ′に印加する電圧が転送サイリスタＴに比べて低減される。

図２０は、半導体層を構成する材料のバンドギャップエネルギを説明する図である。
ＧａＡｓの格子定数は、約５．６５Åである。ＡｌＡｓの格子定数は、約５．６６Åである。よって、この格子定数に近い材料は、ＧａＡｓの基板７０に対してエピタキシャル成長しうる。例えば、ＧａＡｓとＡｌＡｓとの化合物であるＡｌＧａＡｓやＧｅは、ＧａＡｓ基板に対してエピタキシャル成長しうる。
また、ＩｎＰの格子定数は、約５．８７Åである。この格子定数に近い材料は、ＩｎＰ基板に対してエピタキシャル成長しうる。
また、ＧａＮの格子定数は、成長面によって異なるが、ａ面が３．１９Å、ｃ面が５．１７Åである。この格子定数に近い材料はＧａＮ基板に対してエピタキシャル成長しうる。

そして、ＧａＡｓ、ＩｎＰ及びＧａＮに対して、サイリスタの立ち上がり電圧が小さくなるバンドギャップエネルギは、図２０に網点で示す範囲の材料である。つまり、網点で示す範囲の材料を、サイリスタを構成する層として用いると、サイリスタの立ち上がり電圧Ｖｒが、網点で示す領域の材料のバンドギャップエネルギになる。
例えば、ＧａＡｓのバンドギャップエネルギは、約１．４３ｅＶである。よって、電圧低減層８９を用いないと、サイリスタの立ち上がり電圧Ｖｒは、約１．４３Ｖとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Ｖｒ′は、０Ｖ超且つ１．４３Ｖ未満としうる（０Ｖ＜Ｖｒ′＜１．４３Ｖ）。
これにより、電圧低減層８９を備える設定サイリスタＳ′及び転送サイリスタＴ′がオン状態にある時の、電力消費が低減される。

網点で示す範囲の材料としては、ＧａＡｓを基板７０とする場合、バンドギャップエネルギが約０．６７ｅＶのＧｅがある。ＧｅにＳｎを含んでもよい。また、ＩｎＰを基板７０とする場合、バンドギャップエネルギが約０．３６ｅＶのＩｎＡｓがある。また、ＧａＡｓを基板７０とする場合又はＩｎＰを基板７０とする場合、ＧａＡｓとＩｎＰとの化合物、ＩｎＮとＩｎＳｂとの化合物、ＩｎＮとＩｎＡｓとの化合物などにおいて、バンドギャップエネルギが、小さい材料を用いうる。特に、ＧａＩｎＮＡｓをベースとした混合化合物が適している。これらに、Ａｌ、Ｇａ、Ａｓ、Ｐ、Ｓｂなどが含まれてもよい。また、ＧａＮを基板７０とする場合、ＧａＮＰ、ＧａＮＡｓ、ＧａＮＳｂが電圧低減層８９となりうる。他にも、（１）メタモリフィック成長などによるＩｎＮ層、ＩｎＧａＮ層、（２）ＩｎＮ、ＩｎＧａＮ、ＩｎＮＡｓ、ＩｎＮＳｂからなる量子ドット、（３）ＧａＮの格子定数（ａ面）の２倍に相当するＩｎＡｓＳｂ層などを電圧低減層８９として導入しうる。これらに、Ａｌ、Ｇａ、Ｎ、Ａｓ、Ｐ、Ｓｂなどが含まれてよい。

ここでは、設定サイリスタＳ、Ｓ′を例にして、サイリスタの立ち上がり電圧Ｖｒ、Ｖｒ′で説明したが、サイリスタがオン状態を維持する最小の電圧である保持電圧Ｖｈ、Ｖｈ′やオン状態のサイリスタに印加される電圧も同様である（図１９（ｃ）参照）。

一方、サイリスタのスイッチング電圧Ｖｓ（図１９（ｃ）参照）は、逆バイアスになった半導体層の空乏層で決まる。よって、電圧低減層８９は、サイリスタのスイッチング電圧Ｖｓに及ぼす影響が小さい。

すなわち、電圧低減層８９は、サイリスタのスイッチング電圧Ｖｓを維持しつつ、立ち上がり電圧Ｖｒを低下させる。これにより、オン状態のサイリスタに印加される電圧が低減され、消費電力が低減される。サイリスタのスイッチング電圧Ｖｓはｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の材料や不純物濃度等を調整することで任意の値に設定される。ただし、電圧低減層８９の挿入位置によってスイッチング電圧Ｖｓは変化する。

また、図１８、１９では、電圧低減層８９を一つ設けた例を示しているが、複数設けてもよい。例えば、ｐアノード層８５とｎゲート層８６との間、及び、ｐゲート層８７とｎカソード層８８との間にそれぞれ電圧低減層８９を設けた場合や、ｎゲート層８６内に一つ、ｐゲート層８７内にもう一つ設けてもよい。その他にも、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の内から２、３層を選択し、それぞれの層内に設けてもよい。これらの電圧低減層の導電型は、電圧低減層を設けたアノード層、カソード層、ゲート層と合わせてもよいし、ｉ型であってもよい。

電圧低減層８９として用いられる材料は、ＧａＡｓ、ＩｎＰなどに比べると成長が難しく、品質が劣る。よって、電圧低減層８９内部に結晶欠陥が発生しやすく、その上に成長する例えばＧａＡｓなどの半導体層内に結晶欠陥が伸びていく。
前述したように、レーザダイオードＬＤなどの発光素子の発光特性は、半導体層に含まれる結晶欠陥の影響を受けやすい。一方、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、レーザダイオードＬＤに電流が供給できればよい。よって、電圧低減層８９を含むサイリスタを発光層として用いるのではなく、電圧低減のために用いるのであれば、サイリスタを構成する半導体層（図７の場合では、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８）に結晶欠陥が含まれてもよい。

なお、第２の実施の形態に係る発光チップＣは、図９、図１０、図１１、図１２、図１３に示した第１の実施の形態に係る発光チップＣの製造方法、又は、図１４、図１５、図１６に示した第１の実施の形態に係る発光チップＣの製造方法の変形例において、第２積層半導体層８０Ｂを、ｐアノード層８５、電圧低減層８９、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８にをＤＢＲ層に変更することで製造される。

また、第１の実施の形態における発光チップＣの変形例１と同様に、ｎカソード層８３をＤＢＲ層に変更してもよい。

［第３の実施の形態］
第１の実施の形態及び第２の実施の形態に係る発光チップＣでは、発光素子をレーザダイオードＬＤとした。第３の実施の形態に係る発光チップＣでは、発光素子を発光ダイオードＬＥＤとしている。
発光チップＣにおける発光ダイオードＬＥＤを除く他の構成は、第１の実施の形態と同様であるため、レーザダイオードＬＤ（レーザダイオードＬＤ１～ＬＤ１２８）を発光ダイオードＬＥＤ（発光ダイオードＬＥＤ１～ＬＥＤ１２８）に置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。

図２１は、第３の実施の形態に係る発光チップＣにおいて、発光ダイオードＬＥＤ１が設けられたアイランド３０１と、設定サイリスタＳ１及び転送サイリスタＴ１などが設けられたアイランド３０２の拡大断面図である。
第３の実施の形態に係る発光チップＣは、絶縁性の基板７０上に、第１積層半導体層８０Ａで構成された発光ダイオードＬＥＤを含む発光部１０２と、第２積層半導体層８０Ｂで構成された設定サイリスタＳ、転送サイリスタＴなどを含む駆動部１０１とを備える。第１積層半導体層８０Ａは、ｐアノード層８１、発光層８２、ｎカソード層８３を備える。第２積層半導体層８０Ｂは、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を備える。
そして、ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃで構成されている。

下側ｐアノード層８１ａ、上側ｐアノード層８１ｃは、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
なお、他は、第１の実施の形態と同様である。

発光ダイオードＬＥＤは、矢印で示すように、光を基板７０と交差する方向に出射する。よって、なお、ｎオーミック電極３２１は、中央部が発光ダイオードＬＥＤの出射する光が透過する開口になっている。なお、ｎオーミック電極３２１の形状の変更に合わせて、点灯信号線７５の位置を変更している。ここでは、点灯信号線７５を、図６において－ｙ方向にずらしている。

電流狭窄層をｎカソード層８３に設けてもよい。また、第２の実施の形態において説明したように、設定サイリスタＳ、転送サイリスタＴに、電圧低減層８９を加えてもよい。

以下では、第３の実施の形態に係る発光チップＣの変形例を説明する。
（第３の実施の形態に係る発光チップＣの変形例２）
図２２は、 第３の実施の形態に係る発光チップＣの変形例２を説明する発光ダイオードＬＥＤ１が設けられたアイランド３０１と、設定サイリスタＳ１及び転送サイリスタＴ１などが設けられたアイランド３０２の拡大断面図である。
変形例２では、発光層８２を２つのＤＢＲ層で挟んでいる。すなわち、ｐアノード層８１及びｎカソード層８３がＤＢＲ層として構成されている。よって、ｐアノード（ＤＢＲ）層８１、ｎカソード（ＤＢＲ）層８３と表記する。ｐアノード（ＤＢＲ）層８１は、電流狭窄層８１ｂを含んでいる。すなわち、ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃの順で積層され、下側ｐアノード層８１ａ、上側ｐアノード層８１ｃがＤＢＲ層として構成されている。

ＤＢＲ層の構成は、第１の実施の形態で示した発光チップＣの変形例１と同様である。なお、ｐアノード（ＤＢＲ）層８１における電流狭窄層８１ｂの膜厚（光路長）は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、ＤＢＲ層を構成する低屈折率層及び高屈折率層の膜厚（光路長）の整数倍に設定されるのがよく、例えば中心波長の０．７５（３／４）に設定されている。なお、奇数倍の場合は、電流狭窄層８１ｂは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層８１ｂは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層８１ｂは、ＤＢＲ層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響（屈折率や歪）を低減したい場合は、電流狭窄層８１ｂの膜厚は、数十ｎｍが好ましく、ＤＢＲ層内に立つ定在波の節の部分に挿入されるのが好ましい。

ｐアノード（ＤＢＲ）層８１及びｎカソード（ＤＢＲ）層８３は、発光ダイオードＬＥＤの発光層８２が出射する光を反射するように構成されている。すなわち、ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３とは、共振器（キャビティ）を構成し、発光層８２が出射する光が共振により強められて出力される。すなわち、変形例２－１では、共振型の発光ダイオードＬＥＤ上に設定サイリスタＳが積層されている。
また、電流狭窄層８１ｂを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。

発光チップＣの変形例２は、図９、図１０、図１１、図１２、図１３に示した第１の実施の形態に係る発光チップＣの製造方法、又は、図１４、図１５、図１６に示した第１の実施の形態に係る発光チップＣの製造方法の変形例において、ｐアノード（クラッド）層８１及びｎカソード（クラッド）層８３をＤＢＲ層に変更することで製造される。

電流狭窄層をｎカソード（ＤＢＲ）層８３に設けてもよい。また、第２の実施の形態において説明したように、設定サイリスタＳ、転送サイリスタＴに、電圧低減層８９を設けてもよい。

（第２の実施の形態に係る発光チップＣの変形例３）
図２３は、第３の実施の形態に係る発光チップＣの変形例３を説明する発光ダイオードＬＥＤ１が設けられたアイランド３０１と、設定サイリスタＳ１及び転送サイリスタＴ１などが設けられたアイランド３０２の拡大断面図である。
発光チップＣの変形例３では、図２２に示した発光チップＣのｎカソード（ＤＢＲ）層８３をＤＢＲ層としないｎカソード層８３としている。他の構成は、第１の実施の形態に係る発光チップＣと同じである。

発光チップＣの変形例３の発光チップＣでは、発光層８２の下（基板７０）側にｐアノード（ＤＢＲ）層８１を設けている。この場合、保護層９０と空気との界面で、反射率３０％が得られるので、発光層８２が出射する光が共振により強められて出力される。
また、発光層８２から出射した光の内、基板７０側に向う光がｐアノード（ＤＢＲ）層８１によって反射されて、出射口側に向かう。よって、ｐアノード層８１がＤＢＲ層でない場合に比べ、光利用効率が向上する。

変形例３の発光チップＣは、図９、図１０、図１１、図１２、図１３に示した第１の実施の形態に係る発光チップＣの製造方法、又は、図１４、図１５、図１６に示した第１の実施の形態に係る発光チップＣの製造方法の変形例において、ｐアノード（クラッド）層８１をＤＢＲ層に変更することで製造される。

電流狭窄層をｎカソード層８３に設けてもよい。また、第２の実施の形態において説明したように、設定サイリスタＳ、転送サイリスタＴに、電圧低減層８９を設けてもよい。

［第４の実施の形態］
第１の実施の形態及び第２の実施の形態に係る発光チップＣでは、発光素子をレーザダイオードＬＤとし、第３の実施の形態に係る発光チップＣでは、発光素子を発光ダイオードＬＥＤとした。第４の実施の形態に係る発光チップＣでは、発光素子として垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）としている。
発光チップＣにおける垂直共振器面発光レーザＶＣＳＥＬを除く他の構成は、第１の実施の形態と同様であって、レーザダイオードＬＤ（レーザダイオードＬＤ１～ＬＤ１２８）を垂直共振器面発光レーザＶＣＳＥＬ（垂直共振器面発光レーザＶＣＳＥＬ１～ＶＣＳＥＬ１２８）に置き換えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。

図２４は、第４の実施の形態に係る発光チップＣにおいて、垂直共振器面発光レーザＶＣＳＥＬ１が設けられたアイランド３０１と、設定サイリスタＳ１及び転送サイリスタＴ１などが設けられたアイランド３０２の拡大断面図である。
基本的な構成は、図２２に示した第３の実施の形態に係る発光チップＣの変形例２と同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）とで挟まれた発光層８２において、光を共振させてレーザ発振させている。２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）との反射率が例えば９９％以上になるとレーザ発振する。

なお、電流制限層をｎカソード層８３に設けてもよい。また、第２の実施の形態と同様に、設定サイリスタＳ及び転送サイリスタＴを構成する第２積層半導体層８０Ｂに電圧低減層８９を設けてもよい。

第１の実施の形態から第４の実施の形態では、発光素子として、レーザダイオードＬＤ、発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬを説明したが、例えば、レーザトランジスタなど、他の発光素子を用いてもよい。
また、発光素子を駆動する素子としてサイリスタ以外の素子を用いてもよい。例えば、トランジスタ等の駆動素子を用いてもよい。

第１の実施の形態から第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）は、発光素子（レーザダイオードＬＤ、発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）を備える発光部１０２と、設定サイリスタＳ、転送サイリスタＴなどを備える駆動部１０１とで構成されていたが、駆動部１０１において、設定サイリスタＳと転送サイリスタＴとの間などに制御用のサイリスタなどを備えてもよい。さらに、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタＴの間を結合ダイオードＤで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。

第１の実施の形態から第４の実施の形態において、発光素子（レーザダイオードＬＤ、発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）、設定サイリスタＳ、転送サイリスタＴの導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとしてもよい。

なお、発光素子（レーザダイオードＬＤ、発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、設定サイリスタＳがターンオンする前から発光素子を僅かに発光させておき、設定サイリスタＳがターンオンした時に、発光素子の発光量を増加させて、予め定められた光量にするように構成してもよい。このような構成としては、例えば、発光素子（レーザダイオードＬＤ、発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、設定サイリスタＳがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。

また、各実施の形態における、転送サイリスタＴおよび設定サイリスタＳの構造としては、各実施の形態における転送サイリスタＴおよび設定サイリスタＳの機能を有する構造であればｐｎｐｎの４層構造以外であってもよい。例えば、サイリスタ特性を有するｐｉｎｉｎ構造、ｐｉｐｉｎ構造、ｎｐｉｐ構造、またはｐｎｉｎ構造などであってもよい。この場合、ｐｉｎｉｎ構造のｐとｎに挟まれた、ｉ層、ｎ層、ｉ層、ｐｎｉｎ構造のｐとｎとに挟まれた、ｎ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｎオーミック電極をゲートＧｔ（ゲートＧｓ）の端子とすればよい。もしくは、ｎｐｉｐ構造のｎとｐに挟まれた、ｉ層、ｐ層、ｉ層、ｎｐｉｐ構造のｎとｐとに挟まれた、ｐ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｐオーミック電極をゲートＧｔ（ゲートＧｓ）の端子とすればよい。

以上においては、主に絶縁性のＧａＡｓを基板７０の例として説明した。他の基板を用いた場合における各半導体層の例を説明する。

まず、絶縁性のＧａＮ基板を用いた場合における半導体層の一例は以下の通りである。
ｐアノード層８１は、例えば、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ＧａＮ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、イオン注入を電流狭窄方法として使用することが有効である。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどであり、障壁層は、ＡｌＧａＮ、ＧａＮなどである。なお、発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０～１の範囲で変更してもよい。

次に、絶縁性のＩｎＰ基板を用いた場合における半導体層の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ＩｎＰ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、イオン注入を電流狭窄方法として使用することが有効である。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＩｎＡｓ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰＳｂなどであり、障壁層は、ＩｎＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓＰなどである。なお発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０～１の範囲で変更してもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層される。

また、以上説明した実施の形態を、有機材料からなるｐ型・ｎ型・ｉ型層に適用することも可能である。
さらに、それぞれの実施の形態を、他の実施の形態と組み合わせて用いてもよい。

１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、７０…基板、７１、７４…電源線、７２…第１転送信号線、７３…第２転送信号線、７５…点灯信号線、８０Ａ…第１積層半導体層、８０Ｂ…第２積層半導体層、８１…ｐアノード層、ｐアノード（クラッド）層、ｐアノード（ＤＢＲ）層、８１ｂ…電流狭窄層、８２…発光層、８３…ｎカソード層、ｎカソード（クラッド）層、ｎカソード（ＤＢＲ）層、８４…成長抑制層、８５…ｐアノード層、８６…ｎゲート層、８７…ｐゲート層、８８…ｎカソード層、８９…電圧低減層、９０…保護層、１０１…駆動部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、３０１～３０６…アイランド、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１～φＩ４０）…点灯信号、α…電流通過部（領域）、β…電流阻止部（領域）、Ｃ（Ｃ１～Ｃ４０）…発光チップ、Ｄ（Ｄ１～Ｄ１２７）…結合ダイオード、ＬＥＤ（ＬＥＤ１～ＬＥＤ１２８）…発光ダイオード、ＬＤ（ＬＤ１～ＬＤ１２８）…レーザダイオード、Ｓ（Ｓ１～Ｓ１２８）、Ｓ′…設定サイリスタ、ＳＤ…スタートダイオード、Ｔ（Ｔ１～Ｔ１２８）、Ｔ′…転送サイリスタ、ＶＣＳＥＬ（ＶＣＳＥＬ１～ＶＣＳＥＬ１２８）…垂直共振器面発光レーザ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (2)

1. 絶縁性の基板上に、複数の半導体層を成長させて、発光素子を構成する第１積層半導体層を形成する第１積層半導体層形成工程と、
   前記第１積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記発光素子が形成される領域を除いて、当該第１積層半導体層をエッチングする第１積層半導体層エッチング工程と、
   前記基板上に、複数の半導体層を成長させて、前記発光素子を駆動するサイリスタを構成する第２積層半導体層を形成する第２積層半導体層形成工程と、
   前記第１積層半導体層における前記発光素子が形成される領域と、前記第２積層半導体層における前記サイリスタが形成される領域とを除いて、当該第１積層半導体層及び当該第２積層半導体層とエッチングする分離エッチング工程と、
   前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、
   を順に含む発光部品の製造方法。
2. 絶縁性の基板上に、複数の半導体層を成長させて、サイリスタを構成する第２積層半導体層を形成する第２積層半導体層形成工程と、
   前記第２積層半導体層上に半導体層の成長を抑制する成長抑制層を設け、少なくとも前記サイリスタが形成される領域を除いて、当該第２積層半導体層をエッチングする第２積層半導体層エッチング工程と、
   複数の半導体層を成長させて、前記サイリスタによって駆動される発光素子を構成する第１積層半導体層を形成する第１積層半導体層形成工程と、
   前記第１積層半導体層における前記発光素子が形成される領域と、前記第２積層半導体層における前記サイリスタが形成される領域とを除いて、当該第１積層半導体層及び当該第２積層半導体層とエッチングする分離エッチング工程と、
   前記発光素子の周辺部に電流の流れにくい電流阻止部を形成する電流狭窄部形成工程と、
   を順に含む発光部品の製造方法。

Images