JP6728831B2 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents

Description

本発明は、発光部品、プリントヘッド及び画像形成装置に関する。

特許文献１には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。

特許文献２には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。

特許文献３には、ｐｎｐｎｐｎ６層半導体構造の発光素子を構成し、両端のｐ型第１層とｎ型第６層、および中央のｐ型第３層およびｎ型第４層に電極を設け、ｐｎ層に発
光ダイオード機能を担わせ、ｐｎｐｎ４層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。

特開平１−２３８９６２号公報 特開２００９−２８６０４８号公報 特開２００１−３０８３８５号公報

ところで、例えば、転送部と発光部とを備える自己走査型の発光素子アレイにおいては、発光部の発光素子を転送部と同じ半導体多層膜から構成したサイリスタとすると、発光部における発光素子の発光特性などと、転送部の転送特性などとを独立に設定しにくかった。
そこで本発明は、順にオン状態になる複数の転送素子と、転送素子に接続された発光素子とを備える構成において、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、発光素子の特性と転送素子の特性とを独立して設定しやすい発光部品などを提供することを目的とする。

請求項１に記載の発明は、順にオン状態になる複数の転送素子と、複数の前記転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の前記設定サイリスタに金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を備え、前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、当該発光素子を構成する複数のＩＩＩ−Ｖ族半導体層とが、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層され、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層が、電流経路を狭窄することを特徴とする発光部品である。
請求項２に記載の発明は、前記設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、前記発光素子を構成する複数のＩＩＩ−Ｖ族半導体層における少なくとも１つのＩＩＩ−Ｖ族半導体層の一部又は全部が、分布ブラッグ反射層であることを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタに金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、前記発光手段から出射される光を結像させる光学手段と、を備え、前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、当該発光素子を構成する複数のＩＩＩ−Ｖ族半導体層とが、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層され、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層が、電流経路を狭窄することを特徴とするプリントヘッドである。
請求項４に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタに金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、当該発光素子を構成する複数のＩＩＩ−Ｖ族半導体層とが、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層され、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層が、電流経路を狭窄することを特徴とする画像形成装置である。

請求項１の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、発光素子の特性と転送素子の特性とを独立して設定しやすい。
請求項２の発明によれば、分布ブラッグ反射層を用いない場合に比べ、光利用効率が向上する。
請求項３の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、プリントヘッドの性能が向上する。
請求項４の発明によれば、発光素子と転送素子とを同じ半導体多層膜で構成する場合に比べて、画像形成装置の性能が向上する。

第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成の一例を示した断面図である。 発光装置の一例の上面図である。 発光チップの構成、発光装置の信号発生回路の構成及び回路基板上の配線（ライン）の構成の一例を示した図である。 第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第１の実施の形態に係る発光チップの平面レイアウト図及び断面図の一例である。（ａ）は、発光チップの平面レイアウト図、（ｂ）は、（ａ）のＶＩＢ−ＶＩＢ線での断面図である。 設定サイリスタと発光ダイオードとが積層されたアイランドの拡大断面図である。 ＩｎＮの組成比ｘに対するＩｎＮＡｓのバンドギャップ、（ｂ）は、ＩｎＮの組成比ｘに対するＩｎＮＳｂのバンドギャップ、（ｃ）は、ＶＩ族元素及びＩＩＩ−Ｖ族化合物の格子定数をバンドギャップに対して示す図である。 発光装置及び発光チップの動作を説明するタイミングチャートである。 発光チップの製造方法を説明する図である。（ａ）は、半導体積層体形成工程、（ｂ）は、ｎオーミック電極及び光出射口保護層形成工程、（ｃ）は、金属的導電性ＩＩＩ−Ｖ族化合物層出しエッチング工程、（ｄ）は、電流狭窄層における電流阻止部形成工程、（ｅ）は、ｐゲート層出しエッチング工程、（ｆ）は、ｐオーミック電極及び裏面電極形成工程である。 変形例１−１を説明する設定サイリスタと発光ダイオードとが積層されたアイランドの拡大断面図である。 変形例１−２を説明する設定サイリスタと発光ダイオードとが積層されたアイランドの拡大断面図である。 第２の実施の形態に係る発光チップの設定サイリスタと発光ダイオードとが積層されたアイランドの拡大断面図である。 変形例２−１を説明する設定サイリスタと発光ダイオードとが積層されたアイランドの拡大断面図である。 変形例２−２を説明する設定サイリスタと発光ダイオードとが積層されたアイランドの拡大断面図である。 第３の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第３の実施の形態に係る発光チップの設定サイリスタとレーザダイオードが積層されたアイランドの拡大断面図である。 変形例３−１を説明する設定サイリスタとレーザダイオードとが積層されたアイランドの拡大断面図である。 変形例３−２を説明する設定サイリスタとレーザダイオードとが積層されたアイランドの拡大断面図である。 変形例３−３を説明する設定サイリスタとレーザダイオードとが積層されたアイランドの拡大断面図である。 変形例３−４を説明する設定サイリスタとレーザダイオードとが積層されたアイランドの拡大断面図である。 第４の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 第４の実施の形態に係る発光チップの設定サイリスタと垂直共振器面発光レーザとが積層されたアイランドの拡大断面図である。 変形例４−１を説明する設定サイリスタと垂直共振器面発光レーザとが積層されたアイランドの拡大断面図である。 変形例４−２を説明する設定サイリスタと垂直共振器面発光レーザとが積層されたアイランドの拡大断面図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをＡｌとするなど、元素記号を用いて表記する。

［第１の実施の形態］
（画像形成装置１）
図１は、第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備える。

画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ（区別しない場合は、画像形成ユニット１１と表記する。）を備える。画像形成ユニット１１は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備える。各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させる駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備える。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。

各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。

（プリントヘッド１４）
図２は、プリントヘッド１４の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光素子の一例としての発光ダイオードＬＥＤ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２の表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備える。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備える。

ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の発光面がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。

（発光装置６５）
図３は、発光装置６５の一例の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＣ１〜Ｃ４０（区別しない場合は、発光チップＣと表記する。）が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。発光チップＣ１〜Ｃ４０の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＣ１〜Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。

なお、第１の実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＣを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えるとして説明する。
発光チップＣの配列についての詳細は後述する。

図４は、発光チップＣの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成の一例を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示す。なお、図４（ｂ）では、発光チップＣ１〜Ｃ４０の内、発光チップＣ１〜Ｃ９の部分を示している。

はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が矩形である基板８０の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子（第１の実施の形態では発光ダイオードＬＥＤ１〜ＬＥＤ１２８（区別しない場合は、発光ダイオードＬＥＤと表記する。））を含んで構成される発光部１０２を備える。さらに、発光チップＣは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備える。なお、これらの端子は、基板８０の一端部からφＩ端子、φ１端子の順に設けられ、基板８０の他端部からＶｇａ端子、φ２端子の順に設けられている。そして、発光部１０２は、φ１端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極９１（後述する図６参照）が設けられている。

なお、「列状」とは、図４（ａ）に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面（後述する図６における発光ダイオードＬＥＤの領域３１１）を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。

次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＣ１〜Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線（ライン）が設けられている。

まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備える。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に、点灯信号φＩ１〜φＩ４０（区別しない場合は、点灯信号φＩと表記する。）をそれぞれ送信する点灯信号発生部１４０を備える。
さらにまた、信号発生回路１１０は、発光チップＣ１〜Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１〜Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備える。

次に、発光チップＣ１〜Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様にそれぞれの基板８０の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においても発光素子が主走査方向（Ｘ方向）に予め定められた間隔で並ぶように位置が設定されている。なお、図４（ｂ）の発光チップＣ１〜Ｃ４０に、図４（ａ）に示した発光部１０２の発光素子の並び（第１の実施の形態では発光ダイオードＬＥＤ１〜ＬＥＤ１２８の番号順）の方向を矢印で示している。

信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線（ライン）について説明する。
回路基板６２には、発光チップＣの基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＣに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。

回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣ１〜Ｃ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＣ１〜Ｃ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。第１転送信号φ１、第２転送信号φ２は、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。

そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１〜φＩ４０を送信する点灯信号ライン２０４−１〜２０４−４０（区別しない場合は、点灯信号ライン２０４と表記する。）が設けられている。

以上説明したように、回路基板６２上のすべての発光チップＣ１〜Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１〜φＩ４０は、発光チップＣ１〜Ｃ４０にそれぞれ個別に送信される。

（発光チップＣ）
図５は、第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）が搭載された発光チップＣの回路構成を説明する等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、信号発生回路１１０との接続の関係の説明のため、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との関係において発光チップＣ１を例に、発光チップＣを説明する。そこで、図５において、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２〜Ｃ４０の構成は、発光チップＣ１と同じである。

発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。
そして、発光チップＣ１（Ｃ）は、設定サイリスタＳ１〜Ｓ１２８（区別しない場合は、設定サイリスタＳと表記する。）を備える。発光ダイオードＬＥＤ１〜ＬＥＤ１２８及び設定サイリスタＳ１〜Ｓ１２８は、同じ番号の発光ダイオードＬＥＤと設定サイリスタＳとが直列接続されている。
なお、後述する図６（ｂ）に示すように、基板８０上に列状に配列された設定サイリスタＳ上に発光ダイオードＬＥＤが積層されている。よって、発光ダイオードＬＥＤ１〜ＬＥＤ１２８も列状に配列されている。

そして、発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８、設定サイリスタＳ１〜Ｓ１２８と同様に列状に配列された転送サイリスタＴ１〜Ｔ１２８（区別しない場合は、転送サイリスタＴと表記する。）を備える。
なお、ここでは転送素子の一例として転送サイリスタＴを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１〜Ｔ１２８をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１〜Ｄ１２７（区別しない場合は、結合ダイオードＤと表記する。）を備える。
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇ１〜Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇと表記する。）を備える。

また、発光チップＣ１（Ｃ）は、１個のスタートダイオードＳＤを備える。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
ここでは、設定サイリスタＳ１〜Ｓ１２８、転送サイリスタＴ１〜Ｔ１２８、電源線抵抗Ｒｇ１〜Ｒｇ１２８、結合ダイオードＤ１〜Ｄ１２７、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により転送部１０１が構成される。

発光部１０２の発光ダイオードＬＥＤ１〜ＬＥＤ１２８、転送部１０１の及び設定サイリスタＳ１〜Ｓ１２８、転送サイリスタＴ１〜Ｔ１２８は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤ１〜Ｄ１２７、電源線抵抗Ｒｇ１〜Ｒｇ１２８も、図中左側から番号順に配列されている。
そして、図５において上から、転送部１０１、発光部１０２の順に並べられている。

第１の実施の形態では、発光部１０２における発光ダイオードＬＥＤ、転送部１０１における設定サイリスタＳ、転送サイリスタＴ、電源線抵抗Ｒｇはそれぞれ１２８個とした。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１少ない１２７個である。
発光ダイオードＬＥＤなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタＴの数は、発光ダイオードＬＥＤの数より多くてもよい。

上記の発光ダイオードＬＥＤは、アノード端子（アノード）及びカソード端子（カソード）を備える２端子の半導体素子、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）及びカソード端子（カソード）の３端子を有する半導体素子、結合ダイオードＤ１及びスタートダイオードＳＤは、アノード端子（アノード）及びカソード端子（カソード）を備える２端子の半導体素子である。
なお、後述するように、発光ダイオードＬＥＤ、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）、結合ダイオードＤ１及びスタートダイオードＳＤは、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して（ ）内で表記する場合がある。

では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴ、設定サイリスタＳのそれぞれのアノードは、発光チップＣ１（Ｃ）の基板８０に接続される（アノードコモン）。
そして、これらのアノードは、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６（ｂ）参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続される。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
なお、この接続はｐ型の基板８０を用いた際の構成であり、ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の転送部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。

転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。

発光ダイオードＬＥＤ１〜ＬＥＤ１２８のカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１では、φＩ端子は、発光チップＣ１（Ｃ）の外側に設けられた電流制限抵抗ＲＩを介して点灯信号ライン２０４−１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される（図４（ｂ）参照）。点灯信号φＩ１は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８に点灯のための電流を供給する。なお、他の発光チップＣ２〜Ｃ４０のφＩ端子には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４−２〜２０４−４０が接続され、点灯信号発生部１４０から点灯信号φＩ２〜φＩ４０が送信される（図４（ｂ）参照）。

転送サイリスタＴ１〜Ｔ１２８のそれぞれのゲートＧｔ１〜Ｇｔ１２８（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定ダイオードＳ１〜Ｓ１２８のゲートＧｓ１〜Ｇｓ１２８（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１〜Ｇｔ１２８とゲートＧｓ１〜Ｇｓ１２８とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）と表記して、電位が同じであることを示す。

転送サイリスタＴ１〜Ｔ１２８のそれぞれのゲートＧｔ１〜Ｇｔ１２８を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１〜Ｄ１２７がそれぞれ接続されている。すなわち、結合ダイオードＤ１〜Ｄ１２７はそれぞれがゲートＧｔ１〜Ｇｔ１２８のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２〜Ｄ１２７についても同様である。

転送サイリスタＴのゲートＧｔ（ゲートＧｓ）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子には、電源ライン２００ｂ（図４（ｂ）参照）が接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。

そして、転送サイリスタＴ１のゲートＧｔ１は、スタートダイオードＳＤのカソード端子に接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。

図６は、第１の実施の形態に係る発光チップＣの平面レイアウト図及び断面図の一例である。図６（ａ）は、発光チップＣの平面レイアウト図、図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線での断面図である。ここでは、発光チップＣと信号発生回路１１０との接続関係を示さないので、発光チップＣ１を例とすることを要しない。よって、発光チップＣと表記する。
図６（ａ）では、発光ダイオードＬＥＤ１〜ＬＥＤ４、設定サイリスタＳ１〜Ｓ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子（裏面電極９１）は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、基板８０の右端部に設けられる。また、スタートダイオードＳＤは基板８０の右端部に設けられてもよい。

図６（ａ）のＶＩＢ−ＶＩＢ線での断面図である図６（ｂ）では、図中下より発光ダイオードＬＥＤ１／設定サイリスタＳ１、転送サイリスタＴ１、結合ダイオードＤ１及び電源線抵抗Ｒｇ１が示されている。なお、発光ダイオードＬＥＤ１と設定サイリスタＳ１とは積層されている。
そして、図６（ａ）、（ｂ）の図中には、主要な素子や端子を名前により表記している。

まず、発光チップＣの断面構造を、図６（ｂ）により説明する。
ｐ型の基板８０（基板８０）上に、ｐ型のアノード層８１（ｐアノード層８１）、ｎ型のゲート層８２（ｎゲート層８２）、ｐ型のゲート層８３（ｐゲート層８３）及びｎ型のカソード層８４（ｎカソード層８４）が順に設けられている。なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。
そして、ｎカソード層８４上に、金属的な導電性を有するＩＩＩ−Ｖ族化合物層（以下では、金属的導電性ＩＩＩ−Ｖ化族合物層と表記する。）８５が設けられている。
さらに、金属的導電性ＩＩＩ−Ｖ族化合物層８５上に、ｐ型のアノード層８６（ｐアノード層８６）、発光層８７、ｎ型のカソード層８８（ｎカソード層８８）が設けられている。
そして、発光ダイオードＬＥＤ１上には、発光ダイオードＬＥＤが出射する光に対して透光性の絶縁材料で構成された光出射口保護層８９が設けられている。
なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５については、後述する。

そして、発光チップＣには、図６（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層９０が設けられている。そして、これらのアイランドと電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層９０に設けられたスルーホール（図６（ａ）では○で示す。）を介して接続されている。以下の説明では、保護層９０及びスルーホールについての説明を省略する。

また、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極９１が設けられている。

ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｐアノード層８６、発光層８７、ｎカソード層８８は、エピタキシャル成長により順に積層される。そして、相互に分離された複数のアイランド（島）（後述するアイランド３０１、３０２、３０３、…）になるように、アイランド間の半導体層がエッチング（メサエッチング）により除去されている。なお、ｐアノード層８１は、分離されていても、されていなくともよい。図６（ｂ）では、ｐアノード層８１は、厚さ方向に一部が分離されている。また、ｐアノード層８１が基板８０を兼ねてもよい。

ｐアノード層８１、ｎゲート層８２、ｐゲート層８３及びｎカソード層８４は、それぞれが半導体層であって、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇなど（図６（ｂ）においては、設定サイリスタＳ１、転送サイリスタＴ１、結合ダイオードＤ１、電源線抵抗Ｒｇ１）が構成されている。
ここでは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４の表記は、設定サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８１はアノード、ｎゲート層８２及びｐゲート層８３はゲート、ｎカソード層８４はカソードとして働く。結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能（働き）をする。

ｐアノード層８６、発光層８７、ｎカソード層８８は、それぞれが半導体層であって、発光ダイオードＬＥＤ（図６（ｂ）においては、発光ダイオードＬＥＤ１）が構成されている。
そして、ｐアノード層８６、ｎカソード層８８の表記も同様であって、発光ダイオードＬＥＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８６はアノード、ｎカソード層８８はカソードとして働く。

以下に説明するように、複数のアイランドは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｐアノード層８６、発光層８７、ｎカソード層８８の複数の層の内、一部の層を備えないものを含む。例えば、アイランド３０２は、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｐアノード層８６、発光層８７、ｎカソード層８８を備えない。なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５を備えてもよい。
また、複数のアイランドは、層の一部を備えていないものを含む。例えば、アイランド３０２は、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４を備えるが、ｎカソード層８４は、一部のみを備える。

次に、発光チップＣの平面レイアウトを、図６（ａ）により説明する。
アイランド３０１には、設定サイリスタＳ１及び発光ダイオードＬＥＤ１が設けられている。アイランド３０２には、転送サイリスタＴ１、結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には電流制限抵抗Ｒ１が、アイランド３０６には電流制限抵抗Ｒ２が設けられている。
そして、発光チップＣには、アイランド３０１、３０２、３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、設定サイリスタＳ２、Ｓ３、Ｓ４、…、発光ダイオードＬＥＤ２、ＬＥＤ３、ＬＥＤ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、結合ダイオードＤ２、Ｄ３、Ｄ４、…等が、アイランド３０１、３０２、３０３と同様に設けられている。

ここで、図６（ａ）、（ｂ）により、アイランド３０１〜アイランド３０６について詳細に説明する。
図６（ａ）に示すように、アイランド３０１には、設定サイリスタＳ１及び発光ダイオードＬＥＤ１が設けられている。
設定サイリスタＳ１は、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４から構成されている。そして、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をゲートＧｓ１の電極（ゲート端子Ｇｓ１と表記することがある。）とする。

一方、発光ダイオードＬＥＤ１は、ｐアノード層８６、発光層８７、ｎカソード層８８で構成されている。発光ダイオードＬＥＤ１は、設定サイリスタＳ１のｎカソード層８４上に、金属的導電性ＩＩＩ−Ｖ族化合物層８５を介して積み重ねられている。そして、ｎカソード層８８（領域３１１）上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード電極とする。
なお、ｐアノード層８６には、電流狭窄層８６ｂ（後述する図７参照）が含まれている。電流狭窄層８６ｂは、発光ダイオードＬＥＤに流れる電流を、発光ダイオードＬＥＤの中央部に制限するために設けられている。すなわち、発光ダイオードＬＥＤの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードＬＥＤの中央部が電流の流れやすい電流通過部αとなり、周辺部が電流の流れにくい電流阻止部βとなるように、電流狭窄層８６ｂが設けられている。図６（ａ）の発光ダイオードＬＥＤ１に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。
発光ダイオードＬＥＤ１の中央部から光を取り出すために、ｎオーミック電極３２１は、中央部を開口とするように、発光ダイオードＬＥＤ１の周辺部に設けられている。
なお、電流狭窄層８６ｂについては、後述する。

電流狭窄層８６ｂを設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。

アイランド３０２には、転送サイリスタＴ１、結合ダイオードＤ１が設けられている。
転送サイリスタＴ１は、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４から構成される。つまり、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去して露出させたｎカソード層８４（領域３１３）上に設けられたｎオーミック電極３２３をカソード端子とする。なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去せず、金属的導電性ＩＩＩ−Ｖ族化合物層８５上にｎオーミック電極３２３を設けてもよい。さらに、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子（ゲート端子Ｇｔ１と表記することがある。）とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８３、ｎカソード層８４から構成される。つまり、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去して露出させたｎカソード層８４（領域３１４）上に設けられたｎオーミック電極３２４をカソード端子とする。なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去せず、金属的導電性ＩＩＩ−Ｖ族化合物層８５上にｎオーミック電極３２４を設けてもよい。さらに、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤ１のアノード端子は、ゲートＧｔ１（ゲート端子Ｇｔ１）と同じである。

アイランド３０３に設けられた電源線抵抗Ｒｇ１は、ｐゲート層８３で構成される。ここでは、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３３とｐオーミック電極３３４との間のｐゲート層８３を抵抗として設けられている。

アイランド３０４に設けられたスタートダイオードＳＤは、ｐゲート層８３、ｎカソード層８４から構成される。つまり、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去して露出させたｎカソード層８４（領域３１５）又は金属的導電性ＩＩＩ−Ｖ族化合物層８５上に設けられたｎオーミック電極３２５をカソード端子とする。なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去せず、金属的導電性ＩＩＩ−Ｖ族化合物層８５上にｎオーミック電極３２５を設けてもよい。さらに、ｎカソード層８４を除去して露出させたｐゲート層８３上に設けられたｐオーミック電極３３５をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８３を抵抗とする。

図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは発光ダイオードＬＥＤの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた発光ダイオードＬＥＤ１のカソード端子であるｎオーミック電極３２１と接続されている。他の発光ダイオードＬＥＤのカソード端子も同様である。
点灯信号線７５は、発光ダイオードＬＥＤ１側に設けられたφＩ端子に接続されている。

第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２には、アイランド３０２と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソード端子が接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。

電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続されている。他の電源線抵抗Ｒｇの一方の端子も電源線７１に接続されている。電源線７１は、Ｖｇａ端子に接続されている。

そして、アイランド３０１に設けられた発光ダイオードＬＥＤ１のｐオーミック電極３３１（ゲート端子Ｇｓ１）は、アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）に接続配線７６で接続されている。

そして、ｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０３のｐオーミック電極３３３（電源線抵抗Ｒｇ１の他方の端子）に接続配線７７で接続されている。
アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他の発光ダイオードＬＥＤ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。

アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０４に設けられたｎオーミック電極３２５（スタートダイオードＳＤのカソード端子）に接続配線７８で接続されている。ｐオーミック電極３３５（スタートダイオードＳＤのアノード端子）は、第２転送信号線７３に接続されている。
なお、上記の接続及び構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の転送部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。そして、接続及び構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。

（設定サイリスタＳと発光ダイオードＬＥＤとの積層構造）
図７は、設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。なお、光出射口保護層８９及び保護層９０を省略している。以下同様である。
前述したように、設定サイリスタＳ上に金属的導電性ＩＩＩ−Ｖ族化合物層８５を介して発光ダイオードＬＥＤが積層されている。すなわち、設定サイリスタＳと発光ダイオードＬＥＤとは直列接続されている。

設定サイリスタＳは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４から構成されている。すなわち、ｐｎｐｎの４層構造である。
発光ダイオードＬＥＤは、金属的導電性ＩＩＩ−Ｖ族化合物層８５を挟んで、設定サイリスタＳ上に積層されたｐアノード層８６、発光層８７、ｎカソード層８８で構成されている。なお、発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。なお、発光層８７は、不純物を添加していないイントリンシック（ｉ）層であってもよい。また、発光層８７は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
そして、ｐアノード層８６は、積層された下側ｐ層８６ａと電流狭窄層８６ｂと上側ｐ層８６ｃで構成されている。電流狭窄層８６ｂは、電流通過部αと電流阻止部βとで構成されている。図６（ａ）で示したように、電流通過部αは、発光ダイオードＬＥＤの中央部に、電流阻止部βは、発光ダイオードＬＥＤの周辺部に設けられている。

＜金属的導電性ＩＩＩ−Ｖ族化合物層８５＞
図８は、金属的導電性ＩＩＩ−Ｖ族化合物層８５を構成する材料を説明する図である。図８（ａ）は、ＩｎＮの組成比ｘに対するＩｎＮＡｓのバンドギャップ、図８（ｂ）は、ＩｎＮの組成比ｘに対するＩｎＮＳｂのバンドギャップ、図８（ｃ）は、ＶＩ族元素及びＩＩＩ−Ｖ族化合物の格子定数をバンドギャップに対して示す図である。
図８（ａ）は、組成比ｘ（ｘ＝０〜１）のＩｎＮと組成比（１−ｘ）のＩｎＡｓとの化合物であるＩｎＮＡｓに対するバンドギャップエネルギ（ｅＶ）を示す。
図８（ｂ）は、組成比ｘ（ｘ＝０〜１）のＩｎＮと組成比（１−ｘ）のＩｎＳｂとの化合物であるＩｎＮＳｂに対するバンドギャップエネルギ（ｅＶ）を示す。

金属的導電性ＩＩＩ−Ｖ族化合物層８５の材料の一例として説明するＩｎＮＡｓ及びＩｎＮＳｂは、図８（ａ）、（ｂ）に示すように、ある組成比ｘの範囲において、バンドギャップエネルギが負になることが知られている。バンドギャップエネルギが負になることは、バンドギャップを持たないことを意味する。よって、金属と同様な導電特性（伝導特性）を示すことになる。すなわち、金属的な導電特性（導電性）とは、金属と同様に電位に勾配があれば電流が流れることをいう。
図８（ａ）に示すように、ＩｎＮＡｓは、例えばＩｎＮの組成比ｘが約０．１〜約０．８の範囲において、バンドギャップエネルギが負になる。
図８（ｂ）に示すように、ＩｎＮＳｂは、例えばＩｎＮの組成比ｘが約０．２〜約０．７５の範囲において、バンドギャップエネルギが負になる。
すなわち、ＩｎＮＡｓ及びＩｎＮＳｂは、上記の範囲において、金属的な導電特性（導電性）を示すことになる。
なお、上記の範囲外のバンドギャップエネルギが小さい領域では、熱エネルギによって電子がエネルギを有するため、わずかなバンドギャップを遷移することが可能であり、バンドギャップエネルギが負の場合や金属と同様に電位に勾配がある場合には電流が流れやすい特性を有している。
そして、ＩｎＮＡｓ及びＩｎＮＳｂに、Ａｌ、Ｇａ、Ａｇ、Ｐなどが含まれても、組成次第でバンドギャップエネルギを０近傍もしくは負に維持することができ、電位に勾配があれば電流が流れる。

図７のｎオーミック電極３２１と裏面電極９１との間に、発光ダイオードＬＥＤ及び設定サイリスタＳが順バイアスになるように電圧を印加する。もし、金属的導電性ＩＩＩ−Ｖ族化合物層８５を用いない場合には、設定サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６とが、逆バイアスになる。このため、逆バイアスの接合（ｎカソード層８４とｐアノード層８６との接合）を降伏させる高い電圧の印加を要することになる。

しかし、第１の実施の形態に係る発光チップＣでは、金属的導電性ＩＩＩ−Ｖ族化合物層８５を介して、発光ダイオードＬＥＤと設定サイリスタＳとを積層しているため、設定サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６とは逆バイアスにならない。よって、逆バイアスの接合（ｎカソード層８４とｐアノード層８６との接合）を降伏させる高い電圧の印加を要しない。

発光ダイオードＬＥＤ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤなどは、後述するように、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰなどのＩＩＩ−Ｖ族化合物（半導体）である。すなわち、発光ダイオードＬＥＤ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤなどは、ＩＩＩ−Ｖ族半導体層で構成されている。
図８（ｃ）に示すように、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰなどのＩＩＩ−Ｖ族化合物（半導体）の格子定数は、５．６Å〜５．９Åの範囲にある。そして、この格子定数は、Ｓｉの格子定数の約５．４３Å、Ｇｅの格子定数の約５．６６Åに近い。

これに対して、同様にＩＩＩ−Ｖ族化合物であるＩｎＮの格子定数は、閃亜鉛鉱構造において約５．０Å、ＩｎＡｓの格子定数は、約６．０６Åである。よって、ＩｎＮとＩｎＡｓとの化合物であるＩｎＮＡｓの格子定数は、ＧａＡｓなどの５．６Å〜５．９Åに近い値になりうる。
すなわち、ＩｎＮＡｓを、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）の層に対してエピタキシャル成長させうる。また、ＩｎＮＡｓの層上に、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）の層をエピタキシャル成長させうる。

そして、ＩＩＩ−Ｖ族化合物であるＩｎＳｂの格子定数は、約６．４８Åである。よって、ＩｎＮの格子定数の約５．０Åであるので、ＩｎＳｂとＩｎＮとの化合物であるＩｎＮＳｂの格子定数を、ＧａＡｓなど５．６Å〜５．９Åに近い値になりうる。
すなわち、ＩｎＮＳｂを、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）の層に対してエピタキシャル成長させうる。また、ＩｎＮＳｂの層上に、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）の層をエピタキシャル成長させうる。

よって、設定サイリスタＳを構成するｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４上に、ＩｎＮＡｓ又はＩｎＮＳｂの層を設けて、発光ダイオードＬＥＤのｐアノード層８６、発光層８７、ｎカソード層８８をエピタキシャルにより積層しうる。このようにすることで、発光ダイオードＬＥＤの特性が損なわれることが抑制される。
そして、設定サイリスタＳのｎカソード層８４と発光ダイオードＬＥＤのｐアノード層８６とは逆バイアスになることが抑制される。
これにより、直列接続された設定サイリスタＳと発光ダイオードＬＥＤとに印加される電圧は、逆バイアスを降伏させる電圧に比べて低くてよい。

なお、ＩｎＮＡｓとＩｎＮＳｂとを金属的導電性ＩＩＩ−Ｖ族化合物層８５の材料の一例として説明したが、他の材料であってもよい。すなわち、金属的な導電性を有し、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）に対して、格子定数が近く、相互にエピタキシャル成長するものであればよい。
また、ＧａＮのａ面の格子定数は３．１９Åで、その２倍は６．３８Åである。よって、ＩｎＮＡｓＳｂの格子定数として６．３８Å近傍（例えば、６．２〜６．４８Å）のものであれば、金属的導電性を有するため好ましい。

＜サイリスタ＞
次に、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８１、ｐゲート層８３）、ｎ型の半導体層（ｎゲート層８２、ｎカソード層８４）を基板８０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。

以下では、一例として、Ｖｓｕｂ端子である裏面電極９１（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として−３．３Ｖとして説明する。
サイリスタのアノードは、裏面電極９１に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））である。

アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードを基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、ゲートは、０Ｖ（「Ｈ」）になるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードを基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、オン状態のサイリスタのカソードは、−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。

オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の−１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。

設定サイリスタＳは、発光ダイオードＬＥＤと積層され、直列接続されている。よって、設定サイリスタＳのカソード（ｎカソード層８４）に印加される電圧は、点灯信号φＩの電位が設定サイリスタＳと発光ダイオードＬＥＤとで分圧された電圧となる。ここでは、発光ダイオードＬＥＤに印加される電圧は、仮に−１．７Ｖであるとして説明する。そして、設定サイリスタＳがオフ状態である場合、設定サイリスタＳに−３．３Ｖが印加されるとして説明する。すなわち、発光ダイオードＬＥＤを点灯させる際に印加される点灯信号φＩ（後述する「Ｌｏ」）は、−５Ｖであるとする。
なお、発光波長や光量によって発光ダイオードＬＥＤに印加する電圧を変えることなるが、その際は点灯信号φＩの電圧（「Ｌｏ」）を調整すればよい。

なお、サイリスタは、ＧａＡｓなどの半導体で構成されるので、オン状態において、ｎゲート層８２とｐゲート層８３との間で発光することがある。なお、サイリスタが出射する光の量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。よって、サイリスタからの発光を利用しない場合、例えば、転送サイリスタＴでは、カソードの面積を小さくしたり、電極（転送サイリスタＴ１のｎオーミック電極３２３）などで遮光したりすることにより、不要な光を抑制するようにしてもよい。

（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、発光装置６５は発光チップＣ１〜Ｃ４０を備える（図３、４参照）。
発光チップＣ１〜Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
＜タイミングチャート＞
図９は、発光装置６５及び発光チップＣの動作を説明するタイミングチャートである。
図９では、発光チップＣ１の発光ダイオードＬＥＤ１〜ＬＥＤ５の５個の発光ダイオードＬＥＤの点灯又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図９では、発光チップＣ１の発光ダイオードＬＥＤ１、ＬＥＤ２、ＬＥＤ３、ＬＥＤ５を点灯させ、発光ダイオードＬＥＤ４を消灯（非点灯）としている。

図９において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光ダイオードＬＥＤ１は、期間Ｔ（１）において、発光ダイオードＬＥＤ２は、期間Ｔ（２）において、発光ダイオードＬＥＤ３は、期間Ｔ（３）において、発光ダイオードＬＥＤ４は、期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光ダイオードＬＥＤが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。

φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ」（−３．３Ｖ）との２つの電位を有する信号である。そして、第１転送信号φ１及び第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
以下では、「Ｈ」（０Ｖ）及び「Ｌ」（−３．３Ｖ）を、「Ｈ」及び「Ｌ」と省略する場合がある。

第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。

第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光ダイオードＬＥＤを、点灯又は非点灯の制御（点灯制御）の対象として指定する。

次に、発光チップＣ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２〜Ｃ４０には、それぞれ点灯信号φＩ２〜φＩ４０が送信される。点灯信号φＩ１は、「Ｈ」（０Ｖ）と「Ｌｏ」（−５Ｖ）との２つの電位を有する信号である。
ここでは、発光チップＣ１の発光ダイオードＬＥＤ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌｏ」（−５Ｖ）に移行する。そして、時刻ｄで「Ｌｏ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。

図４、図５を参照しつつ、図９に示したタイミングチャートにしたがって、発光装置６５及び発光チップＣ１の動作を説明する。なお、以下では、発光ダイオードＬＥＤ１、ＬＥＤ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。
（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂの「Ｈ」（０Ｖ）になり、発光チップＣ１〜Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａの「Ｌ」（−３．３Ｖ）になり、発光チップＣ１〜Ｃ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。

そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。

さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１〜φＩ４０をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、点灯信号ライン２０４−１〜２０４−４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」（０Ｖ）になる（図５参照）。

＜発光チップＣ１＞
転送サイリスタＴ、設定サイリスタＳのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」に設定される。

奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」（０Ｖ）に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。

発光ダイオードＬＥＤのカソード端子は、「Ｈ」（０Ｖ）の点灯信号線７５に接続されている。すなわち、発光ダイオードＬＥＤと設定サイリスタＳとは、金属的導電性ＩＩＩ−Ｖ族化合物層８５を介して、直列接続されている。発光ダイオードＬＥＤのカソードは「Ｈ」、設定サイリスタＳのアノードは「Ｈ」であるので、発光ダイオードＬＥＤ及び設定サイリスタＳは、オフ状態にある。

ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されている。そして、スタートダイオードＳＤのアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）のφ２端子に接続されている。よって、スタートダイオードＳＤは順バイアスであり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（−１．５Ｖ）になる。また、ゲートＧｔ１が−１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が−１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（−１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。しかし、３以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である「Ｌ」（−３．３Ｖ）になっている。

なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、設定サイリスタＳのしきい電圧は、ゲートＧｔ、Ｇｓの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、設定サイリスタＳ１のしきい電圧は−３Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧は−４．５Ｖ、番号が３以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧は−４．８Ｖとなっている。

（２）時刻ｂ
図９に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。しかし、第１転送信号線７２にカソード端子が接続された、番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるのでターンオンできない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。
転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、アノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。

転送サイリスタＴ１がターンオンすると、ゲートＧｔ１／Ｇｓ１の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が−１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が−３Ｖ、番号が４以上のゲートＧｔ（ゲートＧｌ）の電位が「Ｌ」になる。
これにより、設定サイリスタＳ１のしきい電圧が−１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が−３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が−４．５Ｖ、番号が４以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧が−４．８Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により−１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれの発光ダイオードＬＥＤも点灯しない。

時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１がオン状態にあって、他の転送サイリスタＴ、設定サイリスタＳ、発光ダイオードＬＥＤはオフ状態にある。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌｏ」（−５Ｖ）に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌｏ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌｏ」（−５Ｖ）に移行する。すると、発光ダイオードＬＥＤに印加される電圧１．７Ｖを足した−３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が−１．５Ｖである設定サイリスタＳ１がターンオンして、発光ダイオードＬＥＤ１が点灯（発光）する。これにより、点灯信号線７５の電位が−３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。なお、設定サイリスタＳ２はしきい電圧が−３Ｖであるが、設定サイリスタＳ２に印加される電圧は、発光ダイオードＬＥＤに印加される電圧１．７Ｖを−３．２Ｖに足した−１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、設定サイリスタＳ１がオン状態にあって、発光ダイオードＬＥＤ１が点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌｏ」（−５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩ１が「Ｌｏ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が−３．２Ｖから「Ｈ」に移行する。すると、発光ダイオードＬＥＤ１のカソード及び設定サイリスタＳ１のアノードとがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、発光ダイオードＬＥＤ１が消灯する（非点灯になる）。発光ダイオードＬＥＤ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌｏ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌｏ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌｏ」（−５Ｖ）である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。ここで、発光ダイオードＬＥＤ１を点灯制御する期間Ｔ（１）が終了し、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が−３Ｖになっているので、ターンオンする。これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が−１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が−３Ｖになる。そして、番号が５以上のゲートＧｔ（ゲートＧｓ）の電位が−３．３Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が−４．８Ｖになって、「Ｌ」（−３．３Ｖ）の第１転送信号φ１又は第２転送信号φ２ではターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。

（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌｏ」（−５Ｖ）に移行すると、時刻ｃでの設定サイリスタＳ１及び発光ダイオードＬＥＤ１と同様に、設定サイリスタＳ１がターンオンして、発光ダイオードＬＥＤ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌｏ」（−５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでの設定サイリスタＳ１及び発光ダイオードＬＥＤ１と同様に、設定サイリスタＳ２がターンオフして、発光ダイオードＬＥＤ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が−３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が終了し、発光ダイオードＬＥＤ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。

なお、発光ダイオードＬＥＤを点灯（発光）させないで、消灯（非点灯）のままとするときは、図９の発光ダイオードＬＥＤ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、設定サイリスタＳ４のしきい電圧が−１．５Ｖであっても、設定サイリスタＳ４はターンオンせず、発光ダイオードＬＥＤ４は消灯（非点灯）のままとなる。

以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｔの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が「Ｌ」（−３．３Ｖ）より高い（絶対値が小さい負の値）と、第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が−１．５Ｖであるので、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌｏ」（−５Ｖ）に移行するとターンオンし、設定サイリスタＳに直列接続された発光ダイオードＬＥＤが点灯（発光）する。

すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光ダイオードＬＥＤを指定し、「Ｌｏ」（−５Ｖ）の点灯信号φＩは、点灯制御の対象である発光ダイオードＬＥＤに直列接続された設定サイリスタＳをターンオンするとともに、発光ダイオードＬＥＤを点灯させる。

なお、「Ｈ」（０Ｖ）の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、発光ダイオードＬＥＤを非点灯に維持する。すなわち、点灯信号φＩは、発光ダイオードＬＥＤの点灯／非点灯を設定する。
このように、画像データに応じて点灯信号φＩを設定して、各発光ダイオードＬＥＤの点灯又は非点灯を制御する。

設定サイリスタＳは、接続された転送サイリスタＴがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φＩが「Ｌｏ」になると、設定サイリスタＳがターンオンしてオン状態になるとともに、発光ダイオードＬＥＤに電流を流して、発光ダイオードＬＥＤを点灯させる（点灯を設定する）。よって、本明細書では、「設定サイリスタ」と表記した。

（発光チップＣの製造方法）
発光チップＣの製造方法について説明する。ここでは、図７に示した設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の断面図で説明する。

図１０は、発光チップＣの製造方法を説明する図である。図１０（ａ）は、半導体積層体形成工程、図１０（ｂ）は、ｎオーミック電極３２１及び光出射口保護層８９形成工程、図１０（ｃ）は、金属的導電性ＩＩＩ−Ｖ族化合物層８５出しエッチング工程、図１０（ｄ）は、電流狭窄層８６ｂにおける電流阻止部β形成工程、図１０（ｅ）は、ｐゲート層８３出しエッチング工程、図１０（ｆ）は、ｐオーミック電極３３１及び裏面電極９１形成工程である。
なお、図１０（ａ）〜（ｆ）では、複数の工程をまとめて示す場合がある。
以下順に説明する。

図１０（ａ）に示す半導体積層体形成工程では、ｐ型の基板８０上に、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｐアノード層８６、発光層８７、ｎカソード層８８を順にエピタキシャル成長させて、半導体積層体を形成する。
ここでは、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）のＧａＡｓでもよい。また、ＩｎＰ、ＧａＮ、ＩｎＡｓ、サファイア、Ｓｉなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。

ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎゲート層８２は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｐゲート層８３は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎカソード層８４は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

金属的導電性ＩＩＩ−Ｖ族化合物層８５は、例えば、前述したＩｎＮＡｓ又はＩｎＮＳｂである。なお、ＩｎＮＡｓ又はＩｎＮＳｂに、Ａｌ、Ｇａ、Ａｇ、Ｐなどが含まれていてもよい。

ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃを順に積層して構成されている（図１０（ｃ）参照）。
下側ｐ層８６ａ、上側ｐ層８６ｃは、例えば、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
電流狭窄層８６ｂは、例えばＡｌＡｓ又はＡｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ_２Ｏ_３が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。

発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＩｎＰなどであり、障壁層は、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどである。なお、発光層８７は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体積層体が形成される。

図１０（ｂ）に示すｎオーミック電極３２１及び光出射口保護層８９形成工程では、まず、ｎカソード層８８上に、ｎオーミック電極３２１が形成される。
ｎオーミック電極３２１は、例えばｎカソード層８８などｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
そして、ｎオーミック電極３２１は、例えばリフトオフ法などにより形成される。

次に、ｎオーミック電極３２１で囲まれた光出射開口上に、出射する光に対して透光性の材料により光出射口保護層８９が形成される。
光出射口保護層８９は、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどである。
そして、光出射口保護層８９は、例えばリフトオフ法などにより形成される。

図１０（ｃ）に示す金属的導電性ＩＩＩ−Ｖ族化合物層８５出しエッチング工程では、発光ダイオードＬＥＤの周囲において、金属的導電性ＩＩＩ−Ｖ族化合物層８５上のｎカソード層８８、発光層８７、ｐアノード層８６がエッチングで除去される。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング（ＲＩＥ）で行ってもよい。

図１０（ｄ）に示す電流狭窄層８６ｂにおける電流阻止部β形成工程では、金属的導電性ＩＩＩ−Ｖ族化合物層８５出しエッチング工程により、側面が露出した電流狭窄層８６ｂを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層８６ｂの側面からの酸化は、例えば、３００〜４００℃での水蒸気酸化により、ＡｌＡｓ、ＡｌＧａＡｓなどである電流狭窄層８６ｂのＡｌを酸化させる。このとき、酸化は、露出した側面から進行し、発光ダイオードＬＥＤの周囲にＡｌの酸化物であるＡｌ_２Ｏ_３による電流阻止部βが形成される。
なお、電流阻止部βは、酸化の代わりに、水素イオン（Ｈ ^＋）の打ち込み（イオン打ち込み）により形成してもよい。すなわち、電流狭窄層８６ｂを形成した後、上側ｐ層８６ｃを形成した後などにおいて、電流阻止部βとする部分にＨ ^＋を打ち込むことで、電流阻止部βを形成してもよい。

図１０（ｅ）に示すｐゲート層８３出しエッチング工程では、金属的導電性ＩＩＩ−Ｖ族化合物層８５及びｎカソード層８４をエッチングして、ｐゲート層８３を露出させる。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
なお、図１０（ｃ）に示した金属的導電性ＩＩＩ−Ｖ族化合物層８５出しエッチング工程において、金属的導電性ＩＩＩ−Ｖ族化合物層８５を露出させる代わりにｐゲート層８３を露出させると、図１０（ｄ）における電流阻止部β形成工程において、ｐゲート層８３に含まれるＡｌが酸化されるおそれがある。このため、ｐゲート層８３に含まれるＡｌが酸化されると、表面が荒れたり、後述するｐオーミック電極３３１の接着性が悪くなったりする。そこで、金属的導電性ＩＩＩ−Ｖ族化合物層８５を露出させた状態で、電流阻止部β形成工程を行っている。

図１０（ｆ）に示すｐオーミック電極３３１及び裏面電極９１形成工程では、まず、ｐゲート層８３上に、ｐオーミック電極３３１が形成される。
ｐオーミック電極３３１は、例えばｐゲート層８３などｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
そして、ｐオーミック電極３３１は、例えばリフトオフ法などにより形成される。この際、他のｐオーミック電極が同時に形成されてもよい。

次に、基板８０の裏面に裏面電極９１が形成される。
裏面電極９１は、ｐオーミック電極３３１と同様に、例えばＡｕＺｎである。

この他に、保護層９０を形成する工程、保護層９０にスルーホールを形成する工程、配線７５を形成する工程などが含まれる。
上記では、設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１において、発光チップＣの製造方法を説明した。
転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇ、電流制限抵抗Ｒ１、Ｒ２が含まれるアイランド３０２〜３０６は、上記の工程に、ｎカソード層８４の表面を露出させる工程とｎオーミック電極３２３、３２４、３２５を形成する工程とを付加することで形成される。

なお、上記においては、ｐゲート層８３にｐオーミック電極３３１を設けて設定サイリスタＳのゲート端子Ｇｓとしたが、ｎゲート層８２に設定サイリスタＳのゲート端子としてもよい。

以上説明したように、第１の実施の形態に係る発光チップＣは、設定サイリスタＳと発光ダイオードＬＥＤとを積層させている。これにより、発光チップＣは、転送サイリスタＴと設定サイリスタＳとにより、発光ダイオードＬＥＤを順に点灯させる自己走査型となる。これにより、発光チップＣに設けられる端子の数が少なくなり、発光チップＣ及び発光装置６５が小型になる。

発光ダイオードＬＥＤを設定サイリスタＳ上に設けず、設定サイリスタＳを発光素子として使用することがある。すなわち、設定サイリスタＳのオン状態におけるｎゲート層８２とｐゲート層８３との接合において発光を使用することがある。この場合、転送特性と発光特性とを別々に（独立して）設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。

例えば、発光素子としてサイリスタ（設定サイリスタＳ）を用い、７８０ｎｍの光を出射しようとする。この場合、ＡｌＧａＡｓを用いて量子井戸構造を構成しようとすると、Ａｌ組成を３０％にすることになる。この場合、ゲート出しエッチングをすると、Ａｌが酸化され、ゲート端子が形成できなくなってしまう。

これに対し、第１の実施の形態では、発光ダイオードＬＥＤにより発光を行わせ、転送サイリスタＴ及び設定サイリスタＳにより転送を行わせている。発光と転送とを分離している。設定サイリスタＳは発光することを要しない。よって、発光ダイオードＬＥＤを量子井戸構造として発光特性などを向上させるととともに、転送サイリスタＴ及び設定サイリスタＳによる転送特性などを向上させ得る。すなわち、発光部１０２の発光ダイオードＬＥＤと、転送部１０１の転送サイリスタＴ及び設定サイリスタＳとを別々に（独立して）設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りやすい。

また、第１の実施の形態では、発光ダイオードＬＥＤと設定サイリスタＳとを、金属的導電性ＩＩＩ−Ｖ族化合物層８５を介して積層している。
なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５を設けないと、発光ダイオードＬＥＤと設定サイリスタＳとの間の接合が逆バイアスになる。このため、発光ダイオードＬＥＤと設定サイリスタＳとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードＬＥＤと設定サイリスタＳとを金属的導電性ＩＩＩ−Ｖ族化合物層８５を介して積層することで、金属的導電性ＩＩＩ−Ｖ族化合物層８５を介さない場合に比べて、駆動電圧が低く抑えられる。

なお、設定サイリスタＳが発光してもよい。設定サイリスタＳの発光を発光ダイオードＬＥＤからの発光と重畳させて取り出すことで、光量が増加する。
また、発光ダイオードＬＥＤのｐアノード層８６に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード層８８に設けてもよい。

以下では、第１の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における設定サイリスタＳと発光ダイオードＬＥＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

（第１の実施の形態に係る発光チップＣの変形例１−１）
図１１は、変形例１−１を説明する設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例１では、電流狭窄層（変形例１−１では電流狭窄層８１ｂ）は、ｐアノード層８６の代わりにｐアノード層８１に設けられている。すなわち、ｐアノード層８１が下側ｐ層８１ａ、電流狭窄層８１ｂ、上側ｐ層８１ｃで構成されている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。

なお、変形例１−１は、図１０に示した第１の実施の形態に係る発光チップＣの製造方法を変更することで製造される。すなわち、ｐアノード層８１に電流狭窄層８１ｂを設けるため、図１０に示した第１の実施の形態が適用される発光チップＣの製造方法において、図１０（ｃ）の金属的導電性ＩＩＩ−Ｖ族化合物層８５出しエッチング工程、図１０（ｄ）の電流阻止部β形成工程が不要になる。すなわち、図１０（ｅ）のｐゲート層８３出しエッチング工程において、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｎカソード層８４をエッチングすればよい。

変形例１の発光チップＣにおいても、発光ダイオードＬＥＤの中央部における電流通過部αに電流の流れを制限するので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。
なお、設定サイリスタＳのｐアノード層８１に設けた電流狭窄層８１ｂは、設定サイリスタＳのｎカソード層８４に設けてもよい。

（第１の実施の形態に係る発光チップＣの変形例１−２）
図１２は、変形例１−２を説明する設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例１−２では、電流狭窄層８６ｂの代りに、電流通過部αに対応する部分に金属的導電性ＩＩＩ−Ｖ族化合物層８５が設けられている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
前述したように、金属的導電性ＩＩＩ−Ｖ族化合物層８５は、金属と同様の導電性を示すため電流が流れやすい。しかし、金属的導電性ＩＩＩ−Ｖ族化合物層８５を介さないｎカソード層８４とｐアノード層８６との接合は、降伏を生じない逆バイアスの状態において電流が流れにくい。
よって、電流通過部αに対応する部分に金属的導電性ＩＩＩ−Ｖ族化合物層８５を設けると、発光ダイオードＬＥＤに流れる電流が中央部に制限される。

なお、変形例１−２の発光チップＣは、図１０に示した第１の実施の形態に係る発光チップＣの製造方法を変更することで製造される。すなわち、図１０（ａ）において、基板８０上に、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、金属的導電性ＩＩＩ−Ｖ族化合物層８５を順にエピタキシャル成長させる。その後、電流阻止部βとなる部分の金属的導電性ＩＩＩ−Ｖ族化合物層８５を除去し、電流通過部αとなる部分の金属的導電性ＩＩＩ−Ｖ族化合物層８５を残す。その後、残した金属的導電性ＩＩＩ−Ｖ族化合物層８５の周囲を埋めるようにｐアノード層８６を積層する。そして、発光層８７、ｎカソード層８８を順にエピタキシャル成長させる。なお、ｐアノード層８６の代わりに、残した金属的導電性ＩＩＩ−Ｖ族化合物層８５の周囲をｎカソード層８４で埋めてもよい。

変形例１−２の発光チップＣでは、変形例１の発光チップＣと同様に、図１０（ｃ）の金属的導電性ＩＩＩ−Ｖ族化合物層８５出しエッチング工程、図１０（ｄ）の電流阻止部β形成工程が不要になる。そして、図１０（ｅ）のｐゲート層８３出しエッチング工程において、ｎカソード層８８、発光層８７、ｐアノード層８６、金属的導電性ＩＩＩ−Ｖ族化合物層８５、ｎカソード層８４をエッチングすればよい。
変形例１−２の発光チップＣは、水蒸気酸化が適用しづらい半導体材料を用いる場合に適用されてもよい。

［第２の実施の形態］
第２の実施の形態に係る発光チップＣでは、発光層８７を２つの分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）で挟んでいる。ＤＢＲ層は、屈折率差を設けた半導体層を複数積層して構成される。そして、ＤＢＲ層は、発光ダイオードＬＥＤの出射する光を反射するように構成されている。
発光チップＣにおける設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１を除く他の構成は、第１の実施の形態と同様である。よって、異なる部分を説明し、同様な部分の説明を省略する。

図１３は、第２の実施の形態に係る発光チップＣの設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
第２の実施の形態に係る発光チップＣは、ｐアノード層８６及びｎカソード層８８がＤＢＲ層として構成されている。ｐアノード層８６は、電流狭窄層８６ｂを含んでいる。すなわち、ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃの順で積層され、下側ｐ層８６ａ、上側ｐ層８６ｃがＤＢＲ層として構成されている。
なお、下側ｐ層８６ａ、上側ｐ層８６ｃ、ｎカソード層８８を、下側ｐ（ＤＢＲ）層８６ａ、上側ｐ（ＤＢＲ）層８６ｃ、ｎ（ＤＢＲ）カソード層８８と表記することがある。

ＤＢＲ層は、例えばＡｌ_０．９Ｇａ_０．１Ａｓの高Ａｌ組成の低屈折率層と、例えばＡｌ_０．２Ｇａ_０．８Ａｓの低Ａｌ組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚（光路長）は、例えば中心波長の０．２５（１／４）に設定されている。なお、低屈折率層と高屈折率層とのＡｌの組成比は、０〜１の範囲で変更してもよい。
なお、電流狭窄層８６ｂの膜厚（光路長）は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、ＤＢＲ層を構成する低屈折率層及び高屈折率層の膜厚（光路長）の整数倍に設定されるのがよく、例えば中心波長の０．７５（３／４）に設定されている。なお、奇数倍の場合は、電流狭窄層８６ｂは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層８６ｂは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層８６ｂは、ＤＢＲ層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響(屈折率や歪)を低減したい場合は、電流狭窄層８６ｂの膜厚は、数十ｎｍが好ましく、ＤＢＲ層内に立つ定在波の節の部分に挿入されるのが好ましい。

第２の実施の形態に係る発光チップＣは、第１の実施の形態において図１０に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８６の下側ｐ層８６ａ及び上側ｐ層８６ｃ、ｎカソード層８８をＤＢＲ層として形成する。なお、ｐアノード層８６の下側ｐ層８６ａ又は上側ｐ層８６ｃや、ｎカソード層８８の一部など、半導体層の一部をＤＢＲ層としてもよい。他の場合も同様である。

ｐ（ＤＢＲ）アノード層８６とｎ（ＤＢＲ）カソード層８８とは、共振器（キャビティ）を構成し、発光層８７が出射する光が共振により強められて出力される。すなわち、第２の実施の形態に係る発光チップＣでは、設定サイリスタＳ上に共振型の発光ダイオードＬＥＤが積層されている（Resonance Cavity Light Emitting Diode on Thyristor）。
電流狭窄層８６ｂを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。

なお、第２の実施の形態の発光チップＣでは、設定サイリスタＳが発光した光は、ｐ（ＤＢＲ）アノード層８６により反射されるため、取り出すことが抑制される。

第２の実施の形態に係る発光チップＣは、第１の実施の形態で説明したように、図９のタイミングチャートにしたがって動作する。

なお、発光ダイオードＬＥＤのｐアノード（ＤＢＲ）層８６に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード（ＤＢＲ）層８８に設けてもよく、設定サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。

以下では、第２の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における設定サイリスタＳと発光ダイオードＬＥＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、同様な部分の説明を省略し、異なる部分を説明する。

（第２の実施の形態に係る発光チップＣの変形例２−１）
図１４は、変形例２−１を説明する設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例２−１では、図１３に示した発光チップＣのｐ（ＤＢＲ）アノード層８６をＤＢＲ層としないｐアノード層８６とし、その代りｐアノード層８１をＤＢＲ層としている。よって、ｐアノード層８１をｐ（ＤＢＲ）アノード層８１と表記する。他の構成は、第２の実施の形態に係る発光チップＣと同様である。

変形例２−１では、ｐ（ＤＢＲ）アノード層８１とｎ（ＤＢＲ）カソード層８８とは、共振器（キャビティ）を構成し、発光層８７が出射する光が共振により強められて出力される。なお、設定サイリスタＳのｎゲート層８２とｐゲート層８３との接合で出射する光も、共振により強められて出力される。すなわち、設定サイリスタＳの発光を発光ダイオードＬＥＤからの発光と重畳させて取り出せる。

変形例２−１の発光チップＣは、第１の実施の形態において図１０に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐ（ＤＢＲ）アノード層８１及びｎアノード（ＤＢＲ）層８８をＤＢＲ層として形成すればよい。

なお、発光ダイオードＬＥＤのｐカソード層８６に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード層８８に設けてもよく、設定サイリスタＳのｐアノード（ＤＢＲ）層８１又はｎカソード層８４に設けてもよい。
さらに、第１の実施の形態に係る発光チップＣの変形例１−２と同様に、金属的導電性ＩＩＩ−Ｖ族化合物層８５により、電流狭窄を行ってもよい。

（第２の実施の形態に係る発光チップＣの変形例２−２）
図１５は、変形例２−２を説明する設定サイリスタＳと発光ダイオードＬＥＤとが積層されたアイランド３０１の拡大断面図である。
変形例２−２では、図１３に示した発光チップＣのｎ（ＤＢＲ）カソード層８８をＤＢＲ層としないｎカソード層８８としている。他の構成は、第２の実施の形態に係る発光チップＣと同じである。

変形例２−２の発光チップＣでは、発光層８７の下（基板８０）側にｐアノード（ＤＢＲ）層８６を設けている。この場合、ｎカソード層８８と空気との界面で、反射率３０％が得られるので、発光層８７が出射する光が共振により強められて出力される。
また、発光層８７から出射した光の内、基板８０側に向う光が反射されて、出射口側に向かう。よって、ｐアノード層８６がＤＢＲ層でない場合に比べ、光利用効率が向上する。

変形例２−２の発光チップＣは、第１の実施の形態において図１０に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８６の下側ｐ層８６ａ及び上側ｐ層８６ｃをＤＢＲ層として形成すればよい。

なお、発光ダイオードＬＥＤのｐアノード（ＤＢＲ）層に設けた電流狭窄層８６ｂは、発光ダイオードＬＥＤのｎカソード層８８に設けてもよく、設定サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。
さらに、第１の実施の形態に係る発光チップＣの変形例１−２と同様に、金属的導電性ＩＩＩ−Ｖ族化合物層８５により、電流狭窄を行ってもよい。

［第３の実施の形態］
第３の実施の形態に係る発光チップＣでは、第１の実施の形態及び第２の実施の形態における発光ダイオードＬＥＤの代わりに、発光素子としてレーザダイオードを用いる。
なお、発光チップＣを除いて、他の構成は第１の実施の形態と同様である。よって、発光チップＣを説明し、同様な部分の説明を省略する。

図１６は、第３の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明する等価回路図である。第１の実施の形態における図５の発光ダイオードＬＥＤ１〜ＬＥＤ１２８がレーザダイオードＬＤ１〜ＬＤ１２８（区別しない場合は、レーザダイオードＬＤと表記する。）となっている。他の構成は、図５と同様であるので説明を省略する。
また、第１の実施の形態において、図６に示した発光チップＣの平面レイアウト図及び断面図においても、発光ダイオードＬＥＤをレーザダイオードＬＤに置換ればよい。よって、第３の実施の形態に係る発光チップＣの平面レイアウト図及び断面図を省略する。

第３の実施の形態に係る発光チップＣでは、設定サイリスタＳとレーザダイオードＬＤとが積層されている（Laser Diode on Thyristor）。
レーザダイオードＬＤは、発光層８７を２つのクラッド層（以下では、クラッド層と表記する。）で挟んでいる。クラッド層は、発光層８７より屈折率が大きい層である。発光層８７とクラッド層との界面で発光層８７から出射した光を反射させ、発光層８７内に光を閉じ込める。そして、発光層８７の側面間で構成される共振器で共振させて、レーザ発振させる。発光層８７は、活性層と表記されることがある。

図１７は、第３の実施の形態に係る発光チップＣの設定サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
発光チップＣは、ｐアノード層８６が、電流狭窄層８６ｂを含むｐ型のクラッド層で構成されている。すなわち、ｐアノード層８６は、下側ｐ層８６ａ、上側ｐ層８６ｃがクラッド層として構成されている。そして、ｎカソード層８８がクラッド層として構成されている。なお、下側ｐ層８６ａ、上側ｐ層８６ｃ、ｎカソード層８８を、下側ｐ（クラッド）層８６ａ、上側ｐ（クラッド）層８６ｃ、ｎカソード（クラッド）層８８と表記することがある。なお、ｐアノード層８６を全体として、ｐアノード（クラッド）層８６と表記することがある。

ｐアノード（クラッド）層８６の下側ｐ（クラッド）層８６ａ、上側ｐ（クラッド）層８６ｃは、例えば不純物濃度５×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎカソード（クラッド）層８８は、例えば不純物濃度５×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

発光層８７から出射する光がｐアノード（クラッド）層８６とｎカソード（クラッド）層８８との間に閉じ込められるとともに、発光層８７の側面（端面）間でレーザ発振するように、ｐアノード（クラッド）層８６、ｎカソード（クラッド）層８８及び発光層８７が設定されている。この場合、光は、発光層８７の側面（端面）から出射する。
よって、ｎオーミック電極３２１は、ｎカソード（クラッド）層８８上の全面に設けられている。

なお、図１７では、光の出射方向は、ｙ方向と直交する方向、つまり図６（ａ）に示す−ｘ方向と示している。これは、説明の都合によるものであって、−ｙ方向に出射させてもよい。また、ミラーなどを介して、基板８０に垂直な方向に向けてもよい。他の発光チップＣ及び変形例も同様である。

そして、電流狭窄層８６ｂを設けて、非発光再結合に消費される電力が抑制しているので、低消費電力化及び光取り出し効率が向上する。

第３の実施の形態に係る発光チップＣは、第１の実施の形態において図１０に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８６の下側ｐ層８６ａ及び上側ｐ層８６ｃを、クラッド層として形成する。同様に、ｎカソード層８８をクラッド層として形成する。

第３の実施の形態に係る発光チップＣは、第１の実施の形態で説明したように、図９のタイミングチャートにしたがって動作する。

なお、レーザダイオードＬＤのｐアノード（クラッド）層８６に設けた電流狭窄層８６ｂは、レーザダイオードＬＤのｎカソード（クラッド）層８８に設けてもよく、設定サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。

以下では、第３の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における設定サイリスタＳとレーザダイオードＬＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

（第３の実施の形態に係る発光チップＣの変形例３−１）
図１８は、変形例３−１を説明する設定サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３−１では、図１２に示した第１の実施の形態における変形例１−２と同様に、電流狭窄層８６ｂの代りに、電流通過部αに対応する部分に金属的導電性ＩＩＩ−Ｖ族化合物層８５が設けられている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
前述したように、金属的導電性ＩＩＩ−Ｖ族化合物層８５は、逆バイアス状態において電流が流れやすい。しかし、ｎカソード層８４とｐアノード層８６との接合は、降伏を生じない逆バイアス状態では電流が流れにくい。
よって、電流通過部αに対応する部分に金属的導電性ＩＩＩ−Ｖ族化合物層８５を設けると、レーザダイオードＬＤに流れる電流が中央部に制限される。

変形例３−１は、第１の実施の形態における変形例１−２と同様に製造される。なお、ｐアノード層８６における下側ｐ層８６ａ、上側ｐ層８６ｃ、及び、ｎカソード層８８をクラッド層として形成すればよい。

（第３の実施の形態に係る発光チップＣの変形例３−２）
図１９は、変形例３−２を説明する設定サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３−２では、第２の実施の形態に係る発光チップＣの変形例２−２と同様に、ｐアノード（クラッド）層８６の下側ｐ（クラッド）層８６ａ及び上側ｐ（クラッド）層８６ｃをＤＢＲ層としている。他の構成は、第３の実施の形態に係る発光チップＣと同様である。

金属的導電性ＩＩＩ−Ｖ族化合物層８５に発光波長よりバンドギャップが小さいため、金属的導電性ＩＩＩ−Ｖ族化合物層８５に達した光が、バンド端吸収されて損失になる。このため、変形例３−１では、発光層８７と金属的導電性ＩＩＩ−Ｖ族化合物層８５との間にＤＢＲ層を設け、ＤＢＲ層で発生する定在波の節に当たる位置に金属的導電性ＩＩＩ−Ｖ族化合物層８５を設けている。このようにすることで、金属的導電性ＩＩＩ−Ｖ族化合物層８５に用いる半導体材料によるバンド端吸収が大幅に抑制される。

変形例３−２は、第２の実施の形態に係る発光チップＣの変形例２−２と同様に製造される。なお、ｎアノード（クラッド）層８８をクラッド層として形成すればよい。

なお、レーザダイオードＬＤのｐアノード（クラッド）層８６に設けた電流狭窄層８６ｂは、レーザダイオードＬＤのｎカソード（クラッド）層８８に設けてもよく、設定サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。

（第３の実施の形態に係る発光チップＣの変形例３−３）
図２０は、変形例３−３を説明する設定サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３−３では、第３の実施の形態に係る発光チップＣにおける電流狭窄層８６ｂを用いない。その代りに、ｎカソード（クラッド）層８８の表面積を小さくしている。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
このような構造は、リッジ型導波路と同様である。

このようにすることで、レーザダイオードＬＤに流れる電流は、ｎカソード（クラッド）層８８から流れる。よって、図２０に示すように、レーザダイオードＬＤの中央部が電流通過領域（部）α′、周辺部が電流阻止領域（部）β′となる。すなわち、電流狭窄層８６ｂを用いた第３の実施の形態に係る発光チップＣや、金属的導電性ＩＩＩ−Ｖ族化合物層８５をレーザダイオードＬＤの中央部に用いた変形例３−１と同様に、電流経路が狭窄される。

変形例３−３は、図１０に示した第１の実施の形態に係る発光チップＣの製造方法を変更することで製造される。電流狭窄層８６ｂを用いないため、製造工程が簡略化される。
また、電流狭窄層８６ｂを用いないため、水蒸気酸化が適用しづらいＩｎＰ、ＧａＮ、サファイアなどの基板上の半導体材料に適用しやすい。

（第３の実施の形態に係る発光チップＣの変形例３−４）
図２１は、変形例３−４を説明する設定サイリスタＳとレーザダイオードＬＤとが積層されたアイランド３０１の拡大断面図である。
変形例３−４では、変形例３−３の発光層８７上に、ｎカソード（クラッド）層９２を設けたうえで、面積を小さくしたｎカソード（クラッド）層８８を設けている。そして、ｎカソード（クラッド）層８８の周囲に、ｐアノード（クラッド層）８６と同様な、ｐアノード（クラッド）層９３を埋め込んでいる。他の構成は、第１の実施の形態に係る発光チップＣと同様である。
ｎカソード（クラッド）層８８及びｎカソード（クラッド）層９２と、ｐクラッド層９３とは、ｐｎ接合が形成されるため、電流はｎカソード（クラッド）層８８側に制限される。よって、電流狭窄層を設けたと同様に、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。
このような構造は、埋め込み型導波路と同様である。

変形例３−４は、変形例３−３において、ｎカソード（クラッド）層９２と埋め込み用のｐアノード（クラッド）層９３を形成すればよい。
また、電流狭窄層８６ｂを用いないため、水蒸気酸化が適用しづらいＩｎＰ、ＧａＮ、サファイアなどの基板上の半導体材料に適用しやすい。

［第４の実施の形態］
第４の実施の形態に係る発光チップＣでは、第１の実施の形態及び第２の実施の形態における発光ダイオードＬＥＤ、第３の実施の形態におけるレーザダイオードＬＤの代わりに、発光素子として垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）を用いている。
なお、発光チップＣを除いて、他の構成は第１の実施の形態と同様である。よって、発光チップＣを説明し、同様な部分の説明を省略する。

図２２は、第４の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明するための等価回路図である。第１の実施の形態における図５の発光ダイオードＬＥＤ１〜ＬＥＤ１２８が垂直共振器面発光レーザＶＣＳＥＬ１〜ＶＣＳＥＬ１２８（区別しない場合は、垂直共振器面発光レーザＶＣＳＥＬと表記する。）となっている。他の構成は、図５と同様であるので説明を省略する。
また、第１の実施の形態において、図６に示した発光チップＣの平面レイアウト図及び断面図においても、発光ダイオードＬＥＤを垂直共振器面発光レーザＶＣＳＥＬに置き換えればよい。よって、第４の実施の形態に係る発光チップＣの平面レイアウト図及び断面図を省略する。

図２３は、第４の実施の形態に係る発光チップＣの設定サイリスタＳと垂直共振器面発光レーザＶＣＳＥＬとが積層されたアイランド３０１の拡大断面図である。
設定サイリスタＳと垂直共振器面発光レーザＶＣＳＥＬとが積層されている（VCSEL on Thyristor）。
基本的な構成は、図１３に示した第２の実施の形態に係る発光チップＣと同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８６とｎカソード（ＤＢＲ）層８８）とで挟まれた発光層８７において、光を共振させてレーザ発振させている。２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８６とｎカソード（ＤＢＲ）層８８）との反射率が例えば９９％以上になるとレーザ発振する。

垂直共振器面発光レーザＶＣＳＥＬでは、金属的導電性ＩＩＩ−Ｖ族化合物層８５と発光層８７の間にｐアノード（ＤＢＲ）層８６がある。このため、金属的導電性ＩＩＩ−Ｖ族化合物層８５まで光が届かないので、金属的導電性ＩＩＩ−Ｖ族化合物層８５のバンドギャップは小さくてもよい。よって、金属的導電性ＩＩＩ−Ｖ族化合物層８５が低抵抗化できる。

第４の実施の形態に係る発光チップＣは、第１の実施の形態で説明したように、図９のタイミングチャートにしたがって動作する。

なお、垂直共振器面発光レーザＶＣＳＥＬのｐアノード（ＤＢＲ）層８６に設けた電流狭窄層８６ｂは、垂直共振器面発光レーザＶＣＳＥＬのｎカソード（ＤＢＲ）層８８に設けてもよく、設定サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。この場合、光は、金属的導電性ＩＩＩ−Ｖ族化合物層８５をある一定量通過する。そこで、金属的導電性ＩＩＩ−Ｖ族化合物層８５での光吸収を低減するため、膜厚を薄くしたり、定在波の節に位置させたりなどとすればよい。

以下では、第４の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における設定サイリスタＳとレーザダイオードＬＤとを積層した部分が異なる。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

（第４の実施の形態に係る発光チップＣの変形例４−１）
図２４は、変形例４−１を説明する設定サイリスタＳと垂直共振器面発光レーザＶＣＳＥＬとが積層されたアイランド３０１の拡大断面図である。
変形例４−１の基本的な構成は、図１３に示した第２の実施の形態に係る発光チップＣの変形例２−１と同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８８）とで挟まれた発光層８７において、光を共振させてレーザ発振させている。

なお、垂直共振器面発光レーザＶＣＳＥＬのｐアノード層８６に設けた電流狭窄層８６ｂは、垂直共振器面発光レーザＶＣＳＥＬのｎカソード（ＤＢＲ）層８８に設けてもよく、設定サイリスタＳのｐアノード層８１又はｎカソード層８４に設けてもよい。

（第４の実施の形態に係る発光チップＣの変形例４−２）
図２５は、変形例４−２を説明する設定サイリスタＳと垂直共振器面発光レーザＶＣＳＥＬとが積層されたアイランド３０１の拡大断面図である。
変形例４−２の基本的な構成は、図１２に示した第１の実施の形態に係る発光チップＣの変形例１−２と同様であって、ｎカソード層８４とｎカソード層８８をＤＢＲ層としている。他の構成は、変形例１−２と同様であるので説明を省略する。
垂直共振器面発光レーザＶＣＳＥＬは、発光層８７とｐアノード層８６とを挟む２つのＤＢＲ層（ｎカソード（ＤＢＲ）層８４とｎカソード（ＤＢＲ）層８８）において、光を共振させてレーザ発振させている。

また、変形例４−２は、電流狭窄層８６ｂを用いないため、水蒸気酸化が適用しづらいＩｎＰ、ＧａＮ、サファイアなどの基板上の半導体材料に適用しやすい。
なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５を電流狭窄に使用しているので、非発光再結合に消費される電力が抑制され、低消費電力化及び光取り出し効率が向上する。

第１の実施の形態から第４の実施の形態において、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとしてもよい。

なお、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、設定サイリスタＳがターンオンする前から発光素子を僅かに発光させておき、設定サイリスタＳがターンオンした時に、発光素子の発光量を増加させて、予め定められた光量にするように構成してもよい。このような構成としては、例えば、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬ）のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、設定サイリスタＳがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。

さらに、上記においては、発光素子（発光ダイオードＬＥＤ、レーザダイオードＬＤ、垂直共振器面発光レーザＶＣＳＥＬとサイリスタ（転送サイリスタＴ、設定サイリスタＳ）とから構成される自己走査型発光素子アレイ（ＳＬＥＤ）で説明したが、自己走査型発光素子アレイ（ＳＬＥＤ）は、上記の他に、制御用のサイリスタ、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタＴの間を結合ダイオードＤで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。

また、各実施の形態における、転送サイリスタＴおよび設定サイリスタＳの構造としては、各実施の形態における転送サイリスタＴおよび設定サイリスタＳの機能を有する構造であればｐｎｐｎの４層構造以外であってもよい。例えば、サイリスタ特性を有するｐｉｎｉｎ構造、ｐｉｐｉｎ構造、ｎｐｉｐ構造、またはｐｎｉｎ構造などであってもよい。この場合、ｐｉｎｉｎ構造のｐとｎに挟まれた、ｉ層、ｎ層、ｉ層、ｐｎｉｎ構造のｐとｎとに挟まれた、ｎ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｎオーミック電極３３２をゲートＧｔ（ゲートＧｓ）の端子とすればよい。もしくは、ｎｐｉｐ構造のｎとｐに挟まれた、ｉ層、ｐ層、ｉ層、ｎｐｉｐ構造のｎとｐとに挟まれた、ｐ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｐオーミック電極３３２をゲートＧｔ（ゲートＧｓ）の端子とすればよい。

さらに、各実施の形態における、サイリスタを構成する複数の半導体層と発光素子を構成する複数の半導体層とが、金属的導電性ＩＩＩ−Ｖ族化合物層を構成する半導体層を介して積層されている半導体構造は、自己走査型発光素子アレイ（ＳＬＥＤ）以外の用途にも使用できる。例えば、外部からの電気信号や光信号などの入力によって点灯する発光素子単体として、または自己走査型発光素子アレイ以外の発光素子アレイとして使用できる。

以上においては、主にｐ型のＧａＡｓを基板８０の例として説明した。他の基板を用いた場合における各半導体層（図１０（ａ）の半導体積層体形成工程で形成する半導体積層体）の例を説明する。なお、金属的導電性ＩＩＩ−Ｖ族化合物層８５は、ｐ型のＧａＡｓを基板８０を用いた場合と同様である。

まず、ＧａＮ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。

ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃを順に積層して構成されている（図１０（ｃ）参照）。
下側ｐ層８６ａ、上側ｐ層８６ｃは、例えば、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ＧａＮ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図１２、図１８、図２０、図２１、図２５等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。

発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどであり、障壁層は、ＡｌＧａＮ、ＧａＮなどである。なお、発光層８７は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。

次に、ＩｎＰ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。

ｐアノード層８６は、下側ｐ層８６ａ、電流狭窄層８６ｂ、上側ｐ層８６ｃを順に積層して構成されている（図１０（ｃ）参照）。
下側ｐ層８６ａ、上側ｐ層８６ｃは、例えば、不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ＩｎＰ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、トンネル接合やリッジ型構造、埋め込み型構造を電流狭窄層として用いた図１２、図１８、図２０、図２１、図２５等が望ましい構造である。もしくはイオン注入を電流狭窄方法として使用することも有効である。

発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＩｎＡｓ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰＳｂなどであり、障壁層は、ＩｎＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓＰなどである。なお発光層８７は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層され、半導体積層体が形成される。

１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、８０…基板、８１…ｐアノード層、８１ｂ、８６ｂ…電流狭窄層、８２…ｎゲート層、８３…ｐゲート層、８４…ｎカソード層、８５…金属的導電性ＩＩＩ−Ｖ族化合物層、８６…ｐアノード層、８７…発光層、８８…ｎカソード層、８９…光出射口保護層、９０…保護層、９１…裏面電極、１０１…転送部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、３０１〜３０６…アイランド、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１〜φＩ４０）…点灯信号、α…電流通過部（領域）、β…電流阻止部（領域）、Ｃ（Ｃ１〜Ｃ４０）…発光チップ、Ｄ（Ｄ１〜Ｄ１２７）…結合ダイオード、ＬＥＤ（ＬＥＤ１〜ＬＥＤ１２８）…発光ダイオード、ＬＤ（ＬＤ１〜ＬＤ１２８）…レーザダイオード、ＳＤ…スタートダイオード、Ｔ（Ｔ１〜Ｔ１２８）…転送サイリスタ、ＶＣＳＥＬ（ＶＣＳＥＬ１〜ＶＣＳＥＬ１２８）…垂直共振器面発光レーザ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (4)

1. 順にオン状態になる複数の転送素子と、
   複数の前記転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、
   複数の前記設定サイリスタに金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を備え、
   前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、当該発光素子を構成する複数のＩＩＩ−Ｖ族半導体層とが、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層され、
   前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層が、電流経路を狭窄する
   ことを特徴とする発光部品。
2. 前記設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、前記発光素子を構成する複数のＩＩＩ−Ｖ族半導体層における少なくとも１つのＩＩＩ−Ｖ族半導体層の一部又は全部が、分布ブラッグ反射層であることを特徴とする請求項１に記載の発光部品。
3. 順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタに金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含む発光手段と、
   前記発光手段から出射される光を結像させる光学手段と、を備え、
   前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、当該発光素子を構成する複数のＩＩＩ−Ｖ族半導体層とが、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層され、
   前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層が、電流経路を狭窄する
   ことを特徴とするプリントヘッド。
4. 像保持体と、
   前記像保持体を帯電する帯電手段と、
   順にオン状態になる複数の転送素子と、複数の当該転送素子にそれぞれが接続され、当該転送素子がオン状態になることにより、オン状態への移行が可能な状態になる複数の設定サイリスタと、複数の当該設定サイリスタに金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介してそれぞれが積層され、当該設定サイリスタがオン状態になると発光又は発光量が増加する複数の発光素子と、を含み、光学手段を介して前記像保持体を露光する露光手段と、
   前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
   前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
   前記設定サイリスタと前記発光素子とは、当該設定サイリスタを構成する複数のＩＩＩ−Ｖ族半導体層と、当該発光素子を構成する複数のＩＩＩ−Ｖ族半導体層とが、前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層され、
   前記金属的な導電性を有するＩＩＩ−Ｖ族化合物層が、電流経路を狭窄する
   ことを特徴とする画像形成装置。

Images