JP6369613B1 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents

Abstract

【課題】発光素子上に発光素子の駆動に用いるサイリスタが設けられた構成において、サイリスタが開口部を有さない構成に比べ、光出力の低下を抑制した発光部品などを提供する。
【解決手段】発光チップＣは、基板８０と、基板８０上に設けられ、基板８０の表面と交差する方向に光を出射する複数の発光ダイオードＬＥＤと、複数の発光ダイオードＬＥＤ上にそれぞれが積層され、オン状態になることで、発光ダイオードＬＥＤをオン状態への移行が可能な状態に駆動する複数の設定サイリスタＳと、を備え、設定サイリスタＳは、発光ダイオードＬＥＤの設定サイリスタＳへ向かう光の経路に開口部２０を有している。
【選択図】図６

Description

本発明は、発光部品、プリントヘッド及び画像形成装置に関する。

特許文献１には、しきい電圧もしくはしきい電流が外部から制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子のしきい電圧もしくはしきい電流を制御する電極を互いに電気的手段にて接続し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した、発光素子アレイが記載されている。

特許文献２には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。

特許文献３には、ｐｎｐｎｐｎ６層半導体構造の発光素子を構成し、両端のｐ型第１層とｎ型第６層、および中央のｐ型第３層およびｎ型第４層に電極を設け、ｐｎ層に発光ダイオード機能を担わせ、ｐｎｐｎ４層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。

特開平１−２３８９６２号公報 特開２００９−２８６０４８号公報 特開２００１−３０８３８５号公報

ところで、例えば、発光部と駆動部とを備える自己走査型の発光素子アレイにおいて、発光部における発光素子を駆動部における発光素子の駆動に用いるサイリスタと同じ半導体多層膜から構成すると、発光素子の発光特性と、駆動に用いるサイリスタの駆動特性とを独立に設定しにくかった。このため、駆動に用いるサイリスタと発光部の発光素子とを積層して、発光素子の特性と駆動に用いるサイリスタの特性とを独立して設定することが考えられる。しかし、駆動に用いるサイリスタ上に発光素子を積層すると、半導体層の成長時に発生する結晶欠陥などにより、発光素子の特性が低下するおそれがある。一方、発光素子上に駆動に用いるサイリスタを積層させて、発光素子からの光を駆動に用いるサイリスタを通過させると、損失により光出力が低下してしまう。
そこで本発明は、発光素子上に発光素子の駆動に用いるサイリスタが設けられた構成において、サイリスタが開口部を有さない構成に比べ、光出力の低下を抑制した発光部品などを提供することを目的とする。

請求項１に記載の発明は、基板と、前記基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の前記発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を備え、前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有することを特徴とする発光部品である。
請求項２に記載の発明は、前記サイリスタの有する前記開口部は、前記発光素子を構成する半導体層に到達していることを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、前記サイリスタの有する前記開口部は、前記アノード層又はカソード層の他方の表面から当該アノード層又はカソード層の他方の内部に設けられていることを特徴とする請求項１に記載の発光部品である。
請求項４に記載の発明は、前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、前記サイリスタの有する前記開口部は、前記第２ゲート層に到達するように設けられていることを特徴とする請求項１に記載の発光部品である。
請求項５に記載の発明は、前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、前記サイリスタの有する前記開口部は、前記第１ゲート層に到達するように設けられていることを特徴とする請求項１に記載の発光部品である。
請求項６に記載の発明は、前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、前記サイリスタの有する前記開口部は、前記アノード層又はカソード層の一方に到達するように設けられていることを特徴とする請求項１に記載の発光部品である。
請求項７に記載の発明は、基板と、前記基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の前記発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を備え、前記サイリスタは、前記発光素子の光を出射する中心部からずれた部分において、当該発光素子上に積層されていることを特徴とする発光部品である。
請求項８に記載の発明は、前記サイリスタは、前記発光素子上に、トンネル接合層又は金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層されていることを特徴とする請求項１乃至７のいずれか１項に記載の発光部品である。
請求項９に記載の発明は、前記サイリスタは、当該サイリスタの立ち上がり電圧を低減する電圧低減層を備えることを特徴とする請求項１乃至８のいずれか１項に記載の発光部品である。
請求項１０に記載の発明は、前記基板上に、複数の前記発光素子と同一の構造の下部素子上にそれぞれが設けられるとともに、複数の前記サイリスタのそれぞれと接続され、順にオン状態が転送されるとともに、オン状態になることにより当該サイリスタをオン状態に設定する複数の転送素子を備え、前記転送素子は、接続配線により、前記下部素子を介さず、又は、当該下部素子を構成する複数の半導体層の一部の半導体層を介して前記基板に接続されていることを特徴とする請求項１乃至９のいずれか１項に記載の発光部品である。
請求項１１に記載の発明は、基板と、当該基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の当該発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を含む発光手段と、前記発光手段から出射される光を結像させる光学手段と、を備え、前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有することを特徴とするプリントヘッドである。
請求項１２に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、基板と、当該基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の当該発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有することを特徴とする画像形成装置である。
請求項１３に記載の発明は、発光素子と、前記発光素子の出射面側に積層され、当該発光素子から出射された光の経路に開口部を有する、当該発光素子を駆動するサイリスタと、を備えた発光部品である。
請求項１４に記載の発明は、前記開口部は、前記発光素子の出射面において出射光量が最も強い部分と重なる位置に設けられている請求項１３に記載の発光部品である。
請求項１５に記載の発明は、前記開口部は、前記サイリスタによって囲われている請求項１３又は請求項１４に記載の発光部品である。
請求項１６に記載の発明は、前記発光素子は、電流を狭窄する電流通過部を有し、前記電流通過部の幅又は面積は、前記開口部の幅又は面積よりも大きい請求項１３乃至１５のいずれか１項に記載の発光部品である。
請求項１７に記載の発明は、前記発光素子は、電流を狭窄する電流通過部を有し、前記電流通過部の幅又は面積は、前記開口部の幅又は面積よりも小さい請求項１３乃至１５のいずれか１項に記載の発光部品である。
請求項１８に記載の発明は、発光素子と、前記発光素子の出射面上であって、当該出射面において出射光量が最も強い部分と重ならない位置に積層された、当該発光素子を駆動するサイリスタと、を備えた発光部品である。

請求項１、１３の発明によれば、サイリスタが開口部を有さない構成に比べ、光出力の低下が抑制できる。
請求項２の発明によれば、開口部が発光素子を構成する半導体層に到達していない場合に比べ、光出力の低下がより抑制できる。
請求項３乃至６の発明によれば、開口部が発光素子を構成する半導体層に到達している場合に比べ、製造のマージンが広くなる。
請求項７の発明によれば、発光素子の光を出射する中心部にサイリスタが設けられた構成と比べ、光出力の低下が抑制できる。
請求項８の発明によれば、トンネル接合層又は金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介さない場合に比べて、駆動のための電圧が低減できる。
請求項９の発明によれば、電圧低減層を備えない場合に比べて、駆動に用いるサイリスタのオン状態における消費電力が低減する。
請求項１０の発明によれば、接続配線を備えない場合に比べて、低消費電力化が図れる。
請求項１１の発明によれば、駆動に用いるサイリスタ上に発光素子を積層する場合に比べ、プリントヘッドの性能が向上する。
請求項１２の発明によれば、駆動に用いるサイリスタ上に発光素子を積層する場合に比べ、画像形成装置の性能が向上する。
請求項１４の発明によれば、開口部が出射光量が最も強い部分と重なる位置に設けられている構成と比べ、光出力の低下が抑制できる。
請求項１５の発明によれば、開口部がサイリスタによって囲われていない構成と比べ、発光部品の素子抵抗が低減できる。
請求項１６の発明によれば、電流通過部の幅または面積が開口部の幅または面積よりも小さい構成と比べ、発光部品の素子抵抗が低減できる。
請求項１７の発明によれば、電流通過部の幅または面積が開口部の幅または面積よりも大きい構成と比べ、光出力の低下が抑制できる。
請求項１８の発明によれば、サイリスタが、出射光量が最も強い部分と重なる位置に積層されている構成と比べ、光出力の低下が抑制できる。

第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成の一例を示した断面図である。 発光装置の一例の上面図である。 発光チップの構成、発光装置の信号発生回路の構成及び回路基板上の配線（ライン）の構成の一例を示した図である。 第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第１の実施の形態に係る発光チップの平面レイアウト図及び断面図の一例である。（ａ）は、発光チップの平面レイアウト図、（ｂ）は、（ａ）のＶＩＢ−ＶＩＢ線での断面図である。 発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。（ａ）は、アイランドの拡大断面図、（ｂ）は、アイランドの平面図である。 発光ダイオードと設定サイリスタとの積層構造をさらに説明する図である。（ａ）は、発光ダイオードと設定サイリスタとの積層構造における模式的なエネルギーバンド図、（ｂ）は、トンネル接合層の逆バイアス状態におけるエネルギーバンド図、（ｃ）は、トンネル接合層の電流電圧特性を示す。 発光装置及び発光チップの動作を説明するタイミングチャートである。 発光チップの製造方法を説明する図である。（ａ）は、半導体積層体形成工程、（ｂ）は、ｎオーミック電極形成工程、（ｃ）は、半導体積層体分離工程である。 発光チップの製造方法を説明する図である。（ｄ）は、開口部形成工程、（ｅ）は、電流阻止部形成工程、（ｆ）は、ｐゲート層出しエッチング工程である。 発光チップの製造方法を説明する図である。（ｇ）は、ｐオーミック電極形成工程、（ｈ）は、保護層形成工程、（ｉ）は、配線等形成工程である。 金属的導電性ＩＩＩ−Ｖ族化合物層を構成する材料を説明する図である。（ａ）は、ＩｎＮの組成比ｘに対するＩｎＮＡｓのバンドギャップ、（ｂ）は、ＩｎＮの組成比ｘに対するＩｎＮＳｂのバンドギャップ、（ｃ）は、ＶＩ族元素及びＩＩＩ−Ｖ族化合物の格子定数をバンドギャップに対して示す図である。 発光ダイオードと電圧低減層を備えた設定サイリスタとが積層されたアイランドの拡大断面図である。 サイリスタの構造とサイリスタの特性を説明する図である。（ａ）は、電圧低減層を備えるサイリスタの断面図、（ｂ）は、電圧低減層を備えないサイリスタの断面図、（ｃ）は、サイリスタ特性である。 半導体層を構成する材料のバンドギャップエネルギを説明する図である。 変形例１を説明する発光ダイオードＬＥＤと設定サイリスタとが積層されたアイランドの拡大断面図である。（ａ）は、アイランドの拡大断面図、（ｂ）は、アイランドの平面図である。 第２の実施の形態に係る発光チップにおける発光ダイオードと設定サイリスタＳとが積層されたアイランドの拡大断面図である。（ａ）は、アイランドの拡大断面図、（ｂ）は、アイランドの平面図である。 変形例２を説明する発光ダイオードと設定サイリスタとが積層されたアイランドの拡大断面図である。（ａ）は、アイランドの拡大断面図、（ｂ）は、アイランド３０１の平面図である。 第３の実施の形態に係る発光チップの垂直共振器面発光レーザと設定サイリスタとが積層されたアイランドの拡大断面図である。（ａ）は、アイランドの拡大断面図、（ｂ）は、アイランド３０１の平面図である。 変形例３を説明する垂直共振器面発光レーザと設定サイリスタとが積層されたアイランドの拡大断面図である。（ａ）は、アイランドの拡大断面図、（ｂ）は、アイランド３０１の平面図である。 第４の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。 第４の実施の形態に係る発光チップのアイランドの断面図である。 第４の実施の形態に係る発光チップの動作を説明するタイミングチャートである。 変形例４に係る発光チップＣのアイランドの断面図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
なお、以下では、アルミニウムをＡｌとするなど、元素記号を用いて表記する。

［第１の実施の形態］
ここでは、発光部品の一例である発光チップＣを、一例として画像形成装置１に適用するとして説明する。
（画像形成装置１）
図１は、第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備える。

画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ（区別しない場合は、画像形成ユニット１１と表記する。）を備える。画像形成ユニット１１は、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備える。各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させる駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備える。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。

各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。

（プリントヘッド１４）
図２は、プリントヘッド１４の構成の一例を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光素子は発光ダイオードＬＥＤ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２の表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備える。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備える。

ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の光を出射する面がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。

（発光装置６５）
図３は、発光装置６５の一例の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＣ１〜Ｃ４０（区別しない場合は、発光チップＣと表記する。）が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。発光チップＣ１〜Ｃ４０の構成は同じであってよい。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＣ１〜Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。

なお、第１の実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＣを制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えるとして説明する。
発光チップＣの配列についての詳細は後述する。

図４は、発光チップＣの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成の一例を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示す。なお、図４（ｂ）では、発光チップＣ１〜Ｃ４０の内、発光チップＣ１〜Ｃ９の部分を示している。

はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が矩形である基板８０の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子（第１の実施の形態では発光ダイオードＬＥＤ１〜ＬＥＤ１２８（区別しない場合は、発光ダイオードＬＥＤと表記する。））を含んで構成される発光部１０２を備える。さらに、発光チップＣは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備える。なお、これらの端子は、基板８０の一端部からφＩ端子、φ１端子の順に設けられ、基板８０の他端部からＶｇａ端子、φ２端子の順に設けられている。そして、発光部１０２は、φ１端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極９１（後述する図６参照）が設けられている。発光ダイオードＬＥＤは、発光素子（発光に用いる素子）の一例である。ここで、基板８０の表面において、発光素子（発光ダイオードＬＥＤ１〜ＬＥＤ１２８）の配列の方向をｘ方向、ｘ方向と直交する方向をｙ方向とする。

なお、「列状」とは、図４（ａ）に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、それぞれの発光素子が、列方向と直交する方向にずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。

次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＣ１〜Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線（ライン）が設けられている。

まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備える。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に、点灯信号φＩ１〜φＩ４０（区別しない場合は、点灯信号φＩと表記する。）をそれぞれ送信する点灯信号発生部１４０を備える。
さらにまた、信号発生回路１１０は、発光チップＣ１〜Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１〜Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備える。

次に、発光チップＣ１〜Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様にそれぞれの基板８０の長辺の方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においても発光素子が主走査方向（Ｘ方向）に予め定められた間隔で並ぶように位置が設定されている。なお、図４（ｂ）の発光チップＣ１〜Ｃ４０に、図４（ａ）に示した発光部１０２の発光素子の並び（第１の実施の形態では発光ダイオードＬＥＤ１〜ＬＥＤ１２８の番号順）の方向を矢印で示している。

信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線（ライン）について説明する。
回路基板６２には、発光チップＣの基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＣに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。

回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣ１〜Ｃ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＣ１〜Ｃ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。第１転送信号φ１、第２転送信号φ２は、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。

そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１〜φＩ４０を送信する点灯信号ライン２０４−１〜２０４−４０（区別しない場合は、点灯信号ライン２０４と表記する。）が設けられている。

以上説明したように、回路基板６２上のすべての発光チップＣ１〜Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１〜φＩ４０は、発光チップＣ１〜Ｃ４０にそれぞれ個別に送信される。

（発光チップＣ）
図５は、第１の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）が搭載された発光チップＣの回路構成を説明する等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、信号発生回路１１０との接続の関係の説明のため、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との関係において発光チップＣ１を例に、発光チップＣを説明する。そこで、図５において、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２〜Ｃ４０の構成は、発光チップＣ１と同じである。

発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。
そして、発光チップＣ１（Ｃ）は、設定サイリスタＳ１〜Ｓ１２８（区別しない場合は、設定サイリスタＳと表記する。）を備える。発光ダイオードＬＥＤ１〜ＬＥＤ１２８及び設定サイリスタＳ１〜Ｓ１２８は、同じ番号の発光ダイオードＬＥＤと設定サイリスタＳとが直列接続されている。
なお、後述する図６（ｂ）に示すように、設定サイリスタＳは、基板８０上に列状に配列された発光ダイオードＬＥＤ上に積層されている。よって、設定サイリスタＳ１〜Ｓ１２８も列状に配列されている。設定サイリスタＳは、後述するように発光ダイオードＬＥＤのオン／オフを設定（制御）することから、発光ダイオードＬＥＤを駆動する素子である。なお、設定サイリスタＳをサイリスタと表記することがある。

さらに、発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８、設定サイリスタＳ１〜Ｓ１２８と同様に列状に配列された転送サイリスタＴ１〜Ｔ１２８（区別しない場合は、転送サイリスタＴと表記する。）を備える。
そして、発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８と同様な構造の下部ダイオードＵＤ１〜ＵＤ１２８（区別しない場合は、下部ダイオードＵＤと表記する。）を備える。下部ダイオードＵＤ１〜ＵＤ１２８及び転送サイリスタＴ１〜Ｔ１２８は、同じ番号の下部ダイオードＵＤと転送サイリスタＴとが直列接続されている。
なお、後述する図６（ｂ）に示すように、転送サイリスタＴは、基板８０上に列状に配列された下部ダイオードＵＤ上に積層されている。よって、下部ダイオードＵＤ１〜ＵＤ１２８も列状に配列されている。なお、下部ダイオードは、下部素子の一例である。

なお、ここでは転送素子の一例として転送サイリスタＴを用いて説明するが、順にオン状態になる素子であれば他の回路素子であってもよく、例えば、シフトレジスタや複数のトランジスタを組み合わせた回路素子を用いてもよい。
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１〜Ｔ１２８をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１〜Ｄ１２７（区別しない場合は、結合ダイオードＤと表記する。）を備える。
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇ１〜Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇと表記する。）を備える。

また、発光チップＣ１（Ｃ）は、１個のスタートダイオードＳＤを備える。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
ここでは、設定サイリスタＳ１〜Ｓ１２８、転送サイリスタＴ１〜Ｔ１２８、下部ダイオードＵＤ１〜ＵＤ１２８、電源線抵抗Ｒｇ１〜Ｒｇ１２８、結合ダイオードＤ１〜Ｄ１２７、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により駆動部１０１が構成される。

発光部１０２の発光ダイオードＬＥＤ１〜ＬＥＤ１２８、駆動部１０１及び設定サイリスタＳ１〜Ｓ１２８、転送サイリスタＴ１〜Ｔ１２８、下部ダイオードＵＤ１〜ＵＤ１２８は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤ１〜Ｄ１２７、電源線抵抗Ｒｇ１〜Ｒｇ１２８も、図中左側から番号順に配列されている。

第１の実施の形態では、発光部１０２における発光ダイオードＬＥＤ、駆動部１０１における設定サイリスタＳ、転送サイリスタＴ、下部ダイオードＵＤ、電源線抵抗Ｒｇはそれぞれ１２８個とした。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１少ない１２７個である。
発光ダイオードＬＥＤなどの数は、上記に限らず、予め定められた個数とすればよい。そして、転送サイリスタＴの数は、発光ダイオードＬＥＤの数より多くてもよい。

上記のダイオード（発光ダイオードＬＥＤ、下部ダイオードＵＤ、結合ダイオードＤ、スタートダイオードＳＤ）は、アノード端子（アノード）、カソード端子（カソード）を備える２端子の半導体素子、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）、カソード端子（カソード）の３端子を有する半導体素子である。
なお、後述するように、ダイオード（発光ダイオードＬＥＤ、下部ダイオードＵＤ、結合ダイオードＤ、スタートダイオードＳＤ）、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、電極として構成されたアノード端子、ゲート端子、カソード端子を必ずしも備えない場合がある。よって、以下では、端子を略して（ ）内で表記する場合がある。

では次に、発光チップＣ１（Ｃ）における各素子の電気的な接続について説明する。
発光ダイオードＬＥＤ、下部ダイオードＵＤのそれぞれのアノードは、発光チップＣ１（Ｃ）の基板８０に接続される（アノードコモン）。
これらのアノードは、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１（後述の図６（ｂ）参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続される。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
そして、発光ダイオードＬＥＤのそれぞれのカソードは、設定サイリスタＳのアノードに接続されている。また、下部ダイオードＵＤのそれぞれのカソードは、転送サイリスタＴのアノードに接続されている。
なお、この接続はｐ型の基板８０を用いた際の構成であり、ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の駆動部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。

転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。

設定サイリスタＳのそれぞれのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１では、φＩ端子は、発光チップＣ１（Ｃ）の外側に設けられた電流制限抵抗ＲＩを介して点灯信号ライン２０４−１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される（図４（ｂ）参照）。点灯信号φＩ１は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８に点灯のための電流を供給する。なお、他の発光チップＣ２〜Ｃ４０のφＩ端子には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４−２〜２０４−４０が接続され、点灯信号発生部１４０から点灯信号φＩ２〜φＩ４０が送信される（図４（ｂ）参照）。

転送サイリスタＴ１〜Ｔ１２８のそれぞれのゲートＧｔ１〜Ｇｔ１２８（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定サイリスタＳ１〜Ｓ１２８のゲートＧｓ１〜Ｇｓ１２８（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１〜Ｇｔ１２８とゲートＧｓ１〜Ｇｓ１２８とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）と表記して、電位が同じであることを示す。

転送サイリスタＴ１〜Ｔ１２８のそれぞれのゲートＧｔ１〜Ｇｔ１２８を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１〜Ｄ１２７がそれぞれ接続されている。すなわち、結合ダイオードＤ１〜Ｄ１２７はそれぞれがゲートＧｔ１〜Ｇｔ１２８のそれぞれの間に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２〜Ｄ１２７についても同様である。

転送サイリスタＴのゲートＧｔ（ゲートＧｓ）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子には、電源ライン２００ｂ（図４（ｂ）参照）が接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。

そして、転送サイリスタＴ１のゲートＧｔ１は、スタートダイオードＳＤのカソード端子に接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。

図６は、第１の実施の形態に係る発光チップＣの平面レイアウト図及び断面図の一例である。図６（ａ）は、発光チップＣの平面レイアウト図、図６（ｂ）は、図６（ａ）のＶＩＢ−ＶＩＢ線での断面図である。ここでは、発光チップＣと信号発生回路１１０との接続関係を示さないので、発光チップＣ１を例とすることを要しない。よって、発光チップＣと表記する。
図６（ａ）では、発光ダイオードＬＥＤ１〜ＬＥＤ１２８、設定サイリスタＳ１〜Ｓ４、転送サイリスタＴ１〜Ｔ４、下部ダイオードＵＤ１〜ＵＤ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子（裏面電極９１）は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、基板８０の右端部に設けられる。また、スタートダイオードＳＤは基板８０の右端部に設けられてもよい。

図６（ａ）のＶＩＢ−ＶＩＢ線での断面図である図６（ｂ）では、図中下より設定サイリスタＳ１／発光ダイオードＬＥＤ１、転送サイリスタＴ１／下部ダイオードＵＤ１、結合ダイオードＤ１、電源線抵抗Ｒｇ１が示されている。なお、設定サイリスタＳ１と発光ダイオードＬＥＤ１とは積層されている。同様に、転送サイリスタＴ１と下部ダイオードＵＤ１とは積層されている。
そして、図６（ａ）、（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、基板８０の表面において、発光ダイオードＬＥＤ（発光ダイオードＬＥＤ１〜ＬＥＤ４）の配列の方向がｘ方向、ｘ方向と直交する方向がｙ方向である。そして、基板８０の裏面から表面に向かう方向をｚ方向とする。

まず、発光チップＣの断面構造を、図６（ｂ）により説明する。
ｐ型の基板８０（基板８０）上に、発光ダイオードＬＥＤ、下部ダイオードＵＤを構成するｐ型のアノード層８１（ｐアノード層８１）、発光層８２、ｎ型のカソード層８３（ｎカソード層８３）が設けられている。
そして、ｎカソード層８３上に、トンネル接合（トンネルダイオード）層８４（トンネル接合層８４）が設けられている。
さらに、トンネル接合層８４上に、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ１、電源線抵抗Ｒｇ１を構成するｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層８７（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に設けられている。なお、ｎゲート層８６が第１ゲート層の一例であり、ｐゲート層８７が第２ゲート層の一例である。これは、ｐ型の基板８０を用いた場合であるが、ｎ型の基板を用いる場合は、ｐゲート層が第１ゲート層の一例となり、ｎゲート層が第２ゲート層の一例となる。
なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。

そして、発光チップＣには、図６（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層９０が設けられている。
図６（ｂ）では、矢印で発光ダイオードＬＥＤの光が出射する方向（光出射方向）を示す。ここでは、基板８０の表面と交差する方向（ここでは、垂直なｚ方向）である。
なお、ここでの発光ダイオードＬＥＤは、面発光素子であり、発光ダイオードＬＥＤの光出射方向に光を出射する面が出射面である。

そして、これらのアイランドと電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層９０に設けられたスルーホール（図６（ａ）では○で示す。）を介して接続されている。以下の説明では、保護層９０及びスルーホールについての説明を省略する。

また、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極９１が設けられている。

ｐアノード層８１、発光層８２、ｎカソード層８３、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、それぞれが半導体層であって、エピタキシャル成長によりモノリシックに積層される。
そして、相互に分離された複数のアイランド（島）（後述するアイランド３０１、３０２、３０３、…）になるように、アイランド間の半導体層がエッチング（メサエッチング）により除去されている。また、ｐアノード層８１が基板８０を兼ねてもよい。

ここでは、ｐアノード層８１、ｎカソード層８３の表記は、発光ダイオードＬＥＤ、下部ダイオードＵＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８１はアノード、ｎカソード層８３はカソードとして機能する。

ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の表記は、設定サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８５はアノード、ｎゲート層８６、ｐゲート層８７はゲート、ｎカソード層８８はカソードとして機能する。
なお、結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。

以下に説明するように、複数のアイランドは、ｐアノード層８１、発光層８２、ｎカソード層８３、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の複数の層の内、層の一部を備えていないものを含む。例えば、アイランド３０１は、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の一部を備えない。

次に、発光チップＣの平面レイアウトを、図６（ａ）により説明する。
アイランド３０１には、発光ダイオードＬＥＤ１及び設定サイリスタＳ１が設けられている。アイランド３０２には、下部ダイオードＵＤ１、転送サイリスタＴ１及び結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には電流制限抵抗Ｒ１が、アイランド３０６には電流制限抵抗Ｒ２が設けられている。
そして、発光チップＣには、アイランド３０１、３０２、３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、発光ダイオードＬＥＤ２、ＬＥＤ３、ＬＥＤ４、…、設定サイリスタＳ２、Ｓ３、Ｓ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、下部ダイオードＵＤ２、ＵＤ３、ＵＤ４、…、結合ダイオードＤ２、Ｄ３、Ｄ４、…等が、アイランド３０１、３０２、３０３と同様に設けられている。

ここで、図６（ａ）、（ｂ）により、アイランド３０１〜アイランド３０６について詳細に説明する。
図６（ａ）に示すように、アイランド３０１に設けられた発光ダイオードＬＥＤ１は、ｐアノード層８１、発光層８２、ｎカソード層８３で構成されている。設定サイリスタＳ１は、発光ダイオードＬＥＤ１のｎカソード層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８から構成されている。

発光ダイオードＬＥＤのｐアノード層８１には、図６（ｂ）に黒塗りで示すように、電流を狭窄する電流狭窄層（後述する図７における電流狭窄層８１ｂ）が含まれている。電流狭窄層は、発光ダイオードＬＥＤに流れる電流を、発光ダイオードＬＥＤの中央部に制限するために設けられている。すなわち、発光ダイオードＬＥＤの周辺部は、メサエッチングに起因して欠陥が多い。このため、非発光再結合が起こりやすい。そこで、発光ダイオードＬＥＤの中央部が電流の流れやすい電流通過部（領域）αとなり、周辺部が電流の流れにくい電流阻止部（領域）βとなるように、電流狭窄層が設けられている。図６（ａ）の発光ダイオードＬＥＤ１に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。なお、図６（ａ）、（ｂ）では、電流狭窄層を模式的に示している。

電流狭窄層を設けると非発光再結合に消費される電力が抑制されるので、低消費電力化及び光取り出し効率が向上する。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
なお、電流狭窄層については、後述する。

また、設定サイリスタＳ１は、発光ダイオードＬＥＤの出射する光が設定サイリスタＳを通過することによる損失を抑制するように、発光ダイオードＬＥＤの光を出射する中心部（一例として、出射面側から見た場合における電流通過部αの中心部）と重なる部分に開口部２０が設けられている。ここでは、開口部２０では、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、及び、トンネル接合層８４が取り除かれている。つまり、開口部２０は、設定サイリスタＳにより囲まれている。また、発光ダイオードＬＥＤからの光の経路に開口部２０が設けられている。そして、設定サイリスタＳは、発光ダイオードＬＥＤの光を出射する中心部（電流通過部αの中心部）からずれた部分において、発光ダイオードＬＥＤ上に積層されている。なお、光を出射する中心部とは、発光ダイオードＬＥＤの出射面上において出射光量が最も強い部分ということもできる。すなわち、設定サイリスタＳは、発光ダイオードＬＥＤの出射面において出射光量が最も強い部分と重なる位置に開口を有している。

そして、ｎカソード層８８（領域３１１）上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード電極とする。また、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をゲートＧｓ１の電極（ゲート端子Ｇｓ１と表記することがある。）とする。

アイランド３０２に設けられた下部ダイオードＵＤ１は、ｐアノード層８１、発光層８２、ｎカソード層８３で構成されている。転送サイリスタＴ１は、下部ダイオードＵＤ１のｎカソード層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８から構成されている。そして、ｎカソード層８８（領域３１３）上に設けられたｎオーミック電極３２３をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子（ゲート端子Ｇｔ１と表記することがある。）とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８７、ｎカソード層８８から構成される。そして、ｎカソード層８８（領域３１４）上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤ１のアノード端子は、ゲートＧｔ１（ゲート端子Ｇｔ１）と同じである。

アイランド３０３に設けられた電源線抵抗Ｒｇ１は、ｐゲート層８７で構成される。つまり、電源線抵抗Ｒｇ１は、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３３とｐオーミック電極３３４との間のｐゲート層８７を抵抗として設けられている。

アイランド３０４に設けられたスタートダイオードＳＤは、ｐゲート層８７、ｎカソード層８８から構成される。つまり、スタートダイオードＳＤは、ｎカソード層８８（領域３１５）上に設けられたｎオーミック電極３２５をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３５をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。

図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは設定サイリスタＳ／発光ダイオードＬＥＤの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた設定サイリスタＳ１のカソード端子であるｎオーミック電極３２１と接続されている。他の設定サイリスタＳのカソード端子も同様である。
点灯信号線７５は、設定サイリスタＳ１／発光ダイオードＬＥＤ１側に設けられたφＩ端子に接続されている。

第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２には、アイランド３０２と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソード端子が接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。

電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続されている。他の電源線抵抗Ｒｇの一方の端子も電源線７１に接続されている。電源線７１は、Ｖｇａ端子に接続されている。

そして、アイランド３０１に設けられた設定サイリスタＳ１のｐオーミック電極３３１（ゲート端子Ｇｓ１）は、アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）に接続配線７６で接続されている。

そして、ｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０３のｐオーミック電極３３３（電源線抵抗Ｒｇ１の他方の端子）に接続配線７７で接続されている。
アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他の発光ダイオードＬＥＤ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。

アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０４に設けられたｎオーミック電極３２５（スタートダイオードＳＤのカソード端子）に接続配線７８で接続されている。ｐオーミック電極３３５（スタートダイオードＳＤのアノード端子）は、第２転送信号線７３に接続されている。
なお、上記の接続及び構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の駆動部１０１及び発光部１０２が設けられる側に、基準電位Ｖｓｕｂを供給する電源ライン２００ａと接続される端子が設けられる。そして、接続及び構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。

（発光ダイオードＬＥＤと設定サイリスタＳとの積層構造）
図７は、発光ダイオードＬＥＤと設定サイリスタＳとが積層されたアイランド３０１の拡大図である。図７（ａ）は、アイランド３０１の拡大断面図、図７（ｂ）は、アイランド３０１の平面図である。なお、保護層９０を省略するとともに、アイランド３０１上において点灯信号線７５が設けられる領域を省略している。
前述したように、発光ダイオードＬＥＤ上にトンネル接合層８４を介して設定サイリスタＳが積層されている。すなわち、発光ダイオードＬＥＤと設定サイリスタＳとは直列接続されている。

図７（ａ）に示すように、発光ダイオードＬＥＤは、ｐアノード層８１、発光層８２、ｎカソード層８３で構成されている。なお、発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。なお、発光層８２は、不純物を添加していないイントリンシック（ｉ）型の層（ｉ層）であってもよい。また、発光層８２は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｐアノード層８１は、電流狭窄層８１ｂを含んで構成されている。すなわち、ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃで構成されている。つまり、電流狭窄層８１ｂの部分が電流阻止部β、電流狭窄層８１ｂの設けられていない部分が電流通過部αとなっている。
なお、電流狭窄層をｎカソード層８３に設けてもよい。

トンネル接合層８４は、ｎ型の不純物（ドーパント）を高濃度に添加（ドープ）したｎ^＋＋層８４ａと、ｐ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとで構成されている。
設定サイリスタＳは、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８から構成されている。すなわち、ｐｎｐｎの４層構造である。

前述したように、設定サイリスタＳ１は、発光ダイオードＬＥＤの出射する光の通過による損失を抑制するように、発光ダイオードＬＥＤの光を出射する中心部（出射面側から見た場合における電流通過部αの中心部）と重なる部分に開口部２０が設けられている。開口部２０は、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４を取り除くとともに、開口部２０の側面が基板８０に対して垂直な形状（形状２０ａ）となっている。つまり、開口部２０は、発光ダイオードＬＥＤを構成する半導体層（ｎカソード層８３）に到達している。なお、設定サイリスタＳは、発光ダイオードＬＥＤの光を出射する中心部（電流通過部αの中心部）から離れた部分において、発光ダイオードＬＥＤ上に積層されていると言い換えてもよい。

開口部２０は、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、及び、トンネル接合層８４のすべてを取り除くと、設定サイリスタＳやトンネル接合層８４による発光ダイオードＬＥＤからの光の損失がなくなる。しかし、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、及び、トンネル接合層８４のすべてを取り除かなくてもよく、開口部２０の側面が基板８０に対して傾斜していてもよい。つまり、開口部２０は、ｎカソード層８８の最上面に対する凹部であればよく、このような凹部を有さない構成と比較し、発光ダイオードＬＥＤの出射する光の損失が抑制される構成であればよい。

例えば、形状ｂの開口部２０は、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５を取り除き、トンネル接合層８４を残した形状である。形状ｃの開口部２０は、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６を取り除き、ｐアノード層８５、トンネル接合層８４を残した形状である。つまり、ｐアノード層８５に到達するように設けられている。形状ｄの開口部２０は、ｎカソード層８８、ｐゲート層８７を取り除き、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４を残した形状である。つまり、ｎゲート層８６に到達するように設けられている。そして、形状ｅの開口部２０は、ｎカソード層８８を取り除き、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４を残した形状である。つまり、ｐゲート層８７に到達するように設けられている。さらに、形状ｂから形状ｅでは、開口部２０の上部から下部に行くにしたがい狭くなっている。

なお、形状ｂから形状ｅにおいて、取り除くｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、又はトンネル接合層８４を完全に除くのではなく、厚さ方向において一部を残してもよい。つまり、開口部２０の底が、層の内部で止まっていてもよい。よって、到達とは、層の表面に到達した状態の他、層の内部に入り込んだ状態を含む。また、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４を取り除いた形状２０ａの場合、ｎカソード層８３の厚さ方向の一部が除かれていてもよい。
また、開口部２０の側面は、形状２０ａに示すように、基板８０に対して垂直であってもよく、形状２０ｂから形状ｅに示すように、開口部２０の上部から下部に行くにしたがい狭くなっていてもよく、逆に広くなっていてもよい。
このような形状ｂから形状ｅであっても、ここでは開口部２０と表記する。

そして、後述する開口部形成工程（後述する図１１（ｄ））において、開口部２０を発光ダイオードＬＥＤのｎカソード層８３に到達させる場合には、ｎカソード層８３をエッチングするおそれがある。しかし、開口部２０が形状ｂから形状ｅの形状であれば、発光ダイオードＬＥＤのｎカソード層８３をエッチングするおそれがなく、発光ダイオードＬＥＤの特性を損なわない。つまり、エッチングの精度が厳しくなくなり、製造のマージンが広くなる。

図７（ｂ）では、開口部２０は、ｎカソード層８８で構成された領域３１１の中央部に平面形状が正方形に設けられている。そして、開口部２０を囲むように設定サイリスタＳが設けられている。なお、開口部２０の平面形状は、正方形でなくともよく、長方形や多角形、又は、円形や楕円形であってもよい。
なお、開口部２０を囲むように設定サイリスタＳを設けることで、囲わない構成と比べ、素子抵抗が低減する。また、図７（ａ）、（ｂ）に示す構成において、光の出射方向から見た場合、開口部２０の幅（面積）より電流通過部αの幅（面積）が大きくなっている。このように構成することで、電流通過部αの幅のほうが小さい構成と比較し、電流通過部αに電流が流れやすくなり、素子抵抗が低減する。よって、素子抵抗を低減したい場合などにおいて、このような構成を採用してもよい。一方、開口部２０の幅より電流通過部αの幅を小さく構成することで、光が中心部に集中しやすくなり、開口部２０の周辺の設定サイリスタＳにおいて光が吸収されにくくなる。よって、光量の低下を抑制したい場合などにおいて、このような構成を採用してもよい。

＜トンネル接合層８４＞
図８は、発光ダイオードＬＥＤと設定サイリスタＳとの積層構造をさらに説明する図である。図８（ａ）は、発光ダイオードＬＥＤと設定サイリスタＳとの積層構造における模式的なエネルギーバンド図、図８（ｂ）は、トンネル接合層８４の逆バイアス状態におけるエネルギーバンド図、図８（ｃ）は、トンネル接合層８４の電流電圧特性を示す。
図８（ａ）のエネルギーバンド図に示すように、図７のｎオーミック電極３２１と裏面電極９１との間に、発光ダイオードＬＥＤと設定サイリスタＳとが順バイアスになるように電圧を印加すると、トンネル接合層８４のｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの間が逆バイアスになる。

トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａと、ｐ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとの接合である。このため、空乏領域の幅が狭く、順バイアスされると、ｎ^＋＋層８４ａ側の伝導帯（コンダクションバンド）からｐ^＋＋層８４ｂ側の価電子帯（バレンスバンド）に電子がトンネルする。この際、負性抵抗特性が表れる。
一方、図８（ｂ）に示すように、トンネル接合層８４（トンネル接合）は、逆バイアス（−Ｖ）されると、ｐ^＋＋層８４ｂ側の価電子帯（バレンスバンド）の電位Ｅｖが、ｎ^＋＋層８４ａ側の伝導帯（コンダクションバンド）の電位Ｅｃより上になる。そして、ｐ^＋＋層８４ｂの価電子帯（バレンスバンド）から、ｎ^＋＋層８４ａ側の伝導帯（コンダクションバンド）に電子がトンネルする。そして、逆バイアス電圧（−Ｖ）が増加するほど、電子がトンネルしやすくなる。すなわち、図８（ｃ）に示すように、トンネル接合層８４（トンネル接合）は、逆バイアスにおいて、電流が流れやすい。

よって、図８（ａ）に示すように、設定サイリスタＳがターンオンすると、トンネル接合層８４が逆バイアスであっても、発光ダイオードＬＥＤと設定サイリスタＳとの間で電流が流れる。これにより、発光ダイオードＬＥＤが発光（点灯）する。
後述するように、設定サイリスタＳは、接続された転送サイリスタＴがターンオンしてオン状態になると、オン状態への移行が可能な状態になる。そして、点灯信号φＩが後述するように「Ｌ」になると、設定サイリスタＳがターンオンしてオン状態になるとともに、発光ダイオードＬＥＤを点灯させる（点灯を設定する）。よって、本明細書では、「設定サイリスタ」と表記する。

なお、下部ダイオードＵＤと転送サイリスタＴとの関係は、発光ダイオードＬＥＤと設定サイリスタＳとの関係と同じである。しかし、下部ダイオードＵＤからの発光は用いない。よって、下部ダイオードＵＤからの発光が、漏れ光となることがある場合には、下部ダイオードＵＤの大きさを小さくしたり、配線を構成する材料などで遮光したりするとよい。

＜サイリスタ＞
次に、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板８０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。

以下では、一例として、Ｖｓｕｂ端子である裏面電極９１（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として−５Ｖとして説明する。よって、「Ｈ」（０Ｖ）、「Ｌ」（−５Ｖ）と表記することがある。

まず、サイリスタ単体の動作を説明する。ここでは、サイリスタのアノードは０Ｖであるとする。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。

オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の−１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。

次に、発光ダイオードＬＥＤと設定サイリスタＳとが積層された状態での動作を説明する。
設定サイリスタＳは、発光ダイオードＬＥＤと積層され、直列接続されている。よって、点灯信号φＩの電位が、発光ダイオードＬＥＤと設定サイリスタＳとに分圧される。ここでは、発光ダイオードＬＥＤに印加される電圧を、仮に−１．７Ｖであるとして説明する。すると、設定サイリスタＳがオフ状態の場合、設定サイリスタＳに−３．３Ｖが印加される。
上述したように、オフ状態にある設定サイリスタＳのしきい値電圧が、−３．３Ｖより絶対値において小さい場合には、設定サイリスタＳがターンオンする。すると、直列接続された発光ダイオードＬＥＤと設定サイリスタＳとに電流が流れて、発光ダイオードＬＥＤが発光する。一方、設定サイリスタＳのしきい値電圧が、−３．３Ｖより絶対値において小さい場合には、設定サイリスタＳはターンオンせず、オフ状態を維持する。よって、発光ダイオードＬＥＤも消灯状態（オフ状態）を維持する。
なお、設定サイリスタＳがターンオンすると、電流制限抵抗ＲＩ（図５参照）により、直列接続された発光ダイオードＬＥＤと設定サイリスタＳとに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳに印加される電圧が、設定サイリスタＳのオン状態を維持する電圧であれば、設定サイリスタＳはオン状態を維持する。これにより発光ダイオードＬＥＤも発光を継続する。

なお、上記に示した電圧は一例であって、発光ダイオードＬＥＤの発光波長や光量によって変えることになる。その際は、点灯信号φＩの電位（「Ｌ」）を調整すればよい。

なお、サイリスタは、ＧａＡｓなどの半導体で構成されるので、オン状態において、ｎゲート層８６とｐゲート層８７との間で発光することがある。なお、サイリスタが出射する光の量は、カソードの面積及びカソードとアノードとの間に流す電流によって決まる。よって、サイリスタからの発光を利用しない場合、例えば、カソードの面積を小さくしたり、電極（設定サイリスタＳ１におけるｎオーミック電極３２１又は転送サイリスタＴ１におけるｎオーミック電極３２３）や配線を構成する材料などによって遮光したりすることで、不要な光を抑制するようにしてもよい。

（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、発光装置６５は発光チップＣ１〜Ｃ４０を備える（図３、４参照）。
発光チップＣ１〜Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
＜タイミングチャート＞
図９は、発光装置６５及び発光チップＣの動作を説明するタイミングチャートである。
図９では、発光チップＣ１の発光ダイオードＬＥＤ１〜ＬＥＤ５の５個の発光ダイオードＬＥＤの点灯（発振）又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図９では、発光チップＣ１の発光ダイオードＬＥＤ１、ＬＥＤ２、ＬＥＤ３、ＬＥＤ５を点灯させ、発光ダイオードＬＥＤ４を消灯（非点灯）としている。

図９において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光ダイオードＬＥＤ１は、期間Ｔ（１）において、発光ダイオードＬＥＤ２は、期間Ｔ（２）において、発光ダイオードＬＥＤ３は、期間Ｔ（３）において、発光ダイオードＬＥＤ４は、期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光ダイオードＬＥＤが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。

φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ」（−５Ｖ）との２つの電位を有する信号である。そして、第１転送信号φ１及び第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
以下では、「Ｈ」（０Ｖ）及び「Ｌ」（−５Ｖ）を、「Ｈ」及び「Ｌ」と省略する場合がある。

第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。

第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光ダイオードＬＥＤを、点灯（発振）又は非点灯の制御（点灯制御）の対象として指定する。

次に、発光チップＣ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２〜Ｃ４０には、それぞれ点灯信号φＩ２〜φＩ４０が送信される。点灯信号φＩ１は、「Ｈ」（０Ｖ）と「Ｌ」（−５Ｖ）との２つの電位を有する信号である。
ここでは、発光チップＣ１の発光ダイオードＬＥＤ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。

図４、図５を参照しつつ、図９に示したタイミングチャートにしたがって、発光装置６５及び発光チップＣ１の動作を説明する。なお、以下では、発光ダイオードＬＥＤ１、ＬＥＤ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。

（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（−５Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂの「Ｈ」（０Ｖ）になり、発光チップＣ１〜Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａの「Ｌ」（−５Ｖ）になり、発光チップＣ１〜Ｃ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。

そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。

さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１〜φＩ４０をそれぞれ「Ｈ」（０Ｖ）に設定する。すると、点灯信号ライン２０４−１〜２０４−４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」（０Ｖ）になる（図５参照）。

＜発光チップＣ１＞
設定サイリスタＳのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、発光ダイオードＬＥＤのカソード（ｎカソード層８３）に接続され、発光ダイオードＬＥＤのアノード（ｐアノード層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
転送サイリスタＴのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、下部ダイオードＵＤのカソード（ｎカソード層８３）に接続され、下部ダイオードＵＤのアノード（ｐアノード層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。

奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」（０Ｖ）に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。また、下部ダイオードＵＤも、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。

設定サイリスタＳのカソード端子は、「Ｈ」（０Ｖ）の点灯信号線７５に接続されている。よって、設定サイリスタＳは、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。また、発光ダイオードＬＥＤも、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。

ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（−５Ｖ））の電源線７１に接続されている。そして、スタートダイオードＳＤのアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）のφ２端子に接続されている。よって、スタートダイオードＳＤは順バイアスであり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（−１．５Ｖ）になる。また、ゲートＧｔ１が−１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が−１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（−５Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（−１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。さらに、結合ダイオードＤ２は、アノード（ゲートＧｔ１）が−３Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（−５Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ３の電位は、ゲートＧｔ２の電位（−３Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−４．５Ｖになる。しかし、４以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である「Ｌ」（−５Ｖ）になっている。

なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、設定サイリスタＳのしきい電圧は、ゲートＧｔ、Ｇｓの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、設定サイリスタＳ１のしきい電圧は−３Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧は−４．５Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧は−６Ｖ、番号が４以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧は−６．５Ｖとなっている。

（２）時刻ｂ
図９に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。これにより発光装置６５は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。すると、転送サイリスタＴ１に印加されている電圧は−３．３Ｖであるので、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。このとき、下部ダイオードＵＤ１に電流が流れてオフ状態からオン状態に移行する。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（下部ダイオードＵＤ１に印加された電位である−１．７Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。
なお、転送サイリスタＴ３はしきい電圧が−６Ｖであり、番号が５以上の奇数番号の転送サイリスタＴは、しきい電圧が−６．５Ｖである。転送サイリスタＴ３及び番号が５以上の奇数番号の転送サイリスタＴに印加される電圧は、発光ダイオードＬＥＤに印加される電圧１．７Ｖを−３．２Ｖに足した−１．５Ｖになるので、転送サイリスタＴ３及び番号が５以上の奇数番号の転送サイリスタＴはターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。

転送サイリスタＴ１がターンオンすると、ゲートＧｔ１／Ｇｓ１の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が−１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が−３Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が−４．５Ｖ、番号が５以上のゲートＧｔ（ゲートＧｌ）の電位が「Ｌ」になる。
これにより、設定サイリスタＳ１のしきい電圧が−１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が−３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が−４．５Ｖ、転送サイリスタＴ４、設定サイリスタＳ４のしきい電圧が−６Ｖ、番号が５以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧が−６．５Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により−１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれの発光ダイオードＬＥＤも点灯しない。

時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。他の場合も同じである。）において、転送サイリスタＴ１、下部ダイオードＵＤ１がオン状態にあって、他の転送サイリスタＴ、下部ダイオードＵＤ、設定サイリスタＳ、発光ダイオードＬＥＤはオフ状態にある。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。すると、発光ダイオードＬＥＤに印加される電圧１．７Ｖを足した−３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が−１．５Ｖである設定サイリスタＳ１がターンオンして、発光ダイオードＬＥＤ１が点灯（発光）する。これにより、点灯信号線７５の電位が−３．２Ｖに近い電位になる。なお、設定サイリスタＳ２はしきい電圧が−３Ｖであるが、設定サイリスタＳ２に印加される電圧は、発光ダイオードＬＥＤに印加される電圧１．７Ｖを−３．２Ｖに足した−１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、下部ダイオードＵＤ１、設定サイリスタＳ１がオン状態にあって、発光ダイオードＬＥＤ１が点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」（−５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が−３．２Ｖから「Ｈ」に移行する。すると、設定サイリスタＳ１のカソード及び発光ダイオードＬＥＤ１のアノードがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、発光ダイオードＬＥＤ１が消灯する（非点灯になる）。発光ダイオードＬＥＤ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行する。ここで、発光ダイオードＬＥＤ１を点灯制御する期間Ｔ（１）が終了し、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が−３Ｖになっているので、ターンオンする。このとき、下部ダイオードＵＤ２にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が−１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が−３Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が−４．５Ｖになる。そして、番号が６以上のゲートＧｔ（ゲートＧｓ）の電位が−５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、下部ダイオードＵＤ１、ＵＤ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」（−５Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノード及びカソードがともに「Ｈ」になって、ターンオフする。このとき、下部ダイオードＵＤ１のアノード及びカソードもともに「Ｈ」になって、オン状態からオフ状態に移行する。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（−５Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が−６．５Ｖになって、第１転送信号φ１又は第２転送信号φ２が「Ｌ」（−５Ｖ）になっても、ターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２、下部ダイオードＵＤ２がオン状態にある。

（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行すると、時刻ｃでの発光ダイオードＬＥＤ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、発光ダイオードＬＥＤ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌ」（−５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでの発光ダイオードＬＥＤ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、発光ダイオードＬＥＤ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が−３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、発光ダイオードＬＥＤ２を点灯制御する期間Ｔ（２）が終了し、発光ダイオードＬＥＤ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。

なお、発光ダイオードＬＥＤを点灯（発光）させないで、消灯（非点灯）のままとするときは、図９の発光ダイオードＬＥＤ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、設定サイリスタＳ４のしきい電圧が−１．５Ｖであっても、設定サイリスタＳ４はターンオンせず、発光ダイオードＬＥＤ４は消灯（非点灯）のままとなる。

以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｔの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が−３．３Ｖより高い（絶対値が小さい負の値）と、第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−５Ｖ）に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が−１．５Ｖであるので、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌｏ」（−５Ｖ）に移行するとターンオンし、設定サイリスタＳに直列接続された発光ダイオードＬＥＤが点灯（発光）する。

すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光ダイオードＬＥＤを指定し、「Ｌ」（−５Ｖ）の点灯信号φＩは、点灯制御の対象である発光ダイオードＬＥＤに直列接続された設定サイリスタＳをターンオンするとともに、発光ダイオードＬＥＤを点灯させる。
なお、「Ｈ」（０Ｖ）の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、発光ダイオードＬＥＤを非点灯に維持する。すなわち、点灯信号φＩは、発光ダイオードＬＥＤの点灯／非点灯を設定する。
このように、画像データに応じて点灯信号φＩを設定して、各発光ダイオードＬＥＤの点灯又は非点灯を制御する。

（発光チップＣの製造方法）
発光チップＣの製造方法について説明する。
図１０、図１１、図１２は、発光チップＣの製造方法を説明する図である。図１０（ａ）は、半導体積層体形成工程、図１０（ｂ）は、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）を形成するｎオーミック電極形成工程、図１０（ｃ）は、半導体積層体分離工程、図１１（ｄ）は、開口部２０を形成する開口部形成工程、図１１（ｅ）は、電流阻止部βを形成する電流阻止部形成工程、図１１（ｆ）は、ｐゲート層８７を露出させるｐゲート層出しエッチング工程、図１２（ｇ）は、ｐオーミック電極（ｐオーミック電極３３１、３３２など）を形成するｐオーミック電極形成工程、図１２（ｈ）は、保護層９０を形成する保護層形成工程、図１２（ｉ）は、配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）及び裏面電極９１を形成する配線等形成工程である。
図１０、図１１、図１２では、図７に示したアイランド３０１、３０２の断面図で説明する。これらのアイランドは、図６（ａ）のＶＩＢ−ＶＩＢ線での断面図であるが、図６（ｂ）とは反対側（−ｘ方向）から見た断面図である。なお、他のアイランドについても同様である。また、不純物の導電型（ｐ、ｎ）を表記する。
以下順に説明する。

図１０（ａ）に示す半導体積層体形成工程では、ｐ型の基板８０上に、ｐアノード層８１、発光層８２、ｎカソード層８３、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させて、半導体積層体を形成する。

ここでは、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）型のＧａＡｓでもよい。また、ＩｎＰ、ＧａＮ、ＩｎＡｓ、その他ＩＩＩ−Ｖ族、ＩＩ−ＶＩ材料からなる半導体基板、サファイア、Ｓｉ、Ｇｅなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。

ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃを順に積層して構成されている。
ｐアノード層８１の下側ｐアノード層８１ａ、上側ｐアノード層８１ｃは、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
電流狭窄層８１ｂは、例えばＡｌＡｓ又はＡｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ_２Ｏ_３が形成されることにより、電気抵抗が高くなって、電流経路を狭窄するものであればよい。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＩｎＰなどであり、障壁層は、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどである。なお、発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えばｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａとｎ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとの接合（図１０（ｂ）参照。）で構成されている。ｎ^＋＋層８４ａ及びｐ^＋＋層８４ｂは、例えば不純物濃度１×１０^２０／ｃｍ^３と高濃度である。なお、通常の接合の不純物濃度は、１０^１７／ｃｍ^３台〜１０^１８／ｃｍ^３台である。ｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの組み合わせ（以下では、ｎ^＋＋層８４ａ／ｐ^＋＋層８４ｂで表記する。）は、例えばｎ^＋＋ＧａＩｎＰ／ｐ^＋＋ＧａＡｓ、ｎ^＋＋ＧａＩｎＰ／ｐ^＋＋ＡｌＧａＡｓ、ｎ^＋＋ＧａＡｓ／ｐ^＋＋ＧａＡｓ、ｎ^＋＋ＡｌＧａＡｓ／ｐ^＋＋ＡｌＧａＡｓ、ｎ^＋＋ＩｎＧａＡｓ／ｐ^＋＋ＩｎＧａＡｓ、ｎ^＋＋ＧａＩｎＡｓＰ／ｐ^＋＋ＧａＩｎＡｓＰ、ｎ^＋＋ＧａＡｓＳｂ／ｐ^＋＋ＧａＡｓＳｂである。なお、組み合わせを相互に変更したものでもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＡｓである。Ａｌ組成は、０〜１の範囲で変更してもよい。なお、ＧａＩｎＰなどでもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体積層体が形成される。

図１０（ｂ）に示すｎオーミック電極形成工程では、まず、ｎカソード層８８上に、ｎオーミック電極３２１、３２３、３２４などが形成される。
ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばｎカソード層８８などのｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばリフトオフ法などにより形成される。

図１０（ｃ）に示す半導体積層体分離工程では、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４、ｎカソード層８３、発光層８２、ｐアノード層８１を順にエッチングし、アイランド３０１、３０２などのアイランドに分離する。このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング（ＲＩＥ）で行ってもよい。この半導体積層体分離工程におけるエッチングは、メサエッチング又はポストエッチングと呼ばれることがある。

図１１（ｄ）に示す開口部形成工程では、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４を順にエッチングし、開口部２０を形成する。エッチングは、半導体積層体分離工程と同様に行えばよい。なお、前述したように、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４のすべてをエッチングにより取り除くことを要しないし、ｎカソード層８３の厚さ方向の一部がエッチングにより除かれていてもよい。

次の図１１（ｅ）に示す電流阻止部形成工程では、半導体積層体分離工程により、側面が露出した電流狭窄層８１ｂを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層８１ｂの酸化は、例えば、３００〜４００℃での水蒸気酸化により、ＡｌＡｓ、ＡｌＧａＡｓなどである電流狭窄層８１ｂのＡｌを酸化させることで行う。このとき、露出した側面から酸化が進行し、アイランド３０１、３０２などのアイランドの周囲にＡｌの酸化物であるＡｌ_２Ｏ_３による電流阻止部βが形成される。電流狭窄層８１ｂの酸化されなかった部分が、電流通過部αとなる。なお、図１１（ｅ）から図１２（ｉ）では、アイランド３０１において、電流阻止部βがアイランドの側面から距離が異なるように記載されているが、これは図示の便宜のためである。酸化はアイランド３０１、３０２などのアイランドの側面から同じ距離進行するので、形成される電流阻止部βのアイランドの側面からの距離は同じになる。

なお、電流阻止部βは、ＡｌＡｓなどのＡｌ組成比が大きい半導体層を用いる代わりに、ＧａＡｓ、ＡｌＧａＡｓなどの半導体層に水素イオン（Ｈ^＋）の打ち込むことで形成してもよい。（Ｈ^＋イオン打ち込み）。すなわち、電流狭窄層８１ｂを用いず、下側ｐアノード層８１ａと上側ｐアノード層８１ｃとを分割せずに一体化したｐアノード層８１を形成し、電流阻止部βとする部分にＨ^＋を打ち込むことで、不純物を不活性化して、電気抵抗が高い電流阻止部βを形成してもよい。

図１１（ｆ）に示すｐゲート層出しエッチング工程では、ｎカソード層８８をエッチングして、ｐゲート層８７を露出させる。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。

図１２（ｇ）に示すｐオーミック電極形成工程では、ｐゲート層８７上に、ｐオーミック電極３３１、３３２などが形成される。
ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばｐゲート層８７などのｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
そして、ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばリフトオフ法などにより形成される。

図１２（ｈ）に示す保護層形成工程では、例えばＳｉＯ_２、ＳｉＯＮ、ＳｉＮなどの絶縁性材料によりアイランド３０１、３０２などの表面を覆うように、保護層９０が形成される。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）の上の保護層９０にスルーホール（開口）が設けられる。

図１２（ｉ）に示す配線等形成工程では、保護層９０に設けられたスルーホールを介して、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）を接続する配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）及び裏面電極９１が形成される。
配線及び裏面電極９１は、Ａｌ、Ａｕなどである。

以上説明したように、第１の実施の形態に係る発光チップＣは、発光ダイオードＬＥＤと設定サイリスタＳとを積層させている。これにより、発光チップＣは、転送サイリスタＴと設定サイリスタＳとにより、発光ダイオードＬＥＤを順に点灯させる自己走査型となる。これにより、発光チップＣに設けられる端子の数が少なくなり、発光チップＣ及び発光装置６５が小型になる。

発光ダイオードＬＥＤ上に設定サイリスタＳを設けず、設定サイリスタＳを発光サイリスタ（発光素子）として使用することがある。すなわち、発光ダイオードＬＥＤ、下部ダイオードＵＤを構成する、ｐアノード層８１、発光層８２、ｎカソード層８３を設けない。
この場合、駆動特性と発光特性とを別々に（独立して）設定しえない。このため、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りづらい。

これに対し、第１の実施の形態では、発光ダイオードＬＥＤにより発光を行わせ、転送サイリスタＴ及び設定サイリスタＳにより転送を行わせて、発光と転送とを分離している。設定サイリスタＳは発光することを要しない。よって、発光ダイオードＬＥＤを量子井戸構造として発光特性などを向上させるととともに、転送サイリスタＴ及び設定サイリスタＳによる駆動特性などを向上させ得る。すなわち、発光部１０２の発光ダイオードＬＥＤと、駆動部１０１の転送サイリスタＴ及び設定サイリスタＳとを別々に（独立して）設定しうる。これにより、駆動の高速化、光の高出力化、高効率化、低消費電力化、低コスト化などが図りやすい。

また、第１の実施の形態では、発光ダイオードＬＥＤと設定サイリスタＳとを、トンネル接合層８４を介して積層している。この場合、発光ダイオードＬＥＤがトンネル接合層８４において逆バイアスとなるが、トンネル接合層８４は、逆バイアス状態であっても、電流が流れる特性を有する。
なお、トンネル接合層８４を設けないと、発光ダイオードＬＥＤと設定サイリスタＳとの間の接合が逆バイアスになる。このため、発光ダイオードＬＥＤと設定サイリスタＳとに電流を流すためには、逆バイアスの接合が降伏する電圧を印加することになる。すなわち、駆動電圧が高くなってしまう。
すなわち、発光ダイオードＬＥＤと設定サイリスタＳとをトンネル接合層８４を介して積層することで、トンネル接合層８４を介さない場合に比べて、駆動電圧が低く抑えられる。

さらに、トンネル接合層８４は、前述したように不純物濃度が高い。例えば、トンネル接合層８４の不純物濃度は、１０^１９／ｃｍ^３と、他の層の不純物濃度１０^１７〜１０^１８／ｃｍ^３に比べて高い。不純物として用いられるＳｉは、ベースとなる半導体材料の一例であるＧａＡｓとは、格子定数、結合強度、最外殻電子数などが異なる。よって、トンネル接合層８４上に、例えばＧａＡｓなどの半導体層を成長させると欠陥が発生しやすい。欠陥は、不純物濃度が高くなればなるほど、発生確率が上昇する。そして、欠陥は、その上に形成される半導体層に伝播していく。
また、トンネル接合層８４のように、不純物濃度を他の層よりも高くするためには、低温成長せざるを得ない。すなわち、成長条件（温度、成長速度、比率）を変えねばならない。このため、トンネル接合層８４上に設けられる半導体層は、最適な成長条件からずれてしまう。
この結果、トンネル接合層８４上に設けられる半導体層は、欠陥が多く含まれることになる。

特に、発光ダイオードＬＥＤなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、発光ダイオードＬＥＤや下部ダイオードＵＤに電流が供給できればよい。すなわち、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、欠陥の影響を受けにくい。

そこで、第１の実施の形態では、基板８０上に、発光ダイオードＬＥＤ、下部ダイオードＵＤを設け、その上に、トンネル接合層８４を介して設定サイリスタＳ、転送サイリスタＴを設けるようにしている。これにより、発光ダイオードＬＥＤ、下部ダイオードＵＤ、特に、発光ダイオードＬＥＤにおける欠陥の発生を抑制し、発光特性が欠陥の影響を受けにくいようにしている。また、設定サイリスタＳや転送サイリスタＴをエピタキシャル成長させてモノリシックに積層するようにしている。

＜金属的導電性ＩＩＩ−Ｖ族化合物層＞
上記の発光チップＣにおいては、トンネル接合層８４を介して、発光ダイオードＬＥＤ、下部ダイオードＵＤ上に設定サイリスタＳ、転送サイリスタＴを積層した。
トンネル接合層８４の代わりに、金属的な導電性を有し、ＩＩＩ−Ｖ族の化合物半導体層にエピタキシャル成長するＩＩＩ−Ｖ族化合物層を用いてもよい。この場合、上記の説明における「トンネル接合層８４」を以下に説明する「金属的導電性ＩＩＩ−Ｖ族化合物層８４」に置き換えればよい。

図１３は、金属的導電性ＩＩＩ−Ｖ族化合物層を構成する材料を説明する図である。図１３（ａ）は、ＩｎＮの組成比ｘに対するＩｎＮＡｓのバンドギャップ、図１３（ｂ）は、ＩｎＮの組成比ｘに対するＩｎＮＳｂのバンドギャップ、図１３（ｃ）は、ＶＩ族元素及びＩＩＩ−Ｖ族化合物の格子定数をバンドギャップに対して示す図である。
図１３（ａ）は、組成比ｘ（ｘ＝０〜１）のＩｎＮと組成比（１−ｘ）のＩｎＡｓとの化合物であるＩｎＮＡｓに対するバンドギャップエネルギ（ｅＶ）を示す。
図１３（ｂ）は、組成比ｘ（ｘ＝０〜１）のＩｎＮと組成比（１−ｘ）のＩｎＳｂとの化合物であるＩｎＮＳｂに対するバンドギャップエネルギ（ｅＶ）を示す。

金属的導電性ＩＩＩ−Ｖ族化合物層の材料の一例として説明するＩｎＮＡｓ及びＩｎＮＳｂは、図１３（ａ）、（ｂ）に示すように、ある組成比ｘの範囲において、バンドギャップエネルギが負になることが知られている。バンドギャップエネルギが負になることは、バンドギャップを持たないことを意味する。よって、金属と同様な導電特性（伝導特性）を示すことになる。すなわち、金属的な導電特性（導電性）とは、金属と同様に電位に勾配があれば電流が流れることをいう。
図１３（ａ）に示すように、ＩｎＮＡｓは、例えばＩｎＮの組成比ｘが約０．１〜約０．８の範囲において、バンドギャップエネルギが負になる。
図１３（ｂ）に示すように、ＩｎＮＳｂは、例えばＩｎＮの組成比ｘが約０．２〜約０．７５の範囲において、バンドギャップエネルギが負になる。
すなわち、ＩｎＮＡｓ及びＩｎＮＳｂは、上記の範囲において、金属的な導電特性（導電性）を示すことになる。
なお、上記の範囲外のバンドギャップエネルギが小さい領域では、熱エネルギによって電子がエネルギを有するため、わずかなバンドギャップを遷移することが可能であり、バンドギャップエネルギが負の場合や金属と同様に電位に勾配がある場合には電流が流れやすい特性を有している。
そして、ＩｎＮＡｓ及びＩｎＮＳｂに、Ａｌ、Ｇａ、Ａｇ、Ｐなどが含まれても、組成次第でバンドギャップエネルギを０近傍もしくは負に維持することができ、電位に勾配があれば電流が流れる。

さらに、図１３（ｃ）に示すように、ＧａＡｓ、ＩｎＰなどのＩＩＩ−Ｖ族化合物（半導体）の格子定数は、５．６Å〜５．９Åの範囲にある。そして、この格子定数は、Ｓｉの格子定数の約５．４３Å、Ｇｅの格子定数の約５．６６Åに近い。
これに対して、同様にＩＩＩ−Ｖ族化合物であるＩｎＮの格子定数は、閃亜鉛鉱構造において約５．０Å、ＩｎＡｓの格子定数は、約６．０６Åである。よって、ＩｎＮとＩｎＡｓとの化合物であるＩｎＮＡｓの格子定数は、ＧａＡｓなどの５．６Å〜５．９Åに近い値になりうる。
また、ＩＩＩ−Ｖ族化合物であるＩｎＳｂの格子定数は、約６．４８Åである。よって、ＩｎＮの格子定数の約５．０Åであるので、ＩｎＳｂとＩｎＮとの化合物であるＩｎＮＳｂの格子定数を、ＧａＡｓなど５．６Å〜５．９Åに近い値になりうる。

すなわち、ＩｎＮＡｓ及びＩｎＮＳｂは、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）の層に対してモノリシックにエピタキシャル成長させうる。また、ＩｎＮＡｓ又はＩｎＮＳｂの層上に、ＧａＡｓなどのＩＩＩ−Ｖ族化合物（半導体）の層をエピタキシャル成長によりモノリシックに積層させうる。

よって、トンネル接合層８４の代わりに、金属的導電性ＩＩＩ−Ｖ族化合物層を介して、発光ダイオードＬＥＤと設定サイリスタＳとを直列接続されるように積層すれば、発光ダイオードＬＥＤのｎカソード層８３と設定サイリスタＳのｐアノード層８５とが逆バイアスになることが抑制される。

なお、ＩｎＮＡｓやＩｎＮＳｂなどで構成される金属的導電性ＩＩＩ−Ｖ族化合物層は、理論的にバンドギャップがマイナスにあるが、ＧａＡｓ、ＩｎＰなどに比べると成長が難しく、品質が劣る。特に、Ｎ組成を大きくすると、成長の難易度が格段に上がる。よって、金属的導電性ＩＩＩ−Ｖ族化合物層上に、例えばＧａＡｓなどの半導体層を成長させると欠陥が発生しやすい。
前述したように、発光ダイオードＬＥＤなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、発光ダイオードＬＥＤや下部ダイオードに電流が供給できればよい。すなわち、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、欠陥の影響を受けにくい。

そこで、トンネル接合層８４と同様に、基板８０上に、発光ダイオードＬＥＤ、下部ダイオードＵＤを設け、その上に、金属的導電性ＩＩＩ−Ｖ族化合物層を介して設定サイリスタＳ、転送サイリスタＴを設けるようにすればよい。これにより、発光ダイオードＬＥＤ、下部ダイオードＵＤ、特に、発光ダイオードＬＥＤにおける欠陥の発生を抑制し、発光特性が欠陥の影響を受けにくいようになる。また、設定サイリスタＳや転送サイリスタＴをモノリシックに積層しうる。

＜電圧低減層８９＞
また、上記の発光チップＣにおいては、トンネル接合層８４を介して、発光ダイオードＬＥＤ、下部ダイオードＵＤ上に、設定サイリスタＳ、転送サイリスタＴを積層した。よって、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φＩに用いる電圧が絶対値において大きくなった。前述したように、「Ｌ」（−５Ｖ）を用いていた。
そこで、電源電位Ｖｇａ、第１転送信号φ１、第２転送信号φ２、点灯信号φＩに用いる電圧が絶対値において低減するために、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）に印加される電圧を低減する電圧低減層８９を用いてもよい。

図１４は、発光ダイオードＬＥＤと電圧低減層８９を備えた設定サイリスタＳとが積層されたアイランド３０１の拡大断面図である。図１４は、図７（ａ）に、電圧低減層８９を追加したものである。よって、図７（ａ）と同様な部分は同じ符号を付して説明を省略し、異なる部分を説明する。
ここでは、電圧低減層８９は、設定サイリスタＳのｐアノード層８５とｎゲート層８６との間に設けられている。なお、転送サイリスタＴにおいても同様である。
電圧低減層８９は、ｐアノード層８５の一部として、ｐアノード層８５と同様の不純物濃度のｐ型であってもよく、ｎゲート層８６の一部として、ｎゲート層８６と同様の不純物濃度のｎ型であってもよい。また、電圧低減層８９はｉ型の層であってもよい。

設定サイリスタＳや転送サイリスタＴにおける電圧低減層８９の役割を、一般化してサイリスタとして説明する。
図１５は、サイリスタの構造とサイリスタの特性を説明する図である。図１５（ａ）は、電圧低減層８９を備えるサイリスタの断面図、図１５（ｂ）は、電圧低減層８９を備えないサイリスタの断面図、図１５（ｃ）は、サイリスタ特性である。図１５（ａ）、（ｂ）は、例えば、発光ダイオードＬＥＤ上に積層されていない設定サイリスタＳの断面に相当する。よって、裏面電極９１は、ｐアノード層８５の裏面に設けられているとする。
図１５（ａ）に示すように、サイリスタは、ｐアノード層８５とｎゲート層８６との間に、電圧低減層８９を備える。なお、電圧低減層８９は、ｐアノード層８５と同様な不純物濃度のｐ型であれば、ｐアノード層８５の一部として働き、ｎゲート層８６と同様な不純物濃度のｎ型であれば、ｎゲート層８６の一部として働く。電圧低減層８９はｉ型の層であってもよい。
図１５（ｂ）に示すサイリスタは、電圧低減層８９を備えない。

サイリスタにおける立ち上がり電圧Ｖｒ（図１５（ｃ）参照）は、サイリスタを構成する半導体層におけるもっとも小さいバンドギャップのエネルギ（バンドギャップエネルギ）によって決まる。なお、サイリスタにおける立ち上がり電圧Ｖｒとは、サイリスタのオン状態における電流を、電圧軸に外挿した際の電圧である。
図１５（ｃ）に示すように、サイリスタでは、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８に比べ、バンドギャップエネルギが小さい層である電圧低減層８９を設けている。よって、サイリスタの立ち上がり電圧Ｖｒは、電圧低減層８９を備えないサイリスタの立ち上がり電圧Ｖｒ′に比べて低い。さらに、電圧低減層８９は、一例として、発光層８２のバンドギャップよりも小さいバンドギャップを有する層である。
サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は発光素子として利用されるものではなく、あくまで発光ダイオードＬＥＤなどの発光素子を駆動する駆動部１０１の一部として機能する。よって、実際に発光する発光素子の発光波長とは無関係にバンドギャップが決められる。そこで、発光層８２のバンドギャップよりも小さいバンドギャップを有する電圧低減層８９を設けることで、サイリスタの立ち上がり電圧Ｖｒを低減している。
これにより、サイリスタ及び発光素子がオンした状態で、サイリスタ及び発光素子に印加する電圧が低減される。

図１６は、半導体層を構成する材料のバンドギャップエネルギを説明する図である。
ＧａＡｓの格子定数は、約５．６５Åである。ＡｌＡｓの格子定数は、約５．６６Åである。よって、この格子定数に近い材料は、ＧａＡｓ基板に対してエピタキシャル成長しうる。例えば、ＧａＡｓとＡｌＡｓとの化合物であるＡｌＧａＡｓやＧｅは、ＧａＡｓ基板に対してエピタキシャル成長しうる。
また、ＩｎＰの格子定数は、約５．８７Åである。この格子定数に近い材料は、ＩｎＰ基板に対してエピタキシャル成長しうる。
また、ＧａＮの格子定数は、成長面によって異なるが、ａ面が３．１９Å、ｃ面が５．１７Åである。この格子定数に近い材料はＧａＮ基板に対してエピタキシャル成長しうる。

そして、ＧａＡｓ、ＩｎＰ及びＧａＮに対して、サイリスタの立ち上がり電圧が小さくなるバンドギャップエネルギは、図１６に網点で示す範囲の材料である。つまり、網点で示す範囲の材料を、サイリスタを構成する層として用いると、サイリスタの立ち上がり電圧Ｖｒが、網点で示す領域の材料のバンドギャップエネルギになる。
例えば、ＧａＡｓのバンドギャップエネルギは、約１．４３ｅＶである。よって、電圧低減層８９を用いないと、サイリスタの立ち上がり電圧Ｖｒは、約１．４３Ｖとなる。しかし、網点で示す範囲の材料を、サイリスタを構成する層とするか、又は、含むことで、サイリスタの立ち上がり電圧Ｖｒは、０Ｖ超且つ１．４３Ｖ未満としうる（０Ｖ＜Ｖｒ＜１．４３Ｖ）。
これにより、サイリスタがオン状態にある時の、電力消費が低減される。

網点で示す範囲の材料としては、ＧａＡｓに対してバンドギャップエネルギが約０．６７ｅＶのＧｅがある。また、ＩｎＰに対してバンドギャップエネルギが約０．３６ｅＶのＩｎＡｓがある。また、ＧａＡｓ基板又はＩｎＰ基板に対して、ＧａＡｓとＩｎＰとの化合物、ＩｎＮとＩｎＳｂとの化合物、ＩｎＮとＩｎＡｓとの化合物などにおいて、バンドギャップエネルギが、小さい材料を用いうる。特に、ＧａＩｎＮＡｓをベースとした混合化合物が適している。これらに、Ａｌ、Ｇａ、Ａｓ、Ｐ、Ｓｂなどが含まれてもよい。また、ＧａＮに対してはＧａＮＰが電圧低減層８９となりうる。他にも、（１）メタモリフィック成長などによるＩｎＮ層、ＩｎＧａＮ層、（２）ＩｎＮ、ＩｎＧａＮ、ＩｎＮＡｓ、ＩｎＮＳｂからなる量子ドット、（３）ＧａＮの格子定数（ａ面）の２倍に相当するＩｎＡｓＳｂ層などを電圧低減層８９として導入しうる。これらに、Ａｌ、Ｇａ、Ｎ、Ａｓ、Ｐ、Ｓｂなどが含まれてよい。

ここでは、サイリスタの立ち上がり電圧Ｖｒ、Ｖｒ′で説明したが、サイリスタがオン状態を維持する最小の電圧である保持電圧Ｖｈ、Ｖｈ′やオン状態のサイリスタに印加される電圧も同様である（図１５（ｃ）参照）。

一方、サイリスタのスイッチング電圧Ｖｓ（図１５（ｃ）参照）は、逆バイアスになった半導体層の空乏層で決まる。よって、電圧低減層８９は、サイリスタのスイッチング電圧Ｖｓに及ぼす影響が小さい。

すなわち、電圧低減層８９は、サイリスタのスイッチング電圧Ｖｓを維持しつつ、立ち上がり電圧Ｖｒを低下させる。これにより、オン状態のサイリスタに印加される電圧が低減され、消費電力が低減される。サイリスタのスイッチング電圧Ｖｓはｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の材料や不純物濃度等を調整することで任意の値に設定される。ただし、電圧低減層８９の挿入位置によってスイッチング電圧Ｖｓは変化する。

また、図１４では、電圧低減層８９を一つ設けた例を示しているが、複数設けてもよい。例えば、ｐアノード層８５とｎゲート層８６との間、及び、ｐゲート層８７とｎカソード層８８との間にそれぞれ電圧低減層８９を設けた場合や、ｎゲート層８６内に一つ、ｐゲート層８７内にもう一つ設けてもよい。その他にも、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の内から２、３層を選択し、それぞれの層内に設けてもよい。これらの電圧低減層の導電型は、電圧低減層を設けたアノード層、カソード層、ゲート層と合わせてもよいし、ｉ型であってもよい。

電圧低減層８９として用いられる材料は、ＧａＡｓ、ＩｎＰなどに比べると成長が難しく、品質が劣る。よって、電圧低減層８９内部に欠陥が発生しやすく、その上に成長する例えばＧａＡｓなどの半導体内に欠陥が伸びていく。
前述したように、発光ダイオードＬＥＤなどの発光素子の発光特性は、半導体層に含まれる欠陥の影響を受けやすい。一方、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、ターンオンして、発光ダイオードＬＥＤや下部ダイオードＵＤに電流が供給できればよい。よって、電圧低減層８９を含むサイリスタを発光層として用いるのではなく、電圧低減のために用いるのであれば、サイリスタを構成する半導体層に欠陥が含まれてもよい。

そこで、トンネル接合層８４や金属的導電性ＩＩＩ−Ｖ族化合物層と同様に、基板８０上に、発光ダイオードＬＥＤ、下部ダイオードＵＤを設け、その上に、電圧低減層８９を含む設定サイリスタＳ、転送サイリスタＴを設けるようにすればよい。これにより、発光ダイオードＬＥＤ、下部ダイオードＵＤ、特に、発光ダイオードＬＥＤにおける欠陥の発生を抑制し、発光特性が欠陥の影響を受けにくいようになる。また、設定サイリスタＳや転送サイリスタＴをモノリシックに積層しうる。

以下では、第１の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における発光ダイオードＬＥＤと設定サイリスタＳとが積層された部分で説明するが、下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成は、これまで説明した発光チップＣと同様であるので、同様な部分の説明を省略し、異なる部分を説明する。

（第１の実施の形態に係る発光チップＣの変形例１）
図１７は、変形例１を説明する発光ダイオードＬＥＤと設定サイリスタＳとが積層されたアイランド３０１の拡大図である。図１７（ａ）は、アイランド３０１の拡大断面図、図１７（ｂ）は、アイランド３０１の平面図である。
第１の実施の形態に係る発光チップＣでは、設定サイリスタＳは、発光ダイオードＬＥＤの電流通過部αを囲むように設けられていたが、変形例１では、設定サイリスタＳは、平面形状が四角形であるアイランド３０１の１辺に沿って設けられている。設定サイリスタＳは、ターンオンすることにより発光ダイオードＬＥＤをオン状態に移行させればよい。よって、このように構成してもよい。なお、設定サイリスタＳは、発光ダイオードＬＥＤの１辺の一部に設けられてもよく、２辺又は３辺に設けられてもよい。そして、このような構成も開口部の一例であり、発光ダイオードＬＥＤ上の設定サイリスタＳが設けられていない部分を開口部２０と表記する。つまり、第１の実施の形態に係る発光チップＣ（図７）と同様に、発光ダイオードＬＥＤからの光の経路に開口部２０が設けられている。そして、設定サイリスタＳは、発光ダイオードＬＥＤの光を出射する中心部（電流通過部αの中心部）からずれた部分において、発光ダイオードＬＥＤ上に積層されている。また、光を出射する中心部とは、出射面上において出射光量が最も強い部分ということもできる。すなわち、設定サイリスタＳは、発光ダイオードＬＥＤの出射面において出射光量が最も強い部分と重ならない位置に設けられている。
なお、開口部２０は、図７に示した形状２０ｂから形状２０ｅと同様に、設定サイリスタＳを構成する半導体層の一部に到達しているものであってもよい。

なお、変形例１は、図１０、図１１、図１２に示した第１の実施の形態に係る発光チップＣの製造方法を変更することで製造される。変形例１のようにすることで、図２（ｄ）に示した開口部形成工程において、微細な孔状の開口部２０を形成する場合に比べて、開口部２０の形成が容易になる。

以上説明したように、第１の実施の形態に係る発光チップＣを用いることで、駆動する素子（サイリスタ）上に発光素子（例えば発光ダイオードＬＥＤ）を積層した構造に比べて、発光素子の特性が向上する。よって、プリントヘッド１４及び画像形成装置１の性能が向上する。

［第２の実施の形態］
第２の実施の形態に係る発光チップＣでは、発光層８２を２つの分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）で挟んでいる。すなわち、第１の実施の形態に係る発光チップＣにおけるｐアノード層８１及びｎカソード層８３がＤＢＲ層として構成されている。以下では、発光チップＣのアイランド３０１における発光ダイオードＬＥＤと設定サイリスタＳとが積層された部分で説明するが、下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成はこれまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

図１８は、第２の実施の形態に係る発光チップＣにおける発光ダイオードＬＥＤと設定サイリスタＳとが積層されたアイランド３０１の拡大図である。図１８（ａ）は、アイランド３０１の拡大断面図、図１８（ｂ）は、アイランド３０１の平面図である。

第２の実施の形態に係る発光チップＣでは、発光ダイオードＬＥＤの発光層８２が２つのＤＢＲ層で挟まれている。すなわち、ｐアノード層８１及びｎカソード層８３がＤＢＲ層として構成されている。ｐアノード層８１は、電流狭窄層８１ｂを含んでいる。すなわち、ｐアノード層８１は、下側ｐアノード層８１ａ、電流狭窄層８１ｂ、上側ｐアノード層８１ｃの順で積層され、下側ｐアノード層８１ａ、上側ｐアノード層８１ｃがＤＢＲ層として構成されている。そこで、下側ｐアノード層８１ａ、上側ｐアノード層８１ｃを、下側ｐアノード（ＤＢＲ）層８１ａ、上側ｐアノード（ＤＢＲ）層８１ｃと表記することがある。また、下側ｐアノード（ＤＢＲ）層８１ａ、上側ｐアノード（ＤＢＲ）層８１ｃをまとめてｐアノード（ＤＢＲ）層８１と表記し、ｎカソード層８３をｎカソード（ＤＢＲ）層８３と表記することがある。

ＤＢＲ層は、屈折率差を設けた半導体層を複数積層して構成され、光を反射するように構成されている。つまり、ｐアノード（ＤＢＲ）層８１及びｎカソード（ＤＢＲ）層８３は、発光ダイオードＬＥＤの発光層８２が出射する光を反射する共振器（キャビティ）を構成し、発光層８２が出射する光が共振により強められて出力される。すなわち、第２の実施の形態に係る発光チップＣでは、共振型の発光ダイオードＬＥＤ上に設定サイリスタＳが積層されている。
また、電流狭窄層８１ｂを設けているので、非発光再結合に消費される電力が抑制されて、低消費電力化及び光取り出し効率が向上する。

そして、ＤＢＲ層は、例えばＡｌ_０．９Ｇａ_０．１Ａｓの高Ａｌ組成の低屈折率層と、例えばＡｌ_０．２Ｇａ_０．８Ａｓの低Ａｌ組成の高屈折率層との組み合わせで構成されている。低屈折率層及び高屈折率層のそれぞれの膜厚（光路長）は、例えば中心波長の０．２５（１／４）に設定されている。なお、低屈折率層と高屈折率層とのＡｌの組成比は、０〜１の範囲で変更してもよい。
なお、ｐアノード（ＤＢＲ）層８１における電流狭窄層８１ｂの膜厚（光路長）は、採用する構造によって決定される。取り出し効率やプロセス再現性を重要視する場合は、ＤＢＲ層を構成する低屈折率層及び高屈折率層の膜厚（光路長）の整数倍に設定されるのがよく、例えば中心波長の０．７５（３／４）に設定されている。なお、奇数倍の場合は、電流狭窄層８１ｂは、高屈折率層と高屈折率層とで挟まれるとよい。また、偶数倍の場合は、電流狭窄層８１ｂは、高屈折率層と低屈折率層とで挟まれるとよい。すなわち、電流狭窄層８１ｂは、ＤＢＲ層による屈折率の周期の乱れを抑制するように設けられるとよい。逆に、酸化された部分の影響（屈折率や歪）を低減したい場合は、電流狭窄層８１ｂの膜厚は、数十ｎｍが好ましく、ＤＢＲ層内に立つ定在波の節の部分に挿入されるのが好ましい。

第２の実施の形態に係る発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８１の下側ｐアノード層８１ａ、上側ｐアノード層８１ｃ、及び、ｎカソード層８３をＤＢＲ層として形成すればよい。

第２の実施の形態に係る発光チップＣは、第１の実施の形態で説明した図９のタイミングチャートにしたがって動作する。
第２の実施の形態に係る発光チップＣにおいて、第１の実施の形態で説明したように、電流狭窄層を設ける位置を変更してもよく、トンネル接合層８４の代わりに金属的導電性ＩＩＩ−Ｖ族化合物層を用いてもよく、転送サイリスタＴ及び設定サイリスタＳに電圧低減層８９を設けてもよい。
また、第１の実施の形態における変形例１（図１７）のように、設定サイリスタＳは、平面形状が四角形であるアイランド３０１の１辺などに沿って設けられてもよい。

以下では、第２の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における発光ダイオードＬＥＤと設定サイリスタＳとが積層された部分で説明するが、下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成は、これまで説明した発光チップＣと同様であるので、同様な部分の説明を省略し、異なる部分を説明する。

（第２の実施の形態に係る発光チップＣの変形例２）
図１９は、変形例２を説明する発光ダイオードＬＥＤと設定サイリスタＳとが積層されたアイランド３０１の拡大断面図である。図１９（ａ）は、アイランド３０１の拡大断面図、図１９（ｂ）は、アイランド３０１の平面図である。
変形例２では、図１８に示した発光チップＣのｎカソード（ＤＢＲ）層８３をＤＢＲ層としないｎカソード層８３としている。他の構成は、第１の実施の形態に係る発光チップＣと同じである。

変形例２の発光チップＣでは、発光層８２の下（基板８０）側にｐアノード（ＤＢＲ）層８１を設けている。この場合、ｎカソード層８８と空気との界面で、反射率３０％が得られるので、発光層８２が出射する光が共振により強められて出力される。
また、発光層８２から出射した光の内、基板８０側に向う光が反射されて、出射口側に向かう。よって、ｐアノード層８１がＤＢＲ層でない場合に比べ、光利用効率が向上する。

変形例２の発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８１の下側ｐアノード層８１ａ及び上側ｐアノード層８１ｃをＤＢＲ層として形成すればよい。
他は、第２の実施の形態に係る発光チップＣと同様である。また、第１の実施の形態における変形例１（図１７）のように、設定サイリスタＳは、平面形状が四角形であるアイランド３０１の１辺などに沿って設けられてもよい。

［第３の実施の形態］
第１の実施の形態に係る発光チップＣ及び第２の実施の形態に係る発光チップＣでは、発光素子を発光ダイオードＬＥＤとした。第３の実施の形態に係る発光チップＣでは、発光素子として垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）としている。
以下では、発光チップＣのアイランド３０１における垂直共振器面発光レーザＶＣＳＥＬと設定サイリスタＳとが積層された部分で説明するが、下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成は、第１の実施の形態に係る発光チップＣと同様である。つまり、第１の実施の形態に係る発光チップＣにおいて、発光ダイオードＬＥＤを垂直共振器面発光レーザＶＣＳＥＬと読み替えればよい。よって、同様な部分の説明を省略し、異なる部分を説明する。

図２０は、第３の実施の形態に係る発光チップＣの垂直共振器面発光レーザＶＣＳＥＬと設定サイリスタＳとが積層されたアイランド３０１の拡大断面図である。図２０（ａ）は、アイランド３０１の拡大断面図、図２０（ｂ）は、アイランド３０１の平面図である。
垂直共振器面発光レーザＶＣＳＥＬと設定サイリスタＳとが積層されている。
垂直共振器面発光レーザＶＣＳＥＬは、２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）とで挟まれた発光層８２において、光を共振させてレーザ発振させている。２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）との反射率が例えば９９％以上になるとレーザ発振する。
基本的な構成は、図１８に示した第２の実施の形態に係る発光チップＣと同様であるので説明を省略する。

第３の実施の形態に係る発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８１の下側ｐアノード層８１ａ、上側ｐアノード層８１ｃ、及び、ｎカソード層８３をＤＢＲ層として形成すればよい。

第３の実施の形態に係る発光チップＣは、第１の実施の形態で説明した図９のタイミングチャートにしたがって動作する。
第３の実施の形態に係る発光チップＣにおいて、第１の実施の形態で説明したように、電流狭窄層を設ける位置を変更してもよく、トンネル接合層８４の代わりに金属的導電性ＩＩＩ−Ｖ族化合物層を用いてもよく、転送サイリスタＴ及び設定サイリスタＳに電圧低減層８９を設けてもよい。
また、第１の実施の形態における変形例１（図１７）のように、設定サイリスタＳが、平面形状が四角形であるアイランド３０１の１辺などに沿って設けられてもよい。

以下では、第３の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、発光チップＣのアイランド３０１における垂直共振器面発光レーザＶＣＳＥＬと設定サイリスタＳとが積層された部分で説明するが、下部ダイオードＵＤと転送サイリスタＴとが積層された部分も同様である。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

（第３の実施の形態に係る発光チップＣの変形例３）
図２１は、変形例３を説明する垂直共振器面発光レーザＶＣＳＥＬと設定サイリスタＳとが積層されたアイランド３０１の拡大断面図である。図２１（ａ）は、アイランド３０１の拡大断面図、図２１（ｂ）は、アイランド３０１の平面図である。
変形例３では、垂直共振器面発光レーザＶＣＳＥＬのｎカソード層８３をＤＢＲ層とする代わりに、開口部２０内に誘電体（ＤＢＲ）層９２を設けている。つまり、垂直共振器面発光レーザＶＣＳＥＬは、ｐアノード（ＤＢＲ）層８１と誘電体（ＤＢＲ）層９２との間で、光を共振させてレーザ発振させている。

誘電体（ＤＢＲ）層９２は、いわゆる誘電体ミラーであって、屈折率の異なる複数の誘電体の層が積層されて構成されている。

変形例３の発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１０（ａ）の半導体積層体形成工程において、ｐアノード層８１の下側ｐアノード層８１ａ及び上側ｐアノード層８１ｃをＤＢＲ層として形成すればよい。そして、図１２（ｇ）の開口部形成工程の後に、誘電体（ＤＢＲ）層９２を形成すればよい。
他は、第３の実施の形態に係る発光チップＣと同様である。また、第１の実施の形態における変形例１（図１７）のように、設定サイリスタＳは、平面形状が四角形であるアイランド３０１の１辺などに沿って設けられてもよい。

［第４の実施の形態］
第１の実施の形態から第３の実施の形態では、転送サイリスタＴは、下部ダイオードＵＤの上に構成されていて、下部ダイオードＵＤと転送サイリスタＴとは直列接続されていた。このため、転送サイリスタＴに供給される第１転送信号φ１、第２転送信号φ２の「Ｌ」の電位は、直列接続された下部ダイオードＵＤと転送サイリスタＴとに印加された。このため、例えば、「Ｌ」（−５Ｖ）であった。

第４の実施の形態では、転送サイリスタＴが下部ダイオードＵＤと直列接続されないように構成されている。よって、転送サイリスタＴに供給される第１転送信号φ１、第２転送信号φ２の「Ｌ」の電位が低くなり、転送サイリスタＴのアノードとカソードに印加する電位でよい。例えば、「Ｌ」（−３．３Ｖ）でよい。

なお、発光チップＣの構造を除いて、第１の実施の形態と同様である。よって、同様の部分の説明を省略して、異なる部分を説明する。

図２２は、第４の実施の形態に係る自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）が搭載された発光チップＣの回路構成を説明する等価回路図である。
発光チップＣ１（Ｃ）は、発光ダイオードＬＥＤ１〜ＬＥＤ１２８で構成される発光部１０２（図４（ａ）参照）を備える。また、発光チップＣ１（Ｃ）は、設定サイリスタＳ１〜Ｓ１２８、転送サイリスタＴ１〜Ｔ１２８、結合ダイオードＤ１〜Ｄ１２７、電源線抵抗Ｒｇ１〜Ｒｇ１２８、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２により構成される駆動部１０１を備える。
すなわち、第４の実施の形態に係る発光チップＣは、図５に示した第１の実施の形態に係る発光チップＣが備える下部ダイオードＵＤ１〜ＵＤ１２８を備えない。

図２３は、第４の実施の形態に係る発光チップＣのアイランド３０１、３０２の断面図である。
第４の実施の形態に係る発光チップＣの平面レイアウトは、図６（ａ）に示した第１の実施の形態に係る発光チップＣの平面レイアウトと同じである。よって、説明を省略する。
図２３に示す第４の実施の形態に係る発光チップＣのアイランド３０１、３０２の断面図は、図６（ａ）のＶＩＢ−ＶＩＢ線での断面である。ただし、図１０、１１、１２と同様に、図６（ｂ）とは逆の側から見た図になっている。そして、図２２に示す断面図は、第１の実施の形態に係る発光チップＣの図１２（ｉ）に示す断面図に対応する。

図２３に示すように、第４の実施の形態に係る発光チップＣでは、アイランド３０２において、転送サイリスタＴのｐアノード層８５の表面の一部が露出されている。そして、露出されたｐアノード層８５の一部とｐ型の基板８０とが、ｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などの接続配線７４で接続されている。接続配線７４は、アイランド３０２の−ｙ方向の端部に設けられている。そして、接続配線７４の上に、保護層９０を挟んで、接続配線７６が重なるように設けられている。

これにより、転送サイリスタＴのｐアノード層８５は、基板８０の裏面電極９１に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定される。
そして、転送サイリスタＴの下にある下部ダイオードＵＤは、ｐアノード層８１、発光層８２、ｎカソード層８３の側面が接続配線７４により短絡（ショート）されている。これにより、下部ダイオードＵＤは、存在するが動作しないようになっている。

第４の実施の形態に係る発光チップＣは、第１の実施の形態において図１０、１１、１２に示した製造方法を一部変更することで製造される。すなわち、図１１（ｆ）のｐゲート層出しエッチング工程の後に、アイランド３０２において、ｐアノード層８５の表面の一部を露出させるエッチング工程を行い、図１２（ｇ）のｐオーミック電極形成工程の後に、接続配線７４を形成する接続配線形成工程を設ければよい。また、接続配線７４をｎカソード層８３に接続させた構造であってもよい。電流は、接続配線７４からｎカソード層８３、トンネル接合層８４を介して、転送サイリスタＴに流れるので、下部ダイオードＵＤには電流が流れず、下部ダイオードＵＤで電力消費されない。これは、接続配線７４をトンネル接合層８４の一部に接続させた場合でも同様である。

図２４は、第４の実施の形態に係る発光チップＣの動作を説明するタイミングチャートである。
図９に示した第１の実施の形態に係る発光チップＣの動作を説明するタイミングチャートにおいて、第１転送信号φ１及び第２転送信号φ２の「Ｌ」が「Ｌ′」になっている。前述のように、第１転送信号φ１及び第２転送信号φ２は、転送サイリスタＴのアノードとカソードとの間に印加される。よって、第１の実施の形態に係る発光チップＣの第１転送信号φ１及び第２転送信号φ２より、絶対値が小さい電圧でよい。すなわち、下部ダイオードＵＤに印加される電圧（ここでは、１．７Ｖとした。）が不要になる。この例では、「Ｌ′」（−３．３Ｖ）となる。なお、発光チップＣの動作は、第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−５Ｖ）を「Ｌ′」（−３．３Ｖ）とするとともに、下部ダイオードＵＤの動作を無視すればよい。
動作させるための第１転送信号φ１及び第２転送信号φ２が低電圧化され、低消費電力化される。

以下では、第４の実施の形態に係る発光チップＣの変形例を説明する。以下に示す変形例では、図２３に示した第４の実施の形態に係る発光チップＣのアイランド３０１、３０２が異なっている。他の構成は、これまで説明した発光チップＣと同様であるので、異なる部分を説明し、同様な部分の説明を省略する。

図２５は、変形例４に係る発光チップＣのアイランド３０１、３０２の断面図である。変形例４では、接続配線７４′が、アイランド３０２のｙ方向の端部に設けられている。これにより、接続配線７４と接続配線７６とが保護層９０を挟んで重ならない。このようにすることで、第４の実施の形態に係る発光チップＣ（図２３）のように接続配線７４と接続配線７６とが短絡するおそれが抑制される。なお、接続配線７４′がｙ方向の端部に設けられていることは、接続配線７４′と接続配線７６とが保護層９０を挟んで重ならない例である。つまり、接続配線７４′が、接続配線７６と保護層９０を挟んで重ならない場所（アイランド３０２の−ｘ方向側又はｘ方向側）に設けられていてもよい。つまり、図６（ａ）に示した発光チップＣの平面レイアウトなどにおいて、隙間の部分に接続配線７４′を設ければよい。

特に、図６（ａ）の平面レイアウト図において、第１転送信号線７２若しくは第２転送信号線７３の近傍、又は、第１転送信号線７２若しくは第２転送信号線７３の下部は、これらの信号線を通しているだけでその下の半導体領域は活用されていない。よって、第１転送信号線７２若しくは第２転送信号線７３の近傍、又は、第１転送信号線７２若しくは第２転送信号線７３の下部に接続配線７４又は接続配線７４′を設けるのが、チップサイズを大きくすることや回路構成を変更することの必要がなくなるので望ましい。例えば、奇数番号の転送サイリスタＴ１、Ｔ３、・・・に対しては、転送サイリスタＴ１、Ｔ３、…と第２転送信号線７３との間、又は、第２転送信号線７３の下部に、偶数番号の転送サイリスタＴ２、Ｔ４、・・・に対しては、転送サイリスタＴ２、Ｔ４、…と第１転送信号線７２との間、又は、第１転送信号線７２の下部に接続配線７４又は接続配線７４′を設けた構造である。

第１の実施の形態から第３の実施の形態に係る発光チップＣに第４の実施の形態に係る発光チップＣ又は変形例４の構成を適用してもよい。

第１の実施の形態から第４の実施の形態では、発光素子として、発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬを説明したが、他の発光素子であってもよい。例えば、発光素子は、アノード端子及びカソード端子に加えレーザ発振のオン／オフ又はレーザ光の強度を制御する制御端子を備える、レーザトランジスタであってもよい。また、発光素子は面発光型の発光素子である必要はなく、例えば、水平共振型レーザと、この水平共振型レーザから出射された光を上方に向けて反射させるミラー等との組み合わせで構成してもよい。

第１の実施の形態から第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）は、発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）を備える発光部１０２と、設定サイリスタＳ、下部ダイオードＵＤ、転送サイリスタＴなどを備える駆動部１０１とで構成されていたが、駆動部１０１において、設定サイリスタＳと転送サイリスタＴとの間などに制御用のサイリスタなどを備えてもよい。さらに、ダイオード、抵抗などの他の部材を含んでもよい。
また、転送サイリスタＴの間を結合ダイオードＤで接続したが、抵抗など電位の変化を伝達できる部材で接続してもよい。

また、発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）、設定サイリスタＳを用いず、下部ダイオードＵＤを発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）とし、転送サイリスタＴに供給される第１転送信号φ１、第２転送信号φ２に点灯信号φＩを重畳させてもよい。このようにすることで、用いる素子数が少なくなり、発光チップＣのサイズが小さくなる。この場合、発光素子を除く、転送サイリスタＴなどが駆動部１０１を構成する。

第１の実施の形態から第４の実施の形態において、発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）、設定サイリスタＳ、下部ダイオードＵＤ、転送サイリスタＴの導電型を逆にするとともに、回路の極性を変更してもよい。すなわち、アノードコモンをカソードコモンとし、カソードコモンをアノードコモンにしてもよい。

なお、発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）のターンオン時の発光遅延や緩和振動を抑制するため、予め発光素子に閾値電流以上の微小な電流を注入して僅かに発光状態又は発振状態としておいてもよい。すなわち、設定サイリスタＳがターンオンする前から発光素子を僅かに発光させておき、設定サイリスタＳがターンオンした時に、発光素子の発光量を増加させて、予め定められた光量にするように構成してもよい。このような構成としては、例えば、発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）のアノード層に電極を形成し、この電極に電圧源又は電流源を接続しておき、設定サイリスタＳがターンオンする前から、この電圧源または電流源から発光素子に微弱な電流を注入するようにすればよい。

また、各実施の形態における、転送サイリスタＴおよび設定サイリスタＳの構造としては、各実施の形態における転送サイリスタＴおよび設定サイリスタＳの機能を有する構造であればｐｎｐｎの４層構造以外であってもよい。例えば、サイリスタ特性を有するｐｉｎｉｎ構造、ｐｉｐｉｎ構造、ｎｐｉｐ構造、またはｐｎｉｎ構造などであってもよい。この場合、ｐｉｎｉｎ構造のｐとｎに挟まれた、ｉ層、ｎ層、ｉ層、ｐｎｉｎ構造のｐとｎとに挟まれた、ｎ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｎオーミック電極をゲートＧｔ（ゲートＧｓ）の端子とすればよい。もしくは、ｎｐｉｐ構造のｎとｐに挟まれた、ｉ層、ｐ層、ｉ層、ｎｐｉｐ構造のｎとｐとに挟まれた、ｐ層、ｉ層のいずれかがゲート層となり、ゲート層上に設けられたｐオーミック電極３３２をゲートＧｔ（ゲートＧｓ）の端子とすればよい。

さらに、各実施の形態における、サイリスタを構成する複数の半導体層と発光素子を構成する複数の半導体層とが、トンネル接合を構成する半導体層を介して積層されている半導体構造は、自己走査型発光素子アレイ（ＳＬＥＤ）以外の用途にも使用できる。例えば、１個の発光素子（発光ダイオードＬＥＤ、垂直共振器面発光レーザＶＣＳＥＬ）とそれに積層された設定サイリスタＳとで構成され、外部からの電気信号や光信号などの入力によって点灯する単体の発光部品として使用できる。この場合、発光素子が発光部１０２、設定サイリスタＳが駆動部１０１を構成する。

以上においては、主にｐ型のＧａＡｓを基板８０の例として説明した。他の基板を用いた場合における各半導体層（図１０（ａ）の半導体積層体形成工程で形成する半導体積層体）の例を説明する。

まず、ＧａＮ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ＧａＮ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、イオン注入を電流狭窄方法として使用することが有効である。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどであり、障壁層は、ＡｌＧａＮ、ＧａＮなどである。なお、発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。

トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａとｎ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとの接合（図１０（ｂ）参照。）で構成されている。ｎ^＋＋層８４ａ及びｐ^＋＋層８４ｂは、例えば不純物濃度１×１０^２０／ｃｍ^３と高濃度である。なお、通常の接合の不純物濃度は、１０^１７／ｃｍ^３台〜１０^１８／ｃｍ^３台である。ｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの組み合わせ（以下では、ｎ^＋＋層８４ａ／ｐ^＋＋層８４ｂで表記する。）は、例えばｎ^＋＋ＧａＮ／ｐ^＋＋ＧａＮ、ｎ^＋＋ＧａＩｎＮ／ｐ^＋＋ＧａＩｎＮ、ｎ^＋＋ＡｌＧａＮ／ｐ^＋＋ＡｌＧａＮである。なお、組み合わせを相互に変更したものでもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＡｌ_０．９ＧａＮである。Ａｌ組成は、０〜１の範囲で変更してもよい。

次に、ＩｎＰ基板を用いた場合における半導体積層体の一例は以下の通りである。
ｐアノード層８１は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ＩｎＰ基板上では酸化狭窄層を電流狭窄層として使用することが困難であるため、イオン注入を電流狭窄方法として使用することも有効である。

発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。井戸層は、例えばＩｎＡｓ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＧａＩｎＡｓＰＳｂなどであり、障壁層は、ＩｎＰ、ＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓＰなどである。なお発光層８２は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。

ｎカソード層８３は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。

トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層８４ａとｎ型の不純物を高濃度に添加したｐ^＋＋層８４ｂとの接合（図１０（ｂ）参照。）で構成されている。ｎ^＋＋層８４ａ及びｐ^＋＋層８４ｂは、例えば不純物濃度１×１０^２０／ｃｍ^３と高濃度である。なお、通常の接合の不純物濃度は、１０^１７／ｃｍ^３台〜１０^１８／ｃｍ^３台である。ｎ^＋＋層８４ａとｐ^＋＋層８４ｂとの組み合わせ（以下では、ｎ^＋＋層８４ａ／ｐ^＋＋層８４ｂで表記する。）は、例えばｎ^＋＋ＩｎＰ／ｐ^＋＋ＩｎＰ、ｎ^＋＋ＩｎＡｓＰ／ｐ^＋＋ＩｎＡｓＰ、ｎ^＋＋ＩｎＧａＡｓＰ／ｐ^＋＋ＩｎＧａＡｓＰ、ｎ^＋＋ＩｎＧａＡｓＰＳｂ／ｐ^＋＋ＩｎＧａＡｓＰＳｂである。なお、組み合わせを相互に変更したものでもよい。

ｐアノード層８５は、例えば不純物濃度１×１０^１８／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎゲート層８６は、例えば不純物濃度１×１０^１７／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ｐゲート層８７は、例えば不純物濃度１×１０^１７／ｃｍ^３のｐ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。
ｎカソード層８８は、例えば不純物濃度１×１０^１８／ｃｍ^３のｎ型のＩｎＧａＡｓＰである。Ｇａ組成、Ａｌ組成は、０〜１の範囲で変更してもよい。

これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）などによって積層され、半導体積層体が形成される。

また、以上説明した実施の形態を、有機材料からなるｐ型・ｎ型・ｉ型層に適用することも可能である。
さらに、それぞれの実施の形態を、他の実施の形態と組み合わせて用いてもよい。

１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、８０…基板、８１…ｐアノード層、ｐアノード（ＤＢＲ）層、８１ｂ…電流狭窄層、８２…発光層、８３…ｎカソード層、ｎカソード（ＤＢＲ）層、８４…トンネル接合層、８４ａ…ｎ^＋＋層、８４ｂ…ｐ^＋＋層、８５…ｐアノード層、８６…ｎゲート層、８７…ｐゲート層、８８…ｎカソード層、８９…電圧低減層、９０…保護層、９１…裏面電極、９２…誘電体（ＤＢＲ）層、１０１…駆動部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、３０１〜３０６…アイランド、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１〜φＩ４０）…点灯信号、α…電流通過部（領域）、β…電流阻止部（領域）、Ｃ（Ｃ１〜Ｃ４０）…発光チップ、Ｄ（Ｄ１〜Ｄ１２７）…結合ダイオード、ＬＥＤ（ＬＥＤ１〜ＬＥＤ１２８）…発光ダイオード、ＳＤ…スタートダイオード、Ｔ（Ｔ１〜Ｔ１２８）…転送サイリスタ、ＶＣＳＥＬ（ＶＣＳＥＬ１〜ＶＣＳＥＬ１２８）…垂直共振器面発光レーザ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (18)

1. 基板と、
   前記基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、
   複数の前記発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を備え、
   前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有することを特徴とする発光部品。
2. 前記サイリスタの有する前記開口部は、前記発光素子を構成する半導体層に到達していることを特徴とする請求項１に記載の発光部品。
3. 前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、
   前記サイリスタの有する前記開口部は、前記アノード層又はカソード層の他方の表面から当該アノード層又はカソード層の他方の内部に設けられていることを特徴とする請求項１に記載の発光部品。
4. 前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、
   前記サイリスタの有する前記開口部は、前記第２ゲート層に到達するように設けられていることを特徴とする請求項１に記載の発光部品。
5. 前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、
   前記サイリスタの有する前記開口部は、前記第１ゲート層に到達するように設けられていることを特徴とする請求項１に記載の発光部品。
6. 前記サイリスタは、前記基板側から少なくともアノード層又はカソード層の一方、第１ゲート層、第２ゲート層、及び、アノード層又はカソード層の他方が積層されて構成され、
   前記サイリスタの有する前記開口部は、前記アノード層又はカソード層の一方に到達するように設けられていることを特徴とする請求項１に記載の発光部品。
7. 基板と、
   前記基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、
   複数の前記発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を備え、
   前記サイリスタは、前記発光素子の光を出射する中心部からずれた部分において、当該発光素子上に積層されていることを特徴とする発光部品。
8. 前記サイリスタは、前記発光素子上に、トンネル接合層又は金属的な導電性を有するＩＩＩ−Ｖ族化合物層を介して、積層されていることを特徴とする請求項１乃至７のいずれか１項に記載の発光部品。
9. 前記サイリスタは、当該サイリスタの立ち上がり電圧を低減する電圧低減層を備えることを特徴とする請求項１乃至８のいずれか１項に記載の発光部品。
10. 前記基板上に、複数の前記発光素子と同一の構造の下部素子上にそれぞれが設けられるとともに、複数の前記サイリスタのそれぞれと接続され、順にオン状態が転送されるとともに、オン状態になることにより当該サイリスタをオン状態に設定する複数の転送素子を備え、
    前記転送素子は、接続配線により、前記下部素子を介さず、又は、当該下部素子を構成する複数の半導体層の一部の半導体層を介して前記基板に接続されていることを特徴とする請求項１乃至９のいずれか１項に記載の発光部品。
11. 基板と、当該基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の当該発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を含む発光手段と、
    前記発光手段から出射される光を結像させる光学手段と、を備え、
    前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有することを特徴とするプリントヘッド。
12. 像保持体と、
    前記像保持体を帯電する帯電手段と、
    基板と、当該基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の当該発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を含み、光学手段を介して前記像保持体を露光する露光手段と、
    前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
    前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
    前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有することを特徴とする画像形成装置。
13. 発光素子と、
    前記発光素子の出射面側に積層され、当該発光素子から出射された光の経路に開口部を有する、当該発光素子を駆動するサイリスタと、
    を備えた発光部品。
14. 前記開口部は、前記発光素子の出射面において出射光量が最も強い部分と重なる位置に設けられている請求項１３に記載の発光部品。
15. 前記開口部は、前記サイリスタによって囲われている請求項１３又は請求項１４に記載の発光部品。
16. 前記発光素子は、電流を狭窄する電流通過部を有し、
    前記電流通過部の幅又は面積は、前記開口部の幅又は面積よりも大きい請求項１３乃至１５のいずれか１項に記載の発光部品。
17. 前記発光素子は、電流を狭窄する電流通過部を有し、
    前記電流通過部の幅又は面積は、前記開口部の幅又は面積よりも小さい請求項１３乃至１５のいずれか１項に記載の発光部品。
18. 発光素子と、
    前記発光素子の出射面上であって、当該出射面において出射光量が最も強い部分と重ならない位置に積層された、当該発光素子を駆動するサイリスタと、
    を備えた発光部品。

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