JP2017054953A - 発光部品の製造方法 - Google Patents

Abstract

【課題】トランジスタの形成を電流狭窄層の酸化の前に行う場合に比べて、トランジスタ特性への酸化の影響を抑制した発光部品の製造方法を提供する。
【解決手段】発光チップは、（ａ）に示す電流狭窄層露出工程において、発光部１０２における発光サイリスタＬ１の周囲におけるｐ型の半導体層８３、電流狭窄層８２を除去して、電流狭窄層８２の側面を露出させ、次に、（ｂ）に示す酸化工程において、露出した電流狭窄層８２の側面から酸化させて、電流阻止部８２ｂを形成し、（ｃ）に示すトランジスタ形成工程において、結合トランジスタＱ１が形成される部分のｐ型の半導体層８６を除去して、結合トランジスタＱ１を形成することで、製造される。
【選択図】図７

Description

本発明は、発光部品の製造方法に関する。

特許文献１には、基板側から順に、アノード層、電流狭窄層、ｎ型ゲート層、ｐ型ゲート層、カソード層が積層されたメサ構造と、前記電流狭窄層が前記メサ構造の側面から選択酸化された電流狭窄構造と、を備え、前記電流狭窄層は、前記アノード層の間に設けられている発光サイリスタが記載されている。

特許文献２には、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、オン状態にて予め定められた波長の光を出射する複数の発光サイリスタと、前記半導体積層体にてそれぞれが構成され、オン状態が転送されるように順にオン状態に移行して前記複数の発光サイリスタにおいて対応する発光サイリスタを点灯可能な状態に設定する複数の転送サイリスタと、前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成され、前記複数の転送サイリスタが順にオン状態が移行する順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように設けられて当該前段の転送サイリスタがオン状態になることによりオン状態になるとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続し、当該第３半導体層が電位の印加されていない状態において空乏化する厚さで連続する複数の結合トランジスタとを備える発光部品が記載されている。

特許第５３１０９６０号公報 特開２０１４−２１６４３９号公報

ところで、発光ダイオード、発光サイリスタなどを用いた発光部品においては、出射する光量を増加させることが求められる。そこで、発光素子の中央部に電流を集中させ、発光効率を向上させることが行われる。これは、例えば、発光素子を構成する材料におけるＡｌ（アルミニウム）を酸化させ、電流経路を狭窄することで行なわれる。この場合、エッチングによって露出した面のＡｌの酸化が、発光サイリスタの点灯を制御するトランジスタ特性に影響を与えることがある。
本発明は、トランジスタの形成を電流狭窄層の酸化の前に行う場合に比べて、トランジスタ特性への酸化の影響を抑制した発光部品の製造方法を提供することを目的とする。

請求項１に記載の発明は、複数の発光サイリスタを含む発光部と、当該複数の発光サイリスタに対応して設けられ、それぞれが対応する発光サイリスタの点灯を制御する複数のトランジスタを含む制御部と、を備えた発光部品の製造方法であって、基板上に、アルミニウムを含む電流狭窄層と、第１の導電型の第１の半導体層と、当該第１の導電型と異なる第２の導電型の第２の半導体層と、当該第１の導電型の第３の半導体層と、当該第２の導電型の第４の半導体層とを順に含むように積層した半導体積層体を形成する半導体積層体形成工程と、前記半導体積層体の前記第４の半導体層の一部を除去して前記複数の発光サイリスタのゲートを形成するゲート形成工程と、前記半導体積層体を、前記電流狭窄層に到達しない溝を形成して複数の島に分離する分離工程と、前記複数の島の前記発光部が構成される部分において、前記電流狭窄層の側面を露出させる電流狭窄層露出工程と、前記電流狭窄層の側面からアルミニウムを酸化させる酸化工程と、前記酸化工程の後に、前記複数のトランジスタが形成される部分の前記第３の半導体層を除去して当該トランジスタを形成するトランジスタ形成工程とを含む発光部品の製造方法である。
請求項２に記載の発明は、前記トランジスタ形成工程において、前記第３の半導体層を除去する際に用いるマスクパタンは、前記島の幅より広い開口を有することを特徴とする請求項１に記載の発光部品の製造方法である。
請求項３に記載の発明は、前記半導体積層体は、前記第２の半導体層と前記第３の半導体層との間に、真性の半導体層をさらに含み、前記トランジスタ形成工程において、前記第３の半導体層を除く際に、前記真性の半導体層の厚さ方向の一部を含んで除去することを特徴とする請求項１又は２に記載の発光部品の製造方法である。

請求項１の発明によれば、トランジスタの形成を電流狭窄層の酸化の前に行う場合に比べて、トランジスタ特性への酸化の影響を抑制した発光部品の製造方法を提供できる。
請求項２の発明によれば、マスクパタンが島の幅より広い開口を有しない場合に比べて、第３の半導体層をより確実に除去できる。
請求項３の発明によれば、真性の半導体層を設けない場合に比べて、トランジスタの特性のばらつきがより抑制される。

発光チップの概要を示した図である。 本実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 本実施の形態が適用される発光チップの平面レイアウト図及び断面図の一例である。（ａ）は、発光チップの平面レイアウト図、（ｂ）は、（ａ）におけるＩＩＩＢ−ＩＩＩＢ線での断面図である。 転送サイリスタ及び結合トランジスタを説明する図である。（ａ）は、転送サイリスタ及び結合トランジスタを等価なトランジスタの記号により表記した図、（ｂ）は、（ａ）において、転送サイリスタをサイリスタの記号で表記するとともに、隣接する転送サイリスタを加えて示した図、（ｃ）は、転送サイリスタ及び結合トランジスタの断面図である。 発光チップの動作を説明するためのタイミングチャートである。 本実施の形態が適用される発光チップの前半の製造方法を説明する断面図である。（ａ）は、半導体積層体形成工程、（ｂ）はゲート形成工程、（ｃ）は、分離工程である。 本実施の形態が適用される発光チップの後半の製造方法を説明する断面図である。（ａ）は、電流狭窄層露出工程、（ｂ）は酸化工程、（ｃ）は、トランジスタ形成工程である。 トランジスタ形成工程における結合トランジスタの断面形状を説明する図である。（ａ１）、（ａ２）は、本実施の形態が適用される製造方法による場合、（ｂ１）、（ｂ２）は、本実施の形態が適用されない製造方法による場合である。

電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、帯電された感光体上に、画像情報を光記録手段により予め定められた波長の光を照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を主走査方向に複数、配列して発光素子アレイとしたＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ）を用いた記録装置が採用されている。
また、基板上に複数の発光素子が列状に設けられ、順次点灯制御される自己走査型発光素子アレイ（ＳＬＥＤ）を搭載する発光チップでは、発光素子として発光サイリスタが使用されている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。

図１は、発光チップＵの概要を示した図である。
発光部品の一例としての発光チップＵは、表面形状が長方形である基板８０の表面において、一長辺側に長辺に沿って列状に設けられた複数の発光素子（本実施の形態では、発光サイリスタＬ１、Ｌ２、Ｌ３、…）から構成される発光部１０２を備えている。さらに、発光チップＵは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備えている。なお、これらの端子は、基板８０の一端部からφ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φ２端子の順に設けられている。そして、発光部１０２は、Ｖｇａ端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極８９（後述する図３参照）が設けられている。

なお、「列状」とは、図１に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されていてもよい。例えば、発光素子の発光面（後述する図３の領域３１１の表面）を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。

（発光チップＵ）
図２は、本実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＵ上のレイアウト（後述する図３参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図１と異なるが、説明の便宜上、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。

発光チップＵは、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列（発光部１０２（図１参照））を備えている。
そして、発光チップＵは、発光サイリスタ列と同様に列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…から構成される転送サイリスタ列を備えている。

また、発光チップＵは、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにして、それぞれのペアの間にｐｎｐバイポーラトランジスタである結合トランジスタＱ１、Ｑ２、Ｑ３、…を備えている。
さらに、発光チップＵは、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…を備えている。

また、発光チップＵは、１個のスタート抵抗Ｒ０を備えている。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備えている。

発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…は、図２中において、左側から番号順に配列されている。さらに、結合トランジスタＱ１、Ｑ２、Ｑ３、…、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…も、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列は、図２において上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。

ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、結合トランジスタＱ１、Ｑ２、Ｑ３、…、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…をそれぞれ区別しないときは、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇと表記する。

発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。本実施の形態で、発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴの数も１２８個である。同様に、電源線抵抗Ｒｇの数も１２８個である。しかし、結合トランジスタＱの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴの数は、発光サイリスタＬの数より多くてもよい。
図２では、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。

サイリスタ（発光サイリスタＬ、転送サイリスタＴ）は、第１ゲート、第２ゲート、アノード、カソードを有する半導体素子である。結合トランジスタＱは、コレクタ、ベース、エミッタを有する半導体素子である。
後述するように、第１ゲート、第２ゲート、アノード、カソード、コレクタ、ベース、エミッタに相当する半導体層の部分にｐ型オーミック電極又はｎ型オーミック電極が設けられて配線によって接続される場合の他、半導体層を介して相互に接続されている場合がある。
ここでは、サイリスタ（発光サイリスタＬ、転送サイリスタＴ）及び結合トランジスタＱは、回路記号で表記し、サイリスタ（発光サイリスタＬ、転送サイリスタＴ）の第１ゲート（後述するＧｌｆ、Ｇｔｆ）、第２ゲート（後述するＧｔｓ）を除いてアノード、カソードについては記号を用いない場合がある。同様に、結合トランジスタＱのコレクタ（後述するＣ）を除いてエミッタ、ベースについては記号を表記しない場合がある。

では次に、発光チップＵにおける各素子の電気的な接続について説明する。
転送サイリスタＴ、発光サイリスタＬのそれぞれのアノードは、発光チップＵの基板８０に接続されている（アノードコモン）。なお、結合トランジスタＱのエミッタも発光チップＵの基板８０に接続されている。
そして、これらのアノードは、基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８９（後述の図３参照）を介して基準電位Ｖｓｕｂが供給される。

転送サイリスタＴの配列に沿って、奇数番号（奇数番目）の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号（偶数番目）の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号φ２が送信される。

発光サイリスタＬのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。φＩ端子には、外部に設けられた電流制限抵抗を介して点灯信号φＩが送信される。点灯信号φＩは、発光サイリスタＬに点灯のための電流を供給する。

転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれの第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…の第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…に、１対１で接続されている。よって、転送サイリスタＴ１、Ｔ２、Ｔ３、…の第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…と発光サイリスタＬ１、Ｌ２、Ｌ３、…の第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…とは、同じ番号のものが同電位になっている。よって、例えば第１ゲートＧｔｆ１（Ｇｌｆ１）と表記して、電位が同じであることを示す。

転送サイリスタＴ１の第２ゲートＧｔｓ１と転送サイリスタＴ２の第１ゲートＧｔｆ２との間に結合トランジスタＱ１が接続されている。転送サイリスタＴ１の第２ゲートＧｔｓ１が結合トランジスタＱ１のベースに接続され、転送サイリスタＴ２の第１ゲートＧｔｆ２が結合トランジスタＱ１のコレクタＣ１に接続されている。
番号が２以上の番号が連続する２個の転送サイリスタＴ間においても、同様に結合トランジスタＱが接続されている。

ここでも、第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…、第２ゲートＧｔｓ１、Ｇｔｓ２、Ｇｔｓ３、…、第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…をそれぞれ区別しないときは、第１ゲートＧｔｆ、第２ゲートＧｔｓ、第１ゲートＧｌｆと表記する。そして、第１ゲートＧｔｆ（Ｇｌｆ）と表記して、電位が同じであることを示す。
なお、発光サイリスタＬも第２ゲートを有しているが、他の素子と接続されていないので、符号を付さない。

転送サイリスタＴの第１ゲートＧｔｆ及び発光サイリスタＬの第１ゲートＧｌｆは、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は、電源電位Ｖｇａが供給される。

そして、転送サイリスタ列の一端の転送サイリスタＴ１の第１ゲートＧｔｆ１は、スタート抵抗Ｒ０の一方の端子に接続されている。一方、スタート抵抗Ｒ０の他方の端子は、第２転送信号線７３に接続されている。

図２において、発光チップＵの転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、スタート抵抗Ｒ０、電流制限抵抗Ｒ１、Ｒ２を備える部分を制御部１０１と表記する。
そして、発光サイリスタＬを備える部分が発光部１０２に該当する。
なお、制御部１０１は、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、スタート抵抗Ｒ０、電流制限抵抗Ｒ１、Ｒ２の他に、発光サイリスタＬの点灯を制御するために、転送サイリスタＴと同様なサイリスタや、結合トランジスタＱと同様なトランジスタを備えていてもよい。

図３は、本実施の形態が適用される発光チップＵの平面レイアウト図及び断面図の一例である。図３（ａ）は、発光チップＵの平面レイアウト図であり、図３（ｂ）は、図３（ａ）に示したＩＩＩＢ−ＩＩＩＢ線での断面図である。

図３（ａ）の発光チップＵの平面レイアウト図では、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示す。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図１と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子は、基板８０の外に引き出して示している。図１に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、図３（ａ）において基板８０の右端部に設けられる。なお、スタート抵抗Ｒ０は、転送サイリスタ列において転送を開始する側の端部に置かれる。
そして、図３（ａ）では、配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）を破線で示し、配線の下の構造が分かるように表記している。

図３（ｂ）の断面図には、図中下より発光サイリスタＬ１、転送サイリスタＴ１、結合トランジスタＱ１、電源線抵抗Ｒｇ２の断面が示されている。なお、図３（ａ）及び（ｂ）の図中には、素子の名前、転送サイリスタＴ１の第１ゲートＧｔｆ１及び発光サイリスタＬ１の第１ゲートＧｌｆ１、結合トランジスタＱ１のコレクタＣ１を表記している。

発光チップＵは、図３（ｂ）に示すように、ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３、ｎ型の半導体層８４、真性（イントリンシック）の半導体層８５、ｐ型の半導体層８６及びｎ型の半導体層８７が順に積層された半導体積層体を分離して構成した複数の島状領域（アイランド）（後述する第１アイランド３０１、第２アイランド３０２、第３アイランド３０３など）から構成されている。ここで、電流狭窄層８２は、後述するように、一部が電流を阻止する電流阻止部８２ｂを構成する。残りは、電流が通過する電流通過部８２ａを構成する。そして、電流通過部８２ａは、ｐ型の半導体として機能する。
また、ｐ型の半導体層８１が、ｐ型の基板８０を兼ねてもよい。そして、真性の半導体層８５を備えなくてもよい。
ここで、ｐ型が第１の導電型、ｎ型が第２の導電型の一例である。そして、ｐ型の半導体層８３が第１の半導体層、ｎ型の半導体層８４が第２の半導体層、ｐ型の半導体層８６が第３の半導体層、ｎ型の半導体層８７が第４の半導体層の一例である。
なお、基板８０、半導体層８１〜８７については、導電型（ｐ型、ｎ型、真性）を付記しないで用いることがある。

すなわち、これらの複数のアイランドは、図３（ｂ）に示すように、少なくとも電流狭窄層８２、ｐ型の半導体層８３、ｎ型の半導体層８４、真性の半導体層８５、ｐ型の半導体層８６及びｎ型の半導体層８７が相互に分離されている。なお、ｐ型の半導体層８１は、厚さ方向に一部が除去されている。
後述するように、これらのアイランドでは、ｎ型の半導体層８７又はｐ型の半導体層８６の一部又は全部が除去されることで、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇなどが構成されている。

そして、発光チップＵには、図３（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように絶縁層８８が設けられている。これらのアイランドと配線とが、絶縁層８８に設けられたスルーホール（図３（ａ）では○で表記する。）を介して、接続されている。以下の説明では、絶縁層８８及びスルーホールについての説明を省略する。

図３（ａ）に示すように、第１アイランド３０１は、平面形状がＵ字状であって、Ｕ字の中央部に発光サイリスタＬ１が、Ｕ字の一方の側（図３（ａ）において右側）に転送サイリスタＴ１及び結合トランジスタＱ１が設けられている。
第２アイランド３０２及び第３アイランド３０３は、平面形状が両端部（図３（ａ）において上下側）の四角形の部分を接続した形状であって、第２アイランド３０２に電源線抵抗Ｒｇ１が、第３アイランド３０３に電源線抵抗Ｒｇ２が設けられている。
第４アイランド３０４、第５アイランド３０５、第６アイランド３０６は、第２アイランド３０２、第３アイランド３０３と同様な平面形状であって、第４アイランド３０４にはスタート抵抗Ｒ０が、第５アイランド３０５には電流制限抵抗Ｒ１が、第６アイランド３０６には電流制限抵抗Ｒ２が設けられている。

そして、発光チップＵには、第１アイランド３０１、第２アイランド３０２（第３アイランド３０３）と同様なアイランドが、並列して複数形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、結合トランジスタＱ２、Ｑ３、Ｑ４、…、電源線抵抗Ｒｇ３、Ｒｇ４、Ｒｇ５、…が、第１アイランド３０１、第２アイランド３０２（第３アイランド３０３）と同様に設けられている。
また、図３（ｂ）に示すように、ｐ型の基板８０の裏面にはＶｓｕｂ端子となる裏面電極８９が設けられている。

ここで、図３（ａ）及び（ｂ）により、第１アイランド３０１〜第６アイランド３０６について詳細に説明する。
平面形状がＵ字状の第１アイランド３０１において、Ｕ字の中央部に設けられた発光サイリスタＬ１は、ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３をアノードとし、周囲を取り除いたｎ型の半導体層８７の領域３１１をカソードとする。ｎ型の半導体層８７の領域３１１上にｎ型オーミック電極３２１が設けられている。なお、ｐ型の半導体層８３をアノード層、ｎ型の半導体層８７をカソード層、ｎ型オーミック電極３２１をカソードと表記することがある。
さらに、ｐ型の半導体層８６が第１ゲートＧｌｆ１であって、ｎ型の半導体層８７を取り除いて露出させたｐ型の半導体層８６上に、第１アイランド３０１のＵ字の内側に沿ってｐ型オーミック電極３３１が設けられている。ｐ型オーミック電極３３１は、Ｕ字の一方の側（図３（ａ）において右側）では、その中央部に設けられた転送サイリスタＴ１の近傍まで延びていて、Ｕ字の他方の側（図３（ａ）において左側）では、Ｕ字の端部まで延びている。なお、ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３を第１ゲート層、ｐ型オーミック電極３３１を第１ゲートＧｌｆ１と表記することがある。そして、ｎ型の半導体層８４が第２ゲートＧｌｓ１である。なお、ｎ型の半導体層８４を第２ゲート層と表記することがある。

発光サイリスタＬは、ｎ型の半導体層８４から注入された電子とｐ型の半導体層８６から注入された正孔とが、真性の半導体層８５において再結合することで発光する。光は、カソードであるｎ型の半導体層８７の領域３１１の表面（発光面）から、絶縁層８８を透過して出射する。なお、ｎ型の半導体層８７の領域３１１において、点灯信号線７５とｎ型オーミック電極３２１との接続のための枝部７５ｂ及びｎ型オーミック電極３２１で覆われた部分は、光の出射が妨げられる。

転送サイリスタＴ１は、第１アイランド３０１において、Ｕ字の一方の側（図３（ａ）において右側）の中央部に設けられている。転送サイリスタＴ１が設けられた部分では、ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３をアノードとし、周囲を取り除いたｎ型の半導体層８７の領域３１２をカソードとする。そして、ｎ型の半導体層８７の領域３１２上にｎ型オーミック電極３２２が設けられている。なお、ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３をアノード層、ｎ型の半導体層８７をカソード層、ｎ型オーミック電極３２２をカソードと表記することがある。

さらに、ｐ型の半導体層８６が第１ゲートＧｔｆ１である。ｐ型の半導体層８６上のｐ型オーミック電極３３１を、第１ゲートＧｔｆ１と表記することがある。すなわち、発光サイリスタＬ１の第１ゲートＧｌｆ１及び転送サイリスタＴ１の第１ゲートＧｔｆ１は、ｐ型オーミック電極３３１で共通である。よって、ｐ型オーミック電極３３１は、第１ゲートＧｔｆ１（Ｇｌｆ１）と表記されることがある。
そして、ｎ型の半導体層８４が第２ゲートＧｔｓ１である。なお、ｎ型の半導体層８４を第２ゲート層と表記することがある。

結合トランジスタＱ１は、平面形状がＵ字状の第１アイランド３０１において、Ｕ字の一方の側（図３（ａ）において右側）の端部に設けられている。結合トランジスタＱ１が設けられる部分では、ｎ型の半導体層８７が取り除かれている。そして、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３がエミッタ、ｎ型の半導体層８４がベース、ｎ型の半導体層８７を取り除いて露出したｐ型の半導体層８６がコレクタＣ１である。ｎ型の半導体層８７を取り除いて露出させたｐ型の半導体層８６上にｐ型オーミック電極３３２が設けられている。なお、ｐ型の半導体層８３をエミッタ層、ｎ型の半導体層８４をベース層、ｐ型の半導体層８６をコレクタ層、ｐ型オーミック電極３３２をコレクタＣ１と表記することがある。

発光サイリスタＬ１のアノードとして働く部分のｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３、転送サイリスタＴ１のアノードとして働く部分のｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３、及び、結合トランジスタＱ１のエミッタとして働く部分のｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３は繋がって（連続して）いる。
また、発光サイリスタＬ１の第２ゲートＧｌｓ１として働く部分のｎ型の半導体層８４、転送サイリスタＴ１の第２ゲートＧｔｓ１として働く部分のｎ型の半導体層８４及び結合トランジスタＱ１のベースとして働く部分のｎ型の半導体層８４は互いに繋がって（連続して）いる。
発光サイリスタＬ１の第１ゲートＧｌｆ１として働く部分のｐ型の半導体層８６と転送サイリスタＴ１の第１ゲートＧｔｆ１として働く部分のｐ型の半導体層８６とはつながって（連続して）いる。
さらに、図３（ｂ）では、転送サイリスタＴ１と結合トランジスタＱ１との間において、真性の半導体層８５の一部が連続するように表記されている。この構造については後述する。

電源線抵抗Ｒｇ１が設けられた第２アイランド３０２では、ｎ型の半導体層８７が取り除かれている。そして、露出させたｐ型の半導体層８６上にｐ型オーミック電極３３３とｐ型オーミック電極３３４とが設けられている。そして、ｐ型の半導体層８６上にｐ型オーミック電極３３３とｐ型オーミック電極３３４との間のｐ型の半導体層８６を電源線抵抗Ｒｇ１とするように設けられている。電源線抵抗Ｒｇ２が設けられた第３アイランド３０３でも、同様である。すなわち、露出させたｐ型の半導体層８６上に設けられたｐ型オーミック電極３３５とｐ型オーミック電極３３６との間のｐ型の半導体層８６を電源線抵抗Ｒｇ２とするように設けられている。

第４アイランド３０４に設けられたスタート抵抗Ｒ０、第５アイランド３０５に設けられた電流制限抵抗Ｒ１、第６アイランド３０６に設けられた電流制限抵抗Ｒ２は、第２アイランド３０２に設けられた電源線抵抗Ｒｇ１と同様に、それぞれが２個のｐ型オーミック電極（符号なし）間のｐ型の半導体層８６を抵抗としている。

図３（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は幹部７５ａと複数の枝部７５ｂとを備え、幹部７５ａは発光サイリスタ列の列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、第１アイランド３０１に設けられた発光サイリスタＬ１のｎ型の半導体層８７の領域３１１上のｎ型オーミック電極３２１（カソード）と接続されている。第１アイランド３０１と同様なアイランドに設けられた、他の発光サイリスタＬのカソードも同様にして、点灯信号線７５に接続されている。そして、点灯信号線７５はφＩ端子に接続されている。

第１転送信号線７２は、第１アイランド３０１に設けられた転送サイリスタＴ１のｎ型の半導体層８７の領域３１２上のｎ型オーミック電極３２２（カソード）に接続されている。第１アイランド３０１と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソードも第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソードに接続されている。第２転送信号線７３は、第６アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。

電源線７１は、第２アイランド３０２に設けられた電源線抵抗Ｒｇ１のｐ型オーミック電極３３４、第３アイランド３０３に設けられた電源線抵抗Ｒｇ２のｐ型オーミック電極３３６に接続されている。第２アイランド３０２（第３アイランド３０３）と同様なアイランドに設けられた他の電源線抵抗Ｒｇも同様にして電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。

そして、平面形状がＵ字状の第１アイランド３０１のＵ字の内側に沿って設けられたｐ型オーミック電極３３１（第１ゲートＧｔｆ１（Ｇｌｆ１））は、Ｕ字の他方の側（図３（ａ）において左側）の端部まで延びて、第２アイランド３０２に設けられた電源線抵抗Ｒｇ１のｐ型オーミック電極３３３に接続配線７６で接続されている。
平面形状がＵ字状の第１アイランド３０１のＵ字の一方の側の端部に設けられたｐ型オーミック電極３３２（結合トランジスタＱ１のコレクタＣ１）は、第３アイランド３０３に設けられた電源線抵抗Ｒｇ２のｐ型オーミック電極３３５に接続配線７７で接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇについても同様である。

第１アイランド３０１のｐ型オーミック電極３３１（第１ゲートＧｔｆ１（Ｇｌｆ１））及び第２アイランド３０２のｐ型オーミック電極３３３（電源線抵抗Ｒｇ１の一方の端子）は、第４アイランド３０４に設けられたスタート抵抗Ｒ０の一方のｐ型オーミック電極（符号なし）に前述した接続配線７６で接続されている。スタート抵抗Ｒ０の他方の端子は第２転送信号線７３に接続されている。
このようにして、図２に示した発光チップＵが構成される。

（転送サイリスタＴ及び結合トランジスタＱ）
ここで、転送サイリスタＴ及び結合トランジスタＱを説明する。
図４は、転送サイリスタＴ１及び結合トランジスタＱ１を説明する図である。図４（ａ）は、転送サイリスタＴ１及び結合トランジスタＱ１を等価なトランジスタの記号により表記した図、図４（ｂ）は、図４（ａ）において、転送サイリスタＴ１をサイリスタの記号で表記するとともに、隣接する転送サイリスタＴ２を加えて示した図、図４（ｃ）は、転送サイリスタＴ１及び結合トランジスタＱ１の断面図である。なお、図４（ｃ）は、図３（ｂ）の断面図において、転送サイリスタＴ１と結合トランジスタＱ１との部分を拡大して示している。
図４では、説明を容易にするため、転送サイリスタＴ１のアノードＡ１、カソードＫ１、転送サイリスタＴ２のアノードＡ２、カソードＫ２及び結合トランジスタＱ１のエミッタＥ１、ベースＢ１、コレクタＣ１とする。

図４（ａ）に示すように、転送サイリスタＴ１はｐｎｐトランジスタＴｒ１とｎｐｎトランジスタＴｒ２とが組み合わされた構成をなしている。すなわち、ｐｎｐトランジスタＴｒ１のベースがｎｐｎトランジスタＴｒ２のコレクタに接続され、ｐｎｐトランジスタＴｒ１のコレクタがｎｐｎトランジスタＴｒ２のベースに接続されている。そして、ｐｎｐトランジスタＴｒ１のエミッタが、転送サイリスタＴ１のアノードＡ１、ｐｎｐトランジスタＴｒ１のコレクタ（ｎｐｎトランジスタＴｒ２のベース）が転送サイリスタＴ１の第１ゲートＧｔｆ１、ｎｐｎトランジスタＴｒ２のコレクタ（ｐｎｐトランジスタＴｒ１のベース）が転送サイリスタＴ１の第２ゲートＧｔｓ１、ｎｐｎトランジスタＴｒ２のエミッタが転送サイリスタＴ１のカソードＫ１である。転送サイリスタＴ１のアノードＡ１であるｐｎｐトランジスタＴｒ１のエミッタは基準電位Ｖｓｕｂに接続されている。

そして、結合トランジスタＱ１はｐｎｐトランジスタであって、ベースＢ１が転送サイリスタＴ１の第２ゲートＧｔｓ１に接続されている。なお、転送サイリスタＴ１の第２ゲートＧｔｓ１は、ｎｐｎトランジスタＴｒ２のコレクタ及びｐｎｐトランジスタＴｒ１のベースである。結合トランジスタＱ１のエミッタＥ１は基準電位Ｖｓｕｂに接続されている。

図４（ａ）に示すように、転送サイリスタＴ１のｐｎｐトランジスタＴｒ１と結合トランジスタＱ１とは、カレントミラー回路を構成している。すなわち、ｐｎｐトランジスタＴｒ１に流れる電流に比例した電流が結合トランジスタＱ１に流れる。

以下では、一例として、Ｖｓｕｂ端子である裏面電極８９（図２、図３（ｂ）参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位として０Ｖ（以下では「Ｈ」（０Ｖ）又は「Ｈ」と表記する。）、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位として−３．３Ｖ（以下では「Ｌ」（−３．３Ｖ）又は「Ｌ」と表記する。）として説明する。
サイリスタ（転送サイリスタＴ、発光サイリスタＬ）及び結合トランジスタＱは、図３に示したように、ｐ型半導体層（ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３、ｐ型の半導体層８６）、ｎ型半導体層（ｎ型の半導体層８４、ｎ型の半導体層８７）、真性の半導体層８５を積層して構成される。後述するように、これらはＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどにより構成されるとして、ｐ型半導体層とｎ型半導体層とで構成されるｐｎ接合の拡散電位（順方向電位）Ｖｄを一例として１．５Ｖとする。

まず、転送サイリスタＴ１によりサイリスタ（転送サイリスタＴ、発光サイリスタＬ）の基本的な動作を説明する。
転送サイリスタＴ１のアノードＡ１であるｐ型の半導体層８１は、裏面電極８９に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になっている。

オフ状態にある転送サイリスタＴ１では、アノードＡ１とカソードＫ１との間はオン状態に比べて電流が小さい状態にある。このとき、転送サイリスタＴ１を構成するｐｎｐトランジスタＴｒ１及びｎｐｎトランジスタＴｒ２はオフ状態にある。
ここで、転送サイリスタＴ１のカソードＫ１に接続された第１転送信号線７２が、「Ｌ」（−３．３Ｖ）となるとする。
このとき、第１ゲートＧｔｆ１が、「Ｌ」（−３．３Ｖ）に拡散電位Ｖｄ（１．５Ｖ）を加えた値、ここでは−１．８Ｖより高い（正の側を高いといい、負の側を低いという。）電位になると、ｎｐｎトランジスタＴｒ２のエミッタ−ベース間が順バイアスになり、オフ状態からオン状態に移行する。すると、ｎｐｎトランジスタＴｒ２のコレクタが「Ｌ」（−３．３Ｖ）側に引き込まれ、ｐｎｐトランジスタＴｒ１のエミッタ（「Ｈ」（０Ｖ））−ベース間が順バイアスになって、ｐｎｐトランジスタＴｒ１もオフ状態からオン状態に移行する。すなわち、ｐｎｐトランジスタＴｒ１及びｎｐｎトランジスタＴｒ２がともにオン状態になって、転送サイリスタＴ１がオフ状態からオン状態に移行する。転送サイリスタＴ１がオフ状態からオン状態に移行することをターンオンと表記する。

オン状態の転送サイリスタＴ１では、第１ゲートＧｔｆ１は、アノードＡ１の電位に近い電位（絶対値がアノードＡ１の電位より大きい負の電位）になる。ここでは、アノードＡ１を基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、第１ゲートＧｔｆ１の電位は、「Ｈ」（０Ｖ）になるとする。また、第２ゲートＧｔｓ１は、アノードＡ１の電位からｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−１．５Ｖ）になる。
オン状態の転送サイリスタＴ１のカソードＫ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードＫ１の電位は、オン状態のサイリスタに電流を供給する電源の電流供給能力で設定される。

以上説明したように、転送サイリスタＴ１を構成するｎｐｎトランジスタＴｒ２のエミッタ（カソードＫ１）−ベース（第１ゲートＧｔｆ１）間を順バイアスにすると、転送サイリスタＴ１がターンオンする。そして、ｎｐｎトランジスタＴｒ２のエミッタ（カソードＫ１）−ベース（第１ゲートＧｔｆ１）間を順バイアスにするには、カソードＫ１の電位を第１ゲートＧｔｆ１から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より低くすればよい。第１ゲートＧｔｆ１の電位から拡散電位Ｖｄ（１．５Ｖ）を引いた電位を転送サイリスタＴ１のしきい電圧と表記する。よって、転送サイリスタＴ１のしきい電圧は第１ゲートＧｔｆ１の電位によって決まり、カソードＫ１（第１転送信号線７２）がしきい電圧より低い電位となると、転送サイリスタＴ１がターンオンする。

ターンオンした転送サイリスタＴ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より低い電位（維持電圧）がカソードＫ１に印加され、電源からオン状態を維持しうる電流（維持電流）が供給され続けると、オン状態を維持する。
一方、オン状態の転送サイリスタＴ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より高い電位がカソードＫ１に印加されると、オン状態からオフ状態に移行する。転送サイリスタＴ１がオン状態からオフ状態に移行することをターンオフと表記する。例えば、カソードＫ１が「Ｈ」（０Ｖ）になると、オン状態を維持するために必要な維持電圧（−１．５Ｖより低い電位）より高い電位であるとともに、カソードＫ１の電位とアノードＡ１の電位とが同じになるので、転送サイリスタＴ１はターンオフする。

次に、結合トランジスタＱ１の動作を説明する。
転送サイリスタＴ１がオフ状態にあるときは、結合トランジスタＱ１もオフ状態にある。
前述したように、転送サイリスタＴ１がターンオンする際に、ｐｎｐトランジスタＴｒ１のエミッタ（アノードＡ１）−ベース（第２ゲートＧｔｓ１）間が順バイアスになる。すると、第２ゲートＧｔｓ１は結合トランジスタＱ１のベースＢ１に接続されているので、結合トランジスタＱ１のエミッタＥ１−ベースＢ１間も順バイアスになって、結合トランジスタＱ１がオフ状態からオン状態に移行する。
なお、結合トランジスタＱ１のエミッタＥ１−ベースＢ１間が、エミッタＥ１（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より高くなると、結合トランジスタＱ１はオン状態からオフ状態に移行する。

以上において、転送サイリスタＴ１及び結合トランジスタＱ１を説明したが、他の転送サイリスタＴ及び結合トランジスタＱも同様に動作する。また、発光サイリスタＬについても、転送サイリスタＴ１と同様に動作する。

図４（ｂ）でさらに説明する。
前述したように、転送サイリスタＴ１がターンオンすると、結合トランジスタＱ１がオフ状態からオン状態に移行する。結合トランジスタＱ１のコレクタＣ１は、電源線抵抗Ｒｇ２を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されるとともに、転送サイリスタＴ２の第１ゲートＧｔｆ２に接続されている。よって、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位は、結合トランジスタＱ１及び電源線抵抗Ｒｇ２を流れる電流と、結合トランジスタＱ１及び電源線抵抗Ｒｇ２のそれぞれの抵抗によって決まる。

ここでは、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位は、例として−１Ｖになるとして説明する。
すると、転送サイリスタＴ２のしきい電圧は、第１ゲートＧｔｆ２の電位（−１Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−２．５Ｖ）になる。よって、第２転送信号線７３の電位が、この電位（−２．５Ｖ）より低くなると、転送サイリスタＴ２がターンオンする。

図４（ｃ）に示すように、ｐ型の基板８０、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３は、転送サイリスタＴ１が構成される部分ではアノードＡ１であり、結合トランジスタＱ１が構成される部分ではエミッタＥ１である。ｎ型の半導体層８４は、転送サイリスタＴ１が構成される部分では第２ゲートＧｔｓ１であり、結合トランジスタＱ１が構成される部分ではベースＢ１である。ｐ型の半導体層８６は、転送サイリスタＴ１が構成される部分では第１ゲートＧｔｆ１であり、結合トランジスタＱ１が構成される部分ではコレクタＣ１である。そして、ｎ型の半導体層８７は、転送サイリスタＴ１が構成される部分ではカソードＫ１であるが、結合トランジスタＱ１が構成される部分では除去されている。

図４（ａ）に示すように、転送サイリスタＴ１のアノードＡ１と結合トランジスタＱ１のエミッタＥ１は、ともに基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））であるので、ｐ型の半導体層８３は繋がって（連続して）いてよい。
また、図４（ａ）に示すように、転送サイリスタＴ１の第２ゲートＧｔｓ１と結合トランジスタＱ１のベースＢ１とは接続されている。よって、ｎ型の半導体層８４は、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とで繋がって（連続して）いることが求められる。

一方、図４（ａ）に示すように、転送サイリスタＴ１の第１ゲートＧｔｆ１と結合トランジスタＱ１のコレクタＣ１は接続されていない。よって、ｐ型の半導体層８６は、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とで分離されていることが求められる。
なお、結合トランジスタＱ１の真性の半導体層８５は、転送サイリスタＴ１に隣接する部分において、厚さ方向の一部が取り除かれている。真性の半導体層８５は、抵抗が大きいため、転送サイリスタＴ１の第１ゲートＧｔｆ１と結合トランジスタＱ１のコレクタＣ１との間における電流は低く抑えられる。

＜タイミングチャート＞
図５は、発光チップＵの動作を説明するためのタイミングチャートである。
図５では、発光チップＵの発光サイリスタＬ１〜Ｌ５の５個の発光サイリスタＬの点灯又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図５では、発光チップＵの発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ５を点灯させ、発光サイリスタＬ４を消灯（非点灯）としている。

図５において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光サイリスタＬ１は、時刻ｂから時刻ｅの期間Ｔ（１）において、発光サイリスタＬ２は、時刻ｅから時刻ｉの期間Ｔ（２）において、発光サイリスタＬ３は、時刻ｉから時刻ｊの期間Ｔ（３）において、発光サイリスタＬ４は、時刻ｊから時刻ｋの期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…の長さを可変としてもよい。

第１転送信号φ１、第２転送信号φ２、点灯信号φＩ１の波形について説明する。なお、時刻ａから時刻ｂまでの期間は、発光チップＵが動作を開始する期間である。この期間の信号については、動作の説明において説明する。

φ１端子（図２、図３参照）に送信される第１転送信号φ１及びφ２端子（図２、図３参照）に送信される第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。

第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」を維持している。

第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。第１転送信号φ１は、期間Ｔ（１）及び期間Ｔ（２）での波形を、期間Ｔ（３）以降において繰り返す。一方、第２転送信号φ２は、期間Ｔ（１）において破線で示す波形及び期間Ｔ（２）での波形を、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光チップＵが動作を開始する期間であるためである。

第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、図２、図３に示した転送サイリスタＴを番号順にオン状態を伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光サイリスタＬを、点灯又は非点灯の制御（点灯制御）の対象として指定する。

次に、発光チップＵのφＩ端子に送信される点灯信号φＩについて説明する。
ここでは、発光チップＵの発光サイリスタＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩを説明する。
発光サイリスタＬ１を点灯させる場合、点灯信号φＩは、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、期間Ｔ（１）の終了時刻ｅにおいて「Ｈ」を維持している。

では、図２を参照しつつ、図５に示したタイミングチャートにしたがって、発光チップＵの動作を説明する。なお、以下では、発光サイリスタＬ１及びＬ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。
（１）時刻ａ
時刻ａにおいて、発光チップＵのＶｓｕｂ端子は基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に、電源線７１は電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））に設定される。
また、第１転送信号φ１、第２転送信号φ２がそれぞれ「Ｈ」に設定される。これにより、発光チップＵのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる。
そして、点灯信号φＩが「Ｈ」に設定される。これにより、発光チップＵのφＩ端子が、外部に設けられた電流制限抵抗を介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」になる。

なお、図５及び以下における説明では、電位がステップ（階段）状に変化するとしているが、電位は徐々に変化する。よって、電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタがターンオン又はターンオフし、結合トランジスタＱがオン状態とオフ状態との間で変化しうる。

転送サイリスタＴ、発光サイリスタＬのアノードは、Ｖｓｕｂ端子に接続されているので、「Ｈ」（０Ｖ）に設定される。
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。

発光サイリスタＬのカソードは、「Ｈ」の点灯信号線７５に接続されている。よって、発光サイリスタＬも、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。

図２中の転送サイリスタ列の一端の第１ゲートＧｔｆ１は、前述したように、スタート抵抗Ｒ０の一方の端子に接続されている。第１ゲートＧｔｆ１は、電源線抵抗Ｒｇ１を介して、「Ｌ」（−３．３Ｖ）の電源線７１に接続されている。そして、スタート抵抗Ｒ０の他方の端子は、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）の第２転送信号線７３に接続されている。よって、第１ゲートＧｔｆ１は、電源線７１の「Ｌ」（−３．３Ｖ）と第２転送信号線７３の「Ｈ」（０Ｖ）との電位差を電源線抵抗Ｒｇ１及びスタート抵抗Ｒ０で分圧された電位となる。なお、第２転送信号線７３は電流制限抵抗Ｒ２を介して「Ｈ」（０Ｖ）のφ２端子に接続されているので、第１ゲートＧｔｆ１は、電源線７１の「Ｌ」（−３．３Ｖ）とφ２端子の「Ｈ」（０Ｖ）との電位差を電源線抵抗Ｒｇ１、スタート抵抗Ｒ０、電流制限抵抗Ｒ２で分圧された電位となるとしてもよい。ここでは、スタート抵抗Ｒ０、電流制限抵抗Ｒ２が電源線抵抗Ｒｇ１より小さいとして、第１ゲートＧｔｆ１は、例として−１Ｖになっているとする。よって、転送サイリスタＴ１のしきい電圧は、−２．５Ｖになっている。
なお、第１ゲートＧｔｆ１の電位は、電源線抵抗Ｒｇ１、スタート抵抗Ｒ０、電流制限抵抗Ｒ２により設定できる。
そして、発光サイリスタＬ１の第１ゲートＧｌｆ１は、転送サイリスタＴ１の第１ゲートＧｔｆ１に接続されているので、発光サイリスタＬ１のしきい電圧も−２．５Ｖになっている。

このとき、アノード（ｐ型の半導体層８３）、カソード（ｎ型の半導体層８７）がともに「Ｈ」（０Ｖ）であって、転送サイリスタＴ１がオフ状態にあるので、第１ゲートＧｔｆ１（ｐ型の半導体層８６）が−１Ｖになっても、第２ゲートＧｔｓ１（ｎ型の半導体層８４）は、「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−１．５Ｖ）より低くならない。よって、結合トランジスタＱ１はオン状態になることができずオフ状態にある。なお、転送サイリスタＴ２の第１ゲートＧｔｆ２は、電源線抵抗Ｒｇ２を介して、電源線７１の「Ｌ」（−３．３Ｖ）になっている。すなわち、転送サイリスタＴ２のしきい電圧は−４．８Ｖである。同様に、他の転送サイリスタＴ３、Ｔ４、Ｔ５、…のしきい電圧も−４．８Ｖである。
また、発光サイリスタＬ２、３、４、…の第１ゲートＧｌｆ２、Ｇｌｆ３、Ｇｌｆ４、…は、それぞれ転送サイリスタＴ２、Ｔ３、Ｔ４、…の第１ゲートＧｔｆ２、Ｇｔｆ３、Ｇｔｆ４、…に接続されているので、しきい電圧は−４．８Ｖである。

（２）時刻ｂ
図５に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」から「Ｌ」に移行する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−２．５Ｖである転送サイリスタＴ１のカソードの電位が「Ｌ」（−３．３Ｖ）になるので、転送サイリスタＴ１がターンオンする。しかし、第１転送信号線７２にカソードが接続された番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるのでターンオンできない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。

転送サイリスタＴ１がターンオンすると、第１転送信号線７２の電位は、アノードの基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。そして、第１ゲートＧｔｆ１の電位は、転送サイリスタＴ１のアノードの基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））の「Ｈ」（０Ｖ）になる。転送サイリスタＴ１の第１ゲートＧｔｆ１に接続されている発光サイリスタＬ１の第１ゲートＧｌｆ１の電位も「Ｈ」（０Ｖ）になる。そして、発光サイリスタＬ１のしきい電圧が−１．５Ｖになる。

一方、転送サイリスタＴ１がターンオンすると、結合トランジスタＱ１がオフ状態からオン状態に移行する。そして、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位が−１Ｖに移行する。これにより、転送サイリスタＴ２及び発光サイリスタＬ２のしきい電圧が−２．５Ｖになる。
しかし、第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、発光サイリスタＬ２はターンオンしない。

なお、転送サイリスタＴ２はオフ状態にあるので、前述したように結合トランジスタＱ２はオフ状態であって、転送サイリスタＴ３の第１ゲートＧｔｆ３は「Ｌ」（−３．３Ｖ）である。よって、転送サイリスタＴ３及び発光サイリスタＬ３のしきい電圧は、−４．８Ｖである。同様に、番号が４以上の転送サイリスタＴ及び発光サイリスタＬもしきい電圧が−４．８Ｖである。

時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にあって、他の転送サイリスタＴ及び結合トランジスタＱ、すべての発光サイリスタＬはオフ状態にある。
なお、以下では、オン状態の転送サイリスタＴ、結合トランジスタＱ、発光サイリスタＬを表記し、オフ状態の転送サイリスタＴ、結合トランジスタＱ、発光サイリスタＬについては表記しない。

（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩが「Ｈ」から「Ｌ」に移行する。
点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、φＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１がターンオンして、点灯（発光）する。これにより、点灯信号線７５の電位が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になる。なお、発光サイリスタＬ２はしきい電圧が−２．５Ｖであるが、しきい電圧が−１．５Ｖと高い発光サイリスタＬ１がターンオンして、点灯信号線７５が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になるので、発光サイリスタＬ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。

（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩが「Ｌ」から「Ｈ」に移行する。
点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、φＩ端子を介して、点灯信号線７５の電位が「Ｌ」から「Ｈ」に移行する。すると、発光サイリスタＬ１は、アノードとカソードとがともに「Ｈ」になるのでターンオフして消灯（非点灯）する。発光サイリスタＬ１の点灯期間は、点灯信号φＩが「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩが「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩが「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にある。

（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。ここで、発光サイリスタＬ１を点灯制御する期間Ｔ（１）が終了し、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が−２．５Ｖになっているので、ターンオンする。これにより、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が「Ｈ」（０Ｖ）になる。よって、発光サイリスタＬ２のしきい電圧は−１．５Ｖになる。
転送サイリスタＴ２がターンオンすることにより、結合トランジスタＱ２がオフ状態からオン状態に移行し、転送サイリスタＴ３の第１ゲートＧｔｆ３が−１Ｖになる。よって、転送サイリスタＴ３及び発光サイリスタＬ３のしきい電圧が−２．５Ｖになる。
なお、番号が４以上の転送サイリスタＴ及び発光サイリスタＬのしきい電圧は−４．８Ｖである。
なお、点灯信号φＩは「Ｈ」（０Ｖ）であるので、いずれの発光サイリスタＬも点灯しない。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、結合トランジスタＱ１、Ｑ２がオン状態にある。

（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。
第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）は、電源線抵抗Ｒｇ１を介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるとともに、スタート抵抗Ｒ０を介して「Ｌ」（−３．３Ｖ）である第２転送信号線７３に接続されている。よって、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）になる。これにより、転送サイリスタＴ１及び発光サイリスタＬ１のしきい電圧は−４．８Ｖになる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。

（７）その他
時刻ｇにおいて、点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、時刻ｃでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオンして、点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、時刻ｄでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオフして消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が−２．５Ｖの転送サイリスタＴ３がターンオンする。このとき、転送サイリスタＴ１はしきい電圧が−４．８Ｖであるので、ターンオンできない。
時刻ｉで、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が終了し、発光サイリスタＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。

なお、発光サイリスタＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、図５の発光サイリスタＬ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩのように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、発光サイリスタＬ４は、しきい電圧が−１．５Ｖであっても、消灯（非点灯）のままとなる。

以上説明したように、転送サイリスタＴは結合トランジスタＱによって相互に接続されている。よって、前段の転送サイリスタＴがターンオンすると、結合トランジスタＱがオフ状態からオン状態に移行し、後段の転送サイリスタＴのしきい電圧を高くする。これにより、後段の転送サイリスタＴのカソードに接続された第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、後段の転送サイリスタＴがターンオンする。
そして、転送サイリスタＴがターンオンすると、第１ゲートＧｔｆが「Ｈ」（０Ｖ）になる。転送サイリスタＴの第１ゲートＧｔｆと発光サイリスタＬの第１ゲートＧｌｆとは接続されているので、発光サイリスタＬのしきい電圧が−１．５Ｖとなる。そして、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、発光サイリスタＬがターンオンして点灯（発光）する。
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光サイリスタＬを指定し、点灯可能な状態に設定する。点灯信号φＩは、点灯制御の対象である点灯可能な状態となった発光サイリスタＬを点灯又は非点灯に設定する。
このように、画像データに応じて点灯信号φＩの波形を設定することで、各発光サイリスタＬの点灯又は非点灯を制御する。

なお、図２において、結合トランジスタＱを用いずに、転送サイリスタＴの第１ゲートＧｔｆ間を順にダイオードで結合させる方法がある。この場合には、スタート抵抗Ｒ０の代わりに、スタートダイオードが用いられる。
このようにすると、結合させるダイオードの拡散電位も１．５Ｖであるので、ターンオンする前の転送サイリスタＴのしきい電圧は−３Ｖであって、第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−３．３Ｖ）との差は−０．３Ｖに過ぎない。
これに対して、本実施の形態が適用される発光チップＵでは、転送サイリスタＴのターンオンする前のしきい電圧は−２．５Ｖであって、第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−３．３Ｖ）との差は、−０．８Ｖと絶対値において大きい。

すなわち、転送サイリスタＴを結合トランジスタＱにより接続した本実施の形態が適用される発光チップＵは、動作マージンが広いため、ノイズなどの影響を受けにくく、制御部１０１における転送サイリスタＴのオン状態の伝搬が途切れるという転送不良の発生が抑制される。

（発光チップＵの製造方法）
本実施の形態が適用される発光チップＵの製造方法について説明する。
ここでは、フォトリソグラフィ及びウェットエッチングによって、発光チップＵを製造するとする。
図６は、本実施の形態が適用される発光チップＵの製造方法を説明する断面図である。図６（ａ）は、半導体積層体形成工程、図６（ｂ）はゲート形成工程、図６（ｃ）は、分離工程である。上から平面図、ａ−ａ断面、ｂ−ｂ断面を示す。ａ−ａ断面は、第１アイランド３０１において、結合トランジスタＱ１が形成される部分（制御部１０１）、ｂ−ｂ断面は、第１アイランド３０１において、発光サイリスタＬ１が形成される部分（発光部１０２）である。なお、他の部分も同様である。
なお、図６には、発光チップＵの製造方法の前半部分を示している。

図６（ａ）に示す半導体積層体形成工程では、ｐ型の基板８０上に、ｐ型の半導体層８１、電流狭窄層８２、ｐ型の半導体層８３、ｎ型の半導体層８４、真性の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７を順に積層して半導体積層体を形成する。
例えば、ｐ型の基板８０は、ＧａＡｓである。ｐ型の半導体層８１、ｐ型の半導体層８３、ｎ型の半導体層８４、真性の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７は、ＧａＡｌＡｓである。
そして、電流狭窄層８２は、例えば、ＡｌＡｓで構成されている。そして、電流狭窄層８２の電流阻止部８２ｂ（後述する図７（ｂ）参照）は、ＡｌＡｓなどに含まれるＡｌを水蒸気酸化法などで酸化することで、電流を通さない絶縁性のＡｌ_２Ｏ_３とすることで形成される。よって、電流狭窄層８２には、ＡｌＡｓのようにＡｌ組成比が高い材料を使用するのがよい。なお、Ａｌ組成比が９８％以上のＡｌＧａＡｓであってもよい。前述したように、電流狭窄層８２の酸化されない部分である電流通過部８２ａは、ｐ型の半導体として働く。
導電型及び不純物濃度は、添加される不純物により設定される。なお、真性の半導体層８５は、不純物が添加されていないか、極めて少量である。

次に、図６（ｂ）に示すゲート形成工程では、一部の領域においてｎ型の半導体層８７を除去して、転送サイリスタＴの第１ゲートＧｔｆ１及び結合トランジスタＱのコレクタＣ１となるｐ型の半導体層８６を露出させる。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン９１を形成する。
そして、マスクパタン９１で覆われていない部分において、ｎ型の半導体層８７をエッチングして、ｐ型の半導体層８６の表面を露出させる。なお、ｎ型の半導体層８７を完全に除去するために、ｐ型の半導体層８６の厚さ方向の一部がエッチングされるようにするのがよい。
その後、マスクパタン９１を除去する。
これにより、発光サイリスタＬ１のカソードである領域３１１及び転送サイリスタＴ１のカソードである領域３１２が形成される。

そして、図６（ｃ）の分離工程では、アイランド（第１アイランド３０１、図３に示す第２アイランド３０２など）間を分離するために、アイランド間のｐ型の半導体層８６、真性の半導体層８５、ｎ型の半導体層８４を除去する。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン９２を形成する。
そして、マスクパタン９２で覆われていない部分において、ｐ型の半導体層８６、真性の半導体層８５、ｎ型の半導体層８４をエッチングして、ｐ型の半導体層８３の表面を露出させる。なお、ｐ型の半導体層８６、真性の半導体層８５、ｎ型の半導体層８４をエッチングにおいて、ｎ型の半導体層８４を完全に除去するために、ｐ型の半導体層８３の厚さ方向の一部がエッチングされるようにするのがよい。
その後、マスクパタン９２を除去する。
これにより、アイランド（第１アイランド３０１、図３に示す第２アイランド３０２など）が分離される。

図７は、本実施の形態が適用される発光チップＵの後半の製造方法を説明する断面図である。図７（ａ）は、電流狭窄層露出工程、図７（ｂ）は酸化工程、図７（ｃ）は、トランジスタ形成工程である。図６と同様に、上から平面図、ａ−ａ断面、ｂ−ｂ断面を示す。ａ−ａ断面は、第１アイランド３０１において、結合トランジスタＱ１が形成される部分（制御部１０１）、ｂ−ｂ断面は、第１アイランド３０１において、発光サイリスタＬ１が形成される部分（発光部１０２）である。なお、他の部分も同様である。
なお、図７には、発光チップＵの製造方法の後半部分を示している。

図７（ａ）に示す電流狭窄層露出工程では、発光部１０２における発光サイリスタＬ１の周囲におけるｐ型の半導体層８３、電流狭窄層８２を除去して、電流狭窄層８２の側面を露出させる。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン９３を形成する。マスクパタン９３は、発光サイリスタＬ１の周囲の電流狭窄層８２の側面を露出させる部分が開口となる（覆わない）ように形成される。よって、制御部１０１（転送サイリスタＴ１及び結合トランジスタＱ１などの部分）は、マスクパタン９３で覆われている。
そして、マスクパタン９３で覆われていない部分において、ｐ型の半導体層８３、電流狭窄層８２をエッチングして、電流狭窄層８２の側面を露出させる。なお、電流狭窄層８２の側面を露出させるために、ｐ型の半導体層８１の厚さ方向の一部がエッチングされるようにするのがよい。
その後、マスクパタン９３を除去する。
これにより、発光サイリスタＬ１の周囲（図７（ｂ）では、上側を除く三方）において、電流狭窄層８２の側面が露出する。しかし、結合トランジスタＱ１及び転送サイリスタＴ１の周囲では、電流狭窄層８２の側面は露出しない。

次に、図７（ｂ）に示す酸化工程では、露出した電流狭窄層８２の側面から酸化させて、電流阻止部８２ｂを形成する。
ここでは、例えば、３００〜４００℃での水蒸気酸化により、ＡｌＡｓである電流狭窄層８２の露出した側面から酸化を進行させる。
これにより、発光サイリスタＬ１の周囲における三方にＡｌの酸化物であるＡｌ_２Ｏ_３による電流阻止部８２ｂが形成される。
なお、結合トランジスタＱ１及び転送サイリスタＴ１の部分では、電流狭窄層８２の側面は露出していないので、酸化されることがない。

そして、図７（ｃ）に示すトランジスタ形成工程では、結合トランジスタＱ１が形成される部分において、ｐ型の半導体層８６を除去して、結合トランジスタＱ１を形成する。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン９４を形成する。マスクパタン９４は、結合トランジスタＱ１が形成される部分において、ｐ型の半導体層８６を除去する部分が開口になる（覆われない）ように形成される。なお、平面図に示しているように、マスクパタン９４は、開口が第１アイランド３０１（Ｕ字状の右側部分）を横切るように設けられている。

次いで、マスクパタン９４で覆われていない部分において、ｐ型の半導体層８６をエッチング（取り除いて）して、真性の半導体層８５の表面を露出させる。
その後、マスクパタン９４を除去する。
これにより、結合トランジスタＱ１が形成される部分において、ｐ型の半導体層８６が除去され、結合トランジスタＱ１が形成される。なお、ｎ型の半導体層８４に到達しない範囲において、真性の半導体層８５が厚さ方向にエッチングされてもよい。ｎ型の半導体層８４がエッチングされなければ、結合トランジスタＱ１のベースＢ１と転送サイリスタＴ１の第２ゲートＧｔｓ１との接続抵抗が変動することが抑制される（図４（ｃ）参照）。

このとき、結合トランジスタＱ１の両側のマスクパタン９４（開口）がＵ字状の第１アイランド３０１の右側部分を横切る部分、すなわち、結合トランジスタＱ１の両側において、ｐ型の半導体層８３及び電流狭窄層８２もエッチングされる。そして、電流狭窄層８２の側面が露出する。
しかし、酸化工程は、既に終了しているので、結合トランジスタＱ１が形成される部分においては、電流狭窄層８２が酸化されることがない。

電流狭窄層８２により、発光サイリスタＬの周囲に電流の流れを阻止する電流阻止部８２ｂを設けることにより、発光サイリスタＬに流れる電流を中央部に集中させる（狭窄する）ことで、キャリア密度を高くして正孔と電子との結合効率を高くする。よって、発光サイリスタＬの発光効率が向上する。
しかし、結合トランジスタＱ及び転送サイリスタＴの周囲に電流阻止部８２ｂを設けると、オン状態における抵抗が増加する。また、結合トランジスタＱ及び転送サイリスタＴの特性が、酸化工程のばらつきの影響を受けて、ばらついてしまう。すなわち、結合トランジスタＱ及び転送サイリスタＴでは、電流狭窄層８２に電流阻止部８２ｂを設けないことが好ましい。
以上説明したように、本実施の形態における製造方法では、結合トランジスタＱ及び転送サイリスタＴなどが形成される制御部１０１における電流狭窄層８２に電流阻止部８２ｂが形成されないようにしている。

次に、マスクパタン９４の開口（覆わない部分）が、第１アイランド３０１（Ｕ字状の右側部分）を横切るように設けていることを説明する。
図８は、図７（ｃ）に示したトランジスタ形成工程における結合トランジスタＱ１の断面形状を説明する図である。図８（ａ１）、（ａ２）は、本実施の形態が適用される製造方法による場合、図８（ｂ１）、（ｂ２）は、本実施の形態が適用されない製造方法による場合である。ここでは、図６、図７におけるａ−ａ線での断面における結合トランジスタＱ１を示している。

結合トランジスタＱ１は、図６（ｃ）の分離工程で残された、ｐ型の半導体層８６を除けば（エッチングすれば）完成する。
ここでは、図８（ａ１）に示すように、本実施の形態が適用される製造方法では、マスクパタン９４の開口（覆わない部分）は、結合トランジスタＱ１が形成される部分の第１アイランド３０１を横切って設けられている。
このため、図８（ａ２）に示すように、ｐ型の半導体層８６が除去されるとともに、マスクパタン９４の開口（覆わない部分）に露出したｐ型の半導体層８３及び電流狭窄層８２も除去（エッチング）されてしまう。これにより、結合トランジスタＱ１などの周囲において、矢印αで示すように電流狭窄層８２の側面が露出することになる。

一方、図８（ｂ１）に示すように、本実施の形態が適用されない製造方法では、電流狭窄層８２の側面が露出しないようにするため、ｐ型の半導体層８６上にマスクパタン９４による開口（覆わない部分）を設ける。なお、マスクパタン９４による開口（覆わない部分）は、ウェットエッチングによるサイドエッチング量を考慮して設定される。
すると、ウェットエッチングでは、等方的にエッチングが進むため、図８（ｂ２）において矢印βで示すように、マスクパタン９４による開口（覆わない部分）の周囲に、ｐ型の半導体層８６が帯状に残る恐れがある。
すると、ｐ型の半導体層８６により、結合トランジスタＱ１のコレクタＣ１と転送サイリスタＴ１の第１ゲートＧｔｆ１とが接続されることになる（図４（ｃ）参照）。このため、結合トランジスタＱ１は、動作ができなくなってしまう。

マスクパタン９４による開口（覆わない部分）の大きさの調整や、エッチングの制御の精度向上により、ｐ型の半導体層８６が帯状に残らないようにすることが考えられる。しかし、マスクパタン９４のずれ（マスクずれ）などを考慮すると、現実的ではない。
そこで、本実施の形態が適用される製造方法では、図８（ａ１）、（ａ２）に示したように、マスクパタン９４を結合トランジスタＱ１が形成される部分の第１アイランド３０１を横切って設けることで、ｐ型の半導体層８６が帯状に残らないようにしている。

そして、本実施の形態が適用される製造方法では、結合トランジスタＱ１の周囲において、電流狭窄層８２の露出した側面が酸化されないように、酸化工程（図７（ｂ））をトランジスタ形成工程（図７（ｃ））の前に設けている。
なお、酸化工程（図７（ｂ））をトランジスタ形成工程（図７（ｃ））の後に設けると、結合トランジスタＱ１の周囲において、電流狭窄層８２の露出した側面が酸化されてしまう。よって、酸化工程（図７（ｂ））をトランジスタ形成工程（図７（ｃ））の後に設けないことがよい。

なお、ここでは、ｎ型オーミック電極３２１、３２２、ｐ型オーミック電極３３１、３３２及び裏面電極８９の形成について、説明しなかったが、ｎ型オーミック電極３２１、３２２は、図６（ｂ）のゲート形成工程の前、ｐ型オーミック電極３３１、３３２は、図６（ｂ）のゲート形成工程の後に、リフトオフなどにより形成すればよい。また、裏面電極８９は、図７（ｃ）のトランジスタ形成工程の後に、形成すればよい。

なお、エッチングは、エッチング液（エッチャント）を用いたウェットエッチングで行うとした。これは、反応性のガスをプラズマ化してエッチングするドライエッチングより、膜厚方向のエッチングの精度が高いためである。

本実施の形態では、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）はアノードが基板８０に接続されたアノードコモンとし、結合トランジスタＱはｐｎｐバイポーラトランジスタとして説明した。回路の極性を変更することによって、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）はカソードがｎ型の基板に接続されたカソードコモンとしてもよく、結合トランジスタＱはｎｐｎバイポーラトランジスタとしてもよい。

さらに、本実施の形態では、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱを含む発光チップＵで説明した。発光チップＵは、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱの他に、制御用のサイリスタ及び／又は制御用のトランジスタを含んでいてもよい。この場合には、転送サイリスタＴ、結合トランジスタＱ、制御用のサイリスタ及び／又は制御用のトランジスタを制御部１０１として、本発明を適用すればよい。

そして、本実施の形態では、発光素子を発光サイリスタＬとしたが、発光素子はｐ型の半導体層とｎ型の半導体層とが積層された発光ダイオード（ＬＥＤ）であってもよい。

７１…電源線、７２…第１転送信号線、７３…第２転送信号線、７５…点灯信号線、７５ａ…幹部、７５ｂ…枝部、８０…基板、８１、８３、８６…ｐ型の半導体層、８２…電流狭窄層、８２ａ…電流通過部、８２ｂ…電流阻止部、８４、８７…ｎ型の半導体層、８５…真性（イントリンシック）の半導体層、９１、９２、９３、９４…マスクパタン、１０１…制御部、１０２…発光部、φ１…第１転送信号、φ２…第２転送信号、φＩ…点灯信号、Ｇｌｆ（Ｇｌｆ１、Ｇｌｆ２、…）、Ｇｔｆ（Ｇｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…）…第１ゲート、Ｇｌｓ（Ｇｌｓ１、Ｇｌｓ２、…）、Ｇｔｓ（Ｇｔｓ１、Ｇｔｓ２、Ｇｔｓ３、…）…第２ゲート、Ｌ（Ｌ１、Ｌ２、Ｌ３、…）…発光サイリスタ、Ｔ（Ｔ１、Ｔ２、Ｔ３、…）…転送サイリスタ、Ｑ（Ｑ１、Ｑ２、Ｑ３、…）…結合トランジスタ、Ｕ…発光チップ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (3)

1. 複数の発光サイリスタを含む発光部と、当該複数の発光サイリスタに対応して設けられ、それぞれが対応する発光サイリスタの点灯を制御する複数のトランジスタを含む制御部と、を備えた発光部品の製造方法であって、
   基板上に、アルミニウムを含む電流狭窄層と、第１の導電型の第１の半導体層と、当該第１の導電型と異なる第２の導電型の第２の半導体層と、当該第１の導電型の第３の半導体層と、当該第２の導電型の第４の半導体層とを順に含むように積層した半導体積層体を形成する半導体積層体形成工程と、
   前記半導体積層体の前記第４の半導体層の一部を除去して前記複数の発光サイリスタのゲートを形成するゲート形成工程と、
   前記半導体積層体を、前記電流狭窄層に到達しない溝を形成して複数の島に分離する分離工程と、
   前記複数の島の前記発光部が構成される部分において、前記電流狭窄層の側面を露出させる電流狭窄層露出工程と、
   前記電流狭窄層の側面からアルミニウムを酸化させる酸化工程と、
   前記酸化工程の後に、前記複数のトランジスタが形成される部分の前記第３の半導体層を除去して当該トランジスタを形成するトランジスタ形成工程と
   を含む発光部品の製造方法。
2. 前記トランジスタ形成工程において、前記第３の半導体層を除去する際に用いるマスクパタンは、前記島の幅より広い開口を有することを特徴とする請求項１に記載の発光部品の製造方法。
3. 前記半導体積層体は、前記第２の半導体層と前記第３の半導体層との間に、真性の半導体層をさらに含み、
   前記トランジスタ形成工程において、前記第３の半導体層を除く際に、前記真性の半導体層の厚さ方向の一部を含んで除去することを特徴とする請求項１又は２に記載の発光部品の製造方法。

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