JP6696132B2 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents
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Description
本発明は、トランジスタの幅をゲートの幅より大きくしない場合に比べて、動作速度が向上した発光部品等を提供することを目的とする。
請求項2に記載の発明は、前記複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられた複数の転送サイリスタを備え、前記複数の転送サイリスタは、前記半導体積層体を分離して構成され、前記複数の転送サイリスタのそれぞれの転送サイリスタはカソード、アノード、第1のゲート及び第2のゲートを有し、当該第1のゲートが前記発光サイリスタのゲートに接続され、当該第2のゲートが前記トランジスタのベースに接続され、前記転送サイリスタは、前記トランジスタと、前記複数の発光サイリスタの配列方向と交差する方向に、当該トランジスタと直列に配置され、前記転送サイリスタは、当該転送サイリスタのカソード又はアノードが構成される半導体積層体における前記発光サイリスタの配列方向の幅が、前記トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅より小さく設定されていることを特徴とする請求項1に記載の発光部品である。
請求項3に記載の発明は、列状に配列された複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられ、当該発光サイリスタの点灯を制御する複数のトランジスタと、を含む発光手段と、前記発光手段から照射される光を結像させる光学手段と、を備え、前記複数の発光サイリスタ及び前記複数のトランジスタとは、導電型が異なる複数の半導体層を積層した半導体積層体を分離して構成され、前記複数の発光サイリスタのそれぞれの発光サイリスタはカソード、アノード及びゲートを有し、前記複数のトランジスタのそれぞれのトランジスタは、エミッタ、ベース及びコレクタを有し、当該トランジスタのコレクタは前記配列において次段に設けられる発光サイリスタのゲートに接続され、前記発光サイリスタのゲートと前記トランジスタとは、前記複数の発光サイリスタの配列の間隔内に並列に配置され、当該トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅が、当該発光サイリスタのゲートが構成される半導体積層体における当該発光サイリスタの配列方向の幅より大きく設定されていることを特徴とするプリントヘッドである。
請求項4に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、列状に配列された複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられ、当該発光サイリスタの点灯を制御する複数のトランジスタと、を含み、光学手段を介して前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記複数の発光サイリスタ及び前記複数のトランジスタとは、導電型が異なる複数の半導体層を積層した半導体積層体を分離して構成され、前記複数の発光サイリスタのそれぞれの発光サイリスタはカソード、アノード及びゲートを有し、前記複数のトランジスタのそれぞれのトランジスタは、エミッタ、ベース及びコレクタを有し、当該トランジスタのコレクタは前記配列において次段に設けられる発光サイリスタのゲートに接続され、前記発光サイリスタのゲートと前記トランジスタとは、前記複数の発光サイリスタの配列の間隔内に並列に配置され、当該トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅が、当該発光サイリスタのゲートが構成される半導体積層体における当該発光サイリスタの配列方向の幅より大きく設定されていることを特徴とする画像形成装置である。
請求項2の発明によれば、転送サイリスタの幅をトランジスタの幅より小さくしない場合に比べて、動作速度がより向上した発光部品が提供できる。
請求項3の発明によれば、トランジスタの幅をゲートの幅より大きくしない場合に比べて、動作速度が向上したプリントヘッドが提供できる。
請求項4の発明によれば、トランジスタの幅をゲートの幅より大きくしない場合に比べて、動作速度が向上した画像形成装置が提供できる。
また、基板上に複数の発光素子が列状に設けられ、順次点灯制御される自己走査型発光素子アレイ(SLED)を搭載する発光チップでは、発光素子として発光サイリスタが使用されている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
(画像形成装置1)
図1は、第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙25に多重転写させるために、この記録用紙25を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させるロールである駆動ロール22と、感光体ドラム12のトナー像を記録用紙25に転写させる転写手段の一例としての転写ロール23と、記録用紙25にトナー像を定着させる定着器24とを備えている。
その後、合成トナー像が静電転写された記録用紙25は、定着器24まで搬送される。定着器24に搬送された記録用紙25上の合成トナー像は、定着器24によって熱及び圧力による定着処理を受けて記録用紙25上に定着され、画像形成装置1から排出される。
図2は、プリントヘッド14の構成を示した断面図である。露光手段の一例としてのプリントヘッド14は、ハウジング61、感光体ドラム12を露光する複数の発光素子(第1の実施の形態では、発光サイリスタ)を備える光源部63を備えた発光手段の一例としての発光装置65、光源部63から出射された光を感光体ドラム12表面に結像させる光学手段の一例としてのロッドレンズアレイ64を備えている。
発光装置65は、前述した光源部63、光源部63を駆動する信号発生回路110(後述の図3参照)等を搭載する回路基板62を備えている。
図3は、発光装置65の上面図である。
図3に例として示す発光装置65では、光源部63は、回路基板62上に、40個の発光部品の一例としての発光チップU1〜U40が、主走査方向であるX方向に二列に千鳥状に配置して構成されている。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップU1〜U40は、発光チップU1から番号順に発光チップU40までを含む。
なお、第1の実施の形態では、発光チップUの数として、合計40個を用いたが、これに限定されない。
そして、発光装置65は、光源部63を駆動する信号発生回路110を搭載している。信号発生回路110は、例えば集積回路(IC)などで構成されている。なお、発光装置65が信号発生回路110を搭載していなくともよい。このときは、信号発生回路110は、発光装置65の外部に設けられ、発光チップU1〜U40を制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置65は信号発生回路110を備えているとして説明する。
発光チップU1〜U40の配列についての詳細は後述する。
発光チップUは、表面形状が長方形である表面において、一長辺側に長辺に沿って列状に設けられた複数の発光素子(第1の実施の形態では、発光サイリスタL1、L2、L3、…)から構成される発光部102を備えている。さらに、発光チップUは、表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備えている。なお、これらの端子は、発光チップUの一端部からφ1端子、Vga端子の順に設けられ、他端部からφI端子、φ2端子の順に設けられている。そして、発光部102は、Vga端子とφ2端子との間に設けられている。さらに、裏面にはVsub端子として裏面電極85(後述する図6参照)が設けられている。
前述したように、発光装置65の回路基板62には、信号発生回路110及び発光チップU1〜U40が搭載され、信号発生回路110と発光チップU1〜U40とを接続する配線(ライン)が設けられている。
信号発生回路110には、画像出力制御部30及び画像処理部40(図1参照)より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路110は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路110は、各種の制御信号に基づき、発光チップU1〜U40に、第1転送信号φ1、第2転送信号φ2を送信する転送信号発生部120を備えている。
そしてまた、信号発生回路110は、各種の制御信号に基づき、発光チップU1〜U40に、点灯信号φI1〜φI40をそれぞれ送信する点灯信号発生部140を備えている。なお、点灯信号φI1〜φI40をそれぞれ区別しないときは点灯信号φIと表記する。
さらにまた、信号発生回路110は、発光チップU1〜U40に電位の基準となる基準電位Vsubを供給する基準電位供給部160、発光チップU1〜U40の駆動のための電源電位Vgaを供給する電源電位供給部170を備えている。
奇数番号の発光チップU1、U3、U5、…は、それぞれの発光チップUの長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップU2、U4、U6、…も、同様にそれぞれの発光チップUの長辺方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップU1、U3、U5、…と偶数番号の発光チップU2、U4、U6、…とは、発光チップUに設けられた発光部102側の長辺が向かい合うように、互いに180°回転した状態で千鳥状に配列されている。そして、発光チップU間においても発光素子が主走査方向(X方向)に予め定められた間隔で並ぶように設定されている。なお、図4(b)の発光チップU1、U2、U3、…に、図4(a)に示した発光部102の発光素子の並び(第1の実施の形態では発光サイリスタL1、L2、L3、…の番号順)の方向を矢印で示している。
回路基板62には、発光チップUの裏面に設けられたVsub端子である裏面電極85(後述の図6参照)に接続され、基準電位Vsubを供給する電源ライン200aが設けられている。
そして、回路基板62には、発光チップUに設けられたVga端子に接続され、駆動のための電源電位Vgaを供給する電源ライン200bが設けられている。
なお、発光装置65が信号発生回路110を備えない場合には、発光装置65には、電源ライン200a、200b、第1転送信号ライン201、第2転送信号ライン202、点灯信号ライン204−1〜204−40は、信号発生回路110の代わりにコネクタなどに接続される。そして、コネクタなどに接続されるケーブルにより外部に設けられた信号発生回路110に接続される。
図5は、第1の実施の形態が適用される自己走査型発光素子アレイ(SLED)が搭載された発光チップUの回路構成を説明するための等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップU上のレイアウト(後述する図6参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端に示している。そして、発光チップUの裏面に設けられたVsub端子を、発光チップUの外に引き出して示している。
ここでは、信号発生回路110との関係において発光チップU1を例に、発光チップUを説明する。そこで、図5において、発光チップUを発光チップU1(U)と表記する。他の発光チップU2〜U40の構成は、発光チップU1と同じである。
そして、発光チップU1(U)は、発光サイリスタ列と同様に列状に配列された転送サイリスタT1、T2、T3、…から構成される転送サイリスタ列を備えている。
さらに、発光チップU1(U)は、電源線抵抗Rg1、Rg2、Rg3、…を備えている。
そして、発光サイリスタ列、転送サイリスタ列は、図5において上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。
なお、転送サイリスタTの数は、発光サイリスタLの数より多くてもよい。
図5では、発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。
後述するように、第1ゲート、第2ゲート、アノード、カソード、コレクタ、ベース、エミッタに相当する半導体層の部分にp型オーミック電極又はn型オーミック電極が設けられて配線によって接続される場合の他、半導体層を介して相互に接続されている場合がある。
ここでは、サイリスタ(発光サイリスタL、転送サイリスタT)及び結合トランジスタQは、回路記号で表記し、サイリスタ(発光サイリスタL、転送サイリスタT)の第1ゲート(後述するGlf、Gtf)、第2ゲート(後述するGts)を除いてアノード、カソードについては記号を用いない場合がある。同様に、結合トランジスタQのコレクタ(後述するC)を除いてエミッタ、ベースについては記号を表記しない場合がある。
転送サイリスタT、発光サイリスタLのそれぞれのアノードは、発光チップU1(U)の裏面電極85に接続されている(アノードコモン)。なお、結合トランジスタQのエミッタも発光チップU1(U)の裏面電極85に接続されている。
そして、これらのアノードは、Vsub端子である裏面電極85(後述の図6参照)を介して電源ライン200a(図4(b)参照)に接続されている。この電源ライン200aは、基準電位供給部160から基準電位Vsubが供給される。
一方、転送サイリスタTの配列に沿って、偶数番号(偶数番目)の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号ライン202(図4(b)参照)が接続され、転送信号発生部120から第2転送信号φ2が送信される。
番号が2以上の番号が連続する2個の転送サイリスタT間においても、同様に結合トランジスタQが接続されている。
なお、発光サイリスタLも第2ゲートを有しているが、他の素子と接続されていないので、符号を付さない。
ここでは、発光チップUと信号発生回路110との接続関係を示さないので、発光チップU1を例とすることを要しない。よって、発光チップUと表記する。
端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図4(a)と異なるが、説明の便宜上、図中左端部に示している。そして、p型の第1半導体層81の裏面に設けられたVsub端子は、p型の第1半導体層81の外に引き出して示している。図4(a)に対応させて端子を設けるとすると、φ2端子、φI端子、電流制限抵抗R2は、図6(a)においてp型の第1半導体層81の右端部に設けられる。なお、スタート抵抗R0は、転送サイリスタ列において転送を開始する側の端部に置かれる。
そして、図6(a)では、配線(電源線71、第1転送信号線72、第2転送信号線73、点灯信号線75など)を破線で示し、配線の下の構造が分かるように表記している。
後述するように、これらのアイランドでは、n型の第4半導体層84又はp型の第3半導体層83の一部又は全部が除去されることで、発光サイリスタL、転送サイリスタT、結合トランジスタQ、電源線抵抗Rgなどが構成されている。
第4アイランド304、第5アイランド305、第6アイランド306は、第2アイランド302、第3アイランド303と同様な平面形状であって、第4アイランド304にはスタート抵抗R0が、第5アイランド305には電流制限抵抗R1が、第6アイランド306には電流制限抵抗R2が設けられている。
また、図6(b)に示すように、p型の第1半導体層81の裏面にはVsub端子となる裏面電極85が設けられている。
平面形状がU字状の第1アイランド301において、U字の中央部に設けられた発光サイリスタL1は、p型の第1半導体層81をアノードとし、周囲を取り除いたn型の第4半導体層84の領域311をカソードとする。n型の第4半導体層84の領域311上にn型オーミック電極321が設けられている。なお、p型の第1半導体層81をアノード層、n型の第4半導体層84をカソード層、n型オーミック電極321をカソードと表記することがある。
さらに、p型の第3半導体層83が第1ゲートGlf1であって、n型の第4半導体層84を取り除いて露出させたp型の第3半導体層83上に、第1アイランド301のU字の内側に沿ってp型オーミック電極331が設けられている。p型オーミック電極331は、U字の一方の側(図6(a)において右側)では、その中央部に設けられた転送サイリスタT1の近傍まで延びていて、U字の他方の側(図6(a)において左側)では、U字の端部まで延びている。なお、p型の第3半導体層83を第1オーミック層、p型オーミック電極331を第1ゲートGlf1と表記することがある。そして、n型の第2半導体層82が第2ゲートGls1である。なお、n型の第2半導体層82を第2ゲート層と表記することがある。
さらに、p型の第3半導体層83が第1ゲートGtf1である。p型の第3半導体層83上のp型オーミック電極331を、第1ゲートGtf1と表記することがある。すなわち、発光サイリスタL1の第1ゲートGlf1及び転送サイリスタT1の第1ゲートGtf1は、p型オーミック電極331で共通である。よって、p型オーミック電極331は、第1ゲートGtf1(Glf1)と表記されることがある。
そして、n型の第2半導体層82が第2ゲートGts1である。なお、n型の第2半導体層82を第2ゲート層と表記することがある。
また、発光サイリスタL1の第2ゲートGls1として働く部分のn型の第2半導体層82、転送サイリスタT1の第2ゲートGts1として働く部分のn型の第2半導体層82及び結合トランジスタQ1のベースとして働く部分のn型の第2半導体層82は繋がって(連続して)いる。
発光サイリスタL1の第1ゲートGlf1として働く部分のp型の第3半導体層83と転送サイリスタT1の第1ゲートGtf1として働く部分のp型の第3半導体層83とはつながって(連続して)いる。
点灯信号線75は幹部75aと複数の枝部75bとを備え、幹部75aは発光サイリスタ列の列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、第1アイランド301に設けられた発光サイリスタL1のn型の第4半導体層84の領域311上のn型オーミック電極321(カソード)と接続されている。第1アイランド301と同様なアイランドに設けられた、他の発光サイリスタLのカソードも同様にして、点灯信号線75に接続されている。そして、点灯信号線75はφI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソードに接続されている。第2転送信号線73は、第6アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
平面形状がU字状の第1アイランド301のU字の一方の側の端部に設けられたp型オーミック電極332(結合トランジスタQ1のコレクタC1)は、第3アイランド303に設けられた電源線抵抗Rg2のp型オーミック電極335に接続配線77で接続されている。
ここでは説明を省略するが、他の発光サイリスタL、転送サイリスタT、結合トランジスタQ、電源線抵抗Rgについても同様である。
このようにして、図5に示した発光チップU1(U)が構成される。
ここで、転送サイリスタT及び結合トランジスタQを説明する。
図7は、転送サイリスタT1及び結合トランジスタQ1を説明する図である。図7(a)は、転送サイリスタT1及び結合トランジスタQ1を等価なトランジスタの記号により表記した図である。図7(b)は、図7(a)において、転送サイリスタT1をサイリスタの記号で表記するとともに、隣接する転送サイリスタT2を加えて示した図である。図7(c)は、転送サイリスタT1及び結合トランジスタQ1の断面図である。なお、図7(c)は、図6(b)の断面図において、転送サイリスタT1と結合トランジスタQ1との部分を拡大した図である。
図7では、説明を容易にするため、転送サイリスタT1のアノードA1、カソードK1、転送サイリスタT2のアノードA2、カソードK2及び結合トランジスタQ1のエミッタE1、ベースB1、コレクタC1とする。
サイリスタ(転送サイリスタT、発光サイリスタL)及び結合トランジスタQは、図6に示したように、p型半導体層(p型の第1半導体層81、p型の第3半導体層83)、n型半導体層(n型の第2半導体層82、n型の第4半導体層84)を積層して構成される。これらはGaAs、GaAlAsなどにより構成されるとして、p型半導体層とn型半導体層とで構成されるpn接合の拡散電位(順方向電位)Vdを一例として1.5Vとする。
転送サイリスタT1のアノードA1であるp型の第1半導体層81は、裏面電極85に供給される基準電位Vsub(「H」(0V))になっている。
ここで、転送サイリスタT1のカソードK1に接続された第1転送信号線72が、「L」(−3.3V)となるとする。
このとき、第1ゲートGtf1が、「L」(−3.3V)に拡散電位Vd(1.5V)を加えた値、ここでは−1.8Vより高い(正の側を高いといい、負の側を低いという。)電位になると、npnトランジスタTr2のエミッタ−ベース間が順バイアスになり、オフ状態からオン状態に移行する。すると、npnトランジスタTr2のコレクタが「L」(−3.3V)側に引き込まれ、pnpトランジスタTr1のエミッタ(「H」(0V))−ベース間が順バイアスになって、pnpトランジスタTr1もオフ状態からオン状態に移行する。すなわち、pnpトランジスタTr1及びnpnトランジスタTr2がともにオン状態になって、転送サイリスタT1がオフ状態からオン状態に移行する。転送サイリスタT1がオフ状態からオン状態に移行することをターンオンと表記する。
オン状態の転送サイリスタT1のカソードK1は、アノードA1の電位(「H」(0V))から拡散電位Vd(1.5V)を引いた電位に近い電位(絶対値が1.5Vより大きい負の電位)となる。なお、カソードK1の電位は、オン状態の転送サイリスタT1に電流を供給する電源の電流供給能力で設定される。
一方、オン状態の転送サイリスタT1は、アノードA1の電位(「H」(0V))から拡散電位Vd(1.5V)を引いた電位より高い電位がカソードK1に印加されると、オン状態からオフ状態に移行する。転送サイリスタT1がオン状態からオフ状態に移行することをターンオフと表記する。例えば、カソードK1が「H」(0V)になると、オン状態を維持するために必要な維持電圧(−1.5Vより低い電位)より高い電位であるとともに、カソードK1の電位とアノードA1の電位とが同じになるので、転送サイリスタT1はターンオフする。
転送サイリスタT1がオフ状態にあるときは、結合トランジスタQ1もオフ状態にある。
前述したように、転送サイリスタT1がターンオンする際に、pnpトランジスタTr1のエミッタ(アノードA1)−ベース(第2ゲートGts1)間が順バイアスになる。すると、第2ゲートGts1は結合トランジスタQ1のベースB1に接続されているので、結合トランジスタQ1のエミッタE1−ベースB1間も順バイアスになって、結合トランジスタQ1がオフ状態からオン状態に移行する。
なお、結合トランジスタQ1のエミッタE1−ベースB1間が、エミッタE1(「H」(0V))から拡散電位Vd(1.5V)を引いた電位より高くなると、結合トランジスタQ1はオン状態からオフ状態に移行する。
前述したように、転送サイリスタT1がターンオンすると、結合トランジスタQ1がオフ状態からオン状態に移行する。結合トランジスタQ1のコレクタC1は、電源線抵抗Rg2を介して、電源電位Vga(「L」(−3.3V))の電源線71に接続されるとともに、転送サイリスタT2の第1ゲートGtf2に接続されている。よって、結合トランジスタQ1のコレクタC1(転送サイリスタT2の第1ゲートGtf2)の電位は、結合トランジスタQ1及び電源線抵抗Rg2を流れる電流と、結合トランジスタQ1及び電源線抵抗Rg2のそれぞれの抵抗によって決まる。
すると、転送サイリスタT2のしきい電圧は、第1ゲートGtf2の電位(−1V)から拡散電位Vd(1.5V)を引いた電位(−2.5V)になる。よって、第2転送信号線73の電位が、この電位(−2.5V)より低くなると、転送サイリスタT2がターンオンする。
また、図7(a)に示すように、転送サイリスタT1の第2ゲートGts1と結合トランジスタQ1のベースB1とは接続されている。よって、n型の第2半導体層82は、転送サイリスタT1が構成される部分と結合トランジスタQ1が構成される部分とで繋がって(連続して)いることが求められる。
なお、転送サイリスタT1のカソードK1と結合トランジスタQ1のコレクタC1との間を距離(間隔)DQとする。
次に、発光装置65の動作について説明する。
前述したように、基準電位Vsubを「H」(0V)、電源電位Vgaを「L」(−3.3V)として説明する。また、第1転送信号φ1、第2転送信号φ2、点灯信号φIは、「H」(0V)と「L」(−3.3V)との2つの電位を有する信号であるとして説明する。なお、「H」(0V)を「H」、「L」(−3.3V)を「L」と略して表記することがある。
図4に示したように、基準電位Vsub(「H」(0V))、電源電位Vga(「L」(−3.3V))は、回路基板62上のすべての発光チップU1〜U40に共通に供給される。同様に、第1転送信号φ1、第2転送信号φ2は、発光チップU1〜U40に共通(並列)に送信される。
一方、点灯信号φI1〜φI40は、発光チップU1〜U40のそれぞれに個別に送信される。点灯信号φI1〜φI40は、画像データに基づいて、各発光チップU1〜U40の発光サイリスタLを点灯又は非点灯に設定する信号である。よって、点灯信号φI1〜φI40は、画像データによって相互に波形が異なる。しかし、点灯信号φI1〜φI40は、同じタイミングで並列に送信される。
発光チップU1〜U40は並列に駆動されるので、発光チップU1の動作を説明すれば足りる。
図8は、発光装置65及び発光チップUの動作を説明するためのタイミングチャートである。
図8では、発光チップU1の発光サイリスタL1〜L5の5個の発光サイリスタLの点灯又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図8では、発光チップU1の発光サイリスタL1、L2、L3、L5を点灯させ、発光サイリスタL4を消灯(非点灯)としている。
前述したように、他の発光チップU2〜U40は、発光チップU1と並行して動作するため、発光チップU1の動作を説明すれば足りる。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間T(1)、T(2)、T(3)、…の長さを可変としてもよい。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」であって、時刻eで「H」から「L」に移行する。そして、期間T(2)の終了時刻iにおいて「L」を維持している。
第1転送信号φ1と第2転送信号φ2とを比較すると、第2転送信号φ2は、第1転送信号φ1を時間軸上で期間T後ろにずらしたものに当たる。第1転送信号φ1は、期間T(1)及び期間T(2)での波形を、期間T(3)以降において繰り返す。一方、第2転送信号φ2は、期間T(1)において破線で示す波形及び期間T(2)での波形を、期間T(3)以降において繰り返す。第2転送信号φ2の期間T(1)の波形が期間T(3)以降と異なるのは、期間T(1)は発光装置65が動作を開始する期間であるためである。
発光サイリスタL1を点灯させる場合、点灯信号φI1は、期間T(1)の開始時刻bにおいて「H」であって、時刻cで「H」から「L」に移行する。そして、時刻dで「L」から「H」に移行し、期間T(1)の終了時刻eにおいて「H」を維持している。
(1)時刻a
<発光装置65>
時刻aにおいて、発光装置65の信号発生回路110の基準電位供給部160は、基準電位Vsub(「H」(0V))を設定する。電源電位供給部170は、電源電位Vga(「L」(−3.3V))を設定する。すると、発光装置65の回路基板62上の電源ライン200aは基準電位Vsub(「H」(0V))になり、発光チップU1〜U40のそれぞれのVsub端子は「H」になる。同様に、電源ライン200bは電源電位Vga(「L」(−3.3V))になり、発光チップU1〜U40のそれぞれのVga端子は「L」になる(図4参照)。これにより、発光チップU1〜U40のそれぞれの電源線71は「L」になる(図5参照)。
なお、図8及び以下における説明では、電位がステップ(階段)状に変化するとしているが、電位は徐々に変化する。よって、電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタがターンオン又はターンオフし、結合トランジスタQがオン状態とオフ状態との間で変化しうる。
<発光チップU1>
転送サイリスタT、発光サイリスタLのアノードはVsub端子に接続されているので、「H」(0V)に設定される。
なお、第1ゲートGtf1の電位は、電源線抵抗Rg1、スタート抵抗R0、電流制限抵抗R2により設定できる。
そして、発光サイリスタL1の第1ゲートGlf1は、転送サイリスタT1の第1ゲートGtf1に接続されているので、発光サイリスタL1のしきい電圧も−2.5Vになっている。
また、発光サイリスタL2、3、4、…の第1ゲートGlf2、Glf3、Glf4、…は、それぞれ転送サイリスタT2、T3、T4、…の第1ゲートGtf2、Gtf3、Gtf4、…に接続されているので、しきい電圧は−4.8Vである。
図8に示す時刻bにおいて、第1転送信号φ1が、「H」から「L」に移行する。これにより発光装置65が動作を開始する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が「H」から「L」(−3.3V)に移行する。すると、しきい電圧が−2.5Vである転送サイリスタT1のカソードの電位が「L」(−3.3V)になるので、転送サイリスタT1がターンオンする。しかし、第1転送信号線72にカソードが接続された番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が−4.8Vであるのでターンオンできない。一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
しかし、第2転送信号線73は、「H」(0V)であるので、発光サイリスタL2はターンオンしない。
なお、以下では、オン状態の転送サイリスタT、結合トランジスタQ、発光サイリスタLを表記し、オフ状態の転送サイリスタT、結合トランジスタQ、発光サイリスタLについては表記しない。
時刻cにおいて、点灯信号φI1が「H」から「L」に移行する。
点灯信号φI1が「H」から「L」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75が「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−1.5Vである発光サイリスタL1がターンオンして、点灯(発光)する。これにより、点灯信号線75の電位が−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)になる。なお、発光サイリスタL2はしきい電圧が−2.5Vであるが、しきい電圧が−1.5Vと高い発光サイリスタL1がターンオンして、点灯信号線75が−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)になるので、発光サイリスタL2はターンオンしない。
時刻cの直後において、転送サイリスタT1、結合トランジスタQ1がオン状態にあって、発光サイリスタL1がオン状態で点灯(発光)している。
時刻dにおいて、点灯信号φI1が「L」から「H」に移行する。
点灯信号φI1が「L」から「H」に移行すると、電流制限抵抗RI及びφI端子を介して、点灯信号線75の電位が「L」から「H」に移行する。すると、発光サイリスタL1は、アノードとカソードとがともに「H」になるのでターンオフして消灯(非点灯)する。発光サイリスタL1の点灯期間は、点灯信号φI1が「H」から「L」に移行した時刻cから、点灯信号φI1が「L」から「H」に移行する時刻dまでの、点灯信号φI1が「L」である期間となる。
時刻dの直後において、転送サイリスタT1、結合トランジスタQ1がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」から「L」に移行する。ここで、発光サイリスタL1を点灯制御する期間T(1)が終了し、発光サイリスタL2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」から「L」に移行する。前述したように、転送サイリスタT2は、しきい電圧が−2.5Vになっているので、ターンオンする。これにより、第1ゲートGtf2(Glf2)の電位が「H」(0V)になる。よって、発光サイリスタL2のしきい電圧は−1.5Vになる。
転送サイリスタT2がターンオンすることにより、結合トランジスタQ2がオフ状態からオン状態に移行し、転送サイリスタT3の第1ゲートGtf3が−1Vになる。よって、転送サイリスタT3及び発光サイリスタL3のしきい電圧が−2.5Vになる。
なお、番号が4以上の転送サイリスタT及び発光サイリスタLのしきい電圧は−4.8Vである。
なお、点灯信号φI1は「H」(0V)であるので、いずれの発光サイリスタLも点灯しない。
時刻eの直後において、転送サイリスタT1、T2、結合トランジスタQ1、Q2がオン状態にある。
時刻fにおいて、第1転送信号φ1が「L」から「H」に移行する。
第1転送信号φ1が「L」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノードとカソードとがともに「H」になって、ターンオフする。
第1ゲートGtf1(Glf1)は、電源線抵抗Rg1を介して電源線71(「L」(−3.3V))に接続されるとともに、スタート抵抗R0を介して「L」(−3.3V)である第2転送信号線73に接続されている。よって、第1ゲートGtf1(Glf1)の電位は「H」(0V)から「L」(−3.3V)になる。これにより、転送サイリスタT1及び発光サイリスタL1のしきい電圧は−4.8Vになる。
時刻fの直後において、転送サイリスタT2がオン状態にある。
時刻gにおいて、点灯信号φI1が「H」から「L」に移行すると、時刻cでの発光サイリスタL1と同様に、発光サイリスタL2がターンオンして、点灯(発光)する。
そして、時刻hにおいて、点灯信号φI1が「L」から「H」に移行すると、時刻dでの発光サイリスタL1と同様に、発光サイリスタL2がターンオフして消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」から「L」に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−2.5Vの転送サイリスタT3がターンオンする。このとき、転送サイリスタT1はしきい電圧が−4.8Vであるので、ターンオンできない。
時刻iで、発光サイリスタL2を点灯制御する期間T(2)が終了し、発光サイリスタL3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
そして、転送サイリスタTがターンオンすると、第1ゲートGtfが「H」(0V)になる。転送サイリスタTの第1ゲートGtfと発光サイリスタLの第1ゲートGlfとは接続されているので、発光サイリスタLのしきい電圧が−1.5Vとなる。そして、点灯信号φIが「H」(0V)から「L」(−3.3V)に移行するタイミングにおいて、発光サイリスタLがターンオンして点灯(発光)する。
すなわち、転送サイリスタTはオン状態になることで、点灯制御の対象である発光サイリスタLを指定し、点灯可能な状態に設定する。点灯信号φIは、点灯制御の対象である点灯可能な状態となった発光サイリスタLを点灯又は非点灯に設定する。
このように、画像データに応じて点灯信号φIの波形を設定することで、各発光サイリスタLの点灯又は非点灯を制御する。
このようにすると、結合させるダイオードの拡散電位も1.5Vであるので、ターンオンする前の転送サイリスタTのしきい電圧は−3Vであって、第1転送信号φ1及び第2転送信号φ2の「L」(−3.3V)との差は−0.3Vに過ぎない。
これに対して、第1の実施の形態が適用される発光チップUでは、転送サイリスタTのターンオンする前のしきい電圧は−2.5Vであって、第1転送信号φ1及び第2転送信号φ2の「L」(−3.3V)との差は、−0.8Vと絶対値において大きい。
第1の実施の形態が適用される発光チップUの製造方法について説明する。
図9は、第1の実施の形態が適用される発光チップUの製造方法を説明する断面図である。図9(a)は、半導体積層体形成工程、図9(b)は、第1ゲート及びコレクタ出しエッチング工程、図9(c)は、分離エッチング工程、図9(d)は、アイランドエッチング工程である。なお、図9は、図6(b)に示した断面図において、第1アイランド301の転送サイリスタT1及び結合トランジスタQ1の部分を示している。
そして、転送サイリスタT1が構成される部分において、カソードとして働くn型の第4半導体層84(カソード層)の領域312上にn型オーミック電極322を形成する。さらに、露出させたp型の第3半導体層83上に、第1ゲートGtf1として働くp型オーミック電極331を形成する。そして、結合トランジスタQ1が構成される部分において、露出させたp型の第3半導体層83上に、コレクタC1として働くp型オーミック電極332を形成する。
分離エッチング工程では、n型の第2半導体層82の表面を露出させるようにエッチングが行われる。
及び、一部のp型の第1半導体層81をエッチングして、第1アイランド301を形成するアイランドエッチングを行う(アイランドエッチング工程)。
アイランドエッチング工程では、p型の第1半導体層81の厚さ方向の一部をエッチングするようにエッチングが行われる。
ここでは、転送サイリスタT1と結合トランジスタQ1とが構成される第1アイランド301を例として説明したが、他のアイランド(第2アイランド〜第6アイランド及び符号を付さないアイランド)も同様である。
半導体積層体をエッチングして形成されたアイランドはメサと呼ばれ、アイランドを形成するエッチングはメサエッチングと呼ばれることがある。
図10は、第1アイランド301を拡大して示す図である。図10(a)は、第1の実施の形態が適用される発光チップU、図10(b)は第1の実施の形態が適用されない発光チップUである。
図10(a)、(b)では、発光サイリスタL1が設けられた第1アイランド301を第1アイランド301−1とし、発光サイリスタL2が設けられた第1アイランド301と同様なアイランドを第1アイランド301−2と表記している。そして、第1アイランド301−1を構成する各要素(領域311など)に−1を付け、第1アイランド301−2を構成する各要素に−2を付けて区別する。なお、第1アイランド301−1、301−2をそれぞれ区別しない場合は、これまでと同様に第1アイランド301と表記する。
そして、転送サイリスタT1がターンオンすると、結合トランジスタQ1がオフ状態からオン状態に移行する。すると、結合トランジスタQ1のコレクタC1に接続された転送サイリスタT2の第1ゲートGtf2は、電源電位Vga(「L」(−3.3V))から−1Vに移行する。なお、前述したように、−1Vは、結合トランジスタQ1及び電源線抵抗Rg2を流れる電流と、結合トランジスタQ1及び電源線抵抗Rg2のそれぞれの抵抗によって決まる値である。
これには、結合トランジスタQの駆動能力を向上させるとともに、結合トランジスタQの負荷の軽減が求められる。
そこで、第1の実施の形態の発光チップUでは、発光サイリスタLを配列する間隔pを変更することなく、間隔p内において、結合トランジスタQの幅WQを大きくし、且つ、容量CGとして働く第1ゲートGtf(Glf)の幅WGを小さくすることで、結合トランジスタQの駆動能力(電流増幅率β′)を大きく、且つ、負荷容量(容量CG)を小さくしている。
第1の実施の形態が適用される発光チップUでは、転送サイリスタT(結合トランジスタQ1の場合の転送サイリスタT1)の幅WTは、結合トランジスタQの幅WQに合わせて広く設定されている(図10(a)参照)。
しかし、転送サイリスタTの面積(主にカソードの面積)は、カソード−アノード間の容量に関連するため、転送サイリスタTの動作速度に影響する。すなわち、転送サイリスタTの面積が小さいほど、転送サイリスタTの動作が速くなる。そして、転送サイリスタTは、オン状態が維持される電流を流せばよい。
他の構成は、第1の実施の形態と同様である。よって、第1の実施の形態が適用される発光チップUとの違いを説明する。
図11(b)に示すように、転送サイリスタTの幅WT′は、図10(a)に示した第1の実施の形態の場合の転送サイリスタTの幅WTに比べて、小さくなっている。
これにより、転送サイリスタTのターンオン及びターンオフの速度が向上する。
しかし、図11(b)に示すように、転送サイリスタT1から結合トランジスタQ1への電流が、結合トランジスタQ1の一部に集中することなく流れるようにするためには、転送サイリスタTのp型の第3半導体層(p型ゲート層)83の幅を転送サイリスタTの幅WT′に合わせて狭くすることを要しない。
すなわち、図11(b)に示すように、転送サイリスタT1から結合トランジスタQ1に矢印Iで示すように電流が流れることがよい。
Claims (4)
- 列状に配列された複数の発光サイリスタと、
前記複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられ、当該発光サイリスタの点灯を制御する複数のトランジスタと、を備え、
前記複数の発光サイリスタ及び前記複数のトランジスタは、導電型が異なる複数の半導体層を積層した半導体積層体を分離して構成され、
前記複数の発光サイリスタのそれぞれの発光サイリスタはカソード、アノード及びゲートを有し、前記複数のトランジスタのそれぞれのトランジスタは、エミッタ、ベース及びコレクタを有し、当該トランジスタのコレクタは前記配列において次段に設けられる発光サイリスタのゲートに接続され、
前記発光サイリスタのゲートと前記トランジスタとは、前記複数の発光サイリスタの配列の間隔内に並列に配置され、当該トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅が、当該発光サイリスタのゲートが構成される半導体積層体における当該発光サイリスタの配列方向の幅より大きく設定されていることを特徴とする発光部品。 - 前記複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられた複数の転送サイリスタを備え、
前記複数の転送サイリスタは、前記半導体積層体を分離して構成され、
前記複数の転送サイリスタのそれぞれの転送サイリスタはカソード、アノード、第1のゲート及び第2のゲートを有し、当該第1のゲートが前記発光サイリスタのゲートに接続され、当該第2のゲートが前記トランジスタのベースに接続され、
前記転送サイリスタは、前記トランジスタと、前記複数の発光サイリスタの配列方向と交差する方向に、当該トランジスタと直列に配置され、
前記転送サイリスタは、当該転送サイリスタのカソード又はアノードが構成される半導体積層体における前記発光サイリスタの配列方向の幅が、前記トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅より小さく設定されていることを特徴とする請求項1に記載の発光部品。 - 列状に配列された複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられ、当該発光サイリスタの点灯を制御する複数のトランジスタと、を含む発光手段と、
前記発光手段から照射される光を結像させる光学手段と、を備え、
前記複数の発光サイリスタ及び前記複数のトランジスタとは、導電型が異なる複数の半導体層を積層した半導体積層体を分離して構成され、
前記複数の発光サイリスタのそれぞれの発光サイリスタはカソード、アノード及びゲートを有し、前記複数のトランジスタのそれぞれのトランジスタは、エミッタ、ベース及びコレクタを有し、当該トランジスタのコレクタは前記配列において次段に設けられる発光サイリスタのゲートに接続され、
前記発光サイリスタのゲートと前記トランジスタとは、前記複数の発光サイリスタの配列の間隔内に並列に配置され、当該トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅が、当該発光サイリスタのゲートが構成される半導体積層体における当該発光サイリスタの配列方向の幅より大きく設定されていることを特徴とするプリントヘッド。 - 像保持体と、
前記像保持体を帯電する帯電手段と、
列状に配列された複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれの発光サイリスタに対してそれぞれ設けられ、当該発光サイリスタの点灯を制御する複数のトランジスタと、を含み、光学手段を介して前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
前記複数の発光サイリスタ及び前記複数のトランジスタとは、導電型が異なる複数の半導体層を積層した半導体積層体を分離して構成され、
前記複数の発光サイリスタのそれぞれの発光サイリスタはカソード、アノード及びゲートを有し、前記複数のトランジスタのそれぞれのトランジスタは、エミッタ、ベース及びコレクタを有し、当該トランジスタのコレクタは前記配列において次段に設けられる発光サイリスタのゲートに接続され、
前記発光サイリスタのゲートと前記トランジスタとは、前記複数の発光サイリスタの配列の間隔内に並列に配置され、当該トランジスタのコレクタが構成される半導体積層体における当該発光サイリスタの配列方向の幅が、当該発光サイリスタのゲートが構成される半導体積層体における当該発光サイリスタの配列方向の幅より大きく設定されていることを特徴とする画像形成装置。
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