JP5884767B2 - 発光部品、プリントヘッド及び画像形成装置 - Google Patents

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Description

本発明は、発光部品、プリントヘッド及び画像形成装置に関する。
特許文献１には、第１のトラジスタと第２のトランジスタで構成される発光素子多数個を、一次元，二次元，もしくは三次元的に配列し、各発光素子の前記第１のトランジスタの第１の制御電極を、各発光素子に対して一定方向近傍に位置する少なくとも２つの発光素子の前記第２のトランジスタの第２の制御電極に、第３のトランジスタを介して接続し、各発光素子に、外部からクロックパルスを印加するクロックラインを接続した発光素子アレイであって、前記発光素子の第１のトランジスタと前記第３のトランジスタとは、カレントミラー回路を構成し、発光状態にある発光素子に接続されている前記第３のトランジスタが、それが接続されている他の発光素子の前記第２の制御電極の電位を、前記クロックパルスが印加されたときに発光状態となるように制御する自己走査型発光素子アレイが記載されている。
特許第２７８４０１１号公報
本発明は、転送サイリスタにおける転送不良の発生を抑制した発光部品等を提供することを目的とする。
請求項１に記載の発明は、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、順にオン状態に移行する複数の転送サイリスタと、前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成され、前記複数の転送サイリスタのオン状態が転送される順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように接続され、当該前段の転送サイリスタがオン状態になることによりオン状態になって当該後段の転送サイリスタをオン状態に移行可能な状態に設定するとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続する複数の結合トランジスタと、前記複数の転送サイリスタのそれぞれの前記第３半導体層と電力を供給する配線との間にそれぞれ設けられた複数の第１抵抗と、前記複数の転送サイリスタのそれぞれの前記第４半導体層に共通に接続されて当該複数の転送サイリスタのそれぞれをオン状態に設定する電位を供給する配線の端部に設けられ、当該複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された前記複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と前記第１抵抗の抵抗値との積より抵抗値が小さい第２抵抗と、前記半導体積層体にて構成され、前記複数の転送サイリスタにおけるオン状態の転送サイリスタに対応して点灯可能な状態に設定され、オフ状態からオン状態に移行することにより予め定められた波長の光を出射する複数の発光サイリスタと、前記半導体積層体にてそれぞれが構成されるとともに、前記複数の結合トランジスタのいずれかの結合トランジスタと接続され、当該結合トランジスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行する複数の書込サイリスタと、前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成されるとともに、前記複数の書込サイリスタのそれぞれの書込サイリスタに対応してそれぞれ設けられるとともに、前記複数の発光サイリスタのいずれかの発光サイリスタと接続されて設けられ、当該書込サイリスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行して、前記複数の発光サイリスタにおいて接続される発光サイリスタを点灯可能な状態に設定する複数の書込トランジスタとを備える発光部品である。
請求項２に記載の発明は、前記第２抵抗は、当該第２抵抗の抵抗値の２倍が前記複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された前記複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と前記第１抵抗の抵抗値との積より小さいことを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記複数の転送サイリスタにおいて当該結合トランジスタの後ろに接続された転送サイリスタと前記第１半導体層、前記第２半導体層、前記第３半導体層が連続していることを特徴とする請求項１又は２に記載の発光部品である。
請求項４に記載の発明は、前記複数の転送サイリスタのそれぞれの転送サイリスタは、当該転送サイリスタを構成する前記第４半導体層が設けられた前記第３半導体層が、オン状態が転送されていく側に向かう当該第４半導体層の一端部からの長さが、オン状態が転送されてきた側に向かう当該第４半導体層の他端部からの長さより短いことを特徴とする請求項３に記載の発光部品である。
請求項５に記載の発明は、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、順にオン状態に移行する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタのオン状態が転送される順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように接続され、当該前段の転送サイリスタがオン状態になることによりオン状態になって当該後段の転送サイリスタをオン状態に移行可能な状態に設定するとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続する複数の結合トランジスタと、当該複数の転送サイリスタのそれぞれの当該第３半導体層と電力を供給する配線との間にそれぞれ設けられた複数の第１抵抗と、当該複数の転送サイリスタのそれぞれの当該第４半導体層に共通に接続されて当該複数の転送サイリスタのそれぞれをオン状態に設定する電位を供給する配線の端部に設けられ、当該複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された当該複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と当該第１抵抗の抵抗値との積より抵抗値が小さい第２抵抗と、当該半導体積層体にて構成され、当該複数の転送サイリスタにおけるオン状態の転送サイリスタに対応して点灯可能な状態に設定され、オフ状態からオン状態に移行することにより予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成されるとともに、当該複数の結合トランジスタのいずれかの結合トランジスタと接続され、当該結合トランジスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行する複数の書込サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成されるとともに、当該複数の書込サイリスタのそれぞれの書込サイリスタに対応してそれぞれ設けられるとともに、当該複数の発光サイリスタのいずれかの発光サイリスタと接続されて設けられ、当該書込サイリスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行して、当該複数の発光サイリスタにおいて接続される発光サイリスタを点灯可能な状態に設定する複数の書込トランジスタと、を備える発光手段と、前記発光手段から出射される光を結像させる光学手段とを備えたプリントヘッドである。
請求項６に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、順にオン状態に移行する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタのオン状態が転送される順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように接続され、当該前段の転送サイリスタがオン状態になることによりオン状態になって当該後段の転送サイリスタをオン状態に移行可能な状態に設定するとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続する複数の結合トランジスタと、当該複数の転送サイリスタのそれぞれの当該第３半導体層と電力を供給する配線との間にそれぞれ設けられた複数の第１抵抗と、当該複数の転送サイリスタのそれぞれの当該第４半導体層に共通に接続されて当該複数の転送サイリスタのそれぞれをオン状態に設定する電位を供給する配線の端部に設けられ、当該複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された当該複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と当該第１抵抗の抵抗値との積より抵抗値が小さい第２抵抗と、当該半導体積層体にて構成され、当該複数の転送サイリスタにおけるオン状態の転送サイリスタに対応して点灯可能な状態に設定され、オフ状態からオン状態に移行することにより予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成されるとともに、当該複数の結合トランジスタのいずれかの結合トランジスタと接続され、当該結合トランジスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行する複数の書込サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成されるとともに、当該複数の書込サイリスタのそれぞれの書込サイリスタに対応してそれぞれ設けられるとともに、当該複数の発光サイリスタのいずれかの発光サイリスタと接続されて設けられ、当該書込サイリスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行して、当該複数の発光サイリスタにおいて接続される発光サイリスタを点灯可能な状態に設定する複数の書込トランジスタと、を備える発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備えた画像形成装置である。
請求項１の発明によれば、本構成を有しない場合に比べ、転送サイリスタの転送不良の発生が抑制できる。
請求項２の発明によれば、本構成を有しない場合に比べ、転送サイリスタの転送不良の発生がさらに抑制できる。
請求項３の発明によれば、本構成を有しない場合に比べ、発光部品がより小型にできる。
請求項４の発明によれば、本構成を有しない場合に比べ、転送サイリスタの転送不良が抑制できる。
請求項５の発明によれば、本構成を有しない場合に比べ、プリントヘッドの誤動作が抑制される。
請求項６の発明によれば、本構成を有しない場合に比べ、形成される画像に発生する乱れが抑制される。
第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 プリントヘッドの構成を示した断面図である。 第１の実施の形態が適用される発光装置の上面図である。 第１の実施の形態が適用される発光チップの構成、発光装置の信号発生回路の構成及び回路基板上の配線（ライン）の構成を示した図である。 第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 第１の実施の形態が適用される発光チップの平面レイアウト図及び断面図の一例である。 転送サイリスタ及び結合トランジスタを説明する図である。 第１の実施の形態が適用される発光装置及び発光チップの動作を説明するためのタイミングチャートである。 第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 第１の実施の形態が適用される発光チップの製造方法を説明する断面図である。 結合トランジスタのコレクタの電位（コレクタ電位）を説明する図である。 第２の実施の形態が適用される発光チップの平面レイアウト図及び断面図の一例である。 第２の実施の形態における連続する転送サイリスタＴ（ｎ−１）、Ｔ（ｎ）、Ｔ（ｎ＋１）の断面を示した図である。 第３の実施の形態が適用される発光装置の上面図である。 第３の実施の形態が適用される発光チップの構成、発光装置の信号発生回路の構成および回路基板上の配線構成を示した図である。 第３の実施の形態が適用される発光装置の発光チップをマトリクスの各要素として配置して示した図である。 第３の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。 第３の実施の形態が適用される発光チップの動作を説明するためのタイミングチャートである。 第３の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明するための等価回路図である。
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、帯電された感光体上に、画像情報を光記録手段により予め定められた波長の光を照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録用紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を主走査方向に複数、配列して発光素子アレイとしたＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ）を用いた記録装置が採用されている。
また、基板上に複数の発光素子が列状に設けられ、順次点灯制御される自己走査型発光素子アレイ（ＳＬＥＤ）を搭載する発光チップでは、発光素子として発光サイリスタが使用されている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
（画像形成装置１）
図１は第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される複数のエンジンを含む画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備えている。
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱及び圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。
（プリントヘッド１４）
図２は、プリントヘッド１４の構成を示した断面図である。露光手段の一例としてのプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光サイリスタ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、前述した光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備えている。
ハウジング６１は、例えば金属で形成され、回路基板６２及びロッドレンズアレイ６４を支持し、光源部６３の発光素子の発光面（後述する図６の領域３１１の表面）がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。
（発光装置６５）
図３は、第１の実施の形態が適用される発光装置６５の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＵ１〜Ｕ４０が、主走査方向であるＸ方向に二列に千鳥状に配置して構成されている。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、発光チップＵ１〜Ｕ４０は、発光チップＵ１から番号順に発光チップＵ４０までを含む。
発光チップＵ１〜Ｕ４０の構成は同じであってよい。よって、発光チップＵ１〜Ｕ４０をそれぞれ区別しないときは、発光チップＵと呼ぶ。
なお、第１の実施の形態では、発光チップＵの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５が信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＵ１〜Ｕ４０を制御する制御信号などを、ケーブルなどを介して供給する。ここでは、発光装置６５は信号発生回路１１０を備えているとして説明する。
発光チップＵ１〜Ｕ４０の配列についての詳細は後述する。
図４は、第１の実施の形態が適用される発光チップＵの構成、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示した図である。図４（ａ）は発光チップＵの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を示している。
はじめに、図４（ａ）に示す発光チップＵの構成を説明する。
発光チップＵは、表面形状が長方形である基板８０の表面において、一長辺側に長辺に沿って列状に設けられた複数の発光素子（第１の実施の形態では、発光サイリスタＬ１、Ｌ２、Ｌ３、…）から構成される発光部１０２を備えている。さらに、発光チップＵは、基板８０の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を備えている。なお、これらの端子は、基板８０の一端部からφ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φ２端子の順に設けられている。そして、発光部１０２は、Ｖｇａ端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極８５（後述する図６参照）が設けられている。
なお、「列状」とは、図４（ａ）に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されていてもよい。例えば、発光素子の発光面（後述する図６の領域３１１の表面）を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分又は数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、又は複数の発光素子毎に、ジグザグに配置されていてもよい。
次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成及び回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０及び発光チップＵ１〜Ｕ４０が搭載され、信号発生回路１１０と発光チップＵ１〜Ｕ４０とを接続する配線（ライン）が設けられている。
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０及び画像処理部４０（図１参照）より、画像処理された画像データ及び各種の制御信号が入力される。信号発生回路１１０は、これらの画像データ及び各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＵ１〜Ｕ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備えている。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＵ１〜Ｕ４０に、点灯信号φＩ１〜φＩ４０をそれぞれ送信する点灯信号発生部１４０を備えている。なお、点灯信号φＩ１〜φＩ４０をそれぞれ区別しないときは点灯信号φＩと表記する。
さらにまた、信号発生回路１１０は、発光チップＵ１〜Ｕ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＵ１〜Ｕ４０に電源電位Ｖｇａを与えて駆動する電力を供給する電源電位供給部１７０を備えている。
次に、発光チップＵ１〜Ｕ４０の配列について説明する。
奇数番号の発光チップＵ１、Ｕ３、Ｕ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＵ２、Ｕ４、Ｕ６、…も、同様にそれぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。そして、奇数番号の発光チップＵ１、Ｕ３、Ｕ５、…と偶数番号の発光チップＵ２、Ｕ４、Ｕ６、…とは、発光チップＵに設けられた発光部１０２側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＵ間においても発光素子が主走査方向（Ｘ方向）に予め定められた間隔で並ぶように設定されている。なお、図４（ｂ）の発光チップＵ１、Ｕ２、Ｕ３、…に、図４（ａ）に示した発光部１０２の発光素子の並び（第１の実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…の番号順）の方向を矢印で示している。
信号発生回路１１０と発光チップＵ１〜Ｕ４０とを接続する配線（ライン）について説明する。
回路基板６２には、発光チップＵの基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）に接続され、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＵに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。
回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＵ１〜Ｕ４０のφ１端子に第１転送信号φ１を送信するための第１転送信号ライン２０１、発光チップＵ１〜Ｕ４０のφ２端子に第２転送信号φ２を送信するための第２転送信号ライン２０２が設けられている。
そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、各発光チップＵ１〜Ｕ４０のそれぞれのφＩ端子に、それぞれ電流制限抵抗ＲＩを介して、点灯信号φＩ１〜φＩ４０を送信する点灯信号ライン２０４−１〜２０４−４０が設けられている。
回路基板６２上のすべての発光チップＵ１〜Ｕ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＵ１〜Ｕ４０に共通（並列）に送信される。一方、点灯信号φＩ１〜φＩ４０は、発光チップＵ１〜Ｕ４０にそれぞれ個別に送信される。
なお、発光装置６５が信号発生回路１１０を備えない場合には、発光装置６５には、電源ライン２００ａ、２００ｂ、第１転送信号ライン２０１、第２転送信号ライン２０２、点灯信号ライン２０４−１〜２０４−４０は、信号発生回路１１０の代わりにコネクタなどに接続される。そして、コネクタなどに接続されるケーブルにより外部に設けられた信号発生回路１１０に接続される。
（発光チップＵ）
図５は、第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＵ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との関係において発光チップＵ１を例に、発光チップＵを説明する。そこで、図５において、発光チップＵを発光チップＵ１（Ｕ）と表記する。他の発光チップＵ２〜Ｕ４０の構成は、発光チップＵ１と同じである。
発光チップＵ１（Ｕ）は、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列（発光部１０２（図４（ａ）参照））を備えている。
そして、発光チップＵ１（Ｕ）は、発光サイリスタ列と同様に列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…から構成される転送サイリスタ列を備えている。
また、発光チップＵ１（Ｕ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにして、それぞれのペアの間にｐｎｐバイポーラトランジスタである結合トランジスタＱ１、Ｑ２、Ｑ３、…を備えている。
さらに、発光チップＵ１（Ｕ）は、第１抵抗の一例としての抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…を備えている。
また、発光チップＵ１（Ｕ）は、１個のスタート抵抗Ｒ０を備えている。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた第２抵抗の一例としての電流制限抵抗Ｒ１、Ｒ２を備えている。
発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…は、図５中において、左側から番号順に配列されている。さらに、結合トランジスタＱ１、Ｑ２、Ｑ３、…、抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…も、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列は、図５において上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。
ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、結合トランジスタＱ１、Ｑ２、Ｑ３、…、抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…をそれぞれ区別しないときは、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、抵抗Ｒｇと表記する。
発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。第１の実施の形態で、発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴの数も１２８個である。同様に、抵抗Ｒｇの数も１２８個である。しかし、結合トランジスタＱの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴの数は、発光サイリスタＬの数より多くてもよい。
図５では、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。
サイリスタ（発光サイリスタＬ、転送サイリスタＴ）は、第１ゲート、第２ゲート、アノード、カソードを有する半導体素子である。結合トランジスタＱは、コレクタ、ベース、エミッタを有する半導体素子である。
後述するように、第１ゲート、第２ゲート、アノード、カソード、コレクタ、ベース、エミッタに相当する半導体層の部分にｐ型オーミック電極又はｎ型オーミック電極が設けられて配線によって接続される場合の他、半導体層を介して相互に接続されている場合がある。
ここでは、サイリスタ（発光サイリスタＬ、転送サイリスタＴ）及び結合トランジスタＱは、回路記号で表記し、サイリスタ（発光サイリスタＬ、転送サイリスタＴ）の第１ゲート（後述するＧｌｆ、Ｇｔｆ）、第２ゲート（後述するＧｔｓ）を除いてアノード、カソードについては記号を用いない場合がある。同様に、結合トランジスタＱのコレクタ（後述するＣ）を除いてエミッタ、ベースについては記号を表記しない場合がある。
では次に、発光チップＵ１（Ｕ）における各素子の電気的な接続について説明する。
転送サイリスタＴ、発光サイリスタＬのそれぞれのアノードは、発光チップＵ１（Ｕ）の基板８０に接続されている（アノードコモン）。なお、結合トランジスタＱのエミッタも発光チップＵ１（Ｕ）の基板８０に接続されている。
そして、これらのアノードは、基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続されている。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
転送サイリスタＴの配列に沿って、奇数番号（奇数番目）の転送サイリスタＴ１、Ｔ３、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１（図４（ｂ）参照）が接続され、転送信号発生部１２０から第１転送信号φ１が送信される。
一方、転送サイリスタＴの配列に沿って、偶数番号（偶数番目）の転送サイリスタＴ２、Ｔ４、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２（図４（ｂ）参照）が接続され、転送信号発生部１２０から第２転送信号φ２が送信される。
発光サイリスタＬのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＵ１では、φＩ端子は、電流制限抵抗ＲＩを介して点灯信号ライン２０４−１に接続され、点灯信号発生部１４０から点灯信号φＩ１が送信される。点灯信号φＩ１は、発光サイリスタＬに点灯のための電流を供給する。なお、他の発光チップＵ２〜Ｕ４０のφＩ端子には、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４−２〜２０４−４０が接続され、点灯信号発生部１４０から点灯信号φＩ２〜φＩ４０が送信される。
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれの第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…の第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…に、１対１で接続されている。よって、転送サイリスタＴ１、Ｔ２、Ｔ３、…の第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…と発光サイリスタＬ１、Ｌ２、Ｌ３、…の第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…とは、同じ番号のものが同電位になっている。よって、例えば第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）と表記して、電位が同じであることを示す。
転送サイリスタＴ１の第２ゲートＧｔｓ１と転送サイリスタＴ２の第１ゲートＧｔｆ２との間に結合トランジスタＱ１が接続されている。転送サイリスタＴ１の第２ゲートＧｔｓ１が結合トランジスタＱ１のベースに接続され、転送サイリスタＴ２の第１ゲートＧｔｆ２が結合トランジスタＱ１のコレクタＣ１に接続されている。
番号が２以上の番号が連続する２個の転送サイリスタＴ間においても、同様に結合トランジスタＱが接続されている。
ここでも、第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…、第２ゲートＧｔｓ１、Ｇｔｓ２、Ｇｔｓ３、…、第１ゲートＧｌｆ１、Ｇｌｆ２、Ｇｌｆ３、…をそれぞれ区別しないときは、第１ゲートＧｔｆ、第２ゲートＧｔｓ、第１ゲートＧｌｆと表記する。そして、第１ゲートＧｔｆ（第１ゲートＧｌｆ）と表記して、電位が同じであることを示す。
なお、発光サイリスタＬも第２ゲートを有しているが、他の素子と接続されていないので、符号を付さない。
転送サイリスタＴの第１ゲートＧｔｆ及び発光サイリスタＬの第１ゲートＧｌｆは、転送サイリスタＴのそれぞれに対応して設けられた抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は、電源ライン２００ｂ（図４（ｂ）参照）に接続され、電源電位供給部１７０から電源電位Ｖｇａが供給される。
そして、転送サイリスタ列の一端の転送サイリスタＴ１の第１ゲートＧｔｆ１は、スタート抵抗Ｒ０の一方の端子に接続されている。一方、スタート抵抗Ｒ０の他方の端子は、第２転送信号線７３に接続されている。
図５において、発光チップＵ１（Ｕ）の転送サイリスタＴ、結合トランジスタＱ、抵抗Ｒｇ、スタート抵抗Ｒ０、電流制限抵抗Ｒ１、Ｒ２を備える部分を転送部１０１と表記する。そして、発光サイリスタＬを備える部分が発光部１０２に該当する。
図６は、第１の実施の形態が適用される発光チップＵの平面レイアウト図及び断面図の一例である。ここでは、発光チップＵと信号発生回路１１０との接続関係を示さないので、発光チップＵ１を例とすることを要しない。よって、発光チップＵと表記する。
図６（ａ）は、発光チップＵの平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、図６（ａ）において基板８０の右端部に設けられる。なお、スタート抵抗Ｒ０は、転送サイリスタ列において転送を開始する側の端部に置かれる。
そして、図６（ａ）では、配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）を破線で示し、配線の下の構造が分かるように表記している。
図６（ｂ）は、図６（ａ）に示したＶＩＢ−ＶＩＢ線での断面図である。よって、図６（ｂ）の断面図には、図中下より発光サイリスタＬ１、転送サイリスタＴ１、結合トランジスタＱ１、抵抗Ｒｇ２の断面が示されている。なお、図６（ａ）及び（ｂ）の図中には、素子の名前、転送サイリスタＴ１の第１ゲートＧｔｆ１及び発光サイリスタＬ１の第１ゲートＧｌｆ１、結合トランジスタＱ１のコレクタＣ１を表記している。
発光チップＵは、図６（ｂ）に示すように、第１導電型の一例としてのｐ型の基板８０上に、ｐ型の第１半導体層８１、第２導電型の一例としてのｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４が順に積層された半導体積層体を分離して構成した複数の島状領域（アイランド）（後述する第１アイランド３０１、第２アイランド３０２、第３アイランド３０３など）から構成されている。すなわち、これらの複数のアイランドは、図６（ｂ）に示すように、少なくともｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４が相互に分離されている。なお、ｐ型の第１半導体層８１は、分離されていてもされていなくともよい。図６（ｂ）では、ｐ型の第１半導体層８１は、厚さ方向に一部が除去されている。また、ｐ型の第１半導体層８１が基板８０を兼ねてもよい。
後述するように、これらのアイランドでは、ｎ型の第４半導体層８４又はｐ型の第３半導体層８３の一部又は全部が除去されることで、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、抵抗Ｒｇなどが構成されている。
そして、発光チップＵには、図６（ｂ）に示すように、これらのアイランドの表面及び側面を覆うように絶縁層８６が設けられている。これらのアイランドと配線とが、絶縁層８６に設けられたスルーホール（図６（ａ）では○で表記する。）を介して、接続されている。以下の説明では、絶縁層８６及びスルーホールについての説明を省略する。
図６（ａ）に示すように、第１アイランド３０１は、平面形状がＵ字状であって、Ｕ字の中央部に発光サイリスタＬ１が、Ｕ字の一方の側（図６（ａ）において右側）に転送サイリスタＴ１及び結合トランジスタＱ１が設けられている。
第２アイランド３０２及び第３アイランド３０３は、平面形状が両端部（図６（ａ）において上下側）の四角形の部分を接続した形状であって、第２アイランド３０２に抵抗Ｒｇ１が、第３アイランド３０３に抵抗Ｒｇ２が設けられている。
第４アイランド３０４、第５アイランド３０５、第６アイランド３０６は、第２アイランド３０２、第３アイランド３０３と同様な平面形状であって、第４アイランド３０４にはスタート抵抗Ｒ０が、第５アイランド３０５には電流制限抵抗Ｒ１が、第６アイランド３０６には電流制限抵抗Ｒ２が設けられている。
そして、発光チップＵには、第１アイランド３０１、第２アイランド３０２（第３アイランド３０３）と同様なアイランドが、並列して複数形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、結合トランジスタＱ２、Ｑ３、Ｑ４、…、抵抗Ｒｇ３、Ｒｇ４、Ｒｇ５、…が、第１アイランド３０１、第２アイランド３０２（第３アイランド３０３）と同様に設けられている。
また、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。
ここで、図６（ａ）及び（ｂ）により、第１アイランド３０１〜第６アイランド３０６について詳細に説明する。
平面形状がＵ字状の第１アイランド３０１において、Ｕ字の中央部に設けられた発光サイリスタＬ１では、ｐ型の基板８０上に設けられたｐ型の第１半導体層８１をアノード、周囲のｎ型の第４半導体層８４を取り除いたｎ型の第４半導体層８４の領域３１１をカソードとする。ｎ型の第４半導体層８４の領域３１１上にｎ型オーミック電極３２１が設けられている。なお、ｐ型の第１半導体層８１をアノード層、ｎ型の第４半導体層８４をカソード層、ｎ型オーミック電極３２１をカソードと表記することがある。
さらに、ｐ型の第３半導体層８３が第１ゲートＧｌｆ１であって、ｎ型の第４半導体層８４を取り除いて露出させたｐ型の第３半導体層８３上に、第１アイランド３０１のＵ字の内側に沿ってｐ型オーミック電極３３１が設けられている。ｐ型オーミック電極３３１は、Ｕ字の一方の側では、その中央部に設けられた転送サイリスタＴの近傍まで延びていて、Ｕ字の他方の側では、Ｕ字の端部まで延びている。ｐ型の第３半導体層８３を第１オーミック層、ｐ型オーミック電極３３１を第１ゲートＧｌｆ１と表記することがある。
そして、ｎ型の第２半導体層８２が第２ゲートである。なお、ｎ型の第２半導体層８２を第２ゲート層と表記することがある。
発光サイリスタＬは、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面で発光する。光は、カソードであるｎ型の第４半導体層８４の領域３１１の表面（発光面）において、ｎ型オーミック電極３２１及び点灯信号線７５とｎ型オーミック電極３２１との接続のための枝部７５ｂによって光の出射が妨げられる（遮光される）部分を除いた部分から、絶縁層８６を透過して出射する。
転送サイリスタＴ１は、第１アイランド３０１において、Ｕ字の一方の側（図６（ａ）において右側）の中央部に設けられている。転送サイリスタＴ１が設けられた部分では、ｐ型の基板８０上に設けられたｐ型の第１半導体層８１をアノードとし、周囲のｎ型の第４半導体層８４を取り除いたｎ型の第４半導体層８４の領域３１２をカソードとする。そして、ｎ型の第４半導体層８４の領域３１２上にｎ型オーミック電極３２２が設けられている。なお、ｐ型の第１半導体層８１をアノード層、ｎ型の第４半導体層８４をカソード層、ｎ型オーミック電極３２２をカソードと表記することがある。
さらに、ｐ型の第３半導体層８３が第１ゲートＧｔｆ１である。ｐ型の第３半導体層８３上のｐ型オーミック電極３３１を、第１ゲートＧｔｆ１と表記することがある。すなわち、発光サイリスタＬ１の第１ゲートＧｌｆ１及び転送サイリスタＴ１の第１ゲートＧｔｆ１は、ｐ型オーミック電極３３１であって、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）である。
そして、ｎ型の第２半導体層８２が第２ゲートＧｔｓ１である。なお、ｎ型の第２半導体層８２を第２ゲート層と表記することがある。
結合トランジスタＱ１は、平面形状がＵ字状の第１アイランド３０１において、Ｕ字の一方の側（図６（ａ）において右側）の端部に設けられている。結合トランジスタＱ１が設けられる部分では、ｎ型の第４半導体層８４が取り除かれている。そして、ｐ型の第１半導体層８１がエミッタ、ｎ型の第２半導体層８２がベース、ｎ型の第４半導体層８４を取り除いて露出させたｐ型の第３半導体層８３がコレクタＣ１である。ｎ型の第４半導体層８４を取り除いて露出させたｐ型の第３半導体層８３上にｐ型オーミック電極３３２が設けられている。なお、ｐ型の第１半導体層８１をエミッタ層、ｎ型の第２半導体層８２をベース層、ｐ型の第３半導体層８３をコレクタ層、ｐ型オーミック電極３３２をコレクタＣ１と表記することがある。
発光サイリスタＬ１のアノードとして働く部分のｐ型の第１半導体層８１、転送サイリスタＴ１のアノードとして働く部分のｐ型の第１半導体層８１及び結合トランスタＱ１のエミッタとして働く部分のｐ型の第１半導体層８１は連続している。
また、発光サイリスタＬ１の第２ゲートとして働く部分のｎ型の第２半導体層８２、転送サイリスタＴ１の第２ゲートとして働く部分のｎ型の第２半導体層８２及び結合トランジスタＱ１のベースとして働く部分のｎ型の第２半導体層８２は連続している。
発光サイリスタＬ１の第１ゲートＧｌｆ１として働く部分のｐ型の第３半導体層８３と転送サイリスタＴ１の第１ゲートＧｔｆ１として働く部分のｐ型の第３半導体層８３とは連続している。
抵抗Ｒｇ１が設けられた第２アイランド３０２では、ｎ型の第４半導体層８４が取り除かれている。そして、露出させたｐ型の第３半導体層８３上にｐ型オーミック電極３３３とｐ型オーミック電極３３４とが設けられている。そして、ｐ型の第３半導体層８３上にｐ型オーミック電極３３３とｐ型オーミック電極３３４との間のｐ型の第３半導体層８３を抵抗Ｒｇ１とするように設けられている。抵抗Ｒｇ２が設けられた第３アイランド３０３でも、同様である。すなわち、露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３５とｐ型オーミック電極３３６との間のｐ型の第３半導体層８３を抵抗Ｒｇ２とするように設けられている。
第４アイランド３０４に設けられたスタート抵抗Ｒ０、第５アイランド３０５に設けられた電流制限抵抗Ｒ１、第６アイランド３０６に設けられた電流制限抵抗Ｒ２は、第２アイランド３０２に設けられた抵抗Ｒｇ１と同様に、それぞれが２個のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗としている。
図６（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は幹部７５ａと複数の枝部７５ｂとを備え、幹部７５ａは発光サイリスタ列の列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、第１アイランド３０１に設けられた発光サイリスタＬ１のｎ型の第４半導体層８４の領域３１１上のｎ型オーミック電極３２１（カソード）と接続されている。第１アイランド３０１と同様なアイランドに設けられた、他の発光サイリスタＬのカソードも同様にして、点灯信号線７５に接続されている。そして、点灯信号線７５はφＩ端子に接続されている。
第１転送信号線７２は、第１アイランド３０１に設けられた転送サイリスタＴ１のｎ型の第４半導体層８４の領域３１２上のｎ型オーミック電極３２２（カソード）に接続されている。第１アイランド３０１と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソードも第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソードに接続されている。第２転送信号線７３は、第６アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
電源線７１は、第２アイランド３０２に設けられた抵抗Ｒｇ１のｐ型オーミック電極３３４、第３アイランド３０３に設けられた抵抗Ｒｇ２のｐ型オーミック電極３３６に接続されている。第２アイランド３０２（第３アイランド３０３）と同様なアイランドに設けられた他の抵抗Ｒｇも同様にして電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。
そして、平面形状がＵ字状の第１アイランド３０１のＵ字の内側に沿って設けられたｐ型オーミック電極３３１（第１ゲートＧｔｆ１（第１ゲートＧｌｆ１））は、Ｕ字の他方の側の端部まで延びて、第２アイランド３０２に設けられた抵抗Ｒｇ１のｐ型オーミック電極３３３に接続配線７６で接続されている。
平面形状がＵ字状の第１アイランド３０１のＵ字の一方の側の端部に設けられたｐ型オーミック電極３３２（結合トランジスタＱ１のコレクタＣ１）は、第３アイランド３０３に設けられた抵抗Ｒｇ２のｐ型オーミック電極３３５に接続配線７７で接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、抵抗Ｒｇについても同様である。
第１アイランド３０１のｐ型オーミック電極３３１（第１ゲートＧｔｆ１（第１ゲートＧｌｆ１））及び第２アイランド３０２のｐ型オーミック電極３３３（抵抗Ｒｇ１の一方の端子）は、第４アイランド３０４に設けられたスタート抵抗Ｒ０の一方のｐ型オーミック電極（符号なし）に前述した接続配線７６で接続されている。スタート抵抗Ｒ０の他方の端子は第２転送信号線７３に接続されている。
このようにして、図５に示した発光チップＵ１（Ｕ）が構成される。
（転送サイリスタＴ及び結合トランジスタＱ）
ここで、転送サイリスタＴ及び結合トランジスタＱを説明する。
図７は、転送サイリスタＴ１及び結合トランジスタＱ１を説明する図である。図７（ａ）は、転送サイリスタＴ１及び結合トランジスタＱ１を等価なトランジスタの記号により表記した図である。図７（ｂ）は、図７（ａ）において、転送サイリスタＴ１をサイリスタの記号で表記するとともに、隣接する転送サイリスタＴ２を加えて示したものである。図７（ｃ）は、転送サイリスタＴ１及び結合トランジスタＱ１の断面図である。そして、図７（ｃ）は、図６（ｂ）の断面図において、転送サイリスタＴ１と結合トランジスタＱ１との部分を拡大した図である。
図７では、説明を容易にするため、転送サイリスタＴ１においてアノードＡ１、カソードＫ１、転送サイリスタＴ２においてアノードＡ２、カソードＫ２及び結合トランジスタＱ１においてエミッタＥ１、ベースＢ１、コレクタＣ１とする。
図７（ａ）に示すように、転送サイリスタＴ１はｐｎｐバイポーラトランジスタであるｐｎｐトランジスタＴｒ１とｎｐｎバイポーラトランジスタであるｎｐｎトランジスタＴｒ２とが組み合わされた構成をなしている。すなわち、ｐｎｐトランジスタＴｒ１のベースがｎｐｎトランジスタＴｒ２のコレクタに接続され、ｐｎｐトランジスタＴｒ１のコレクタがｎｐｎトランジスタＴｒ２のベースに接続されている。そして、ｐｎｐトランジスタＴｒ１のエミッタが転送サイリスタＴ１のアノードＡ１、ｐｎｐトランジスタＴｒ１のコレクタ（ｎｐｎトランジスタＴｒ２のベース）が転送サイリスタＴ１の第１ゲートＧｔｆ１、ｎｐｎトランジスタＴｒ２のコレクタ（ｐｎｐトランジスタＴｒ１のベース）が転送サイリスタＴ１の第２ゲートＧｔｓ１、ｎｐｎトランジスタＴｒ２のエミッタが転送サイリスタＴ１のカソードＫ１である。転送サイリスタＴ１のアノードＡ１であるｐｎｐトランジスタＴｒ１のエミッタは基準電位Ｖｓｕｂの基板８０に接続されている。
そして、結合トランジスタＱ１はｐｎｐトランジスタであって、ベースＢ１が転送サイリスタＴ１の第２ゲートＧｔｓ１であるｎｐｎトランジスタＴｒ２のコレクタ及びｐｎｐトランジスタＴｒ１のベースに接続されている。結合トランジスタＱ１のエミッタは基準電位Ｖｓｕｂの基板８０に接続されている。
図７（ａ）に示すように、転送サイリスタＴ１のｐｎｐトランジスタＴｒ１と結合トランジスタＱ１とは、カレントミラー回路を構成している。すなわち、ｐｎｐトランジスタＴｒ１に流れる電流に比例した電流が結合トランジスタＱ１に流れる。
以下では、一例として、Ｖｓｕｂ端子である裏面電極８５（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位として０Ｖ（以下では「Ｈ」（０Ｖ）と表記する。）、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位として−３．３Ｖ（以下では「Ｌ」（−３．３Ｖ）と表記する。）として説明する。
第１の実施の形態では、発光装置６５（図３参照）は負の電位で駆動される。
サイリスタ（転送サイリスタＴ、発光サイリスタＬ）及び結合トランジスタＱは、図６に示したように、ｐ型半導体層（ｐ型の第１半導体層８１、ｐ型の第３半導体層８３）、ｎ型半導体層（ｎ型の第２半導体層８２、ｎ型の第４半導体層８４）をｐ型の基板８０上に積層して構成される。これらはＧａＡｓ、ＧａＡｌＡｓなどにより構成されるとして、ｐ型半導体層とｎ型半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとする。
まず、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）の基本的な動作を転送サイリスタＴ１により説明する。
転送サイリスタＴ１のアノードＡ１であるｐ型の第１半導体層８１はｐ型の基板８０上に設けられ、ｐ型の基板８０の裏面電極８５に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になっている。
オフ状態にある転送サイリスタＴ１では、アノードＡ１とカソードＫ１との間はオン状態に比べて電流が小さい状態にある。このとき、転送サイリスタＴ１を構成するｐｎｐトランジスタＴｒ１及びｎｐｎトランジスタＴｒ２はオフ状態にある。
ここで、転送サイリスタＴ１のカソードＫ１に接続された第１転送信号線７２が、「Ｌ」（−３．３Ｖ）となるとする。
このとき、第１ゲートＧｔｆ１が、「Ｌ」（−３．３Ｖ）に拡散電位Ｖｄ（１．５Ｖ）を加えた値、ここでは−１．８Ｖより高い（正の側を高いといい、負の側を低いという。）電位になると、ｎｐｎトランジスタＴｒ２のエミッタ−ベース間が順バイアスになり、オフ状態からオン状態に移行する。すると、ｎｐｎトランジスタＴｒ２のコレクタが「Ｌ」（−３．３Ｖ）側に引き込まれ、ｐｎｐトランジスタＴｒ１のエミッタ（「Ｈ」（０Ｖ））−ベース間が順バイアスになって、ｐｎｐトランジスタＴｒ１もオフ状態からオン状態に移行する。すなわち、ｐｎｐトランジスタＴｒ１及びｎｐｎトランジスタＴｒ２がともにオン状態になって、転送サイリスタＴ１がオフ状態からオン状態に移行する。転送サイリスタＴ１がオフ状態からオン状態に移行することをターンオンと表記する。
オン状態の転送サイリスタＴ１では、第１ゲートＧｔｆ１は、アノードＡ１の電位に近い電位（絶対値がアノードＡ１の電位より大きい負の電位）になる。ここでは、アノードＡ１を基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））に設定しているので、第１ゲートＧｔｆ１の電位は、「Ｈ」（０Ｖ）になるとする。また、第２ゲートＧｔｓ１は、アノードＡ１の電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位（−１．５Ｖ）になる。
オン状態の転送サイリスタＴ１のカソードＫ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードＫ１の電位は、オン状態のサイリスタに電流を供給する電源の電流供給能力で設定される。
以上説明したように、転送サイリスタＴ１を構成するｎｐｎトランジスタＴｒ２のエミッタ（カソードＫ１）−ベース（第１ゲートＧｔｆ１）間を順バイアスにすると、転送サイリスタＴ１がターンオンする。そして、ｎｐｎトランジスタＴｒ２のエミッタ（カソードＫ１）−ベース（第１ゲートＧｔｆ１）間を順バイアスにするには、カソードＫ１の電位を第１ゲートＧｔｆ１から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より低くすればよい。第１ゲートＧｔｆ１の電位から拡散電位Ｖｄを引いた電位を転送サイリスタＴ１のしきい電圧と表記する。よって、転送サイリスタＴ１のしきい電圧は第１ゲートＧｔｆ１の電位によって決まり、カソードＫ１（第１転送信号線７２）がしきい電圧より低い電位となると、転送サイリスタＴ１がターンオンする。
ターンオンした転送サイリスタＴ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より低い電位（維持電圧）がカソードＫ１に印加され、電源からオン状態を維持しうる電流（維持電流）が供給され続けると、オン状態を維持する。
一方、オン状態の転送サイリスタＴ１は、アノードＡ１の電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より高い電位がカソードＫ１に印加されると、オン状態からオフ状態に移行する。転送サイリスタＴ１がオン状態からオフ状態に移行することをターンオフと表記する。例えば、カソードＫ１が「Ｈ」（０Ｖ）になると、オン状態を維持するために必要な維持電圧（−１．５Ｖより低い電位）より高い電位であるとともに、カソードＫ１の電位とアノードＡ１の電位とが同じになるので、転送サイリスタＴ１はターンオフする。
次に、結合トランジスタＱ１の動作を説明する。
転送サイリスタＴ１がオフ状態にあるときは、結合トランジスタＱ１もオフ状態にある。
前述したように、転送サイリスタＴ１がターンオンする際に、ｐｎｐトランジスタＴｒ１のエミッタ（アノードＡ１）−ベース（第２ゲートＧｔｓ１）間が順バイアスになる。すると、第２ゲートＧｔｓ１は結合トランジスタＱ１のベースＢ１に接続されているので、結合トランジスタＱ１のエミッタＥ１−ベースＢ１間も順バイアスになって、結合トランジスタＱ１がオフ状態からオン状態に移行する。
なお、結合トランジスタＱ１のエミッタＥ１−ベースＢ１間が、エミッタＥ１（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた電位より高くなると、結合トランジスタＱ１はオン状態からオフ状態に移行する。
以上において、転送サイリスタＴ１及び結合トランジスタＱ１を説明したが、他の転送サイリスタＴ及び結合トランジスタＱも同様に動作する。また、発光サイリスタＬについても、転送サイリスタＴ１と同様に動作する。
図７（ｂ）でさらに説明する。
前述したように、転送サイリスタＴ１がターンオンすると、結合トランジスタＱ１がオフ状態からオン状態に移行する。結合トランジスタＱ１のコレクタＣ１は、抵抗Ｒｇ２を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されるとともに、転送サイリスタＴ２の第１ゲートＧｔｆ２に接続されている。よって、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位は、結合トランジスタＱ１及び抵抗Ｒｇ２を流れる電流と、結合トランジスタＱ１及び抵抗Ｒｇ２のそれぞれの抵抗によって決まる。
ここでは、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位は、例として−１Ｖになるとして説明する。
すると、転送サイリスタＴ２のしきい電圧は、第１ゲートＧｔｆ２の電位（−１Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−２．５Ｖ）になる。よって、第２転送信号線７３の電位が、この電位（−２．５Ｖ）より低くなると、転送サイリスタＴ２がターンオンする。
すなわち、結合トランジスタＱ１はオン状態になることにより、転送サイリスタＴ２のしきい電圧を高くして、オン状態に移行可能な状態にする。
図７（ｃ）に示すように、ｐ型の第１半導体層８１は、転送サイリスタＴ１が構成される部分ではアノードＡ１であり、結合トランジスタＱ１が構成される部分ではエミッタＥ１である。ｎ型の第２半導体層８２は、転送サイリスタＴ１が構成される部分では第２ゲートＧｔｓ１であり、結合トランジスタＱ１が構成される部分ではベースＢ１である。ｐ型の第３半導体層８３は、転送サイリスタＴ１が構成される部分では第１ゲートＧｔｆ１であり、結合トランジスタＱ１が構成される部分ではコレクタＣ１である。そして、ｎ型の第４半導体層８４は、転送サイリスタＴ１が構成される部分ではカソードＫ１であるが、結合トランジスタＱ１が構成される部分では除去されている。
図７（ａ）に示すように、転送サイリスタＴ１のアノードＡ１と結合トランジスタＱ１のエミッタＥ１は、ともに基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））であるので、ｐ型の第１半導体層８１はつながっていてよい。
また、図７（ａ）に示すように、転送サイリスタＴ１の第２ゲートＧｔｓ１と結合トランジスタＱ１のベースＢ１とは接続されている。よって、ｎ型の第２半導体層８２は、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とでつながっていることが求められる。
さらに、図７（ａ）に示すように、転送サイリスタＴ１の第１ゲートＧｔｆ１と結合トランジスタＱ１のコレクタＣ１は接続されていない。よって、ｐ型の第３半導体層８３は、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とで分離されていることが求められる。
よって、ｐ型の第３半導体層８３は転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とで分離されていることが求められる。なお、ｐ型の第３半導体層８３において、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分とが電気的に分離されていればよい。
図７（ｃ）では、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分との間において、ｐ型の第３半導体層８３が除去された状態を示している。なお、図６（ｂ）では、転送サイリスタＴ１が構成される部分と結合トランジスタＱ１が構成される部分との間において、ｐ型の第３半導体層８３の一部が残った状態を示している。これらについては、後述する。
（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）として説明する。また、第１転送信号φ１、第２転送信号φ２、点灯信号φＩは、「Ｈ」（０Ｖ）と「Ｌ」（−３．３Ｖ）との２つの電位を有する信号であるとして説明する。なお、「Ｈ」（０Ｖ）を「Ｈ」、「Ｌ」（−３．３Ｖ）を「Ｌ」と略して表記することがある。
前述したように、発光装置６５は発光チップＵ１〜Ｕ４０を備えている（図３、４参照）。
図４に示したように、基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））は、回路基板６２上のすべての発光チップＵ１〜Ｕ４０に共通に供給される。同様に、第１転送信号φ１、第２転送信号φ２は、発光チップＵ１〜Ｕ４０に共通（並列）に送信される。
一方、点灯信号φＩ１〜φＩ４０は、発光チップＵ１〜Ｕ４０のそれぞれに個別に送信される。点灯信号φＩ１〜φＩ４０は、画像データに基づいて、各発光チップＵ１〜Ｕ４０の発光サイリスタＬを点灯又は非点灯に設定する信号である。よって、点灯信号φＩ１〜φＩ４０は、画像データによって相互に波形が異なる。しかし、点灯信号φＩ１〜φＩ４０は、同じタイミングで並列に送信される。
発光チップＵ１〜Ｕ４０は並列に駆動されるので、発光チップＵ１の動作を説明すれば足りる。
＜タイミングチャート＞
図８は、第１の実施の形態が適用される発光装置６５及び発光チップＵの動作を説明するためのタイミングチャートである。
図８では、発光チップＵ１の発光サイリスタＬ１〜Ｌ５の５個の発光サイリスタＬの点灯又は非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。なお、図８では、発光チップＵ１の発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ５を点灯させ、発光サイリスタＬ４を消灯（非点灯）としている。
前述したように、他の発光チップＵ２〜Ｕ４０は、発光チップＵ１と並行して動作するため、発光チップＵ１の動作を説明すれば足りる。
図８において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光サイリスタＬ１は、時刻ｂから時刻ｅの期間Ｔ（１）において、発光サイリスタＬ２は、時刻ｅから時刻ｉの期間Ｔ（２）において、発光サイリスタＬ３は、時刻ｉから時刻ｊの期間Ｔ（３）において、発光サイリスタＬ４は、時刻ｊから時刻ｋの期間Ｔ（４）において点灯又は非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと呼ぶ。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…の長さを可変としてもよい。
第１転送信号φ１、第２転送信号φ２、点灯信号φＩ１の波形について説明する。なお、時刻ａから時刻ｂまでの期間は、発光チップＵ１（発光チップＵ２〜Ｕ４０も同じ。）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
φ１端子（図５、図６参照）に送信される第１転送信号φ１及びφ２端子（図５、図６参照）に送信される第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」を維持している。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。第１転送信号φ１は、期間Ｔ（１）及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。一方、第２転送信号φ２は、期間Ｔ（１）において破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。
第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、図５、図６に示した転送サイリスタＴを番号順にオン状態を転送（伝搬）させることにより、オン状態の転送サイリスタＴと同じ番号の発光サイリスタＬを、点灯又は非点灯の制御（点灯制御）の対象として指定する。
なお、連続する番号の２個の転送サイリスタＴにおいて、小さい番号の転送サイリスタＴを「前（前段）」又は「前（前段）の転送サイリスタＴ」、大きい番号の転送サイリスタＴを「後（後段）」又は「後（後段）の転送サイリスタＴ」と表記することがある。
さらに、発光チップＵにおいて、転送サイリスタＴのオン状態が転送されていく側を「後（後ろ）」と、オン状態が転送されてきた側を「前」と表記することがある。
次に、発光チップＵ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＵ２〜Ｕ４０には、それぞれ点灯信号φＩ２〜φＩ４０が送信される。
ここでは、発光チップＵ１の発光サイリスタＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。
発光サイリスタＬ１を点灯させる場合、点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、期間Ｔ（１）の終了時刻ｅにおいて「Ｈ」を維持している。
では、図４、図５を参照しつつ、図８に示したタイミングチャートにしたがって、発光装置６５及び発光チップＵ１の動作を説明する。なお、以下では、発光サイリスタＬ１及びＬ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。
（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））を設定する。電源電位供給部１７０は、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））を設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になり、発光チップＵ１〜Ｕ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））になり、発光チップＵ１〜Ｕ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＵ１〜Ｕ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。
そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１及び第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＵ１〜Ｕ４０のそれぞれのφ１端子及びφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。
さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１〜φＩ４０をそれぞれ「Ｈ」に設定する。すると、点灯信号ライン２０４−１〜２０４−４０が「Ｈ」になる（図４参照）。これにより、発光チップＵ１〜Ｕ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」になる（図５参照）。
なお、図８及び以下における説明では、電位がステップ（階段）状に変化するとしているが、電位は徐々に変化する。よって、電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタがターンオン又はターンオフし、結合トランジスタＱがオン状態とオフ状態との間で変化しうる。
次に、発光チップＵ１の動作を説明する。
＜発光チップＵ１＞
転送サイリスタＴ、発光サイリスタＬのアノードはＶｓｕｂ端子に接続されているので、「Ｈ」（０Ｖ）に設定される。
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。
発光サイリスタＬのカソードは、「Ｈ」の点灯信号線７５に接続されている。よって、発光サイリスタＬも、アノード及びカソードがともに「Ｈ」であるためオフ状態にある。
図５中の転送サイリスタ列の一端の第１ゲートＧｔｆ１は、前述したように、スタート抵抗Ｒ０の一方の端子に接続されている。第１ゲートＧｔｆ１は、抵抗Ｒｇ１を介して、「Ｌ」（−３．３Ｖ）の電源線７１に接続されている。そして、スタート抵抗Ｒ０の他方の端子は、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）の第２転送信号線７３に接続されている。よって、第１ゲートＧｔｆ１は、電源線７１の「Ｌ」（−３．３Ｖ）と第２転送信号線７３の「Ｈ」（０Ｖ）との電位差を抵抗Ｒｇ１及びスタート抵抗Ｒ０で分圧された電位となる。なお、第２転送信号線７３は電流制限抵抗Ｒ２を介して「Ｈ」（０Ｖ）のφ２端子に接続されているので、第１ゲートＧｔｆ１は、電源線７１の「Ｌ」（−３．３Ｖ）とφ２端子の「Ｈ」（０Ｖ）との電位差を抵抗Ｒｇ１、スタート抵抗Ｒ０、電流制限抵抗Ｒ２で分圧された電位となるとしてもよい。ここでは、スタート抵抗Ｒ０、電流制限抵抗Ｒ２が抵抗Ｒｇ１より小さいとして、第１ゲートＧｔｆ１は、例として−１Ｖになっているとする。すると、転送サイリスタＴ１のしきい電圧は、−２．５Ｖになっている。
なお、第１ゲートＧｔｆ１の電位は、抵抗Ｒｇ１、スタート抵抗Ｒ０、電流制限抵抗Ｒ２により設定できる。
そして、発光サイリスタＬ１の第１ゲートＧｌｆ１は、転送サイリスタＴ１の第１ゲートＧｔｆ１に接続されているので、発光サイリスタＬ１のしきい電圧も−２．５Ｖになっている。
このとき、アノード（ｐ型の第１半導体層８１）、カソード（ｎ型の第４半導体層８４）がともに「Ｈ」（０Ｖ）であって、転送サイリスタＴ１がオフ状態にあるので、第１ゲートＧｔｆ１（ｐ型の第３半導体層８３）が−１Ｖになっても、第２ゲートＧｔｓ１（ｎ型の第２半導体層８２）は、「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた電位（−１．５Ｖ）より低くならない。よって、結合トランジスタＱ１はオン状態になることができずオフ状態にある。したがって、転送サイリスタＴ２の第１ゲートＧｔｆ２は、抵抗Ｒｇ２を介して、電源線７１の「Ｌ」（−３．３Ｖ）になっている。すなわち、転送サイリスタＴ２のしきい電圧は−４．８Ｖである。同様に、他の転送サイリスタＴ３、Ｔ４、Ｔ５、…のしきい電圧も−４．８Ｖである。
また、発光サイリスタＬ２、３、４、…の第１ゲートＧｌｆ２、Ｇｌｆ３、Ｇｌｆ４、…は、それぞれ転送サイリスタＴ２、Ｔ３、Ｔ４、…の第１ゲートＧｔｆ２、Ｇｔｆ３、Ｇｔｆ４、…に接続されているので、しきい電圧は−４．８Ｖである。
（２）時刻ｂ
図８に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」から「Ｌ」に移行する。これにより発光装置６５が動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−２．５Ｖである転送サイリスタＴ１のカソードの電位が「Ｌ」（−３．３Ｖ）になるので、転送サイリスタＴ１がターンオンする。しかし、第１転送信号線７２にカソードが接続された番号が３以上の奇数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるのでターンオンできない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。
転送サイリスタＴ１がターンオンすると、第１転送信号線７２の電位は、アノードの基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。そして、第１ゲートＧｔｆ１の電位は、転送サイリスタＴ１のアノードの基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））の「Ｈ」（０Ｖ）になる。転送サイリスタＴ１の第１ゲートＧｔｆ１に接続されている発光サイリスタＬ１の第１ゲートＧｌｆ１の電位も「Ｈ」（０Ｖ）になる。そして、発光サイリスタＬ１のしきい電圧が−１．５Ｖになる。
一方、転送サイリスタＴ１がターンオンすると、結合トランジスタＱ１がオフ状態からオン状態に移行する。そして、結合トランジスタＱ１のコレクタＣ１（転送サイリスタＴ２の第１ゲートＧｔｆ２）の電位が−１Ｖに移行する。これにより、転送サイリスタＴ２及び発光サイリスタＬ２のしきい電圧が−２．５Ｖになる。
しかし、第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、発光サイリスタＬ２はターンオンしない。
なお、転送サイリスタＴ２はオフ状態にあるので、前述したように結合トランジスタＱ２はオフ状態であって、転送サイリスタＴ３の第１ゲートＧｔｆ３は「Ｌ」（−３．３Ｖ）である。よって、転送サイリスタＴ３及び発光サイリスタＬ３のしきい電圧は、−４．８Ｖである。同様に、番号が４以上の転送サイリスタＴ及び発光サイリスタＬもしきい電圧が−４．８Ｖである。
時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にあって、他の転送サイリスタＴ及び結合トランジスタＱ、すべての発光サイリスタＬはオフ状態にある。
なお、以下では、オン状態の転送サイリスタＴ、結合トランジスタＱ、発光サイリスタＬを表記し、オフ状態の転送サイリスタＴ、結合トランジスタＱ、発光サイリスタＬについては表記しない。
（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行する。
点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１がターンオンして、点灯（発光）する。これにより、点灯信号線７５の電位が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になる。なお、発光サイリスタＬ２はしきい電圧が−２．５Ｖであるが、しきい電圧が−１．５Ｖと高い発光サイリスタＬ１がターンオンして、点灯信号線７５が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になるので、発光サイリスタＬ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する。
点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が「Ｌ」から「Ｈ」に移行する。すると、発光サイリスタＬ１は、アノードとカソードとがともに「Ｈ」になるのでターンオフして消灯（非点灯）する。発光サイリスタＬ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１、結合トランジスタＱ１がオン状態にある。
（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。ここで、発光サイリスタＬ１を点灯制御する期間Ｔ（１）が終了し、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が−２．５Ｖになっているので、ターンオンする。これにより、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が「Ｈ」（０Ｖ）になる。よって、発光サイリスタＬ２のしきい電圧は−１．５Ｖになる。
転送サイリスタＴ２がターンオンすることにより、結合トランジスタＱ２がオフ状態からオン状態に移行し、転送サイリスタＴ３の第１ゲートＧｔｆ３が−１Ｖになる。よって、転送サイリスタＴ３及び発光サイリスタＬ３のしきい電圧が−２．５Ｖになる。
なお、番号が４以上の転送サイリスタＴ及び発光サイリスタＬのしきい電圧は−４．８Ｖである。
なお、点灯信号φＩ１は「Ｈ」（０Ｖ）であるので、いずれの発光サイリスタＬも点灯しない。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、結合トランジスタＱ１、Ｑ２がオン状態にある。
（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。
第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）は、抵抗Ｒｇ１を介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるとともに、スタート抵抗Ｒ０を介して「Ｌ」（−３．３Ｖ）である第２転送信号線７３に接続されている。よって、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）になる。これにより、転送サイリスタＴ１及び発光サイリスタＬ１のしきい電圧は−４．８Ｖになる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。
（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、時刻ｃでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオンして、点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、時刻ｄでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオフして消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が−２．５Ｖの転送サイリスタＴ３がターンオンする。このとき、転送サイリスタＴ１はしきい電圧が−４．８Ｖであるので、ターンオンできない。
時刻ｉで、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が終了し、発光サイリスタＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
なお、発光サイリスタＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、図８の発光サイリスタＬ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、発光サイリスタＬ４は、しきい電圧が−１．５Ｖであっても、消灯（非点灯）のままとなる。
以上説明したように、転送サイリスタＴは結合トランジスタＱによって相互に接続されている。よって、前段の転送サイリスタＴがターンオンすると、結合トランジスタＱがオフ状態からオン状態に移行し、後段の転送サイリスタＴのしきい電圧を高くする。これにより、後段の転送サイリスタＴのカソードに接続された第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、後段の転送サイリスタＴがターンオンする。
そして、転送サイリスタＴがターンオンすると、第１ゲートＧｔｆが「Ｈ」（０Ｖ）になる。転送サイリスタＴの第１ゲートＧｔｆと発光サイリスタＬの第１ゲートＧｌｆとは接続されているので、発光サイリスタＬのしきい電圧が−１．５Ｖとなる。そして、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいて、発光サイリスタＬがターンオンして点灯（発光）する。
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光サイリスタＬを指定し、点灯可能な状態に設定する。点灯信号φＩは、点灯制御の対象である点灯可能な状態となった発光サイリスタＬを点灯又は非点灯に設定する。
このように、画像データに応じて点灯信号φＩの波形を設定することで、各発光サイリスタＬの点灯又は非点灯を制御する。
図９は、第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。ここでも、信号発生回路１１０との関係において発光チップＵ１を例に、発光チップＵを説明する。そこで、図９において、発光チップＵを発光チップＵ１（Ｕ）と表記する。
図５に示した第１の実施の形態を適用した自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、転送サイリスタＴ１、Ｔ２、Ｔ３、…は結合トランジスタＱ１、Ｑ２、Ｑ３、…を介して接続されていた。これに対して、図９に示す第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）を搭載した発光チップＵ１（Ｕ）では、転送サイリスタＴ１、Ｔ２、Ｔ３、…は結合ダイオードＤ１、Ｄ２、Ｄ３、…を介して接続されている。なお、結合ダイオードＤ１、Ｄ２、Ｄ３、…をそれぞれ区別しないときは、結合ダイオードＤと表記する。
図５と図９とを比較すると、図９の第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、結合トランジスタＱの代わりに結合ダイオードＤが設けられている。そして、スタート抵抗Ｒ０の代わりにスタートダイオードＤ０が設けられている。以下では、図５に示した発光チップＵ１（Ｕ）と同様な部分は同じ符号を付して説明を省略し、異なる部分を説明する。
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれの第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…を番号順に２個ずつペアとした第１ゲートＧｔｆ間に、結合ダイオードＤ１、Ｄ２、Ｄ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤ１、Ｄ２、Ｄ３、…はそれぞれが第１ゲートＧｔｆ１、Ｇｔｆ２、Ｇｔｆ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、第１ゲートＧｔｆ１から第１ゲートＧｔｆ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２、Ｄ３、Ｄ４、…についても同様である。
そして、転送サイリスタ列の一端の転送サイリスタＴ１の第１ゲートＧｔｆ１は、スタートダイオードＤ０のカソードに接続されている。スタートダイオードＤ０のアノードは、第２転送信号線７３に接続されている。
なお、第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、転送サイリスタＴの第２ゲートＧｔｓを用いない。
図９に示す第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）も、図８に示すタイミングチャートにしたがって動作する。以下では、発光チップＵ１（Ｕ）について、図５に示した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）と異なる部分を説明する。
（１）時刻ａ
図９中の転送サイリスタ列の一端の第１ゲートＧｔｆ１は、前述したように、スタートダイオードＤ０のカソードに接続されている。第１ゲートＧｔｆ１は、抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されている。そして、スタートダイオードＤ０のアノードは「Ｈ」（０Ｖ）の第２転送信号線７３に接続されている。よって、スタートダイオードＤ０は順バイアスであって、スタートダイオードＤ０のカソード（転送サイリスタＴ１の第１ゲートＧｔｆ１）は、スタートダイオードＤ０のアノードの電位（「Ｈ」（０Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた値（−１．５Ｖ）になっている。
また、転送サイリスタＴ１の第１ゲートＧｔｆ１が−１．５Ｖになると、結合ダイオードＤ１は、アノード（転送サイリスタＴ１の第１ゲートＧｔｆ１）が−１．５Ｖで、カソード（転送サイリスタＴ２の第１ゲートＧｔｆ２）が抵抗Ｒｇ２を介して「Ｌ」（−３．３Ｖ）の電源線７１に接続されているので、順バイアスになる。よって、転送サイリスタＴ２の第１ゲートＧｔｆ２の電位は、転送サイリスタＴ１の第１ゲートＧｔｆ１の電位（−１．５Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。
しかし、３以上の番号の転送サイリスタＴの第１ゲートＧｔｆには、スタートダイオードＤ０のアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらの第１ゲートＧｔｆの電位は、電源線７１の「Ｌ」（−３．３Ｖ）になっている。
よって、転送サイリスタＴ１、発光サイリスタＬ１のしきい電圧は−３Ｖ、転送サイリスタＴ２、発光サイリスタＬ２のしきい電圧は−４．５Ｖ、番号が３以上の転送サイリスタＴ、発光サイリスタＬのしきい電圧は−４．８Ｖとなっている。
（２）時刻ｂ
図８に示す時刻ｂにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行して、第１転送信号線７２の電位が、「Ｈ」から「Ｌ」に移行する。すると、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。
転送サイリスタＴ１がターンオンすると、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が−１．５Ｖ、第１ゲートＧｔｆ３（第１ゲートＧｌｆ３）の電位が−３Ｖ、番号が４以上の第１ゲートＧｔｆ（第１ゲートＧｌｆ）の電位が「Ｌ」（−３．３Ｖ）になる。
これにより、発光サイリスタＬ１のしきい電圧が−１．５Ｖ、転送サイリスタＴ２、発光サイリスタＬ２のしきい電圧が−３Ｖ、転送サイリスタＴ３、発光サイリスタＬ３のしきい電圧が−４．５Ｖ、番号が４以上の転送サイリスタＴ、発光サイリスタＬのしきい電圧が−４．８Ｖになる。
時刻ｂの直後において、転送サイリスタＴ１がオン状態にあって、他の転送サイリスタＴ、発光サイリスタＬはオフ状態にある。
（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」から「Ｌ」に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１がターンオンして、点灯（発光）する。
時刻ｃの直後において、転送サイリスタＴ１がオン状態にあって、発光サイリスタＬ１がオン状態で点灯（発光）している。
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、発光サイリスタＬ１はターンオフして消灯（非点灯）する。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、しきい電圧が−３Ｖの転送サイリスタＴ２がターンオンする。これにより、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）の電位が「Ｈ」（０Ｖ）、第１ゲートＧｔｆ３（第１ゲートＧｌｆ３）の電位が−１．５Ｖ「Ｈ」（０Ｖ）、第１ゲートＧｔｆ４（第１ゲートＧｌｆ４）の電位が−３Ｖになる。そして、番号が５以上の第１ゲートＧｔｆ（第１ゲートＧｌｆ）の電位が−３．３Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１及びＴ２がオン状態にある。
（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、オン状態の転送サイリスタＴ１は、アノードとカソードとがともに「Ｈ」になって、ターンオフする。すると、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）の電位は、抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））になる。これにより、結合ダイオードＤ１は逆バイアスになる。よって、第１ゲートＧｔｆ２（第１ゲートＧｌｆ２）が「Ｈ」（０Ｖ）である影響は、第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）に及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続された第１ゲートＧｔｆを有する転送サイリスタＴは、しきい電圧が−４．８Ｖになって、「Ｌ」（−３．３Ｖ）の第１転送信号φ１又は第２転送信号φ２ではターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２がオン状態にある。
この後は、図５に示した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）で説明したように、上記の繰り返しとなる。
そして、図９に示す第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、ターンオンする前の転送サイリスタＴのしきい電圧は−３Ｖである。すなわち、転送サイリスタＴのしきい電圧（−３Ｖ）と第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−３．３Ｖ）との差は−０．３Ｖである。
これにより、転送部１０１において、ノイズなどの影響を受けて、転送サイリスタＴのオン状態の転送（伝搬）が不安定になったり途切れたりする転送不良が発生すると、形成される画像に乱れが生じてしまう。
これに対して、図５に示した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵ１（Ｕ）では、転送サイリスタＴはターンオンする前のしきい電圧は−２．５Ｖであって、転送サイリスタＴのしきい電圧（−２．５Ｖ）と第１転送信号φ１及び第２転送信号φ２の「Ｌ」（−３．３Ｖ）との差は、−０．８Ｖである。
すなわち、転送サイリスタＴを結合トランジスタＱにより接続した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵでは、転送サイリスタＴを結合ダイオードＤで接続した第１の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵに比べ、転送サイリスタＴのしきい電圧と第１転送信号φ１及び第２転送信号φ２の「Ｌ」との差が大きく、動作マージンが広い。よって、転送サイリスタＴを結合トランジスタＱにより接続した第１の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵでは、ノイズなどの影響を受けにくく、転送部における転送サイリスタＴのオン状態の転送（伝搬）が途切れるという転送不良の発生が抑制される。よって、プリントヘッド６１の誤動作が抑制され、形成される画像における乱れの発生が抑制される。
（発光チップＵの製造方法）
第１の実施の形態が適用される発光チップＵの製造方法について説明する。
図１０は、第１の実施の形態が適用される発光チップＵの製造方法を説明する断面図である。図１０は、図６（ｂ）に示した断面図において、第１アイランド３０１の転送サイリスタＴ１及び結合トランジスタＱ１の部分を示している。
図１０にしたがって、第１の実施の形態が適用される発光チップＵの製造方法について説明する。ここでは、フォトリソグラフィ技術によって、発光チップＵを製造するとする。
図１０（ａ）に示すように、発光チップＵは、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体により、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３及びｎ型の第４半導体層８４を順に積層した半導体積層体を形成する。
なお、ｐ型の基板８０が、ｐ型の第１半導体層８１を兼ねてもよい。
次に、図１０（ｂ）に示すように、ｎ型の第４半導体層８４の一部の領域を除去して転送サイリスタＴの第１ゲートＧｔｆ１及び結合トランジスタＱのコレクタＣ１となるｐ型の第３半導体層８３を露出させる第１ゲート及びコレクタ出しエッチングを行う。なお、第１ゲート及びコレクタ出しエッチングでは、ｎ型の第４半導体層８４の表面から深さｅ１をエッチングする。この深さｅ１は、ｎ型の第４半導体層８４とｐ型の第３半導体層８３の界面からｐ型の第３半導体層８３側に入るように設定されている。
そして、転送サイリスタＴ１が構成される部分において、カソードとして働くｎ型の第４半導体層８４（カソード層）の領域３１２上にｎ型オーミック電極３２２を形成する。さらに、露出させたｐ型の第３半導体層８３上に、第１ゲートＧｔｆ１として働くｐ型オーミック電極３３１を形成する。そして、結合トランジスタＱ１が構成される部分において、露出させたｐ型の第３半導体層８３上に、コレクタＣ１として働くｐ型オーミック電極３３２を形成する。
そして、図１０（ｃ）に示すように、転送サイリスタＴ１の第１ゲートＧｔｆ１と結合トランジスタＱ１のコレクタＣ１とを分離するためにｐ型の第３半導体層８３の一部をエッチングする分離エッチングを行う。
ここでは、ｎ型の第４半導体層８４の一部を除去して露出させたｐ型の第３半導体層８３の表面から深さｅ２をエッチングする。この深さｅ２は、ｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面に設定されている。なお、深さｅ２は、ｎ型の第２半導体層８２を厚さ方向に一部エッチングするように設定されてもよく、ｐ型の第３半導体層８３の厚さ方向の一部が残っていてもよい。なお、このｐ型の第３半導体層８３の残った部分は、空乏化されて、転送サイリスタＴ１の第１ゲートＧｔｆと結合トランジスタＱ１のベースＢ１とが電気的に接続されなければよい。
さらに、図１０（ｄ）に示すように、ｎ型の第４半導体層８４が除去されて露出させたｐ型の第３半導体層８３の表面から、ｐ型の第３半導体層８３、ｎ型の第２半導体層８２、ｐ型の第１半導体層８１の一部をエッチングして、第１アイランド３０１を形成するアイランドエッチングを行う。
ここでは、第１ゲート及びコレクタ出しエッチングにより露出させたｐ型の第３半導体層８３の表面から深さｅ３をエッチングする。この深さｅ３は、ｐ型の第１半導体層８１の厚さ方向の一部をエッチングするように設定されている。
ここでは、転送サイリスタＴ１と結合トランジスタＱ１とが構成される第１アイランド３０１を例として説明したが、他のアイランド（第２アイランド〜第６アイランド及び符号を付さないアイランド）も同様である。
半導体積層体をエッチングして形成されたアイランドはメサと呼ばれ、アイランドを形成するアイランドエッチングはメサエッチングと呼ばれることがある。
第１ゲート及びコレクタ出しエッチング、分離エッチング、アイランドエッチングは、エッチング液（エッチャント）を用いたウェットエッチングで行ってもよく、反応性のガスをプラズマ化してエッチングするドライエッチングで行ってもよい。
（結合トランジスタＱのコレクタＣの電位）
図５に示した発光チップＵにおいて、オン状態の結合トランジスタＱのコレクタＣの電位は、−１Ｖになるとして説明した。
ここでは、結合トランジスタＱのコレクタＣの電位についてより詳細に説明する。
図１１は、結合トランジスタＱのコレクタＣの電位（コレクタ電圧Ｖｃ）を説明する図である。図１１（ａ）は、転送サイリスタＴ１及び結合トランジスタＱ１を等価なトランジスタの記号により表記した図である。図１１（ａ）は図７（ａ）と同様であるが、転送サイリスタＴ１のカソードＫ１は、第１転送信号線７２が接続され、電流制限抵抗Ｒ１を介してφ１端子に接続されている。また、結合トランジスタＱ１のコレクタＣ１は、抵抗Ｒｇ２を介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるとともに、図示しない転送サイリスタＴ２の第１ゲートＧｔｆ２に接続されている。図１１（ｂ）は、オン状態の転送サイリスタＴ１においてアノードＡ１からカソードＫ１に流れるカソード電流Ｉｋと、オン状態の結合トランジスタＱ１においてエミッタＥ１からコレクタＣ１に流れるコレクタ電流Ｉｃとの関係を説明する図である。図１１（ｃ）は、図６（ｂ）の断面図において、転送サイリスタＴ１と結合トランジスタＱ１との部分を拡大した図である。ここでは、転送サイリスタＴ１及び結合トランジスタＱ１を等価なトランジスタの記号で付記するとともに、転送サイリスタＴ１のカソード電流Ｉｋと結合トランジスタＱ１のコレクタ電流Ｉｃ及びベースを流れるベース電流Ｉｂを示している。
ここで、図１１（ａ）に示すように、オン状態の転送サイリスタＴ１においてカソード電流Ｉｋ（電流値をＩｋとする。）が流れているとする。このとき、オン状態の結合トランジスタＱ１におけるコレクタ電流Ｉｃ（電流値をＩｃとする。）は図１１（ｂ）に示すようになる。図１１（ｂ）では、コレクタＣ１の電位Ｖｃ（電圧をＶｃとする。）をパラメータとしてコレクタ電流Ｉｃを示している。
コレクタ電流Ｉｃは、カソード電流Ｉｋに比例し、コレクタＣ１の電位Ｖｃの絶対値が大きいほど大きい。
これは、図１１（ｃ）に示すように、カソード電流Ｉｋの一部が結合トランジスタＱ１のベースＢ１へのベース電流Ｉｂ（電流値をＩｂとする。）になり、ベース電流Ｉｂの電流増幅率β倍の電流がコレクタ電流Ｉｃ（Ｉｃ＝β×Ｉｂ）として取り出されることによる。
ベース電流Ｉｂはｎ型の第２半導体層８２を流れる。よって、ベース電流Ｉｂ及び電流増幅率βは分からない。そこで、見かけの電流増幅率β´を式（１）に示すように定義し、コレクタ電流Ｉｃは、カソード電流Ｉｋの見かけの電流増幅率β´倍であるとする。
β´＝Ｉｃ／Ｉｋ （１）
なお、見かけの電流増幅率β´は、式（１）に示すように、コレクタ電流Ｉｃのカソード電流Ｉｋに対する割合であるので、図１１（ｂ）における傾き（コレクタ電流Ｉｃ／カソード電流Ｉｋ）に対応する。図１１（ｂ）に示すように、見かけの電流増幅率β´はコレクタ電圧Ｖｃによって変化する。しかし、結合トランジスタＱ１が飽和しない範囲においては、図１１（ｂ）に示すように、コレクタ電圧Ｖｃによる変化は小さいとみなせる。よって、ここでは、見かけの電流増幅率β´を定数として扱う。
図１１（ａ）に示すように、結合トランジスタＱ１のコレクタＣ１は、電源線抵抗Ｒｇ２を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））である電源線７１に接続されている。ここでは、電源線抵抗Ｒｇ２が大きくて、結合トランジスタＱ１は飽和せずに動作するとする。
転送サイリスタＴ１はオン状態にあるので、カソード電流Ｉｋが流れている。よって、結合トランジスタＱ１には、式（２）に示すコレクタ電流Ｉｃが流れる。
Ｉｃ＝β´×Ｉｋ （２）
また、転送サイリスタＴ１のカソードＫ１は、アノードＡ１（「Ｈ」（０Ｖ））から拡散電位Ｖｄを引いた電位になっている。よって、図１１（ａ）に示すように、このカソード電流Ｉｋは、「Ｌ」（−３．３Ｖ）（＝電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ）））となったφ１端子から、電流制限抵抗Ｒ１を介して流れる。よって、Ｉｋ＝−（Ｖｇａ＋Ｖｄ）／Ｒ１となるので、結合トランジスタＱ１のコレクタ電圧Ｖｃは式（３）となる。なお、式（３）では、転送サイリスタＴ２をターンオンするために転送サイリスタＴ２のカソードＫ２に印加される電位を電位ＶＬとする。以下では、転送サイリスタＴ２のカソードＫ２に印加される電位ＶＬと表記する。なお、転送サイリスタＴ２のカソードＫ２に印加される電位ＶＬは、単一電源で駆動することを考えると、電源電位Ｖｇａと同じとなる。
Ｖｃ＝Ｖｇａ＋Ｉｃ×Ｒｇ
＝ＶＬ−Ｒｇ×β´（ＶＬ＋Ｖｄ）／Ｒ１ （３）
転送サイリスタＴ２がターンオンするためには、ＶＬ＜（Ｖｃ−Ｖｄ）であることが求められる。よって、式（４）となる。
ＶＬ＜ＶＬ−Ｒｇ×β´×（ＶＬ＋Ｖｄ）／Ｒ１−Ｖｄ （４）
これを、ＶＬについて解くと、式（５）となる。
ＶＬ＜−（Ｒ１／（Ｒｇ×β´）＋１）×Ｖｄ （５）
図９に示した第１の実施の形態を適用しない場合（転送サイリスタＴの間が結合ダイオードＤにより接続されている場合）には、ＶＬ＜（−２×Ｖｄ）であって、−３Ｖである。
よって、第１の実施の形態が適用される場合が、第１の実施の形態を適用しない場合より、高い電位（負であって絶対値が小さい電位）で動作するためには、式（６）を満たすことが必要である。この場合、転送サイリスタＴ２のしきい電圧は−３Ｖより高くなる。
Ｒｇ×β´＞Ｒ１ （６）
なお、ＶＬ＝−２×Ｖｄでは｜Ｖｃ｜＝｜Ｖｂ｜＝Ｖｄとなるので、この辺りから結合トランジスタＱ１が飽和を始める。
よって、より低い動作電圧で動作させるためには、結合トランジスタＱ１を強く飽和させることが好ましい。このためには、例えば式（７）に示すように、Ｒｇ×β´を電流制限抵抗Ｒ１の２倍以上とすればよい。この場合、転送サイリスタＴ２のしきい電圧は−２．２５Ｖより高くなる。
Ｒｇ×β´＞２×Ｒ１ （７）
以上においては、電流制限抵抗Ｒ１で説明したが、電流制限抵抗Ｒ２を介して第２転送信号φ２が送信される偶数番号の転送サイリスタＴとそれに接続された偶数番号の結合トランジスタＱにおいても同様である。
［第２の実施の形態］
第１の実施の形態では、図６に示したように、発光サイリスタＬ１、転送サイリスタＴ１、結合トランジスタＱ１は第１アイランド３０１に設けられ、発光サイリスタＬ２、転送サイリスタＴ２、結合トランジスタＱ２は第１アイランド３０１と同様なアイランドに設けられていた。そして、抵抗Ｒｇは第２アイランド３０２に設けられていた。
そして、結合トランジスタＱ１のコレクタＣ１、転送サイリスタＴ２の第１ゲートＧｔｆ２、抵抗Ｒｇ２は、接続配線７７で接続されていた。他の結合トランジスタＱ、転送サイリスタＴ、抵抗Ｒｇとも同様に接続されていた。
すなわち、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱはそれぞれ個別のアイランドに構成されるとともに、抵抗Ｒｇもそれぞれ個別のアイランドに構成され、これらが配線で接続されていた。
第２の実施の形態では、結合トランジスタＱ１、転送サイリスタＴ２、抵抗Ｒｇ２を第１半導体層８１、第２半導体層８２、第３半導体層８３で接続している。
他の構成は、第１の実施の形態と同様であるので、同じ部分の説明を省略し、異なる部分を説明する。
（発光チップＵ）
図１２は、第２の実施の形態が適用される発光チップＵの平面レイアウト図及び断面図の一例である。図６と同じ部分は同じ符号を付して説明を省略し、異なる部分を説明する。
第２の実施の形態が適用される発光チップＵは、接続配線７７を除去して、第１アイランド３０１に設けられた結合トランジスタＱ１のコレクタＣ１を構成するｐ型の第３半導体層８３と、第１アイランド３０１に並行して設けられた同様なアイランドの転送サイリスタＴ２の第１ゲートＧｔｆ２を構成するｐ型の第３半導体層８３とを、第１半導体層８１及び第２半導体層８２とともに連続させている。さらに、抵抗Ｒｇ２を構成するｐ型の第３半導体層８３とも同様に連続させている。
また、第１アイランド３０１の発光サイリスタＬ１、転送サイリスタＴ１の第１ゲートＧｔｆ１（第１ゲートＧｌｆ１）を構成するｐ型の第３半導体層８３と、抵抗Ｒｇ１を構成するｐ型の第３半導体層８３及びスタート抵抗Ｒ０を構成するｐ型の第３半導体層８３とを連続させている。
さらに、他の結合トランジスタＱ、転送サイリスタＴ、抵抗Ｒｇも同様に連続させている。
以上説明したように、第２の実施の形態が適用される発光チップＵでは、発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱ、抵抗Ｒｇ、スタート抵抗Ｒ０のｐ型の第３半導体層８３が連続するように構成されている。すなわち、図６における発光サイリスタＬ１、転送サイリスタＴ１、結合トランジスタＱ１が設けられた第１アイランド３０１、抵抗Ｒｇ１が設けられた第２アイランド３０２、抵抗Ｒｇ２が設けられた第３アイランド３０３、第１アイランド３０１に並列に設けられた他の発光サイリスタＬ、転送サイリスタＴ、結合トランジスタＱが設けられたアイランド、第２アイランド（第３アイランド３０３）に並列に設けられた他の抵抗Ｒｇが設けられたアイランド、スタート抵抗Ｒ０が設けられた第４アイランド３０４が１個のアイランドとなっている。
第２の実施の形態が適用される発光チップＵでは、接続配線７６、７７及びこれらの配線と並行して設けられた配線が削除される。すなわち、発光チップＵの表面において、第１転送信号線７２、第２転送信号線７３などの配線を２本設けるスペースを削減することができる。よって、第２の実施の形態が適用される発光チップＵでは、幅方向（図１２におけるｙ方向）の長さが短くなる。
第１の実施の形態が適用される発光チップＵでは、図６に示したように、番号が連続する転送サイリスタＴ（ｎ−１）、Ｔ（ｎ）、Ｔ（ｎ＋１）がそれぞれ異なるアイランドに構成されているため、オン状態の転送サイリスタＴ（ｎ）の影響は前後の転送サイリスタＴ（ｎ−１）、Ｔ（ｎ＋１）に及ばない。ここで、ｎは２以上の整数であって、数字が小さい方が「前（前段）」であって、数字が大きい方が「後（後段）」である。
一方、第２の実施の形態が適用される発光チップＵでは、図１２に示したように、番号が連続する転送サイリスタＴ（ｎ−１）、Ｔ（ｎ）、Ｔ（ｎ＋１）は、ｐ型の第３半導体層８３が連続しているため、オン状態の転送サイリスタＴ（ｎ）に流れる電流が前後の転送サイリスタＴ（ｎ−１）、Ｔ（ｎ＋１）の動作に影響を与えるおそれがある。
転送サイリスタＴが順にオン状態になって、オン状態の転送が正常に行われるためには、オン状態の転送サイリスタＴ（ｎ）の影響が、転送サイリスタＴ（ｎ−１）より転送サイリスタＴ（ｎ＋１）に大きく働けばよい。
図１２に示したように、結合トランジスタＱと転送サイリスタＴとを接続するｐ型の第３半導体層８３の幅が同じであるとすると、ｐ型の第３半導体層８３の長さ方向においてベース電流が減衰する割合は同じであると考えられる。よって、オン状態の転送サイリスタＴ（ｎ）から転送サイリスタＴ（ｎ＋１）側までのｐ型の第３半導体層８３の長さｄ１が、転送サイリスタＴ（ｎ）から転送サイリスタＴ（ｎ−１）側までのｐ型の第３半導体層８３の長さｄ２より短ければよい。
さらに、この条件を検討する。
図１３は、第２の実施の形態における連続する転送サイリスタＴ（ｎ−１）、Ｔ（ｎ）、Ｔ（ｎ＋１）の断面を示した図である。
ここで、転送サイリスタＴ（ｎ）がオン状態にあって、カソード電流Ｉｋが流れているとする。このとき、右側に隣接する転送サイリスタＴ（ｎ＋１）の左端におけるｐｎｐトランジスタＱＲのコレクタ電流ＩｃＲは、転送サイリスタＴ（ｎ＋１）の左端におけるｐｎｐトランジスタＱＲの見かけの電流増幅率β´Ｒにおいて、ＩｃＲ＝β´Ｒ×Ｉｋで表されるとする。同様に、左側に隣接する転送サイリスタＴ（ｎ−１）の右端におけるｐｎｐトランジスタＱＬのコレクタ電流ＩｃＬは、転送サイリスタＴ（ｎ−１）の右端におけるｐｎｐトランジスタＱＬの見かけの電流増幅率β´Ｌにおいて、ＩｃＬ＝β´Ｌ×Ｉｋで表されるとする。
この発光チップＵにおいて、オン状態の転送が正常に行われるためには、転送サイリスタＴ（ｎ＋１）の第１ゲートＧｔｆの電位が、転送サイリスタＴ（ｎ−１）の第１ゲートＧｔｆの電位より高いことが必要になる。
さらに、この発光チップＵが安定に動作するには、ノイズなどの影響を受けても、転送サイリスタＴ（ｎ＋１）の第１ゲートＧｔｆの電位と転送サイリスタＴ（ｎ−１）の第１ゲートＧｔｆの電位とが逆転しないことが必要である。
もし、ｐｎｐトランジスタＱＲとｐｎｐトランジスタＱＬとがともに、飽和状態になって、これらのコレクタＣが飽和電圧Ｖｓａｔになると、電位差がなくなって、正常にオン状態が転送されなくなる。
オン状態の転送サイリスタＴ（ｎ）から遠い側にあるｐｎｐトランジスタＱＬは、その見かけの電流増幅率β´Ｌが近い側にあるｐｎｐトランジスタＱＲの見かけの電流増幅率β´Ｒより小さいため、飽和になりにくい。
遠い側にあるｐｎｐトランジスタＱＬが飽和しなければ、例え近い側にあるｐｎｐトランジスタＱＲが飽和しても、転送サイリスタＴ（ｎ＋１）の第１ゲートＧｔｆの電位が、転送サイリスタＴ（ｎ−１）の第１ゲートＧｔｆの電位より高いことが保たれる。
遠い側にあるｐｎｐトランジスタＱＬが飽和しない条件は、式（６）が成立しない範囲であって、式（８）で示される。
Ｒｇ×β´Ｌ＜Ｒ１ （８）
さらに好ましいのは、遠い側にあるｐｎｐトランジスタＱＬは飽和せず、近い側にあるｐｎｐトランジスタＱＲが飽和すればよい。この場合の条件は、式（７）と同様であって、式（９）で示される。
Ｒｇ×β´Ｒ＞２×Ｒ１ （９）
式（８）、（９）から、式（１０）となる。
β´Ｒ／β´Ｌ＞２ （１０）
ｐｎｐトランジスタＱＬ、ＱＲの真の電流増幅率β、ベース電流の拡散長λから、見かけの電流増幅率β´Ｒ、β´Ｌはそれぞれ式（１１）、（１２）で表される。
β´Ｒ＝β×ｅｘｐ（−ｄ１／λ） （１１）
β´Ｌ＝β×ｅｘｐ（−ｄ２／λ） （１２）
よって、式（１１）、（１２）を式（１０）に代入すると、式（１３）となる。
ｅｘｐ（−（ｄ１−ｄ２）／λ）＞２ （１３）
両辺の自然対数を取ると、式（１４）となる。
−（ｄ１−ｄ２）／λ＞ｌｎ（２）≒０．７ （１４）
すなわち、式（１５）が得られる。
ｄ２−ｄ１＞０．７λ （１５）
以上のことから、オン状態の転送サイリスタＴ（ｎ）から転送サイリスタＴ（ｎ−１）側までのｐ型の第３半導体層８３の長さｄ２と転送サイリスタＴ（ｎ）から転送サイリスタＴ（ｎ＋１）側までのｐ型の第３半導体層８３の長さｄ１との長さの差（ｄ２−ｄ１）が、少なくともベース電流の拡散長λの０．７倍を超えればよい。
実験的に求められたベース電流の拡散長λは約４μｍであったので、オン状態の転送サイリスタＴ（ｎ）から転送サイリスタＴ（ｎ−１）側までのｐ型の第３半導体層８３の長さｄ２と転送サイリスタＴ（ｎ）から転送サイリスタＴ（ｎ＋１）側までのｐ型の第３半導体層８３の長さｄ１との長さの差（ｄ２−ｄ１）が２．８μｍを超えればよい。
［第３の実施の形態］
第１の実施の形態が適用される発光装置６５は、後述するように回路基板６２上の配線の本数が多い。第３の実施の形態が適用される発光装置６５は、第１の実施の形態に比べて配線の本数を抑制できる。
第３の実施の形態が適用される画像形成装置１及びプリントヘッド１４は、第１の実施の形態において図１及び図２に示した画像形成装置１及びプリントヘッド１４と同様であるので、説明を省略し、発光装置６５より説明する。
（発光装置６５）
図１４は、第３の実施の形態が適用される発光装置６５の上面図である。
図１４に示すように、第３の実施の形態における発光装置６５では、光源部６３は、回路基板６２上に、２０個の発光チップＵａ１〜Ｕａ２０（発光チップ群＃ａ）と、同じく２０個の発光チップＵｂ１〜Ｕｂ２０（発光チップ群＃ｂ）とを、主走査方向に二列に千鳥状に配置して構成されている。すなわち、第３の実施の形態では、第１の実施の形態における４０個の発光チップＵを２つの発光チップ群（発光チップ群＃ａと発光チップ群＃ｂ）に分けている。ここでは、発光チップ群を群と略すことがある。なお、発光チップ群＃ａと発光チップ群＃ｂとの向かい合わせについての詳細は後述する。
そして、発光装置６５は、第１の実施の形態と同様に、光源部６３を駆動する信号発生回路１１０を搭載している。
なお、発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０の構成は同一であってよい。よって、発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０をそれぞれ区別しないときは、発光チップＵと表記する。
なお、第３の実施の形態では、発光チップＵの数として、合計４０個を用いたが、これに限定されない。
図１５は、第３の実施の形態が適用される発光チップＵの構成、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示した図である。図１５（ａ）は発光チップＵの構成を示し、図１５（ｂ）は発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示す。
はじめに、図１５（ａ）に示す発光チップＵの構成を説明する。
発光チップＵは、矩形の基板８０上において、長辺側に長辺に沿って列状に設けられた複数の発光素子（第３の実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…）を備える発光部１０２を備えている。さらに、発光チップＵは、基板８０の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子（φ１端子、φ２端子、Ｖｇａ端子、φＷ１端子、φＷ２端子、φＩ端子）を備えている。なお、これらの入力端子は、基板８０の一端部からφＷ１端子、φ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φＷ２端子、φ２端子の順に設けられている。そして、発光部１０２は、Ｖｇａ端子とφ２端子との間に設けられている。
次に、図１５（ｂ）により、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を説明する。
発光装置６５の回路基板６２には、信号発生回路１１０および発光チップＵ（発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０）が搭載され、信号発生回路１１０と発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０とを相互に接続する配線が設けられている。
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路１１０は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａ（発光チップＵａ１〜Ｕａ２０）に対して、第１転送信号φ１ａと第２転送信号φ２ａとを送信する転送信号発生部１２０ａと、発光チップ群＃ｂ（発光チップＵｂ１〜Ｕｂ２０）に対して、第１転送信号φ１ｂと第２転送信号φ２ｂとを送信する転送信号発生部１２０ｂとを備えている。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａ（発光チップＵａ１〜Ｕａ２０）に対して、点灯信号φＩａを送信する点灯信号発生部１４０ａと、発光チップ群＃ｂ（発光チップＵｂ１〜Ｕｂ２０）に対して、点灯信号φＩｂを送信する点灯信号発生部１４０ｂとを備えている。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａに属する発光チップＵａ１と発光チップ群＃ｂに属する発光チップＵｂ１との発光チップ組＃１に対して、書込信号φＷ１−１、φＷ２−１を送信し、発光チップ群＃ａに属する発光チップＵａ２と発光チップ群＃ｂに属する発光チップＵｂ２との発光チップ組＃２に対して、書込信号φＷ１−２、φＷ２−２を送信し、以下同様にして、発光チップ群＃ａに属する発光チップＵａ２０と発光チップ群＃ｂに属する発光チップＵｂ２０との発光チップ組＃２０に対して、書込信号φＷ１−２０、φＷ２−２０を送信する書込信号発生部１５０を備えている。
ここで、書込信号φＷ１−１〜φＷ１−２０をそれぞれ区別しないときは書込信号φＷ１と表記し、書込信号φＷ２−１〜φＷ２−２０をそれぞれ区別しないときは書込信号φＷ２と表記する。
すなわち、発光チップ群＃ａに属する一つの発光チップＵと発光チップ群＃ｂに属する一つの発光チップＵとを一つの組（発光チップ組＃１、＃２、…、＃２０）にして、発光チップ組毎にそれぞれ２個の書込信号φＷ１、φＷ２を送信する書込信号発生部１５０を備えている。ここでは、発光チップ組＃１、＃２、…、＃２０をそれぞれ区別しないときは発光チップ組と表記し、組と略すことがある。
なお、上述したように、図１５では、転送信号発生部１２０ａと転送信号発生部１２０ｂとを分けて示したが、これらをまとめて転送信号発生部１２０と表記することがある。
さらに同様に、点灯信号発生部１４０ａと点灯信号発生部１４０ｂとを分けて示したが、これらをまとめて点灯信号発生部１４０と表記することがある。
同様に、第１転送信号φ１ａと第１転送信号φ１ｂとを区別しない場合には第１転送信号φ１と呼び、第２転送信号φ２ａと第２転送信号φ２ｂとを区別しない場合には第２転送信号φ２と表記する。点灯信号φＩａと点灯信号φＩｂとを区別しない場合には点灯信号φＩと表記する。
次に、発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０の配列について説明する。
発光チップ群＃ａに属する発光チップＵａ１〜Ｕａ２０は、それぞれの長辺の方向に間隔を設けて一列に配列されている。発光チップ群＃ｂに属する発光チップＵｂ１〜Ｕｂ２０も、同様にそれぞれの長辺の方向に一列に間隔を設けて配列されている。そして、発光チップ群＃ａに属する発光チップＵａ１〜Ｕａ２０および発光チップ群＃ｂに属する発光チップＵｂ１〜Ｕｂ２０が互いに向かい合い、発光チップＵ間においても発光素子が主走査方向に予め定められた間隔で並ぶように、千鳥状に配列されている。なお、図１５（ｂ）の発光チップＵａ１、Ｕａ２、Ｕａ３、…及び発光チップＵｂ１、Ｕｂ２、Ｕｂ３、…に、図１５（ａ）に示した発光部１０２の発光素子の並び（発光サイリスタＬ１、Ｌ２、Ｌ３、…の番号順）の方向を矢印で示している。
信号発生回路１１０と発光チップＵ（発光チップＵａ１〜Ｕａ２０及び発光チップＵｂ１〜Ｕｂ２０）とを相互に接続する配線について説明する。
回路基板６２には、発光チップＵの基板８０の裏面に設けられたＶｓｕｂ端子（後述の図１７参照）に接続され、基準電位Ｖｓｕｂを与える電源ライン２００ａが設けられている。
そして、回路基板６２には、発光チップＵに設けられたＶｇａ端子に接続され、駆動のための電源電位Ｖｇａを与える電源ライン２００ｂが設けられている。
また、回路基板６２には、信号発生回路１１０の転送信号発生部１２０ａから、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０のφ１端子に、第１転送信号φ１ａを送信するための第１転送信号ライン２０１ａ、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０のφ２端子に、第２転送信号φ２ａを送信するための第２転送信号ライン２０２ａが設けられている。第１転送信号φ１ａおよび第２転送信号φ２ａは、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０に共通（並列）に送信される。
同様に、信号発生回路１１０の転送信号発生部１２０ｂから、発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０のφ１端子に、第１転送信号φ１ｂを送信するための第１転送信号ライン２０１ｂ、および発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０のφ２端子に、第２転送信号φ２ｂを送信するための第２転送信号ライン２０２ｂが設けられている。第１転送信号φ１ｂおよび第２転送信号φ２ｂは、発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０に共通（並列）に送信される。
そして、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０ａから、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０のそれぞれのφＩ端子に、点灯信号φＩａを送信するための点灯信号ライン２０４ａが設けられている。点灯信号φＩａは、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０に共通（並列）に送信される。
同様に、信号発生回路１１０の点灯信号発生部１４０ｂから、発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０のそれぞれのφＩ端子に、点灯信号φＩｂを送信するための点灯信号ライン２０４ｂが設けられている。点灯信号φＩｂは、発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０に共通（並列）に送信される。
さらに、回路基板６２には、信号発生回路１１０の書込信号発生部１５０から、発光チップ群＃ａに属する一つの発光チップＵと発光チップ群＃ｂに属する一つの発光チップＵとから構成される発光チップ組に対して、発光チップ組毎に書込信号φＷ１、φＷ２を送信する書込信号ライン２０５−１〜２０５−２０、２０６−１〜２０６−２０が設けられている。
すなわち、発光チップ群＃ａに属する発光チップＵａ１と発光チップ群＃ｂに属する発光チップＵｂ１との発光チップ組＃１に対して、書込信号ライン２０５−１はそれぞれのφＷ１端子に接続されて書込信号φＷ１−１を送信し、書込信号ライン２０６−１はそれぞれのφＷ２端子に接続されて書込信号φＷ２−１を送信する。発光チップ群＃ａに属する発光チップＵａ２と発光チップ群＃ｂに属する発光チップＵｂ２との発光チップ組＃２に対して、書込信号ライン２０５−２はそれぞれのφＷ１端子に接続されて書込信号φＷ１−２を送信し、書込信号ライン２０６−２はそれぞれのφＷ２端子に接続されて書込信号φＷ２−２を送信する。以下同様にして、発光チップ群＃ａに属する発光チップＵａ２０と発光チップ群＃ｂに属する発光チップＵｂ２０との発光チップ組＃２０に対して、書込信号ライン２０５−２０はそれぞれのφＷ１端子に接続されて書込信号φＷ１−２０を送信し、書込信号ライン２０６−２０はそれぞれのφＷ２端子に接続されて書込信号φＷ２−２０を送信する。
以上説明したように、回路基板６２上のすべての発光チップＵには、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に送信される。
そして、転送信号φ１ａ、φ２ａ、点灯信号φＩａは、発光チップ群＃ａに対して共通に送信される。そして、転送信号φ１ｂ、φ２ｂ、点灯信号φＩｂは、発光チップ群＃ｂに対して共通に送信される。
一方、書込信号φＷ１（書込信号φＷ１−１〜φＷ１−２０）、φＷ２（書込信号φＷ２−１〜φＷ２−２０）は、発光チップ群＃ａに属する一つの発光チップＵと発光チップ群＃ｂに属する一つの発光チップＵとの構成する発光チップ組（発光チップ組＃１〜＃２０）のそれぞれに対して共通に送信される。
なお、発光装置６５が信号発生回路１１０を備えない場合には、発光装置６５には、電源ライン２００ａ、２００ｂ、第１転送信号ライン２０１ａ、２０１ｂ、第２転送信号ライン２０２ａ、２０２ｂ、点灯信号ライン２０４ａ、２０４ｂ、書込信号ライン２０５−１〜２０５−２０、２０６−１〜２０６−２０は、信号発生回路１１０の代わりにコネクタなどに接続される。そして、コネクタなどに接続されるケーブルにより外部に設けられた信号発生回路１１０に接続される。
図１６は、第３の実施の形態が適用される発光装置６５の発光チップＵをマトリクスの各要素として配置して示した図である。
図１６では、発光チップＵ（発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０）を２×２０のマトリクスの各要素として配置して、上記した信号発生回路１１０と発光チップＵ（発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０）とを相互に接続する信号（転送信号φ１ａ、φ２ａ、φ１ｂ、φ２ｂ、点灯信号φＩａ、φＩｂ、書込信号φＷ１−１〜φＷ１−２０、書込信号φＷ２−１〜φＷ２−２０）のラインのみを示している。
上述したように、転送信号φ１ａ、φ２ａ、点灯信号φＩａは、発光チップ群＃ａに対して共通に送信される。そして、転送信号φ１ｂ、φ２ｂ、点灯信号φＩｂは、発光チップ群＃ｂに対して共通に送信されることが容易に理解できる。
一方、書込信号φＷ１−１〜φＷ１−２０は、発光チップ群＃ａに属する一つの発光チップＵと発光チップ群＃ｂに属する一つの発光チップＵとの構成する発光チップ組＃１〜＃２０のそれぞれに対して共通に送信され、同様に書込信号φＷ２−１〜φＷ２−２０は、発光チップ群＃ａに属する一つの発光チップＵと発光チップ群＃ｂに属する一つの発光チップＵとの構成する発光チップ組＃１〜＃２０のそれぞれに対して共通に送信されることが容易に理解できる。
ここで、回路基板６２上に設ける配線（ライン）数について説明する。
第３の実施の形態を適用しないで、発光装置６５の発光チップＵを発光チップ群および発光チップ組に分けない第１の実施の形態（図４参照）では、点灯信号φＩは、発光チップＵ毎に送信されるため、発光チップＵの数を４０個とすると、点灯信号ライン２０４−１〜２０４−４０は４０本必要になる。なお、第３の実施の形態では、発光チップＵ毎に２個の発光サイリスタＬを並行して点灯制御している。よって、第１の実施の形態において、発光チップＵ毎に２個の発光サイリスタＬを並行して点灯制御するためには、さらに、４０本の点灯信号ラインが必要である。
これに加え、第１転送信号ライン２０１、第２転送信号ライン２０２、電源ライン２００ａ、２００ｂが必要となる。よって、発光装置６５に設ける配線数は８４本となる。
また、４０本の点灯信号ライン２０４及び発光チップＵ当たり２個の発光サイリスタＬを並行して点灯制御するために必要となる４０本の点灯信号ラインは、発光サイリスタＬに点灯のための電流が流れるため、抵抗が小さいことを要する。よって、４０本の点灯信号ライン２０４及び発光チップＵ当たり２個の発光サイリスタＬを並行して点灯制御するために必要となる４０本の点灯信号ラインには、幅の広い配線（ライン）が必要になる。このため、第１の実施の形態が適用される場合には、発光装置６５の回路基板６２上に幅の広い配線を多数設けることになり、回路基板６２の面積が大きくなってしまう。
第３の実施の形態では、図１５、１６に示すように、発光チップ群の数が２の場合、点灯信号ライン２０４ａ、２０４ｂの２本となる。さらに、第１転送信号ライン２０１ａ、２０１ｂ、第２転送信号ライン２０２ａ、２０２ｂ、電源ライン２００ａ、２００ｂに加え、書込信号ライン２０５−１〜２０５−２０、２０６−１〜２０６−２０が必要になる。よって、４８本となる。
第３の実施の形態では、第３の実施の形態を適用しない場合に比べ、回路基板６２上の配線（ライン）数は４／７になる。
さらに、第３の実施の形態では、発光サイリスタＬの点灯のための電流が流れる幅の広い配線（ライン）は点灯信号ライン２０４ａ、２０４ｂの２本に削減される。後述する書込サイリスタＳはオン状態になって発光サイリスタＬのしきい電圧を変化させるためのものであるため、書込信号ライン２０５−１〜２０５−２０、２０６−１〜２０６−２０は大きな電流を流さない。よって、書込信号ライン２０５−１〜２０５−２０、２０６−１〜２０６−２０に幅の広い配線を要しない。このことから、第３の実施の形態の発光チップＵを用いた場合、回路基板６２上に幅の広い配線を多数設けることを要せず、回路基板６２の面積を抑制できる。
図１７は、第３の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。なお、図１７では、以下に説明する各素子は、端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）を除き、発光チップＵ上のレイアウトに基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＷ１端子、φＷ２端子、φＩ端子）は、図１５（ａ）と異なるが、説明の便宜上、図中左端に示した。
ここでは、信号発生回路１１０との関係において発光チップＵａ１を例に、発光チップＵを説明する。そこで、図１７において、発光チップＵを発光チップＵａ１（Ｕ）と表示する。他の発光チップＵａ２〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０の構成は、発光チップＵａ１と同じである。
発光チップＵａ１（Ｕ）は、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光サイリスタ列（発光部１０２（図１５（ａ）参照））を備えている。
そして、発光チップＵａ１（Ｕ）は、発光サイリスタ列と同様に列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…からなる転送サイリスタ列及び同様に列状に配列された書込サイリスタＳ１、Ｓ２、Ｓ３、…からなる書込サイリスタ列を備えている。
ここでも、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、書込サイリスタＳ１、Ｓ２、Ｓ３、…をそれぞれ区別しないときは発光サイリスタＬ、転送サイリスタＴ、書込サイリスタＳと表記する。
また、発光チップＵａ１（Ｕ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにして、それぞれのペアの間にｐｎｐバイポーラトランジスタである結合トランジスタＱｔ１、Ｑｔ２、Ｑｔ３、…を備えている。
さらに、発光チップＵａ１（Ｕ）は、書込サイリスタＳ１、Ｓ２、Ｓ３、…のそれぞれに対応して書込トランジスタＱｓ１、Ｑｓ２、Ｑｓ３、…を備えている。
ここでも、結合トランジスタＱｔ１、Ｑｔ２、Ｑｔ３、…、書込トランジスタＱｓ１、Ｑｓ２、Ｑｓ３、…をそれぞれ区別しないときは結合トランジスタＱｔ、書込トランジスタＱｓと表記する。
そして、発光チップＵａ１（Ｕ）は、１個のスタート抵抗Ｒ０を備えている。さらに、第１転送信号φ１（発光チップＵａ１では第１転送信号φ１ａ）を送信する第１転送信号線７２及び第２転送信号φ２（発光チップＵａ１では第２転送信号φ２ａ）を送信する第２転送信号線７３のそれぞれに過剰な電流が流れるのを防止する電流制限抵抗Ｒ１および電流制限抵抗Ｒ２を備えている。同様に書込信号φＷ１（発光チップＵａ１では書込信号φＷ１−１）を送信する書込信号線７４−１及び書込信号φＷ２（発光チップＵａ１では書込信号φＷ２−１）を送信する書込信号線７４−２のそれぞれに過剰な電流が流れるのを防止する電流制限抵抗Ｒｗ１および電流制限抵抗Ｒｗ２を備えている。さらにまた、点灯信号φＩ（発光チップＵａ１では点灯信号φＩａ）を送信する点灯信号線７５−１、７５−２のそれぞれに過剰な電流が流れるのを防止する電流制限抵抗ＲＩ１、ＲＩ２を備えている。
なお、これらの電流制限抵抗Ｒ１、Ｒ２、Ｒｗ１、Ｒｗ２、ＲＩ１、ＲＩ２のいずれか又はすべてが発光チップＵａ１（Ｕ）の外部に設けられていてもよい。
さらに、発光チップＵａ１（Ｕ）は、複数の抵抗（抵抗Ｒｔ、Ｒｓ、ＲＬ）を備えているが、これらについては後述する。
発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…、書込サイリスタ列の書込サイリスタＳ１、Ｓ２、Ｓ３、…は、図１７中において、左側から番号順に配列されている。そして、結合トランジスタＱｔ１、Ｑｔ２、Ｑｔ３、…も同様に、図中左側から番号順に配列されている。さらに、書込トランジスタＱｓ１、Ｑｓ２、Ｑｓ３、…は、書込サイリスタ列の書込サイリスタＳ１、Ｓ２、Ｓ３、…のそれぞれと並列して配置されている。
そして、発光サイリスタ列、転送サイリスタ列、書込サイリスタ列は、図１７中上から、転送サイリスタ列、書込サイリスタ列、発光サイリスタ列の順に並べられている。
なお、書込サイリスタＳは、発光サイリスタＬ、転送サイリスタＴと同様に第１ゲート、第２ゲート、アノード、カソードを有する半導体素子である。また、結合トランジスタＱｔ及び書込トランジスタＱｓは、コレクタ、ベース、エミッタを有する半導体素子であるが、奇数番号の結合トランジスタＱｔは、２個のコレクタ（マルチコネクタ）を有する。
第３の実施の形態の説明では、転送サイリスタＴ、書込サイリスタＳ、発光サイリスタＬの番号に関わらず、転送サイリスタＴでは第１ゲートＧｔｆ、第２ゲートＧｔｓ、書込サイリスタＳでは、第１ゲートＧｓｆ、第２ゲートＧｓｓ、発光サイリスタＬでは第１ゲートＧｌｆと表記する。同様に、結合トランジスタＱｔの番号に関わらず、奇数番号のマルチコレクタの結合トランジスタＱｔでは第１コレクタＣｆ、第２コレクタＣｓと表記し、偶数番号の結合トランジスタＱｔではコレクタＣと表記する。また、書込トランジスタＱｓでは、番号に関わらずコレクタＣと表記する。
では次に、発光チップＵａ１（Ｕ）における各素子の電気的な接続について説明する。
転送サイリスタＴのアノード、書込サイリスタＳのアノード、発光サイリスタＬのアノードは、発光チップＵａ１（Ｕ）の基板８０に接続されている（アノードコモン）。また、結合トランジスタＱｔのエミッタ、書込トランジスタＱｓのエミッタも発光チップＵａ１（Ｕ）の基板８０に接続されている。
そして、これらのアノード及びエミッタは、基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５を介して電源ライン２００ａ（図１５（ｂ）参照）に接続されている。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
転送サイリスタ列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介して、φ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１ａ（図１５（ｂ）参照）が接続され、第１転送信号φ１ａが送信される。
一方、転送サイリスタ列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介して、φ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２ａ（図１５（ｂ）参照）が接続され、第２転送信号φ２ａが送信される。
なお、発光チップＵ１ｂの場合には、φ１端子には、第１転送信号ライン２０１ｂ（図１５（ｂ）参照）が接続され、第１転送信号φ１ｂが送信される。同様に、φ２端子には、第２転送信号ライン２０２ｂ（図１５（ｂ）参照）が接続され、第２転送信号φ２ｂが送信される。
書込サイリスタ列に沿って、奇数番号の書込サイリスタＳのカソードは、書込信号線７４−１に接続されている。そして、書込信号線７４−１は、電流制限抵抗Ｒｗ１を介して、φＷ１端子に接続されている。発光チップＵａ１の場合、このφＷ１端子には、書込信号ライン２０５−１（図１５（ｂ）参照）が接続され、書込信号φＷ１−１が送信される。
一方、書込サイリスタ列に沿って、偶数番号の書込サイリスタＳのカソードは、書込信号線７４−２に接続されている。そして、書込信号線７４−２は、電流制限抵抗Ｒｗ２を介して、φＷ２端子に接続されている。発光チップＵａ１の場合、このφＷ２端子には、書込信号ライン２０６−１（図１５（ｂ）参照）が接続され、書込信号φＷ２−１が送信される。
発光サイリスタ列に沿って、奇数番号の発光サイリスタＬのカソードは、点灯信号線７５−１に接続されている。そして、点灯信号線７５−１は、電流制限抵抗ＲＩ１を介して、φＩ端子に接続されている。
一方、発光サイリスタ列に沿って、偶数番号の発光サイリスタＬのカソードは、点灯信号線７５−２に接続されている。そして、点灯信号線７５−２は、電流制限抵抗ＲＩ２を介して、φＩ端子に接続されている。
発光チップＵａ１の場合、このφＩ端子には、点灯信号ライン２０４ａ（図１５（ｂ）参照）が接続され、点灯信号φＩａが送信される。
なお、φＩ端子は、図１７においては、発光チップＵの左端部に設けられているが、発光チップＵの右端部にも設けて、両端駆動を行ってもよい。このとき、右端部に設けたφＩ端子からそれぞれ電流制限抵抗を介して点灯信号線７５−１、７５−２に接続する。
転送サイリスタ列に沿って、奇数番号の転送サイリスタＴの第１ゲートＧｔｆは、抵抗Ｒｔを介して電源線７１に接続されている。第２ゲートＧｔｓは、奇数番号の結合トランジスタＱｔのベースに接続されている。
奇数番号の結合トランジスタＱｔの第１コレクタＣｆは、抵抗Ｒｓを介して、電源線７１に接続されるとともに、番号が同じ奇数番号の書込サイリスタＳ及び番号が１大きい偶数番号の書込サイリスタＳのそれぞれの第１ゲートＧｓｆに接続されている。そして、第２コレクタＣｓは、番号が１大きい偶数番号（後段）の転送サイリスタＴの第１ゲートＧｔｆに接続されている。
偶数番号の転送サイリスタＴの第１ゲートＧｔｆは、抵抗Ｒｔを介して電源線７１に接続されている。第２ゲートＧｔｓは、偶数番号の結合トランジスタＱｔのベースに接続されている。
偶数番号の結合トランジスタＱｔのコレクタＣは、番号が１大きい奇数番号（次段）の転送サイリスタＴの第１ゲートＧｔｆに接続されている。
書込サイリスタＳの第２ゲートＧｓｆは、対応して設けられた書込トランジスタＱｓのベースに接続されている。書込トランジスタＱｓのコレクタＣは、抵抗ＲＬを介して電源線７１に接続されるとともに、同じ番号の発光サイリスタＬの第１ゲートＧｌｆに接続されている。
上記のように、第３の実施の形態の発光チップＵａ１（Ｕ）は、奇数番号の転送サイリスタＴに、同じ番号及び番号が１大きい書込サイリスタＳが接続され、それぞれの書込サイリスタＳに発光サイリスタＬが接続されている。すなわち、奇数番号の転送サイリスタＴによって、２個の発光サイリスタＬが制御されるように構成されている。
なお、奇数番号の結合トランジスタＱｔはマルチコネクタとしたが、コレクタが１個であって、書込サイリスタＳの第１ゲートＧｓｆと転送サイリスタＴの第１ゲートＧｔｆが共通に接続されてもよい。
なお、図１７に示した第３の実施の形態が適用される発光チップＵは、第１の実施の形態の図６に示した構造を基本として構成してもよく、第２の実施の形態の図１２に示した構造を基本として構成してもよい。レイアウト及び製造方法については説明を省略する。
次に、発光装置６５の動作について説明する。
ここでは、結合トランジスタＱｔ及び書込トランジスタＱｓは、オン状態において飽和するとして、コレクタはエミッタの電位である基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になるとして説明する。
発光装置６５は発光チップ群＃ａに属する発光チップＵａ１〜Ｕａ２０と発光チップ群＃ｂに属する発光チップＵｂ１〜Ｕｂ２０とを備えている（図１４、１５、１６参照）。
図１５に示したように、回路基板６２上のすべての発光チップＵ（発光チップＵａ１〜Ｕａ２０と発光チップＵｂ１〜Ｕｂ２０）には、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。
そして、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０には、前述したように、第１転送信号φ１ａ、第２転送信号φ２ａ、点灯信号φＩａが共通に送信される。よって、発光チップ群＃ａの発光チップＵａ１〜Ｕａ２０は並列に駆動される。
同様に、発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０には、前述したように、第１転送信号φ１ｂ、第２転送信号φ２ｂ、点灯信号φＩｂが共通に送信される。よって、発光チップ群＃ｂの発光チップＵｂ１〜Ｕｂ２０は並列に駆動される。
一方、書込信号φＷ１−１〜φＷ１−２０、書込信号φＷ２−１〜φＷ２−２０のそれぞれは、発光チップ群＃ａの一つの発光チップＵと発光チップ群＃ｂの一つの発光チップＵとが構成する発光チップ組＃１〜＃２０のそれぞれに対して共通に送信される。例えば、発光チップ群＃ａの発光チップＵａ１と発光チップ群＃ｂの発光チップＵｂ１とを発光チップ組＃１として、書込信号φＷ１−１、φＷ２−１が共通に送信される。また、書込信号φＷ１−１〜φＷ１−２０、書込信号φＷ２−１〜φＷ２−２０は、同じタイミングで並列に送信される。よって、発光チップ組＃１〜＃２０は並列に駆動される。
なお、発光サイリスタＬの光量を調整するなどのために、書込信号φＷ１−１〜φＷ１−２０、書込信号φＷ２−１〜φＷ２−２０のタイミングを互いにずらして送信してもよい。
発光チップ群＃ａの発光チップＵａ２〜Ｕａ２０は発光チップＵａ１と並行して駆動され、発光チップ群＃ｂの発光チップＵｂ２〜Ｕｂ２０は発光チップＵｂ１と並行して駆動されるので、発光チップ組＃１に属する発光チップＵａ１および発光チップＵｂ１の動作を説明すれば足りる。なお、同様に、発光チップ組＃２〜＃２０は発光チップ組＃１と並行して駆動されるので、発光チップＵａ１及び発光チップＵｂ１とが属する発光チップ組＃１を説明すれば足りる。
よって、以下では発光チップＵａ１及び発光チップＵｂ１の動作を説明する。
図１８は、第３の実施の形態が適用される発光チップＵの動作を説明するためのタイミングチャートである。図１８は、発光チップ組＃１（発光チップＵａ１および発光チップＵｂ１）の動作を説明するタイミングチャートを示している。そして、図１８では、それぞれの発光チップＵにおいて、発光サイリスタＬ１〜Ｌ６の６個の発光サイリスタＬの点灯または非点灯を制御する部分のタイミングチャートを示している。なお、以下では、発光サイリスタＬの点灯または非点灯を制御することを点灯制御と呼ぶ。
そして、発光チップ組＃１の発光チップＵａ１では、発光サイリスタＬ１〜Ｌ６をすべて点灯させるとした。一方、発光チップＵｂ１では、発光サイリスタＬ１〜Ｌ６のうち発光サイリスタＬ４を消灯（非点灯）とし、残りを点灯させるとした。
図１８において、時刻ａから時刻ｒへとアルファベット順に時刻が経過するとする。発光チップ群＃ａの発光チップＵａ１の発光サイリスタＬ１、Ｌ２は、時刻ｃから時刻ｎの期間Ｔａ（１）において点灯制御される。発光チップ群＃ａの発光チップＵａ１の発光サイリスタＬ３、Ｌ４は、時刻ｎから時刻ｐの期間Ｔａ（２）において点灯制御される。発光チップ群＃ａの発光チップＵａ１の発光サイリスタＬ５、Ｌ６は、時刻ｐから時刻ｒの期間Ｔａ（３）において点灯制御される。
一方、発光チップ群＃ｂの発光チップＵｂ１の発光サイリスタＬ１、Ｌ２は、時刻ｈから時刻ｏの期間Ｔｂ（１）において点灯制御される。発光チップ群＃ｂの発光チップＵｂ１の発光サイリスタＬ３、Ｌ４は、時刻ｏから時刻ｑの期間Ｔｂ（２）において点灯制御される。発光チップ群＃ｂの発光チップＵｂ１の発光サイリスタＬ５、Ｌ６は、時刻ｑから始まる期間Ｔｂ（３）において点灯制御される。以下、同様にして番号が７以上の発光サイリスタＬが点灯制御される。
第３の実施の形態では、期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…および期間Ｔｂ（１）、Ｔｂ（２）、Ｔｂ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
そして、発光チップ群＃ａの発光チップＵａ１、Ｕａ２、Ｕａ３、…を制御する期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…と、発光チップ群＃ｂの発光チップＵｂ１、Ｕｂ２、Ｕｂ３、…を制御する期間Ｔｂ（１）、Ｔｂ（２）、Ｔｂ（３）、…とは、期間Ｔの１／２（半分）の長さ（位相でいうと１８０°）ずれているとする。すなわち、期間Ｔｂ（１）は、期間Ｔａ（１）が開始したのち、期間Ｔの１／２の期間が経過したときに開始する。
したがって、以下では、発光チップ群＃ａの発光チップＵａ１、Ｕａ２、Ｕａ３、…を制御する期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…について説明する。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔの長さを可変としてもよい。
期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…における信号波形は、画像データによって変化する書込信号φＷ１−１、φＷ２−１を除いて、同じ波形の繰り返しである。
以下では、時刻ｃから時刻ｎまでの期間Ｔａ（１）のみを説明する。なお、時刻ａから時刻ｃまでの期間は、発光チップＵａ１（Ｃ）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
期間Ｔａ（１）における第１転送信号φ１ａ、第２転送信号φ２ａ、点灯信号φＩａの信号波形について説明する。
第１転送信号φ１ａは、時刻ｃで「Ｌ」（第１の実施の形態の「Ｌ」（−３．３Ｖ））であって、時刻ｇで「Ｌ」から「Ｈ」（第１の実施の形態の「Ｈ」（０Ｖ））に移行する。そして、時刻ｌで「Ｈ」から「Ｌ」に移行し、時刻ｎで「Ｌ」を維持する。
第２転送信号φ２ａは、時刻ｃで「Ｈ」であって、時刻ｆで「Ｈ」から「Ｌ」に移行する。そして、時刻ｍで「Ｌ」から「Ｈ」に移行し、時刻ｎで「Ｈ」を維持する。
ここで、第１転送信号φ１ａと第２転送信号φ２ａとを比較すると、期間Ｔａ（１）における第１転送信号φ１ａの波形が、期間Ｔａ（１）の１／２後ろにずれて第２転送信号φ２ａの波形になっている。
すなわち、第１転送信号φ１ａと第２転送信号φ２ａとは期間Ｔを単位として繰り返す信号波形である。そして、時刻ｆから時刻ｇまでの期間のように、共に「Ｌ」となる期間を挟んで、交互に「Ｈ」と「Ｌ」とを繰り返している。そして、時刻ａから時刻ｂまでの期間を除いて、第１転送信号φ１ａと第２転送信号φ２ａとは、同時に「Ｈ」となる期間を有さない。
第１転送信号φ１ａと第２転送信号φ２ａとの一組の信号により、図１７に示した転送サイリスタＴが、順番にオン状態になる。
点灯信号φＩａは、時刻ｃで、「Ｈ」から「Ｌ」に移行し、時刻ｋにおいて、「Ｌ」から「Ｈ」に移行する。そして、時刻ｎにおいて「Ｈ」から「Ｌ」に移行する。
点灯信号φＩａは、後述するように発光サイリスタＬに点灯（発光）のための電流を供給する信号である。
書込信号φＷ１−１は、時刻ｃで「Ｈ」であって、時刻ｄで「Ｈ」から「Ｌ」に移行し、時刻ｅで「Ｌ」から「Ｈ」に移行する。さらに、時刻ｉで「Ｈ」から「Ｌ」に移行し、時刻ｊで「Ｌ」から「Ｈ」に移行する。すなわち、書込信号φＷ１は、期間Ｔａ（１）において、「Ｌ」になる期間が２つある。先に「Ｌ」となる期間（時刻ｄから時刻ｅ）に対して、後に「Ｌ」となる期間（時刻ｉから時刻ｊ）は、期間Ｔの１／２の期間後にずれている。
そして、書込信号φＷ１−１が先に「Ｌ」となる期間（時刻ｄから時刻ｅ）は、第１転送信号φ１ａが「Ｌ」である期間に対応して発光チップＵａ１の転送サイリスタＴ１がオン状態にある期間であって、発光チップＵａ１の発光サイリスタＬ１を点灯状態に移行させる。書込信号φＷ１−１が後に「Ｌ」となる期間（時刻ｉから時刻ｊ）は、期間Ｔの１／２遅れて第１転送信号φ１ｂが「Ｌ」である期間に対応して発光チップＵｂ１の転送サイリスタＴ１がオン状態にある期間であって、発光チップＵｂ１の発光サイリスタＬ１を点灯状態に移行させる。
期間Ｔａ（１）においては、書込信号φＷ２−１も、書込信号φＷ１−１と同じ波形である。すなわち、書込信号φＷ２−１が先に「Ｌ」となる期間（時刻ｄから時刻ｅ）は、第１転送信号φ１ａが「Ｌ」である期間に対応して発光チップＵａ１の転送サイリスタＴ１がオン状態にある期間であって、発光チップＵａ１の発光サイリスタＬ２を点灯状態に移行させる。書込信号φＷ２−１が後に「Ｌ」となる期間（時刻ｉから時刻ｊ）は、期間Ｔの１／２遅れて第１転送信号φ１ｂが「Ｌ」である期間に対応して発光チップＵｂ１の転送サイリスタＴ１がオン状態にある期間であって、発光チップＵｂ１の発光サイリスタＬ２を点灯状態に移行させる。
では、図１５および図１７を参照しつつ、図１８に示したタイミングチャートにしたがって、発光装置６５の動作を説明する。
（１）時刻ａ
発光装置６５に基準電位Ｖｓｕｂおよび電源電位Ｖｇａの供給を開始した時刻ａでの状態（初期状態）について説明する。
＜発光装置６５＞
図１８に示したタイミングチャートの時刻ａにおいて、電源ライン２００ａは「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定され、電源ライン２００ｂは「Ｌ」（−３．３Ｖ）の電源電位Ｖｇａに設定される（図１５参照）。よって、すべての発光チップＵ（発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０）のそれぞれのＶｓｕｂ端子は「Ｈ」に設定され、それぞれのＶｇａ端子は「Ｌ」に設定される（図１７参照）。
そして、信号発生回路１１０の転送信号発生部１２０ａは第１転送信号φ１ａ、第２転送信号φ２ａをそれぞれ「Ｈ」に、転送信号発生部１２０ｂは第１転送信号φ１ｂ、第２転送信号φ２ｂをそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１ａ、２０１ｂおよび第２転送信号ライン２０２ａ、２０２ｂが「Ｈ」になる（図１５参照）。これにより、発光チップＵ（発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０）のそれぞれのφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図１７参照）。
さらに、信号発生回路１１０の点灯信号発生部１４０ａは点灯信号φＩａを「Ｈ」に、点灯信号発生部１４０ｂは点灯信号φＩｂを「Ｈ」に設定する。すると、点灯信号ライン２０４ａ、２０４ｂが「Ｈ」になる（図１５参照）。これにより、発光チップＵのφＩ端子が「Ｈ」になる。φＩ端子に接続されている点灯信号線７５−１，７５−２も「Ｈ」になる（図１７参照）。
信号発生回路１１０の書込信号発生部１５０は書込信号φＷ１−１〜φＷ１−２０、書込信号φＷ２−１〜φＷ２−２０を「Ｈ」に設定する。すると、書込信号ライン２０５−１〜２０５−２０、書込信号ライン２０６−１〜２０６−２０が「Ｈ」になる（図１５（ｂ）参照）。これにより、発光チップＵのφＷ１端子及びφＷ２端子が「Ｈ」になる（図１７参照）。
発光チップＵのφＷ１端子は、電流制限抵抗Ｒｗ１を介して、書込信号線７４−１に接続され、発光チップＵのφＷ２端子は、電流制限抵抗Ｒｗ２を介して、書込信号線７４−２に接続されている。発光チップＵのφＷ１端子およびφＷ２端子はともに「Ｈ」に設定されているので、書込信号線７４−１、７４−２も「Ｈ」になる（図１７参照）。
次に、図１７を参照しつつ、図１８に示したタイミングチャートにしたがって、発光チップＵ（発光チップＵａ１〜Ｕａ２０および発光チップＵｂ１〜Ｕｂ２０）の動作を、発光チップ組＃１に属する発光チップＵａ１及び発光チップＵｂ１で説明する。
＜発光チップＵａ１＞
転送サイリスタＴ、書込サイリスタＳおよび発光サイリスタＬのアノードは、Ｖｓｕｂ端子に接続されているので「Ｈ」に設定される。
一方、奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴのアノードおよびカソードはともに「Ｈ」となり、転送サイリスタＴはオフ状態にある。
同様に、奇数番号の書込サイリスタＳのカソードは、書込信号線７４−１に接続され、「Ｈ」に設定されている。偶数番号の書込サイリスタＳのカソードは、書込信号線７４−２に接続され、「Ｈ」に設定されている。よって、書込サイリスタＳのアノードおよびカソードはともに「Ｈ」となり、書込サイリスタＳはオフ状態にある。
さらに、発光サイリスタＬのカソードは、点灯信号線７５−１、７５−２に接続され、「Ｈ」に設定されている。よって、発光サイリスタＬのアノードおよびカソードはともに「Ｈ」となり、発光サイリスタＬはオフ状態にある。
結合トランジスタＱｔのベースは、転送サイリスタＴの第２ゲートＧｔｓに接続されている。転送サイリスタＴはオフ状態であるので、第２ゲートＧｔｓは「Ｈ」になっている。よって、結合トランジスタＱｔのエミッタとベースがともに「Ｈ」であるので、結合トランジスタＱｔはオフ状態である。
同様に、書込トランジスタＱｓのベースは、書込サイリスタＳの第２ゲートＧｓｓに接続されている。書込サイリスタＳはオフ状態であるので、第２ゲートＧｓｓは「Ｈ」になっている。よって、書込トランジスタＱｓのエミッタとベースがともに「Ｈ」であるので、書込トランジスタＱｓはオフ状態である。
転送サイリスタＴの第１ゲートＧｔｆは、抵抗Ｒｔを介して電源線７１に接続されている。電源線７１は「Ｌ」の電源電位Ｖｇａに設定されている。よって、後述する転送サイリスタＴ１の第１ゲートＧｔｆを除いて、第１ゲートＧｔｆは「Ｌ」になっている。
そして、書込サイリスタＳの第１ゲートＧｓｆは、抵抗Ｒｓを介して電源線７１に接続されている。よって、第１ゲートＧｓｆは「Ｌ」になっている。
さらに、発光サイリスタＬの第１ゲートＧｌｆは、抵抗ＲＬを介して電源線７１に接続されている。よって、第１ゲートＧｌｆは「Ｌ」になっている。
以上のことから、後述する転送サイリスタＴ１を除いて、転送サイリスタＴ、書込サイリスタＳおよび発光サイリスタＬのしきい電圧はそれぞれの第１ゲートＧｔｆ、Ｇｓｆ、Ｇｌｆの電位（「Ｌ」（−３．３Ｖ））から拡散電位Ｖｄ（１．５Ｖ）を引いた値（−４．８Ｖ）となっている。
図１７中の転送サイリスタ列の一端の転送サイリスタＴ１の第１ゲートＧｔｆは、スタート抵抗Ｒ０を介して第２転送信号線７３に接続されている。第２転送信号線７３は電流制限抵抗Ｒ２を介して「Ｈ」のφ２端子に接続されている。よって、転送サイリスタＴ１の第１ゲートＧｔｆは、「Ｈ」のφ２端子と電源線７１との間の電流制限抵抗Ｒ２、スタート抵抗Ｒ０、抵抗Ｒｔとで決まる電位に設定されている。
ここでは、第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行したとき、転送サイリスタＴ１がターンオンするように、転送サイリスタＴ１のしきい電圧が設定される。例えば、転送サイリスタＴ１の第１ゲートＧｔｆが「Ｈ」（０Ｖ）に近い負の値であると、転送サイリスタＴ１のしきい電圧は−１．５Ｖに近い値になる。
＜発光チップＵｂ１＞
発光チップＵｂ１においても、初期状態は発光チップＵａ１と同じであるので、説明を省略する。
（２）時刻ｂ
図１８に示す時刻ｂにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は動作状態に入る。
＜発光チップＵａ１＞
第１転送信号線７２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである転送サイリスタＴ１がターンオンする。しかし、転送サイリスタＴ３以降の番号の大きい奇数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるので、オン状態に移行しない。一方、偶数番号の転送サイリスタＴは、第２転送信号φ２ａが「Ｈ」（０Ｖ）であるので、ターンオンしない。
転送サイリスタＴ１がターンオンすると、第１ゲートＧｔｆは、アノードの「Ｈ」（０Ｖ）になる。そして、転送サイリスタＴ１のカソード（図１７の第１転送信号線７２）は、転送サイリスタＴ１のアノードの「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。
そして、転送サイリスタＴ１がターンオンすると、第２ゲートＧｔｓにベースが接続された結合トランジスタＱｔ１がオフ状態からオン状態に移行する。すると、結合トランジスタＱｔ１の第１コレクタＣｆ及び第２コレクタＣｓがエミッタの「Ｈ」（０Ｖ）になる。
すると、第２コレクタＣｓに接続された転送サイリスタＴ２の第１ゲートＧｔｆが「Ｈ」（０Ｖ）になり、転送サイリスタＴ２のしきい電圧が−１．５Ｖになる。
一方、結合トランジスタＱｔの第１コレクタＣｆが「Ｈ」（０Ｖ）になると、第１コレクタに接続された書込サイリスタＳ１、Ｓ２のそれぞれの第１ゲートＧｓｆが「Ｈ」（０Ｖ）になって、書込サイリスタＳ１、Ｓ２のしきい電圧がそれぞれ−１．５Ｖになる。
しかし、書込信号線７４−１、７４−２は「Ｈ」であるので、いずれの書込サイリスタＳもターンオンしない。
また、いずれの発光サイリスタＬもオン状態に移行しない。
すなわち、時刻ｂにおいて、ターンオンするのは転送サイリスタＴ１である。そして、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１及び結合トランジスタＱｔ１がオン状態にあって、他の転送サイリスタＴ、書込サイリスタＳ、発光サイリスタＬ、結合トランジスタＱｔ、書込トランジスタＱｓはオフ状態にある。
なお、以下では、オン状態にあるサイリスタ（転送サイリスタＴ、書込サイリスタＳ、発光サイリスタＬ）及びトランジスタ（結合トランジスタＱｔ、書込トランジスタＱｓ）を説明し、オフ状態にあるサイリスタ（転送サイリスタＴ、書込サイリスタＳ、発光サイリスタＬ）及びトランジスタ（結合トランジスタＱｔ、書込トランジスタＱｓ）の説明を省略する。
＜発光チップＵｂ１＞
発光チップＵｂ１が属する発光チップ群＃ｂに送信される信号は変化しないので、発光チップＵｂ１は初期状態が維持されている。
（３）時刻ｃ
時刻ｃにおいて、発光チップ群＃ａに送信される点灯信号φＩａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
点灯信号線７５−１、７５−２が「Ｌ」（−３．３Ｖ）になっても、発光サイリスタＬのしきい電圧は−４．８Ｖであるので、いずれの発光サイリスタＬもターンオンしない。
よって、時刻ｃの直後においては、転送サイリスタＴ１及び結合トランジスタＱｔ１がオン状態にある。
＜発光チップＵｂ１＞
発光チップＵｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、発光チップＵｂ１は初期状態が維持されている。
（４）時刻ｄ
時刻ｄにおいて、発光チップ群＃ａの発光チップＵａ１と発光チップ群＃ｂの発光チップＵｂ１とが属する発光チップ組＃１に送信される書込信号φＷ１−１、φＷ２−１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
書込信号線７４−１、７４−２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、ともにしきい電圧が−１．５Ｖであった書込サイリスタＳ１、Ｓ２がターンオンする。なお、番号が３以上の書込サイリスタＳはしきい電圧が−４．８Ｖであるのでターンオンしない。
そして、書込サイリスタＳ１、Ｓ２がターンオンすると、それぞれの第２ゲートＧｓｓにベースが接続された書込トランジスタＱｓ１、Ｑｓ２がオフ状態からオン状態に移行する。すると、書込トランジスタＱｓ１、Ｑｓ２のそれぞれのコレクタがエミッタの「Ｈ」（０Ｖ）になる。さらに、書込トランジスタＱｓ１、Ｑｓ２のカソード（書込信号線７４−１、７４−２）が−１．５Ｖになる。
発光サイリスタＬ１、Ｌ２の第１ゲートＧｌｆは、それぞれ書込トランジスタＱｓ１、Ｑｓ２のコレクタに接続されているので、「Ｈ」（０Ｖ）になる。よって、発光サイリスタＬ１、Ｌ２のしきい電圧が−１．５Ｖになる。
既に、発光サイリスタＬ１のカソードが接続された点灯信号線７５−１、発光サイリスタＬ２のカソードが接続された７５−２は、時刻ｃにおいて、「Ｌ」（−３．３Ｖ）になっているので、発光サイリスタＬ１、Ｌ２がターンオンして、点灯する。
そして、発光サイリスタＬ１、Ｌ２の第１ゲートＧｌｆが「Ｈ」（０Ｖ）になるとともに、カソード（点灯信号線７５−１、７５−２）が−１．５Ｖになる。
よって、時刻ｄの直後においては、転送サイリスタＴ１、結合トランジスタＱｔ１、書込サイリスタＳ１、Ｓ２、書込トランジスタＱｓ１、Ｑｓ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
＜発光チップＵｂ１＞
書込信号線７４−１、７４−２が「Ｈ」から「Ｌ」に移行する。しかし、書込サイリスタＳはしきい電圧が−４．８Ｖである。よって、いずれの書込サイリスタＳもターンオンできない。
（５）時刻ｅ
時刻ｅにおいて、発光チップ群＃ａの発光チップＵａ１と発光チップ群＃ｂの発光チップＵｂ１とが属する発光チップ組＃１に送信される書込信号φＷ１−１、φＷ２−１が、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＵａ１＞
書込信号線７４が「Ｈ」（０Ｖ）に移行する。すると、オン状態にあった書込サイリスタＳ１、Ｓ２はカソードおよびアノードがともに「Ｈ」になるので、ターンオフする。すると、書込トランジスタＱｓ１、Ｑｓ２はオン状態からオフ状態に移行する。
なお、オン状態の発光サイリスタＬ１、Ｌ２は、点灯信号φＩａが「Ｌ」（−３．３Ｖ）であるので、オン状態を維持する。
よって、時刻ｅの直後においては、転送サイリスタＴ１、結合トランジスタＱｔ１、発光サイリスタＬ１、Ｌ２がオン状態にある。
＜発光チップＵｂ１＞
「Ｌ」（−３．３Ｖ）であった書込信号線７４−１、７４−２が「Ｈ」（０Ｖ）に戻る。
（６）時刻ｆ
時刻ｆにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
また、発光チップ群＃ｂに送信される第１転送信号φ１ｂが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
第２転送信号線７３が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである転送サイリスタＴ２がターンオンする。しかし、転送サイリスタＴ４以降の番号の大きい偶数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるので、オン状態に移行しない。
転送サイリスタＴ２がターンオンすると、転送サイリスタＴ２のカソード（図１７の第２転送信号線７３）は、転送サイリスタＴ２のアノードの「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。
そして、転送サイリスタＴ２がターンオンすると、第２ゲートＧｔｓにベースが接続された結合トランジスタＱｔ２がオフ状態からオン状態に移行する。すると、結合トランジスタＱｔ１のコレクタＣがエミッタの「Ｈ」（０Ｖ）になる。
すると、コレクタＣに接続された転送サイリスタＴ３の第１ゲートＧｔｆが「Ｈ」（０Ｖ）になり、転送サイリスタＴ３のしきい電圧が−１．５Ｖになる。
よって、時刻ｆの直後においては、転送サイリスタＴ１、Ｔ２、結合トランジスタＱｔ１、Ｑｔ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
＜発光チップＵｂ１＞
時刻ｂにおける発光チップＵａ１の動作と同様である。すなわち、転送サイリスタＴ１がターンオンする。これにより、第１転送信号線７２が−１．５Ｖになる。さらに、結合トランジスタＱ１がオフ状態からオン状態に移行する。そして、書込サイリスタＳ１、Ｓ２のしきい電圧が−１．５Ｖになる。
つまり、発光チップＵｂ１は、発光チップＵａ１の動作を期間Ｔを１／２の期間ずらしたタイミング（位相が１８０°ずれた関係）で動作する。
よって、時刻ｆの直後においては、転送サイリスタＴ１及び結合トランジスタＱｔ１がオン状態にある。
（７）時刻ｇ
時刻ｇにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＵａ１＞
第１転送信号線７２が「Ｈ」（０Ｖ）に移行する。すると、オン状態にあった転送サイリスタＴ１は、カソードおよびアノードがともに「Ｈ」となるので、ターンオフする。
すると、結合トランジスタＱｔ１がオン状態からオフ状態に移行する。そして、書込サイリスタＳ１、Ｓ２の第１ゲートＧｓｆが電源線７１の「Ｌ」（−３．３Ｖ）になり、書込サイリスタＳ１、Ｓ２のしきい電圧が−４．８Ｖになる。すなわち、すべての書込サイリスタＳのしきい電圧が−４．８Ｖになる。
なお、オン状態の発光サイリスタＬ１、Ｌ２は、点灯信号φＩａが「Ｌ」（−３．３Ｖ）であるので、オン状態を維持する。
よって、時刻ｇの直後においては、転送サイリスタＴ２、結合トランジスタＱｔ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
＜発光チップＵｂ１＞
発光チップＵｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｆの状態が維持される。
（８）時刻ｈ
時刻ｈにおいて、発光チップ群＃ｂに送信される点灯信号φＩｂが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
発光チップＵａ１が属する発光チップ群＃ａに送信される信号に変化がないので、時刻ｇの状態が維持される。
＜発光チップＵｂ１＞
時刻ｃにおける発光チップＵａ１の動作と同様である。すなわち、点灯信号線７５が「Ｌ」（−３．３Ｖ）になっても、発光サイリスタＬのしきい電圧は−４．８Ｖであるので、いずれの発光サイリスタＬもターンオンしない。
よって、時刻ｈの直後においては、転送サイリスタＴ１及び結合トランジスタＱｔ１がオン状態にある。
（９）時刻ｉ
時刻ｉにおいて、発光チップ群＃ａの発光チップＵａ１と発光チップ群＃ｂの発光チップＵｂ１とが属する発光チップ組＃１に送信される書込信号φＷ１−１、φＷ２−１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
書込信号線７４−１、７４−２が「Ｈ」から「Ｌ」に移行する。しかし、書込サイリスタＳはしきい電圧が−４．８Ｖである。よって、いずれの書込サイリスタＳもターンオンできない。
よって、時刻ｉの直後においては、転送サイリスタＴ２、結合トランジスタＱｔ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
＜発光チップＵｂ１＞
時刻ｄにおける発光チップＵａ１の動作と同様である。すなわち、書込信号線７４−１、７４−２が「Ｈ」から「Ｌ」に移行すると、ともにしきい電圧が−１．５Ｖであった書込サイリスタＳ１、Ｓ２がターンオンする。
そして、書込サイリスタＳ１、Ｓ２がターンオンすると、書込トランジスタＱｓ１、Ｑｓ２がオフ状態からオン状態に移行する。すると、発光サイリスタＬ１、Ｌ２のしきい電圧が−１．５Ｖになる。
既に、発光サイリスタＬ１のカソードが接続された点灯信号線７５−１、発光サイリスタＬ２のカソードが接続された点灯信号線７５−２は、時刻ｈにおいて、「Ｌ」（−３．３Ｖ）になっているので、発光サイリスタＬ１、Ｌ２がターンオンして、点灯する。
よって、時刻ｉの直後においては、転送サイリスタＴ１、結合トランジスタＱｔ１、書込サイリスタＳ１、Ｓ２、書込トランジスタＱｓ１、Ｑｓ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
（１０）時刻ｊ
時刻ｊにおいて、発光チップ群＃ａの発光チップＵａ１と発光チップ群＃ｂの発光チップＵｂ１とが属する発光チップ組＃１に送信される書込信号φＷ１−１、φＷ２−１が、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＵａ１＞
「Ｌ」（−３．３Ｖ）であった書込信号線７４−１、７４−２が「Ｈ」（０Ｖ）に戻る。
よって、時刻ｊの直後においては、転送サイリスタＴ２、結合トランジスタＱｔ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
＜発光チップＵｂ１＞
時刻ｅにおける発光チップＵａ１の動作と同様である。すなわち、書込信号線７４が「Ｈ」（０Ｖ）に移行し、オン状態にあった書込サイリスタＳ１、Ｓ２がターンオフする。すると、書込トランジスタＱｓ１、Ｑｓ２はオン状態からオフ状態に移行する。
よって、時刻ｊの直後においては、転送サイリスタＴ１、結合トランジスタＱｔ１、発光サイリスタＬ１、Ｌ２がオン状態にある。
（１１）時刻ｋ
時刻ｋにおいて、発光チップ群＃ａに送信される点灯信号φＩａが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＵａ１＞
点灯信号線７５−１、７５−２が「Ｈ」（０Ｖ）に移行する。すると、オン状態にあった発光サイリスタＬ１、Ｌ２は、カソードおよびアノードがともに「Ｈ」となるので、ターンオフして、消灯する（非点灯になる）。これにより、発光サイリスタＬ１、Ｌ２の第１ゲートＧｌｆが抵抗ＲＬを介して電源線７１の「Ｌ」（−３．３Ｖ）になる。そして、発光サイリスタＬ１、Ｌ２のしきい電圧が−４．８Ｖになる。
すなわち、発光チップＵａ１の発光サイリスタＬ１、Ｌ２は、時刻ｄの書込信号φＷ１−１、φＷ２−１が「Ｈ」から「Ｌ」に移行するタイミングで点灯（発光）（ターンオン）し、時刻ｋの点灯信号φＩａが「Ｌ」から「Ｈ」に移行するタイミングで消灯（ターンオフ）する。時刻ｄから時刻ｋまでの期間が、発光チップＵａ１の発光サイリスタＬ１、Ｌ２の点灯（発光）期間に対応する。
時刻ｋの直後においては、転送サイリスタＴ２、結合トランジスタＱｔ２がオン状態にある。
＜発光チップＵｂ１＞
発光チップＵｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｊの状態が維持される。
（１２）時刻ｌ
時刻ｌにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
また、発光チップ群＃ｂに送信される第２転送信号φ２ｂが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
第１転送信号線７２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−１．５Ｖである転送サイリスタＴ３がターンオンする。しかし、転送サイリスタＴ５以降の番号の大きい偶数番号の転送サイリスタＴは、しきい電圧が−４．８Ｖであるので、オン状態に移行しない。また、転送サイリスタＴ１の第１ゲートＧｔｆはスタート抵抗Ｒ０を介して−１．５Ｖの第２転送信号線７３と抵抗Ｒｔを介して「Ｌ」（−３．３Ｖ）の電源線７１に接続されている。よって、しきい電圧は高くとも−３Ｖである。このことから、しきい電圧が−１．５Ｖの転送サイリスタＴ３がターンオンする。
そして、結合トランジスタＱｔ３がオフ状態からオン状態に移行する。
すると、時刻ｂでと同様に、第２コレクタＣｓに接続された転送サイリスタＴ４の第１ゲートＧｔｆが「Ｈ」（０Ｖ）になり、転送サイリスタＴ４のしきい電圧が−１．５Ｖになる。
一方、第１コレクタに接続された書込サイリスタＳ３、Ｓ４のそれぞれの第１ゲートＧｓｆが「Ｈ」（０Ｖ）になって、書込サイリスタＳ３、Ｓ４のしきい電圧がそれぞれ−１．５Ｖになる。
よって、時刻ｌの直後においては、転送サイリスタＴ２、Ｔ３、結合トランジスタＧｔ２、Ｑｔ３がオン状態にある。
＜発光チップＵｂ１＞
時刻ｆにおける発光チップＵａ１の動作と同様である。すなわち、第２転送信号線７３が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行して、しきい電圧が−１．５Ｖである転送サイリスタＴ２がターンオンする。そして、結合トランジスタＱｔ２がオフ状態からオン状態に移行し、転送サイリスタＴ３のしきい電圧が−１．５Ｖになる。
よって、時刻ｌの直後においては、転送サイリスタＴ１、Ｔ２、結合トランジスタＱｔ１、Ｑｔ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
（１３）時刻ｍ
時刻ｍにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
また、発光チップ群＃ｂに送信される第１転送信号φ１ｂが「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＵａ１＞
第２転送信号線７３が「Ｈ」（０Ｖ）に移行する。すると、オン状態にあった転送サイリスタＴ２は、カソードおよびアノードがともに「Ｈ」となるので、ターンオフする。
すると、結合トランジスタＱｔ２がオン状態からオフ状態に移行する。
よって、時刻ｍの直後においては、転送サイリスタＴ３、結合トランジスタＱｔ３がオン状態にある。
＜発光チップＵｂ１＞
時刻ｇにおける発光チップＵａ１の動作と同様である。すなわち、第１転送信号線７２が「Ｈ」（０Ｖ）に移行して、転送サイリスタＴ１がターンオフする。そして、結合トランジスタＱｔ１がオン状態からオフ状態に移行し、書込サイリスタＳ１、Ｓ２のしきい電圧が−４．８Ｖになる。すなわち、すべての書込サイリスタＳのしきい電圧が−４．８Ｖになる。
なお、オン状態の発光サイリスタＬ１、Ｌ２は、点灯信号φＩａが「Ｌ」（−３．３Ｖ）であるので、オン状態を維持する。
よって、時刻ｍの直後においては、転送サイリスタＴ２、結合トランジスタＱｔ２、発光サイリスタＬ１、Ｌ２がオン状態にある。
（１４）時刻ｎ
時刻ｎにおいて、発光チップ群＃ａに送信される点灯信号φＩａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＵａ１＞
時刻ｃと同様である。
＜発光チップＵｂ１＞
発光チップＵｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｊの状態が維持される。
なお、発光チップＵｂ１は、発光チップＵａ１の動作を期間Ｔの１／２ずれて行う。
すなわち、時刻ｎ以降においては、時刻ｃからを繰り返す。
なお、発光サイリスタＬを点灯しないときは、期間Ｔｂ（２）の時刻ｏの直後に示すように、書込信号φＷ２−１を「Ｌ」（−３．３Ｖ）にすることなく、「Ｈ」（０Ｖ）に維持すればよい。
以上説明したように、第３の実施の形態では、結合トランジスタＱｔ及び書込トランジスタＱｓを使用しているので、転送サイリスタＴ、書込サイリスタＳ、発光サイリスタＬは、しきい電圧が−１．５Ｖに設定できる。よって、第１転送信号線７２、第２転送信号線７３、書込信号線７４−１、７４−２、点灯信号線７５−１、７５−２の「Ｌ」（−３．３Ｖ）と差が大きい。すなわち、動作マージンを大きく取ることができる。
図１９は、第３の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵの回路構成を説明するための等価回路図である。以下では、図１７に示した第３の実施の形態が適用される自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵと同じ部分には同じ符号を付して説明を省略し、異なる部分を説明する。
第３の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵでは、結合トランジスタＱｔの代わりに、結合ダイオードＤが用いられている。そして、スタート抵抗Ｒ０の代わりにスタートダイオードＤ０が用いられている。
奇数番号の転送サイリスタＴの第１ゲートＧｔｆは、それぞれが抵抗Ｒｕを介して、同じ番号の書込サイリスタＳ及び番号が１大きい書込サイリスタＳの第１ゲートＧｓｆに接続されている。これらの第１ゲートＧｓｆは、抵抗Ｒｂを介して電源線７１に接続されるとともに、抵抗Ｒｖを介して同じ番号の発光サイリスタＬの第１ゲートＧｌｆに接続されている。また、発光サイリスタＬの第１ゲートＧｌｆは、抵抗Ｒｗを介して電源線７１に接続されている。
偶数番号の転送サイリスタＴの第１ゲートＧｔｆは、抵抗Ｒｇを介して電源線７１に接続されている。
この第３の実施の形態を適用しない自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＵでも、図１５に示すように配置すれば図１８のタイミングチャートにしたがって動作する。
以下では、図１８のタイミングチャートにしたがって、図１７に示した第３の実施の形態が適用される発光チップＵと異なる部分を中心に、図１９に示す第３の実施の形態を適用しない発光チップＵの動作を説明する。
ここで、図１９において、抵抗Ｒｕの抵抗値（Ｒｕ）、抵抗Ｒｖの抵抗値（Ｒｖ）、抵抗Ｒｗの抵抗値（Ｒｗ）、抵抗Ｒｂの抵抗値（Ｒｂ）の比が、Ｒｕ：Ｒｖ：Ｒｗ：Ｒｂ＝０．２：１：１：１であるとする。
図１８の時刻ａにおいて、スタートダイオードＤ０は、アノードが「Ｈ」（０Ｖ）の第２転送信号線７３に接続され、カソードが抵抗Ｒｕ、Ｒｂを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されている。よって、スタートダイオードＤ０は順バイアスであって、カソードがアノードの「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになっている。転送サイリスタＴ１の第１ゲートＧｔｆは、スタートダイオードＤ０のカソードに接続されている。よって、転送サイリスタＴ１のしきい電圧は−３Ｖになっている。
また、−１．５ＶであるスタートダイオードＤ０のカソードは結合ダイオードＤ１のアノードに接続されている。結合ダイオードＤ１のカソードは、抵抗Ｒｇを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されている。よって、結合ダイオードＤ１も順バイアスであって、結合ダイオードＤ１のカソードは、アノードの−１．５Ｖから拡散電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになっている。
そして、転送サイリスタＴ２の第１ゲートＧｔｆは、−３Ｖの結合ダイオードＤ１のカソードに接続されている。よって、転送サイリスタＴ２のしきい電圧は−４．５Ｖである。
なお、番号が１以上の結合ダイオードＤには、スタートダイオードＤ０のアノードが「Ｈ」（０Ｖ）である影響が及ばず、それぞれの結合ダイオードＤのカソードに接続された番号が３以上の転送サイリスタＴの第１ゲートＧｔｆは、抵抗Ｒｇを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されている。よって、これらの転送サイリスタＴのしきい電圧は−４．８Ｖである。
書込サイリスタＳ１の第１ゲートＧｓｆは、抵抗Ｒｂを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるとともに、抵抗Ｒｕを介して−１．５Ｖである転送サイリスタＴ１の第１ゲートＧｔｆに接続されている。また、発光サイリスタＬ１の第１ゲートＧｓｆは、抵抗Ｒｗを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるとともに、抵抗Ｒｖを介して書込サイリスタＳ１の第１ゲートＧｔｆに接続されている。
書込サイリスタＳ２及び発光サイリスタＬ２も同様である。
よって、Ｒｕ：Ｒｖ：Ｒｗ：Ｒｂ＝０．２：１：１：１であるとすると、書込サイリスタＳ１、Ｓ２の第１ゲートＧｓｆの電位は−１．９２Ｖであって、書込サイリスタＳ１、Ｓ２のしきい電圧は−３．４２Ｖ、発光サイリスタＬ１、Ｌ２の第１ゲートＧｌｆの電位は−２．６１Ｖであって、発光サイリスタＬ１、Ｌ２のしきい電圧は−４．１１Ｖとなっている。
なお、番号３以上の書込サイリスタＳの第１ゲートＧｓｆ及び発光サイリスタＬの第１ゲートＧｌｆは−３．３Ｖであって、書込サイリスタＳ１、Ｓ２及び発光サイリスタＬ１、Ｌ２のしきい電圧は−４．８Ｖである。
また、時刻ｂにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−３Ｖの転送サイリスタＴ１がターンオンする。すると、転送サイリスタＴ１の第１ゲートＧｔｆが「Ｈ」（０Ｖ）になる。すると、結合ダイオードＤ１のアノードが「Ｈ」（０Ｖ）になる。
結合ダイオードＤ１のカソードは、抵抗Ｒｇを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されていたので、結合ダイオードＤ１が順バイアスになって、カソードがアノードの「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。転送サイリスタＴ２の第１ゲートＧｔｆ２は−１．５Ｖの結合ダイオードＤ１のアノードに接続されているので、転送サイリスタＴ２のしきい電圧が−３Ｖになる。
なお、転送サイリスタＴ３の第１ゲートＧｔｆに接続された結合ダイオードＤ３のカソードは−３Ｖになり、転送サイリスタＴ３のしきい電圧は−４．５Ｖになる。
そして、番号が４以上の転送サイリスタＴの第１ゲートＧｔｆは、−３．３Ｖであるので、これらの転送サイリスタＴのしきい電圧は−４．８Ｖが維持される。
このとき、書込サイリスタＳ１、Ｓ２の第１ゲートＧｓｆの電位は−０．７６Ｖとなって、書込サイリスタＳ１、Ｓ２のしきい電圧は−２．２６Ｖ、発光サイリスタＬ１、Ｌ２の第１ゲートＧｌｆの電位は−２．０３Ｖとなって、発光サイリスタＬ１、Ｌ２のしきい電圧は−３．５２Ｖとなる。
なお、書込サイリスタＳ３、Ｓ４の第１ゲートＧｓｆは、抵抗Ｒｕを介して−３Ｖの転送サイリスタＴ３の第１ゲートＧｔｆに接続されている。よって、書込サイリスタＳ１、Ｓ２の第１ゲートＧｓｆの電位は−３．０７Ｖとなって、書込サイリスタＳ１、Ｓ２のしきい電圧は−４．５７Ｖ、発光サイリスタＬ１、Ｌ２の第１ゲートＧｌｆの電位は−３．１８Ｖとなって、発光サイリスタＬ１、Ｌ２のしきい電圧は−４．６８Ｖとなる。
なお、番号が５以上の書込サイリスタＳ及び発光サイリスタＬのしきい電圧は−４．８Ｖに維持されている。
時刻ｄにおいて、書込信号φＷ１−１、Ｗ２−１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−２．２６Ｖの書込サイリスタＳ１、Ｓ２がともにターンオンする。そして、書込サイリスタＳ１、Ｓ２の第１ゲートＧｔｆの電位が「Ｈ」（０Ｖ）になる。すると、発光サイリスタＬ１の第１ゲートＧｔｆは抵抗Ｒｖを介して「Ｈ」（０Ｖ）の書込サイリスタＳ１の第１ゲートＧｔｆに接続されるとともに、抵抗Ｒｗを介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されるので、−１．６５Ｖになる。よって、発光サイリスタＬ１のしきい電圧は−３．１５Ｖになる。発光サイリスタＬ２も同様である。
このとき、点灯信号φＩａは、時刻ｃにおいて既に「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行しているので、発光サイリスタＬ１、Ｌ２はターンオンする。
すなわち、奇数番号の転送サイリスタＴがオン状態であって、書込サイリスタＳがターンオンすると、発光サイリスタＬが点灯する。
他の時刻の動作については説明しないが、図１９に示す第３の実施の形態を適用しない発光チップＵを適用した発光装置６５においても、図１８に示したタイミングチャートにしたがって動作する。
しかし、転送サイリスタＴがターンオンする際の転送サイリスタＴのしきい電圧は−３Ｖであって、第１転送信号φ１又は第２転送信号φ２の「Ｌ」（−３．３Ｖ）との電位差は、０．３Ｖである。さらに、書込サイリスタＳがターンオンする際の書込サイリスタＳのしきい電圧は−２．２６Ｖであって、書込信号φＷ１、φＷ２の「Ｌ」（−３．３Ｖ）との電位差は１．０４Ｖである。そして、発光サイリスタＬがターンオンする際の発光サイリスタＬのしきい電圧は−３．１５Ｖであって、点灯信号φＩの「Ｌ」（−３．３Ｖ）との電位差は０．１５Ｖである。
オン状態の結合ダイオードＤでは、カソードとアノードとの間に拡散電位Ｖｄを生じるので、転送サイリスタＴのしきい電圧は拡散電位Ｖｄの２倍（２×Ｖｄ）になる。よって、転送サイリスタＴのしきい電圧と第１転送信号φ１又は第２転送信号φ２の「Ｌ」（−３．３Ｖ）との電位差を０．３Ｖより大きくすることができない。
一方、図１７に示した第３の実施の形態が適用される発光チップＵでは、転送サイリスタＴ、書込サイリスタＳ、発光サイリスタＬがターンオンする際のしきい電圧は−１．５Ｖであって、第１転送信号φ１又は第２転送信号φ２、書込信号φＷ１、φＷ２、点灯信号φＩの「Ｌ」（−３．３Ｖ）との電位差は１．８Ｖである。
すなわち、図１７に示した第３の実施の形態が適用される発光チップＵは、図１９に示した第３の実施の形態を適用しない発光チップＵに比べ、動作マージンが大きい。なお、図１９に示した第３の実施の形態を適用しない発光チップＵを用いた発光装置６５において、書込サイリスタＳのしきい電圧と書込信号φＷ１、φＷ２との電位差及び発光サイリスタＬのしきい電圧と点灯信号φＩとのこれらの電位差は、抵抗Ｒｕ、Ｒｖ、Ｒｗ、Ｒｂの大きさで調整できる。しかし、これらの電位差を調整しても、第３の実施の形態を適用しない発光チップＵを用いた発光装置６５は、第３の実施の形態が適用される発光チップＵを用いた発光装置６５に比べ、動作マージンを大きくすることは難しい。
また、図１９に示した第３の実施の形態を適用しない発光チップＵでは、発光サイリスタＬがオン状態になると、抵抗Ｒｖは、伝導度の変調を受けて抵抗値が小さくなる。例えば、Ｒｖ：Ｒｂ＝０．１：１になったとすると、書込サイリスタＳのしきい電圧は−１．８Ｖになる。例えば奇数番号の書込サイリスタＳのいずれか一つがオン状態にあって、書込信号線７４−１が−１．５Ｖになっていたとしても、他の番号の発光サイリスタＬがオン状態にあると、他の番号のオフ状態に維持されるべき書込サイリスタＳのしきい電圧が−１．８Ｖになるので、ノイズなどにより、この他の番号の書込サイリスタＳが誤ってターンオンする恐れがある。
これに対して、図１７に示した第３の実施の形態が適用される発光チップＵでは、発光サイリスタＬは書込トランジスタＱｓを介して書込サイリスタＳに接続されている。よって、書込トランジスタＱｓがオフ状態であれば、発光サイリスタＬがオン状態である影響は、書込サイリスタＳに及ばない。
よって、図１７に示した第３の実施の形態が適用される発光チップＵは、図１９に示した第３の実施の形態を適用しない発光チップＵに比べ誤動作の発生が抑制される。
なお、図１５、１６に示した第３の実施の形態が適用される発光装置６５では、発光チップＵを２個の発光チップ群に分けたが、３個以上の発光チップ群に分けてもよい。
また、図１７に示した第３の実施の形態が適用される発光チップＵでは、奇数番号の転送サイリスタＴにより、２個の発光サイリスタＬの点灯制御が行われるように構成されていた。奇数番号の転送サイリスタＴにより、３個以上の発光サイリスタＬの点灯制御がされるようにしてもよい。また、偶数番号の転送サイリスタＴによって、複数の発光サイリスタＬの点灯制御がされるようにしてもよい。
さらに、すべての転送サイリスタＴがそれぞれ発光サイリスタＬの点灯制御をするように構成してもよい。
第１の実施の形態、第２の実施の形態及び第３の実施の形態では、サイリスタ（転送サイリスタＴ、発光サイリスタＬ、書込サイリスタＳ（第３の実施の形態））はアノードが基板８０に接続されたアノードコモンとし、トランジスタ（結合トランジスタＱ（第１の実施の形態及び第２の実施の形態）、結合トランジスタＱｔ（第３の実施の形態）、書込トランジスタＱｓ（第３の実施の形態））はｐｎｐバイポーラトランジスタとして説明した。回路の極性を変更することによって、サイリスタ（転送サイリスタＴ、発光サイリスタＬ、書込サイリスタＳ）をカソード端子が基板８０に接続されたカソードコモンとし、トランジスタ（結合トランジスタＱ、結合トランジスタＱｔ、書込トランジスタＱｓ）をｎｐｎバイポーラトランジスタとしてもよい。
また、第１の実施の形態、第２の実施の形態及び第３の実施の形態では、第１転送信号φ１及び第２転送信号φ２の２相の転送信号にて転送サイリスタＴを駆動したが、３相以上の転送信号を用いてもよい。
１…画像形成装置、１０…画像形成プロセス部、１１（１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ）…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、７１…電源線、７２…第１転送信号線、７３…第２転送信号線、７５、７５−１、７５−２…点灯信号線、７５ａ…幹部、７５ｂ…枝部、７６、７７…接続配線、８０…基板、８１…第１半導体層、８２…第２半導体層、８３…第３半導体層、８４…第４半導体層、１０１…転送部、１０２…発光部、１１０…信号発生回路、１２０、１２０ａ、１２０ｂ…転送信号発生部、１４０、１４０ａ、１４０ｂ…点灯信号発生部、１５０…書込信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、φ１、φ１ａ、φ１ｂ…第１転送信号、φ２、φ２ａ、φ２ｂ…第２転送信号、φＩ（φＩ１〜φＩ４０）、φＩａ、φＩｂ…点灯信号、Ｄ（Ｄ１、Ｄ２、Ｄ３、…）…結合ダイオード、Ｌ（Ｌ１、Ｌ２、Ｌ３、…）…発光サイリスタ、Ｓ（Ｓ１、Ｓ２、Ｓ３、…）…書込サイリスタ、Ｔ（Ｔ１、Ｔ２、Ｔ３、…）…転送サイリスタ、Ｕ（Ｕ１〜Ｕ４０）、Ｕａ（Ｕａ１〜Ｕａ２０）、Ｕｂ（Ｕｂ１〜Ｕｂ２０）…発光チップ、Ｑ（Ｑ１、Ｑ２、Ｑ３、…）、Ｑｔ（Ｑｔ１、Ｑｔ２、Ｑｔ３、…）…結合トランジスタ、Ｑｓ（Ｑｓ１、Ｑｓ２、Ｑｓ３、…）…書込トランジスタ、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位

Claims (6)

  1. 第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、順にオン状態に移行する複数の転送サイリスタと、
    前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成され、前記複数の転送サイリスタのオン状態が転送される順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように接続され、当該前段の転送サイリスタがオン状態になることによりオン状態になって当該後段の転送サイリスタをオン状態に移行可能な状態に設定するとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続する複数の結合トランジスタと、
    前記複数の転送サイリスタのそれぞれの前記第３半導体層と電力を供給する配線との間にそれぞれ設けられた複数の第１抵抗と、
    前記複数の転送サイリスタのそれぞれの前記第４半導体層に共通に接続されて当該複数の転送サイリスタのそれぞれをオン状態に設定する電位を供給する配線の端部に設けられ、当該複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された前記複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と前記第１抵抗の抵抗値との積より抵抗値が小さい第２抵抗と、
    前記半導体積層体にて構成され、前記複数の転送サイリスタにおけるオン状態の転送サイリスタに対応して点灯可能な状態に設定され、オフ状態からオン状態に移行することにより予め定められた波長の光を出射する複数の発光サイリスタと、
    前記半導体積層体にてそれぞれが構成されるとともに、前記複数の結合トランジスタのいずれかの結合トランジスタと接続され、当該結合トランジスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行する複数の書込サイリスタと、
    前記半導体積層体における前記第１半導体層、前記第２半導体層、前記第３半導体層にてそれぞれが構成されるとともに、前記複数の書込サイリスタのそれぞれの書込サイリスタに対応してそれぞれ設けられるとともに、前記複数の発光サイリスタのいずれかの発光サイリスタと接続されて設けられ、当該書込サイリスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行して、前記複数の発光サイリスタにおいて接続される発光サイリスタを点灯可能な状態に設定する複数の書込トランジスタと
    を備える発光部品。
  2. 前記第２抵抗は、当該第２抵抗の抵抗値の２倍が前記複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された前記複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と前記第１抵抗の抵抗値との積より小さいことを特徴とする請求項１に記載の発光部品。
  3. 前記複数の結合トランジスタのそれぞれの結合トランジスタは、前記複数の転送サイリスタにおいて当該結合トランジスタの後ろに接続された転送サイリスタと前記第１半導体層、前記第２半導体層、前記第３半導体層が連続していることを特徴とする請求項１又は２に記載の発光部品。
  4. 前記複数の転送サイリスタのそれぞれの転送サイリスタは、当該転送サイリスタを構成する前記第４半導体層が設けられた前記第３半導体層が、オン状態が転送されていく側に向かう当該第４半導体層の一端部からの長さが、オン状態が転送されてきた側に向かう当該第４半導体層の他端部からの長さより短いことを特徴とする請求項３に記載の発光部品。
  5. 第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、順にオン状態に移行する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタのオン状態が転送される順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように接続され、当該前段の転送サイリスタがオン状態になることによりオン状態になって当該後段の転送サイリスタをオン状態に移行可能な状態に設定するとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続する複数の結合トランジスタと、当該複数の転送サイリスタのそれぞれの当該第３半導体層と電力を供給する配線との間にそれぞれ設けられた複数の第１抵抗と、当該複数の転送サイリスタのそれぞれの当該第４半導体層に共通に接続されて当該複数の転送サイリスタのそれぞれをオン状態に設定する電位を供給する配線の端部に設けられ、当該複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された当該複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と当該第１抵抗の抵抗値との積より抵抗値が小さい第２抵抗と、当該半導体積層体にて構成され、当該複数の転送サイリスタにおけるオン状態の転送サイリスタに対応して点灯可能な状態に設定され、オフ状態からオン状態に移行することにより予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成されるとともに、当該複数の結合トランジスタのいずれかの結合トランジスタと接続され、当該結合トランジスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行する複数の書込サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成されるとともに、当該複数の書込サイリスタのそれぞれの書込サイリスタに対応してそれぞれ設けられるとともに、当該複数の発光サイリスタのいずれかの発光サイリスタと接続されて設けられ、当該書込サイリスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行して、当該複数の発光サイリスタにおいて接続される発光サイリスタを点灯可能な状態に設定する複数の書込トランジスタと、を備える発光手段と、
    前記発光手段から出射される光を結像させる光学手段と
    を備えたプリントヘッド。
  6. 像保持体と、
    前記像保持体を帯電する帯電手段と、
    第１導電型の第１半導体層、当該第１導電型とは異なる第２導電型の第２半導体層、当該第１導電型の第３半導体層、当該第２導電型の第４半導体層が順に積層された半導体積層体にてそれぞれが構成され、順にオン状態に移行する複数の転送サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成され、当該複数の転送サイリスタのオン状態が転送される順で隣接する前段の転送サイリスタと後段の転送サイリスタとを結合するように接続され、当該前段の転送サイリスタがオン状態になることによりオン状態になって当該後段の転送サイリスタをオン状態に移行可能な状態に設定するとともに、当該前段の転送サイリスタとの間において当該第１半導体層及び当該第２半導体層が連続する複数の結合トランジスタと、当該複数の転送サイリスタのそれぞれの当該第３半導体層と電力を供給する配線との間にそれぞれ設けられた複数の第１抵抗と、当該複数の転送サイリスタのそれぞれの当該第４半導体層に共通に接続されて当該複数の転送サイリスタのそれぞれをオン状態に設定する電位を供給する配線の端部に設けられ、当該複数の転送サイリスタにおけるオン状態の転送サイリスタのカソード電流に対する当該転送サイリスタの後ろに接続された当該複数の結合トランジスタにおける結合トランジスタのコレクタ電流の比の値と当該第１抵抗の抵抗値との積より抵抗値が小さい第２抵抗と、当該半導体積層体にて構成され、当該複数の転送サイリスタにおけるオン状態の転送サイリスタに対応して点灯可能な状態に設定され、オフ状態からオン状態に移行することにより予め定められた波長の光を出射する複数の発光サイリスタと、当該半導体積層体にてそれぞれが構成されるとともに、当該複数の結合トランジスタのいずれかの結合トランジスタと接続され、当該結合トランジスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行する複数の書込サイリスタと、当該半導体積層体における当該第１半導体層、当該第２半導体層、当該第３半導体層にてそれぞれが構成されるとともに、当該複数の書込サイリスタのそれぞれの書込サイリスタに対応してそれぞれ設けられるとともに、当該複数の発光サイリスタのいずれかの発光サイリスタと接続されて設けられ、当該書込サイリスタがオフ状態からオン状態に移行することで、オフ状態からオン状態に移行して、当該複数の発光サイリスタにおいて接続される発光サイリスタを点灯可能な状態に設定する複数の書込トランジスタと、を備える発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、
    前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
    前記像保持体に現像された画像を被転写体に転写する転写手段と
    を備えた画像形成装置。
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