JP2024048241A - 発光アレイ、発光装置、測定装置及び発光アレイの製造方法 - Google Patents

Abstract

【課題】発光パルスの波形に対する容量の影響を抑制した発光アレイなどを提供する。【解決手段】発光アレイは、発光ブロックを複数有する発光部と、外部に設けられた基準部から供給される基準電位を基準に動作し、発光させる発光ブロックを選択する選択部と、発光ブロックにローサイド駆動による発光電流が流れている間、選択部と基準部との接続を切り離す切り離し部とを備える。【選択図】図１６

Description

本発明は、発光アレイ、発光装置、測定装置及び発光アレイの製造方法に関する。

特許文献１には、基板と、前記基板上に設けられ、当該基板の表面と交差する方向に光を出射する複数の発光素子と、複数の前記発光素子上にそれぞれが積層され、オン状態になることで、当該発光素子を発光、又は、発光量を増加させるように駆動する複数のサイリスタと、を備え、前記サイリスタは、前記発光素子の当該サイリスタへ向かう光の経路に開口部を有する発光部品が記載されている。

特開２０１９－５７６５２号公報

ＴｏＦ（Time of Flight）法を用いて被測定物の三次元形状を測定する測定装置などでは、Ａオーダの発光電流で、数百ｐｓオーダの立ち下がり又は及び立ち上がりの発光パルスを発生する発光装置が求められる。しかし、発光装置において、発光パルスを発生する発光アレイに付随する容量（電気容量）に蓄積される電荷により、光パルスの立ち下がり又は及び立ち上がりが遅くなることがある。
本発明は、発光パルスの波形に対する容量の影響を抑制した発光アレイなどを提供する。

請求項１に記載の発明は、発光ブロックを複数有する発光部と、外部に設けられた基準部から供給される基準電位を基準に動作し、発光させる前記発光ブロックを選択する選択部と、前記発光ブロックにローサイド駆動による発光電流が流れている間、前記選択部と前記基準部との接続を切り離す切り離し部とを備える発光アレイである。
請求項２に記載の発明は、前記切り離し部は、第１サイリスタと抵抗とを含んで構成され、当該第１サイリスタがオンからオフに移行することで、前記接続を切り離すことを特徴とする請求項１に記載の発光アレイである。
請求項３に記載の発明は、前記選択部は、オン状態が転送される第２サイリスタを複数含み、前記第２サイリスタと、前記第１サイリスタとは、共通の半導体層を有することを特徴とする請求項２に記載の発光アレイである。
請求項４に記載の発明は、前記第１サイリスタは、半導体層と、当該半導体層上の極性の異なる２層の半導体層の領域と、当該半導体層上の極性の異なる１層の半導体層の領域とで構成されることを特徴とする請求項２に記載の発光アレイである。
請求項５に記載の発明は、前記切り離し部は、前記発光ブロックにローサイド駆動による発光電流が流れると、オンからオフに移行して、前記接続を切り離すことを特徴とする請求項１に記載の発光アレイである。
請求項６に記載の発明は、請求項１乃至５のいずれか１項に記載の発光アレイと、オンになることで、前記発光アレイの前記発光部にローサイド駆動により発光電流を流して駆動する駆動部とを備える発光装置である。
請求項７に記載の発明は、請求項６に記載された発光装置と、前記発光装置の前記発光部から出射され、被測定物で反射された光を受光する受光部と、を備え、前記被測定物の三次元形状を測定する測定装置である。
請求項８に記載の発明は、基板上に、発光素子が構成される第１積層半導体層を積層する工程と、前記第１積層半導体層上に、サイリスタが構成される第２積層半導体層を積層する工程と、前記第２積層半導体層及び前記第１積層半導体層を加工して、前記発光素子を含む発光ブロックと、発光させる当該発光ブロックを選択する選択部及び外部に設けられ基準電位を供給する基準部との接続を切り離す切り離し部と、を分離する工程と、前記第２積層半導体層を加工して、前記切り離し部に含まれる第１サイリスタと、前記選択部に含まれる第２サイリスタとを形成する工程とを含む発光アレイの製造方法である。

請求項１に記載の発明によれば、発光パルスの波形に対する容量の影響が抑制できる。
請求項２に記載の発明によれば、サイリスタの動作で切り離しができる。
請求項３に記載の発明によれば、共通の半導体層を有さない場合に比べ、切り離し部を選択部と一つの半導体部品内に作り込める。
請求項４に記載の発明によれば、積層構造によりモノリシックに構成される。
請求項５に記載の発明によれば、外部からの制御を要しない。
請求項６に記載の発明によれば、発光パルスの波形に対する容量の影響が抑制できる。
請求項７に記載の発明によれば、三次元形状を測定できる測定装置が提供される。
請求項８に記載の発明によれば、発光パルスの波形に対する容量の影響が抑制された発光アレイが製造される。

測定装置の構成を説明するブロック図である。 発光装置の発光アレイが光を照射する測距領域を説明する斜視図である。（ａ）は、本実施の形態が適用される分割照射方式、（ｂ）は、比較のために示す従来の一括照射方式である。 発光アレイの平面図の一例を説明する図である。 発光アレイにおける発光部の点灯方式について説明する図である。（ａ）は、発光部の発光ブロックを順に点灯させる順次点灯方式、（ｂ）は、発光部の任意の複数の発光ブロックを並行して点灯させる複数点灯方式、（ｃ）は、発光部の全ての発光ブロックを並行して点灯させる全点灯方式である。 本実施の形態が適用される発光装置の等価回路の一例である。 発光アレイの平面レイアウトの一例を説明する図である。 発光アレイの断面の一例を説明する図である。（ａ）は、図６のＶＩＩＡ－Ｖ１１Ａ線での断面、（ｂ）は、図６のＶＩＩＢ－ＶＩＩＢ線での断面である。 比較例として示す本実施の形態が適用されない発光アレイ（比較例の発光アレイ）を用いた発光装置（比較例の発光装置）の等価回路である。 シフトサイリスタ、結合トランジスタ、発光制御サイリスタ及びＶＣＳＥＬにより、比較例の発光アレイの基本的な動作を説明する図である。（ａ）は、等価回路、（ｂ）は、シフトサイリスタ及び結合トランジスタの部分における断面である。 発光パルス波形を示す図である。（ａ）、（ｂ）は、比較例の発光アレイを用いた発光装置による発光パルス波形、（ｃ）は、シフト部を備えない発光アレイを用いた発光装置による発光パルス波形である。 比較例の発光アレイの拡大断面図、及び拡大断面図で示された部分の等価回路である。（ａ）は、拡大断面図、（ｂ）は、拡大断面図で示された部分の等価回路である。 比較例の発光装置において、ＰＮ接合によって構成される容量が発光パルス波形に及ぼす影響を説明する図である。（ａ）は、ドライバがオンである場合、（ｂ）は、ドライバをオンからオフに移行させた場合、（ｃ）は、ドライバがオフである場合、（ｄ）は、ドライバをオフからオンに移行させた場合である。 ＰＮ接合によって構成される容量の影響を評価するシミュレーションに用いた回路モデルである。（ａ）は、比較例の発光装置の回路モデル、（ｂ）は、シフト部を備えない発光アレイを用いた発光装置（シフト部を備えない発光装置）の回路モデルである。 シミュレーションにより求めた発光パルス波形である。（ａ）は、図１３（ａ）の比較例の発光装置の場合、（ｂ）は、図１３（ｂ）のシフト部を備えない発光アレイを用いた発光装置（シフト部を備えない発光装置）の場合である。 本実施の形態が適用される発光装置の動作を説明する図である。（ａ）は、ドライバがオンである場合、（ｂ）は、ドライバをオンからオフに移行させた場合、（ｃ）は、ドライバがオフである場合、（ｄ）は、ドライバをオフからオンに移行させた場合である。 本実施の形態が適用される発光アレイにおいて、切り離しサイリスタの構造を説明する断面図である。 本実施の形態が適用される切り離し部の動作をシミュレーションした回路モデルである。（ａ）は、ドライバがオフである場合、（ｂ）は、ドライバがオンになった瞬間を示す。 シミュレーションにより求めた発光パルス波形である。（ａ）は、本実施の形態が適用される発光装置の場合、（ｂ）は、シフト部を備えない発光アレイを用いた発光装置の場合である。 本実施の形態が適用される発光アレイの製造方法を説明する工程図である。（ａ）は、積層半導体層形成工程、（ｂ）は、分離及び電流阻止部形成工程、（ｃ）は、シフト部及び切り離し部における分離工程である。 本実施の形態が適用される発光アレイの製造方法を説明する工程図である。（ｄ）は、ｎ型の半導体層露出工程、（ｅ）は、結合トランジスタ及び切り離しサイリスタ形成工程、（ｆ）は、ｎオーミック電極、ｐオーミック電極、及び基板電極形成工程である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
ＴｏＦ（Time of Flight）法に基づいて、被測定物の三次元形状を測定する測定装置は、光の飛行時間により被測定物の三次元形状を測定する。つまり、ＴｏＦ法では、発光装置が光を出射したタイミングから、３Ｄセンサが被測定物で反射した光を受光するタイミングまでの光の飛行時間から、発光装置から被測定物までの距離を算出し、被測定物の三次元形状を求める。被測定物の三次元形状を精度よく測定するには、数Ａの発光電流で、数百ｐｓの立ち上がり及び立ち下り時間の光パルスが求められる。

（測定装置１００）
図１は、測定装置１の構成を説明するブロック図である。測定装置１は、発光装置１０と、三次元センサ２０（以下では、３Ｄセンサ２０と表記する。）とを備える。発光装置１０は、発光アレイ１００と駆動部２００と制御部２５０とを備える。なお、図１は、測定装置１に加え、測定制御部２を示している。

発光アレイ１００は、被測定物に向けてパルス状の光を出射する。駆動部２００は、測定制御部２の制御に基づいて発光アレイ１００に発光のための電流（以下では、発光電流と表記する。）を供給する。発光アレイに発光電流を供給することを、発光アレイを駆動すると表記する。制御部２５０は、測定制御部２の制御に基づいて発光アレイ１００の発光／消光を制御する。３Ｄセンサ２０は、発光アレイ１００が出射し、被測定物で反射された光（反射光）を受光する。そして、３Ｄセンサ２０は、光が出射されたタイミングから反射光を受光するタイミングまでの時間（光の飛行時間）に基づいた、被測定物までの距離に関する情報（距離情報）を出力する。３Ｄセンサ２０は、受光部の一例である。なお、発光アレイ１００が出射する光がパルス状であることを示す場合には、発光パルスと表記し、発光パルスの波形を発光パルス波形と表記する。また、発光アレイ１００が発光することを点灯すると表記することがある。同様に、発光アレイ１００が発光を停止することを消光と表記し、また消灯と表記することがある。つまり、発光と点灯とは同義であり、消光と消灯とは同義である。

測定制御部２は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むコンピュータとして構成され、測定装置１を制御するとともに、３Ｄセンサ２０から距離情報を取得し、取得した距離情報に基づいて、被測定物までの距離を算出する。そして、測定制御部２は、算出された被測定物までの距離から被測定物の三次元形状（以下では、３Ｄ形状と表記する。）を特定する。被測定物の３Ｄ形状を特定することを、三次元測定（三次元計測）、３Ｄ測定（３Ｄ計測）又は３Ｄセンシングと表記することがある。なお、測定装置１は、測定制御部２を含むとしてもよい。

このような測定装置１は、特定された３Ｄ形状から被測定物を認識することに適用される。例えば、測定装置１は、携帯型情報処理装置などに搭載され、アクセスしようとするユーザの認識などに利用される。つまり、測定装置１は、アクセスしたユーザの顔の３Ｄ形状を特定し、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザであると認識された場合にのみ、自装置（携帯型情報処理装置）の使用を許可する。
また、このような測定装置１は、携帯型情報処理装置以外のパーソナルコンピュータ（ＰＣ）などの情報処理装置に適用される。そして、拡張現実（ＡＲ：Augmented Reality）など、継続的に被測定物の３Ｄ形状を測定する場合にも適用される。

（分割照射）
図２は、発光装置１０の発光アレイ１００が光を照射する測距領域３を説明する斜視図である。図２（ａ）は、本実施の形態が適用される分割照射方式、図２（ｂ）は、比較のために示す従来の一括照射方式である。測距領域３は、被測定物の３Ｄ形状を測定するために、発光アレイ１００が出射する光が照射される範囲である。測距領域３に被測定物が存在する場合に、被測定物の３Ｄ形状が測定される。

図２（ａ）に示す測距領域３は、複数の測距区画３０に分けられている。なお、図２（ａ）では、測距領域３は、紙面の横方向に４個、縦方向に３個が配列された合計１２個の測距区画３０を有している。測距区画３０をそれぞれ区別する場合は、測距区画３０－１、３０－２、…、３０－１２と表記する。そして、発光アレイ１００は、測距区画３０に対応して、つまり測距区画３０毎に光を照射する。例えば、発光装置１０は、測距区画３０－１、３０－２、…の順に光を照射する（後述する図４（ａ）の順次点灯方式に対応）。同様に、３Ｄセンサ２０は、測距区画３０－１、３０－２、…の順に測距区画３０－１、３０－２、…から反射光を受光する。なお、図２（ａ）では、測距区画３０－１に光が照射されているとし、光が照射されていない他の測距区画３０に斜線を施している。測距領域３を複数の測距区画３０に分割し、測距区画３０に対応して光パルスを照射することから、この照射方式を、分割照射方式と表記する。なお、分割照射方式は、上記した順に測距区画３０に光が照射される場合の他、複数の測距区画３０に並行して光が照射される場合を含む。

一方、図２（ｂ）では、測距領域３は、測距区画３０に分割されず、発光アレイ１００は、測距領域３の全面に一括して光を照射する。そして、３Ｄセンサ２０は、測距領域３の全面から反射光を一括して受光する。この照射方式を、一括照射方式と表記する。

分割照射方式では、測距領域３が分割された測距区画３０に光を照射する。よって、分割照射方式は、一括照射方式に比べ、発光装置１０の単位時間当たりの消費電力が小さくなる。例えば、分割照射方式は、一括照射方式に比べ、発光装置１０に流れる電流が小さくなり、発光装置１０の発熱が抑制される。さらに、分割照射方式は、発光装置１０に流れる電流が小さいことから、一括照射方式に比べ、発光装置１０が小型になる。よって、測定装置１が携帯型情報処理装置に適用された場合に、携帯型情報処理装置温度上昇が抑制される。また、携帯型情報処理装置の駆動時間が長くなる。

図３は、発光アレイ１００の平面図の一例を説明する図である。
発光アレイ１００は、一例として、ＩＩＩ－Ｖ族の化合物半導体で構成された基板（後述する図７（ａ）、（ｂ）に示すｎ型の半導体基板８０）上にエピタキシャル成長されたＩＩＩ－Ｖ族の化合物半導体層が複数積層された積層半導体層により構成される。つまり、発光アレイ１００は、モノリシックに構成される。例えば、発光アレイ１００は、一つの半導体部品、さらに言えば１個の半導体チップとして構成される。

発光アレイ１００は、複数の発光ブロック１１１を備える発光部１１０と、シフト部１２０と、切り離し部１３０と、端子（φ１端子、φ２端子、ＶＧＡ端子、Ｖ_ＧＮＤ端子、Ｖ_ＬＤ端子、Ｖ_Ｋ端子）とを備える。図３では、一例として、発光部１１０は、紙面の横方向（一方向）に４個、紙面の縦方向（一方向と直交する方向）に３個が配列された１２個の発光ブロック１１１を備える。発光ブロック１１１をそれぞれ区別する場合には、発光ブロック１１１－１、１１１－２、…、１１１－１２と表記する。なお、発光ブロック１１１は、発光領域と表記してもよい。

発光ブロック１１１は、発光／消光（点灯／消灯と表記することがある。）が制御される単位である。一例として、各発光ブロック１１１は、４１個の発光素子を備える。１個の発光ブロック１１１に含まれる発光素子は、全体として発光／消光が制御される。なお、発光ブロック１１１は、１個の発光素子を備えるとしてもよいし、４１個以外の個数の発光素子を備えてもよい。また、発光ブロック１１１における発光素子は、互いに隣接する三角形の頂点に配列（図３参照）してもよく、隣接する複数の四角形の頂点に配列するなど、他の方法で配列してもよい。

発光素子は、一例として垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser））を備える。以下では、発光素子は、垂直共振器面発光レーザＶＣＳＥＬを備えるとして説明し、ＶＣＳＥＬと表記する。

発光ブロック１１１は、図２（ａ）に示した測距領域３における測距区画３０と１：１に対応する。例えば、発光ブロック１１１－１は、測距区画３０－１を照射し、発光ブロック１１１－２は、測距区画３０－２を照射する。以下同様である。なお、発光ブロック１１１－１が、測距区画３０－１２を照射するように、発光ブロック１１１の番号（－以降の番号）と測距区画３０の番号（－以降の番号）とが逆順で対応するなど、発光ブロック１１１と測距区画３０との組み合わせは、他の組み合わせであってもよい。

シフト部１２０は、発光部１１０と接続され、シフト動作により点灯させる発光ブロック１１１を選択する。シフト部１２０は、選択部の一例である。切り離し部１３０は、シフト部１２０と、後述する制御部２５０における基準部２５２との間に設けられ、基準部２５２とシフト部１２０との直流的な接続を切り離す。

φ１端子、φ２端子、ＶＧＡ端子、Ｖ_ＧＮＤ端子、Ｖ_ＬＤ端子は、発光アレイ１００の表面側に設けられ、Ｖ_Ｋ端子は、発光アレイ１００の裏面側（後述する図７（ａ）、（ｂ）に示すｎ型の半導体基板８０の裏面）に設けられている。後述するように、φ１端子、φ２端子、ＶＧＡ端子、Ｖ_ＧＮＤ端子には、シフト部１２０を動作させる信号又は電位が供給される。Ｖ_ＬＤ端子は、ＶＣＳＥＬのｐオーミック電極３２１に接続され、発光部１１０の表面側を覆うように設けられた基板電極７５である（後述する図６、図７（ａ）参照）。Ｖ_ＬＤ端子から、ＶＣＳＥＬに発光電流が供給される。
シフト部１２０、切り離し部１３０、及び基準部２５２については、後に詳述する。

図４は、発光アレイ１００における発光部１１０の点灯方式について説明する図である。図４（ａ）は、発光部１１０の発光ブロック１１１を順に点灯させる順次点灯方式、図４（ｂ）は、発光部１１０の任意の複数の発光ブロック１１１を並行して点灯させる複数点灯方式、図４（ｃ）は、発光部１１０の全ての発光ブロック１１１を並行して点灯させる全点灯方式である。なお、図４（ａ）、（ｂ）において、消灯している発光ブロック１１１に斜線を付している。

図４（ａ）の順次点灯方式では、例えば、発光ブロック１１１を発光ブロック１１１－１、１１１－２、…の順に点灯させる。つまり、一時には１個の発光ブロック１１１が点灯し、他の発光ブロック１１１が消灯した状態である。そして、点灯する発光ブロック１１１が順に移っていく。

図４（ｂ）の複数点灯方式では、予め選択した複数の発光ブロック１１１を並行して点灯させる。並行して点灯させる発光ブロック１１１は、任意に選択される。

図４（ｃ）の全点灯方式では、発光部１１０に含まれる全ての発光ブロック１１１を並行して点灯させる。この方式は、複数点灯方式において、点灯させる発光ブロック１１１として全ての発光ブロック１１１を選択した場合である。全点灯方式は、図２（ｂ）に示した一括照射方式に似るが、順次点灯方式又は及び複数点灯方式と組み合わせて用いるとよい。例えば、予め、測距領域３に被測定物が存在するか否かを検知したい場合に、全点灯により測距領域３全面を照射し、被測定物が存在するか否かを判断する。そして、被測定物が存在すると判断される場合に、順次点灯又は複数点灯により、被測定物の３Ｄ形状を測定する。この場合、全点灯においては、照射する光の強度を順次点灯又は複数点灯に比べて弱くして、消費電力や温度上昇を抑制してもよい。

（発光アレイ１００の等価回路）
図５は、本実施の形態が適用される発光装置１０の等価回路の一例である。図５では、サイリスタ及びトランジスタを記号で示し、抵抗を長方形で示す。他の場合も同様である。図１に示したように、発光装置１０は、発光アレイ１００と駆動部２００と制御部２５０ととを備える。なお、発光アレイ１００において、紙面の右方向を＋ｘ方向とする。

（発光アレイ１００）
発光アレイ１００は、複数の発光ブロック１１１を有する発光部１１０と、シフト部１２０と、切り離し部１３０と、端子（φ１端子、φ２端子、ＶＧＡ端子、Ｖ_ＧＮＤ端子、Ｖ_ＬＤ端子、Ｖ_Ｋ端子）とを備える。なお、図５に示す発光アレイ１００では、図３で示した配置と異なり、一方側（－ｘ方向側）の端部に端子（φ１端子、φ２端子、ＶＧＡ端子、Ｖ_ＧＮＤ端子、Ｖ_ＬＤ端子、Ｖ_Ｋ端子）を表記している。そして、紙面の上側にシフト部１２０を、紙面の下側に発光部１１０を、Ｖ_ＧＮＤ端子とシフト部１２０と間に切り離し部１３０を表記している。

φ１、φ２端子には、シフト部１２０を動作させるシフト信号φ１、φ２が供給される。ＶＧＡ端子には、シフト部１２０を駆動する電位（電源電位ＶＧＡ）が供給される。Ｖ_ＧＮＤ端子には、シフト部１２０に基準電位（ここでは、接地電位ＧＮＤ）が供給される。Ｖ_ＬＤ端子には、発光部１１０のＶＣＳＥＬに点灯のための電流を供給する電位（発光電位Ｖ_ＬＤ）が供給される。Ｖ_Ｋ端子は、発光アレイ１００の基板（後述する図７（ａ）、（ｂ）に示すｎ型の半導体基板８０）の裏面に設けられた裏面電極（基板電極７５）である。基板の電位を基板電位Ｖ_Ｋと表記する。

図５では、発光部１１０の各発光ブロック１１１は、１個のＶＣＳＥＬと、１個の発光制御サイリスタＳとを備えるとして説明する。ＶＣＳＥＬと発光制御サイリスタＳとは、直列接続されている。なお、図３に示したように、各発光ブロック１１１が複数のＶＣＳＥＬを備える場合には、ＶＣＳＥＬと発光制御サイリスタＳとを複数並列接続し、並行してＶＣＳＥＬが点灯する構成とすればよい。

図５に示すように、発光ブロック１１１－１におけるＶＣＳＥＬをＶＣＳＥＬ（１）、発光制御サイリスタＳを発光制御サイリスタＳ（１）、発光ブロック１１１－２におけるＶＣＳＥＬをＶＣＳＥＬ（２）、発光制御サイリスタＳを発光制御サイリスタＳ（２）と表記する。他の発光ブロック１１１においても同様とする。そして、図５では、４個の発光ブロック１１１（発光ブロック１１１－１～１１１－４）を示している。つまり、図５では、ＶＣＳＥＬ（１）～ＶＣＳＥＬ（４）及び発光制御サイリスタＳ（１）～Ｓ（４）を示している。そして、４個のＶＣＳＥＬ及び４個の発光制御サイリスタＳは、一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。ここでは、発光素子は、直列接続された発光制御サイリスタＳとＶＣＳＥＬとであるとする。しかし、発光素子は、発光制御サイリスタＳのようなサイリスタであって、サイリスタにおけるｐｎ接合が発光する素子であってもよい。

シフト部１２０は、前述したように点灯させる発光ブロック１１１を選択する。ここでは、シフト部１２０は、シフト動作により順にオン状態がシフトするシフト回路として機能する。シフト部１２０は、シフトサイリスタＴと、結合トランジスタＱと、電源線抵抗Ｒｇと、電流制限抵抗ＲＬと、結合抵抗Ｒｃとを各々複数備える。各１個のシフトサイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、電流制限抵抗ＲＬ、及び結合抵抗Ｒｃによりシフトユニット１２１が構成される。図５には、４個のシフトユニット１２１（シフトユニット１２１－１～１２１－４）が一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。シフトユニット１２１－１におけるシフトサイリスタＴをシフトサイリスタＴ（１）、結合トランジスタＱを結合トランジスタＱ（１）、シフトユニット１２１－２におけるシフトサイリスタＴをシフトサイリスタＴ（２）、結合トランジスタＱを結合トランジスタＱ（２）と表記する。他のシフトユニット１２１においても同様とする。つまり、図５では、シフトサイリスタＴ（１）～Ｔ（４）及び結合トランジスタＱ（１）～Ｑ（４）を示している。電源線抵抗Ｒｇと、電流制限抵抗ＲＬと、結合抵抗Ｒｃには、番号を付さない。シフト部１２０は、一方側（－ｘ方向側）の端部に、電源線抵抗Ｒｇと、スタート抵抗Ｒｓとを備える。さらに、シフト部１２０は、電流制限抵抗Ｒ１、Ｒ２を備える。シフトサイリスタは、第２サイリスタの一例である。

シフトユニット１２１において、シフトサイリスタＴと結合トランジスタＱとが接続されている。シフトユニット１２１における結合トランジスタＱは、発光ブロック１１１の発光制御サイリスタＳに接続されている。つまり、（ ）に示す番号が同じシフトサイリスタＴと結合トランジスタＱとが接続され、番号が同じ結合トランジスタＱと発光制御サイリスタＳとが接続されている。

切り離し部１３０は、切り離しサイリスタＵと抵抗Ｒｕとを備える。切り離しサイリスタは、第１サイリスタの一例である。

次に接続関係を説明する。
発光アレイ１００において、ＶＧＡ端子は電源線７１に、φ１端子はシフト信号線７２－１に、φ２端子はシフト信号線７２－２に、Ｖ_ＬＤ端子は発光電位線７４に、Ｖ_ＧＮＤ端子は基準電位線７６に接続されている。Ｖ_Ｋ端子は基板電極７５である。シフトユニット１２１のシフトサイリスタＴのカソードＫ及び結合トランジスタＱのエミッタＥは、シフト部基準電位線７３に接続されている。なお、図５では、シフト部基準電位線７３として線で示しているが、後述する図７（ａ）、（ｂ）に示すように、シフト部基準電位線７３は、ｎ型の半導体層８５であって、シフト部１２０の動作時に電位が基準電位である接地電位ＧＮＤに設定される。なお、ｎ型の半導体層８５は、ｐ型の半導体層８３上にトンネル接合層８４を介して設けられている。よって、ｎ型の半導体層８５とｐ型の半導体層８３とは同電位になっている。
なお、シフト信号線７２－１、７２－２をそれぞれ区別しない場合は、シフト信号線７２と表記する。

後に詳述するが、シフト部基準電位線７３（ｎ型の半導体層８５）と基板電極７５（ｎ型の半導体基板８０）との間には、ｐｎ接合と、ｐｎ接合に付随する容量Ｃ_２が構成される。シフト部基準電位線７３（ｎ型の半導体層８５）と基板電極７５（ｎ型の半導体基板８０）との間のｐｎ接合を、ＰＮ接合と表記する。図５では、ＰＮ接合及び容量Ｃ_２を破線で示している。

シフトサイリスタＴ及び発光制御サイリスタＳは、ｎｐｎｐ構造のサイリスタである。サイリスタは、ｎ型のカソードＫ（以下では、カソードＫと表記する。以下同様とする。）、ｐ型のゲートＧｐ（ｐゲートＧｐ）、ｎ型のゲートＧｎ（ｎゲートＧｎ）、ｐ型のアノードＡ（アノードＡ）を備える。なお、発光制御サイリスタＳは、ｐゲートＧｐを制御に用いないため、表記しない。

結合トランジスタＱは、マルチコレクタのｎｐｎバイポーラトランジスタである。結合トランジスタＱは、ｎ型のエミッタＥ（エミッタＥ）、ｐ型のベースＢ（ベースＢ）、ｎ型のコレクタＣｆ、Ｃｓ（コレクタＣｆ、Ｃｓ）を備える。

ＶＣＳＥＬは、ｐｎ構造の発光素子であり、ｐ型のアノードＡ（アノードＡ）とｎ型のカソードＫ（カソードＫ）とを備える。
なお、上記の符号は、サイリスタ間、結合トランジスタ間において区別しないで用いる。後述するサイリスタを構成するバイポーラトランジスタについても同様とする。ただし、サイリスタは、シングルコレクタのｎｐｎバイポーラトランジスタとｐｎｐバイポーラトランジスタとの組み合わせで構成されている。よって、コレクタをコレクタＣと表記する。ただし、図において、上記の符号は、シフトサイリスタＴ（１）、結合トランジスタ（１）、発光制御サイリスタＳ（１）、ＶＣＳＥＬ（１）、切り離しサイリスタＵにおいて付し、他については符号を省略することがある。

以下では、発光制御サイリスタＳを発光制御サイリスタ、シフトサイリスタＴをシフトサイリスタ、結合トランジスタＱを結合トランジスタと表記することがある。発光制御サイリスタＳとシフトサイリスタＴとを区別しないで、サイリスタと表記することがある。

以下では、シフトユニット１２１－１において、接続関係を説明する。
シフトサイリスタＴ（１）のカソードＫは、シフト部基準電位線７３に接続されている。シフトサイリスタＴ（１）のアノードＡは、シフト信号線７２－１に接続されている。シフト信号線７２－１は、シフト信号ｐ１が供給されるφ１端子に接続されている。シフトサイリスタＴ（１）のｎゲートＧｎは、直列接続されたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点に接続されている。スタート抵抗Ｒｓの他方（接続点でない方）は、シフト信号線７２－２に接続されている。電源線抵抗Ｒｇの他方（接続点でない方）は、電源線７１に接続されている。電源線７１は、電源電位ＶＧＡが供給されるＶＧＡ端子に接続されている。

結合トランジスタＱ（１）のベースＢは、シフトサイリスタＴ（１）のｐゲートＧｐに接続されている。結合トランジスタＱ（１）のエミッタＥは、シフト部基準電位線７３に接続されている。結合トランジスタＱ（１）のコレクタＣｆは、直列接続された結合抵抗Ｒｃと電源線抵抗Ｒｇとを介して電源線７１に接続されている。結合抵抗Ｒｃと電源線抵抗Ｒｇとの接続点は、シフトサイリスタＴ（２）のｎゲートＧｎに接続されている。

結合トランジスタＱ（１）のコレクタＣｓは、電流制限抵抗ＲＬを介して発光電位線７４に接続されている。発光電位線７４は、発光電位Ｖ_ＬＤが供給されるＶ_ＬＤ端子に接続されている。

なお、シフトサイリスタＴ（２）のアノードＡは、シフト信号線７２－２に接続されている。すなわち、奇数番号のシフトサイリスタＴのアノードＡは、シフト信号線７２－１に接続され、偶数番号のシフトサイリスタＴのアノードＡは、シフト信号線７２－２に接続されている。シフトサイリスタＴのシフト信号線７２－１、７２－２との接続関係を除いて、番号２以上のシフトサイリスタＴ、結合トランジスタ、発光制御サイリスタＳ、及びＶＣＳＥＬの接続関係は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）、及びＶＣＳＥＬ（１）と同様である。

次に、発光ブロック１１１－１において、接続関係を説明する。
発光制御サイリスタＳ（１）のカソードＫとＶＣＳＥＬ（１）のアノードＡとが接続されている。つまり、発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とは、直列接続されている。発光制御サイリスタＳ（１）のアノードＡは、発光電位線７４に接続されている。ＶＣＳＥＬ（１）のカソードＫは、基板電極７５に接続されている。そして、発光制御サイリスタＳ（１）のｎゲートＧｎは、結合トランジスタＱ（１）のコレクタＣｓに接続されている。

次に、切り離し部１３０において、接続関係を説明する。
切り離し部１３０の切り離しサイリスタＵは、ｎｐｎｐ構造のサイリスタである。切り離しサイリスタＵのカソードＫは、基準電位線７６に接続されている。基準電位線７６は、Ｖ_ＧＮＤ端子に接続されている。切り離しサイリスタＵのアノードＡは、抵抗Ｒｕを介して、基板電極７５に接続されている。切り離しサイリスタＵのｎゲートＧｎは、シフト部基準電位線７３に接続されている。

（駆動部２００）
駆動部２００は、発光信号ｐＩを発生し、発光部１１０のＶＣＳＥＬに発光電流を供給してＶＣＳＥＬを発光させる。
駆動部２００は、ドライバＤｒｖを備える。ドライバＤｒｖは、例えば、ＮＭＯＳトランジスタを駆動素子として備える。ＮＭＯＳトランジスタは、ソースが基準電位である接地電位ＧＮＤに接続され、ドレインがＶ_Ｋ端子（基板電極７５）に接続されている。ＮＭＯＳトランジスタは、ゲートに印加される発光信号ｐＩによりオン又はオフに設定される。発光信号ｐＩがＨレベル（「Ｈ」と表記することがある。）になると、ドライバＤｒｖがオンになる。すると、ＮＭＯＳトランジスタのドレインは接地電位ＧＮＤ（０Ｖ）となり、発光アレイ１００のＶ_Ｋ端子が接地電位ＧＮＤ（０Ｖ）に向かって変化する。発光信号ｐＩがＬレベル（「Ｌ」と表記することがある。）になると、ドライバＤｒｖがオフになる。ＮＭＯＳトランジスタは、定電流動作により、ＶＣＳＥＬに発光電流を流す。なお、ＮＭＯＳトランジスタの代わりに、絶縁ゲートバイポーラトランジスタＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の素子を用いてもよい。なお、駆動部２００が発光信号ｐＩを発生するとしたが、測定制御部２から発光信号ｐＩを受信してもよい。また、駆動部２００と測定制御部２とを合わせて駆動部としてもよい。

駆動部２００は、いわゆるローサイド駆動により、発光アレイ１００におけるＶＣＳＥＬを駆動する。なお、ローサイド駆動とは、ＶＣＳＥＬなどの駆動対象に対して、電流経路の下流側にＭＯＳトランジスタ等の駆動素子を位置させた構成を言う。ローサイド駆動では、上流側に駆動素子を位置させた構成をハイサイド駆動より、ＶＣＳＥＬがより高速に駆動される。

（制御部２５０）
制御部２５０は、電源／シフト信号部２５１と、基準部２５２と、発光電源部２５３とを備える。
電源／シフト信号部２５１は、電源電位ＶＧＡを生成するとともに、シフト信号ｐ１、ｐ２を生成し、発光アレイ１００のシフト部１２０を制御する。電源／シフト信号部２５１は、バッファＢｕｆ１、Ｂｕｆ２と、電源ＶＳ１を備える。電源／シフト信号部２５１は、シフト信号ｐ１、ｐ２を生成する。バッファＢｕｆ１は、シフト信号ｐ１を発光アレイ１００のφ１端子に供給する。バッファＢｕｆ２は、シフト信号ｐ２を発光アレイ１００のφ２端子に供給する。電源ＶＳ１は、電源電位ＶＧＡを発生し、発光アレイ１００のＶＧＡ端子に供給する。また、電源ＶＳ１は、バッファＢｕｆ１、Ｂｕｆ２の電源を兼ねている。すなわち、バッファＢｕｆ１、Ｂｕｆ２は、シフト信号ｐ１、ｐ２がＨレベルのときは、ほぼ電源ＶＳ１の電圧を出力し、シフト信号ｐ１、ｐ２がＬレベルのときはほぼ基準電位（接地電位ＧＮＤ（０Ｖ））を出力する。なお、バッファＢｕｆ１、Ｂｕｆ２の電源は、電源電位ＶＧＡとは独立した電源であってもよい。

基準部２５２は、基準電位として接地電位ＧＮＤ（０Ｖ）を発光アレイ１００のＶ_ＧＮＤ端子に供給する。
発光電源部２５３は、電源ＶＳ２を備える。電源ＶＳ２は、発光電位Ｖ_ＬＤを発生し、発光アレイ１００のＶ_ＬＤ端子に供給する。

なお、電源／シフト信号部２５１がシフト信号ｐ１、ｐ２を生成するとしたが、測定制御部２からこれらの信号を受信してもよい。また、制御部２５０と測定制御部２とを合わせて制御部としてもよい。

（発光アレイ１００の平面レイアウト及び断面構造）
図６は、発光アレイ１００の平面レイアウトの一例を説明する図である。図６は、シフトサイリスタＴ（１）～Ｔ（４）、結合トランジスタＱ（１）～Ｑ（４）、発光制御サイリスタＳ（１）～Ｓ（４）及びＶＣＳＥＬ（１）～ＶＣＳＥＬ（４）を中心に示している。

発光アレイ１００は、後述する図７（ａ）、（ｂ）に示すように、ｎ型の半導体基板８０上に積層されたｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８により構成されている。そして、シフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ、ＶＣＳＥＬ、切り離しサイリスタＵ、抵抗Ｒｕなどは、一部の半導体層がエッチングにより除去されることで、分離された複数のアイランド（島）として構成されている。アイランドはメサと表記されることがあり、アイランド（メサ）を形成するエッチングは、メサエッチングと表記されることがある。

発光アレイ１００は、シフト部１２０及び切り離し部１３０が設けられるアイランド３００と、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）が設けられるアイランド３０１とを備える。
そして、発光アレイ１００は、アイランド３００上において、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）が設けられるアイランド３０２と、電流制限抵抗ＲＬが設けられるアイランド３０３と、結合抵抗Ｒｃ及び電源線抵抗Ｒｇが設けられるアイランド３０４と、スタート抵抗Ｒｓ及び電源線抵抗Ｒｇが設けられるアイランド３０５と、電流制限抵抗Ｒ１、Ｒ２が設けられるアイランド３０６、３０７と、切り離しサイリスタＵが設けられるアイランド３０８（アイランド３０８Ａ、３０８Ｂ）と、抵抗Ｒｕが設けられるアイランド３０９とを備える。

図７は、発光アレイ１００の断面の一例を説明する図である。図７（ａ）は、図６のＶＩＩＡ－Ｖ１１Ａ線での断面、図７（ｂ）は、図６のＶＩＩＢ－ＶＩＩＢ線での断面である。図７（ａ）に示すＶＩＩＡ－ＶＩＩＡの断面には、発光制御サイリスタＳ（１）、ＶＣＳＥＬ（１）、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、結合抵抗Ｒｃ、及び電源線抵抗Ｒｇを示している。図７（ｂ）に示すＶＩＩＢ－ＶＩＩＢの断面には、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、結合抵抗Ｒｃ、電源線抵抗Ｒｇ、及び切り離しサイリスタＵの断面を示している。なお、図７（ａ）と図７（ｂ）とにおいて、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、結合抵抗Ｒｃ、及び電源線抵抗Ｒｇの部分は、共通である。
以下では、図７（ａ）、（ｂ）を参照しつつ、図６の発光アレイ１００のアイランドを説明する。

発光アレイ１００は、前述したように、ｎ型の半導体基板８０上に積層されたｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８により構成されている。
アイランド３００は、シフト部１２０が設けられるアイランドであって、ｎ型の半導体基板８０上のｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５が除去されないで残されている部分である。

図７（ａ）に示すように、アイランド３０１には、ＶＣＳＥＬ（１）と発光制御サイリスタＳ（１）とが積層されて設けられている。アイランド３０１の周囲は、ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている。ｐ型の半導体層８８上にｐ型の半導体層とオーミック接触しやすいｐオーミック電極３２１が設けられている。ｐ型の半導体層８８の一部を除去して露出させたｎ型の半導体層８７上にｎ型の半導体層とオーミック接触しやすいｎオーミック電極３３１が設けられている。ＶＣＳＥＬ（１）は、ｎ型の半導体層８１をカソードＫ（図５参照）、活性層８２を活性層、ｐ型の半導体層８３をアノードＡ（図５参照）とする。発光制御サイリスタＳ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ（ｐゲート層）、ｎ型の半導体層８７をｎゲートＧｎ（ｎゲート層）、ｐ型の半導体層８８をアノードＡとする。ｎオーミック電極３３１は、発光制御サイリスタＳ（１）のｎゲートＧｎである。

つまり、図７（ａ）に示すように、ｎ型の半導体基板８０上に、ＶＣＳＥＬ（１）が設けられ、ＶＣＳＥＬ（１）上に、トンネル接合層８４を介して、発光制御サイリスタＳ（１）が積層されている。トンネル接合層８４は、ＶＣＳＥＬ（１）のｐ型の半導体層８３と発光制御サイリスタＳ（１）のｎ型の半導体層８５とが逆バイアスになって電流が流れにくくなることを抑制する。トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層と、ｐ型の不純物を高濃度に添加したｐ^＋＋層との接合であって、逆バイアスであってもトンネル効果によって電流が流れる。よって、ｐ型の半導体層８３とｎ型の半導体層８５とは、同電位になる。

アイランド３０１は、ｎオーミック電極３３１が設けられる部分を除いて、円柱状である。ｐオーミック電極３２１は、円柱状であるアイランド３０１のｐ型の半導体層８８上に、円環状に設けられている。そして、エッチングにより露出させたｐ型の半導体層８３（複数の半導体層で構成されている）の一部の層が円柱状の外周部から酸化されることで、円環状に電流が流れにくい電流阻止部βとなっている。一方、酸化されなかった中央部は、電流が流れやすい電流通過部αとなっている。そして、円環状のｐオーミック電極３２１の中央部から光が出射される。なお、電流阻止部βは、ｐ型の半導体層８３を構成する複数の半導体層の一部に、ＡｌＡｓ層やＡｌ濃度が高いＡｌＧａＡｓ層を設け、露出した外周部から酸化させて、Ａｌを酸化することで構成される。ＶＣＳＥＬ（１）の周辺部は、エッチングに起因した欠陥が多く、非発光再結合が起こりやすい。よって、電流阻止部βを設けることで、非発光再結合に消費される電力が抑制される。電流阻止部βを設けることで、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。

ＶＣＳＥＬ（１）の光は、発光制御サイリスタＳ（１）を透過して出射される。なお、発光制御サイリスタＳ（１）（トンネル接合層８４、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８）において、光が透過する部分を除去してもよい。この場合、発光制御サイリスタＳ（１）は、円筒状になる。このようにすると、ＶＣＳＥＬ（１）が出射する光が発光制御サイリスタＳ（１）で吸収されて光量が低下することが抑制される。

アイランド３０２には、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）が設けられている。アイランド３０２の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている（図７（ａ）参照）。ｐ型の半導体層８８上にｐオーミック電極３２２が設けられている。ｐオーミック電極３２２は、シフトサイリスタＴ（１）のアノードＡの電極（アノードＡ電極）であって、シフト信号ｐ１（φ１）が供給されるシフト信号線７２－１に接続されている。ｐ型の半導体層８８を除去して露出させたｎ型の半導体層８７上にｎオーミック電極３３２、３３３、３３４が設けられている（図７（ａ）では、ｎオーミック電極３３２を示す。）。ｎオーミック電極３３２、３３４は、結合トランジスタＱ（１）のコレクタＣｓ、Ｃｆの電極（コレクタＣｆ、Ｃｓ電極）である。なお、ｐオーミック電極３２２とｎオーミック電極３３２、３３４との間において、ｎ型の半導体層８７が除去されている（図７（ａ）参照）。ｎオーミック電極３３３は、シフトサイリスタＴ（１）のｎゲートＧｎの電極（ｎゲートＧｎ電極）である。

アイランド３０３には、電流制限抵抗ＲＬが設けられている。アイランド３０３の構成は、次に説明するアイランド３０４（図７（ａ）参照）と同様である。つまり、アイランド３０３の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている。さらに、アイランド３０３では、ｐ型の半導体層８８がエッチングにより除去されている。露出されたｎ型の半導体層８７上に、２個のｎオーミック電極３３５、３３６が設けられている。ｎオーミック電極３３５、３３６間におけるｎ型の半導体層８７が電流制限抵抗ＲＬである。

アイランド３０４には、結合抵抗Ｒｃ及び電源線抵抗Ｒｇが設けられている。アイランド３０４の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている。さらに、アイランド３０４では、ｐ型の半導体層８８がエッチングにより除去されている。露出させたｎ型の半導体層８７上に、３個のｎオーミック電極３３７、３３８、３３９が設けられている。そして、ｎオーミック電極３３７、３３８間におけるｎ型の半導体層８７が結合抵抗Ｒｃ、ｎオーミック電極３３８、３３９間におけるｎ型の半導体層８７が電源線抵抗Ｒｇである。

アイランド３０５には、スタート抵抗Ｒｓと電源線抵抗Ｒｇが設けられている。アイランド３０５の構成は、アイランド３０４と同様である。

アイランド３０６、３０７には、それぞれ電流制限抵抗Ｒ１、Ｒ２がそれぞれ設けられている。アイランド３０６、３０７の構成は、アイランド３０４と同様である。

アイランド３０８（アイランド３０８Ａ、３０８Ｂ）には、切り離し部１３０の切り離しサイリスタＵが設けられている。アイランド３０８（アイランド３０８Ａ、３０８Ｂ）の周囲は、ｐ型の半導体層８８、ｎ型の半導体層８７、ｐ型の半導体層８６がエッチングにより除去されている。さらに、アイランド３０８Ａでは、ｐ型の半導体層８８及びｎ型の半導体層８７がエッチングにより除去されている。そして、露出させたｐ型の半導体層８６上にｐオーミック電極３２３が設けられている。アイランド３０８Ｂでは、ｐ型の半導体層８８がエッチングにより除去されている。そして、露出させたｎ型の半導体層８７上に、ｎオーミック電極３４０が設けられている。切り離しサイリスタＵは、アイランド３０８Ａのｐ型の半導体層８６をアノードＡ、ｎ型の半導体層８５をｎゲートＧｎ、アイランド３０８Ｂのｐ型の半導体層８６をｐゲートＧｐ、ｎ型の半導体層８７をカソードＫとする。つまり、アイランド３０８Ａのｐオーミック電極３２３がアノードＡ電極、アイランド３０８Ｂのｎオーミック電極３４０がカソードＫ電極である。

アイランド３０９には、切り離し部１３０の抵抗Ｒｕが設けられている。アイランド３０９は、アイランド３０４と同様に構成されている。そして、露出させたｎ型の半導体層８７上に、ｎオーミック電極３４１、３４２が設けられている（図６参照）。ｎオーミック電極３４１、３４２間のｎ型の半導体層８７が抵抗Ｒｕである。

露出させたｎ型の半導体基板８０上に、ｎオーミック電極３４３が設けられている。ｎ型の半導体基板８０の裏面に基板電極７５が設けられている。前述したように、基板電極７５は、Ｖ_Ｋ端子である。Ｖ_Ｋ端子の電圧が基板電位Ｖ_Ｋである。

上記では、ＶＣＳＥＬ（１）、シフトサイリスタＴ（１）、結合トランジスタＱ（１）について説明したが、他のＶＣＳＥＬ、シフトサイリスタＴ、結合トランジスタＱについても同様である。

次に、接続関係を説明する。なお、図６では、接続に用いられる配線（電源線７１、シフト信号線７２－１、７２－２、発光電位線７４）を直線で示している。
アイランド３０１の発光制御サイリスタＳ（１）のアノードＡ電極であるｐオーミック電極３２１は、発光電位線７４に接続されている。発光電位線７４は、発光電位Ｖ_ＬＤが供給されるＶ_ＬＤ端子に接続されている。
アイランド３０１の発光制御サイリスタＳ（１）のｎゲートＧｎ電極であるｎオーミック電極３３１は、アイランド３０２の結合トランジスタＱ（１）のコレクタＣｓ電極であるｎオーミック電極３３２に接続されている。ｎオーミック電極３３２は、アイランド３０３の電流制限抵抗ＲＬのｎオーミック電極３３６に接続されている。アイランド３０３のｎオーミック電極３３５は、発光電位線７４に接続されている。

アイランド３０２のシフトサイリスタＴ（１）のアノードＡ電極であるｐオーミック電極３２２は、シフト信号線７２－１に接続されている。シフト信号線７２－１は、アイランド３０６に設けられた電流制限抵抗Ｒ１を介して、シフト信号ｐ１が供給されるφ１端子に接続されている。アイランド３０２のシフトサイリスタＴ（１）のｎゲートＧｎ電極であるｎオーミック電極３３３は、アイランド３０５に設けられたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点であるｎオーミック電極（符号なし）に接続されている。アイランド３０２の結合トランジスタＱ（１）のコレクタＣｆ電極であるｎオーミック電極３３４は、アイランド３０４の結合抵抗Ｒｃの一方のｎオーミック電極３３７に接続されている。

アイランド３０４の結合抵抗Ｒｃの他方のｎオーミック電極３３８は、シフトサイリスタＴ（２）のｎゲートＧｎ電極であるｎオーミック電極（符号なし）に接続されている。アイランド３０４の電源線抵抗Ｒｇの他方の電極であるｎオーミック電極３３９は、電源線７１に接続されている。電源線７１は、電源電位ＶＧＡが供給されるＶＧＡ端子に接続されている。

アイランド３０５のスタート抵抗Ｒｓの一方のｎオーミック電極（符号なし）は、シフト信号線７２－２に接続されている。アイランド３０５の電源線抵抗Ｒｇの他方のｎオーミック電極（符号なし）は、電源線７１に接続されている。シフト信号線７２－２は、アイランド３０７に設けられた電流制限抵抗Ｒ２を介してシフト信号ｐ２（φ２）が供給されるφ２端子に接続されている。

なお、シフト信号線７２－１は、奇数番号のシフトサイリスタＴのアノードＡ電極であるｐオーミック電極（例えば、アイランド３０２のｐオーミック電極３２２など）に接続され、シフト信号線７２－２は、偶数番号のシフトサイリスタＴのアノードＡ電極であるｐオーミック電極に接続されている。シフト信号線７２－１は、電流制限抵抗Ｒ１のアイランド３０６の一方のｎオーミック電極（符号なし）に接続され、アイランド３０６の他方のｎオーミック電極（符号なし）は、φ１端子に接続されている。シフト信号線７２－２は、電流制限抵抗Ｒ２のアイランド３０７の一方のｎオーミック電極（符号なし）に接続され、アイランド３０７の他方のｎオーミック電極（符号なし）は、φ２端子に接続されている。

アイランド３０８Ａのｐオーミック電極３２３は、アイランド３０９のｎオーミック電極３４１に接続されている。アイランド３０８Ｂのｎオーミック電極３４０は、基準電位である接地電位ＧＮＤが供給されるＶ_ＧＮＤ端子に接続されている。
アイランド３０９のｎオーミック電極３４２は、ｎ型の半導体基板８０上に設けられたｎオーミック電極３４３に接続されている。

図６、図７（ａ）に示すように、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、結合抵抗Ｒｃ、電源線抵抗Ｒｇは、アイランド３００上に設けられている。また、図６、図７（ｂ）に示すように、切り離し部１３０の切り離しサイリスタＵは、アイランド３００上に設けられている。

アイランド３００は、積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）を有している。この積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）は、図７（ａ）に示したように、ＶＣＳＥＬを構成する積層半導体層である。しかし、シフト部１２０において、積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）は、ＶＣＳＥＬとして機能させていない。すなわち、ＶＣＳＥＬが構成される積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）を除去することなく、トンネル接合層８４を介して、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８が積層されて、シフト部１２０及び切り離し部１３０が構成されている。これにより、シフト部１２０のシフトサイリスタＴと発光部１１０の発光制御サイリスタＳとは、同じ積層半導体層（ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８）で構成される。このようにすることで、後述するように、発光アレイ１００の製造プロセスが複雑になることが抑制される。ここでは、シフト部１２０及び切り離し部１３０が設けられる積層半導体層（ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３）を、ＶＣＳＥＬ（発光素子）と等価な構造体と表記することがある。

以上説明したように、発光アレイ１００は、ひとつの半導体基板（ｎ型の半導体基板８０）において、モノリシックに構成された１個の半導体部品、さらに言えば１個の半導体チップとして構成される。

なお、図６、図７（ａ）では、ｐオーミック電極３２１を円環状に表記したが、図６に示すように、発光ブロック１１１（図５参照）間において、ｐオーミック電極３２１は、発光電位線７４で接続されている。そこで、ｐオーミック電極３２１の円環状の外周部を互いに接続して、発光部１１０の表面を覆う電極としてもよい。図３に示すｐオーミック電極３２１は、このようにして構成されている。

次に、発光アレイ１００の動作を説明する。
まず、比較例として示す発光アレイ１００′の動作を説明する。
図８は、比較例として示す本実施の形態が適用されない発光アレイ１００′（比較例の発光アレイ１００′）を用いた発光装置１０′（比較例の発光装置１０′）の等価回路である。発光装置１０′は、発光アレイ１００′と駆動部２００と制御部２５０とを備える。駆動部２００及び制御部２５０は、図５で示した発光装置１０と同様である。

発光装置１０′は、発光装置１０の発光アレイ１００の代わりに、発光アレイ１００′を備える。発光アレイ１００′は、発光アレイ１００が備える切り離し部１３０を備えない。そして、シフト部基準電位線７３は、基準電位である接地電位ＧＮＤが供給されるＶ_ＧＮＤ端子に接続されている。つまり、シフト部基準電位線７３は、接地電位ＧＮＤになっている。発光アレイ１００′の他の構成は、発光アレイ１００と同様であるので、同じ符号を付して説明を省略する。

（シフトサイリスタＴ、結合トランジスタＱ、ＶＣＳＥＬ及び発光制御サイリスタＳの動作）
ここでは、発光アレイ１００′の基本的な動作を説明する。
図９は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）により、比較例の発光アレイ１００′の基本的な動作を説明する図である。図９（ａ）は、等価回路、図９（ｂ）は、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）の部分における断面である。図９（ａ）では、シフトサイリスタＴ（２）を合わせて示している。

シフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬは、例えばＧａＡｓなどのＩＩＩ－Ｖ族の化合物半導体で構成されている。ここでは、この化合物半導体の接合の順方向電圧（拡散電位）Ｖｄを１．５Ｖとし、化合物半導体で構成されるバイポーラトランジスタの飽和電圧Ｖｓａｔを０．３Ｖとする。また、接地電位ＧＮＤを０Ｖ、電源電位ＶＧＡを５Ｖ、発光電位Ｖ_ＬＤを７Ｖとする。シフト信号ｐ１、ｐ２、発光信号ｐＩは、Ｌレベルが０Ｖ（「Ｌ」（０Ｖ））で、Ｈレベルが５Ｖ（「Ｈ」（５Ｖ））である信号とする。

図９（ａ）では、シフトサイリスタＴ（１）を、ｎｐｎバイポーラトランジスタＴｒ１（以下では、ｎｐｎトランジスタＴｒ１と表記する。）とｐｎｐバイポーラトランジスタＴｒ２（以下では、ｐｎｐトランジスタＴｒ２と表記する。）との組み合わせで示している。ｎｐｎトランジスタＴｒ１のベースＢがｐｎｐトランジスタＴｒ２のコレクタＣに接続され、ｎｐｎトランジスタＴｒ１のコレクタＣがｐｎｐトランジスタＴｒ２のベースＢに接続されている。ｎｐｎトランジスタＴｒ１のエミッタＥがシフトサイリスタＴ（１）のカソードＫ、ｐｎｐトランジスタＴｒ２のエミッタＥがシフトサイリスタＴ（１）のアノードＡである。ｎｐｎトランジスタＴｒ１のコレクタＣ（ｐｎｐトランジスタＴｒ２のベースＢ）がシフトサイリスタＴ（１）のｎゲートＧｎ、ｐｎｐトランジスタＴｒ２のコレクタＣ（ｎｐｎトランジスタＴｒ１のベースＢ）がシフトサイリスタＴ（１）のｐゲートＧｐである。

シフトサイリスタＴ（１）におけるｎｐｎトランジスタＴｒ１と、結合トランジスタＱ（１）とは、カレントミラー回路を構成する。つまり、ｎｐｎトランジスタＴｒ１に流れる電流に比例した電流が、結合トランジスタＱ（１）に流れる。

前述したように、ＶＣＳＥＬ（１）と発光制御サイリスタＳ（１）とは直列接続されている。つまり、ＶＣＳＥＬ（１）のアノードＡと発光制御サイリスタＳ（１）のカソードＫとが接続されている。発光制御サイリスタＳ（１）のアノードＡは、発光電位線７４に接続されている。ＶＣＳＥＬ（１）のカソードＫは、基板電極７５に接続されている。基板電極７５は、Ｖ_Ｋ端子であって、ドライバＤｒｖに接続されている（図５参照）。

シフトサイリスタＴ（２）のアノードＡは、シフト信号線７２－２に接続されている。シフト信号線７２－２は、シフト信号ｐ２が供給されるφ２端子に接続されている。以下では、シフト信号ｐ１（φ１）、シフト信号ｐ２（φ２）と表記する場合がある。

まず、シフト部１２０におけるシフトサイリスタＴ（１）の動作を説明する。
電源線７１が電源電位ＶＧＡ（５Ｖ）に、シフト部基準電位線７３が接地電位ＧＮＤ（０Ｖ）に、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）でシフト信号線７２－１、７２－２が接地電位ＧＮＤ（０Ｖ）に、発光信号ｐＩが、「Ｌ」（０Ｖ）であってドライバＤｒｖはオフであって、基板電極７５に電位が設定されていないとする。この状態を、初期状態と表記する。

この時、シフトサイリスタＴ（１）を構成するｎｐｎトランジスタＴｒ１、ｐｎｐトランジスタＴｒ２は、オフ状態にある。シフトサイリスタＴ（１）のｎゲートＧｎは、直列接続されたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点に接続されている。そして、スタート抵抗Ｒｓの他方（接続点でない方）は、「Ｌ」（０Ｖ）のシフト信号線７２－２に接続され、電源線抵抗Ｒｇの他方（接続点でない方）は、５Ｖの電源線７１に接続されている。よって、ｎゲートＧｎは、電圧差（５Ｖ）がスタート抵抗Ｒｓと電源線抵抗Ｒｇとで分圧された電圧になる。スタート抵抗Ｒｓと電源線抵抗Ｒｇとの抵抗比を、一例として１：５とすると、ｎゲートＧｎは、０．８３Ｖになる。

ここで、シフト信号ｐ１（φ１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（１）のｐｎｐトランジスタＴｒ２のエミッタＥ（アノードＡ）（「Ｈ」（５Ｖ））とベースＢ（ｐゲートＧｐ）（０．８３Ｖ）との電圧差が４．１７Ｖと、順方向電圧Ｖｄ（１．５Ｖ）以上となる。これにより、エミッタＥ－ベースＢ間が順バイアスになって、ｐｎｐトランジスタＴｒ２がオフ状態からオン状態に移行する。すると、ｐｎｐトランジスタＴｒ２のコレクタＣ（ｎｐｎトランジスタＴｒ１のベースＢ）は、エミッタＥ（「Ｈ」（５Ｖ））から飽和電圧Ｖｓａｔ（０．３Ｖ）を引いた４．７Ｖと、順方向電圧Ｖｄ（１．５Ｖ）以上となる。これにより、エミッタＥ－ベースＢ間が順バイアスになり、ｎｐｎトランジスタＴｒ１がオフ状態からオン状態に移行する。シフトサイリスタＴ（１）におけるｎｐｎトランジスタＴｒ１とｐｎｐトランジスタＴｒ２とがオン状態になるので、シフトサイリスタＴ（１）がオフ状態からオン状態に移行する。シフトサイリスタＴがオフ状態からオン状態に移行することを、ターンオンと表記する。なお、シフトサイリスタＴがオン状態からオフ状態に移行することを、ターンオフと表記する。

つまり、初期状態において、シフト信号ｐ１（φ１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行するとシフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。ここでは、アノードＡが「Ｈ」（５Ｖ）になるとターンオンするシフトサイリスタＴの状態を、オン状態に移行可能な状態であると表記する。他の場合も同様とする。

シフトサイリスタＴ（１）がターンオンすると、シフトサイリスタＴ（１）において、ｎゲートＧｎは、飽和電圧Ｖｓａｔの０．３Ｖになる。また、アノードＡは、順方向電圧Ｖｄと飽和電圧Ｖｓａｔとを足した電圧（Ｖｄ＋Ｖｓａｔ）及びシフトサイリスタＴの内部抵抗での電圧低下により決まる電圧になる。ここでは、アノードＡは、１．９Ｖになるとする。つまり、シフトサイリスタＴ（１）がターンオンすると、シフト信号線７２－１は、５Ｖから１．９Ｖに移行する。すると、シフトサイリスタＴ（１）のｐゲートＧｐは、１．６Ｖになる。

以上説明したように、シフトサイリスタＴ（１）は、ｎゲートＧｎの電位がアノードＡの電位より順方向電圧Ｖｄ（１．５Ｖ）以上低い電位となれば、ターンオンする。なお、シフトサイリスタＴ（１）は、シフト信号線７２－１の電位（アノードＡ－カソードＫ間の電位）が、上記の１．９Ｖ未満になると、ターンオフする。例えば、アノードＡが「Ｌ」（０Ｖ）になると、アノードＡ－カソードＫ間の電位差が０Ｖになり、シフトサイリスタＴ（１）がターンオフする。一方、シフト信号線７２－１の電圧（アノードＡ－カソードＫ間の電位差）が１．９Ｖ以上であれば、シフトサイリスタＴ（１）のオン状態が保持される。よって、１．９Ｖを保持電圧と表記する。なお、保持電圧が印加されていても、シフトサイリスタＴ（１）のオン状態を保持する電流が流れないと、シフトサイリスタＴ（１）のオン状態は保持されない。オン状態を保持する電流を保持電流と表記する。

次に、結合トランジスタＱ（１）の動作を説明する。
初期状態では、シフトサイリスタＴ（１）のｎｐｎトランジスタＴｒ１は、オフ状態である。よって、結合トランジスタＱ（１）も、オフ状態である。このとき、結合トランジスタＱ（１）のエミッタＥは、接地電位ＧＮＤ（０Ｖ）のシフト部基準電位線７３に接続されている。結合トランジスタＱ（１）のコレクタＣｆは、直列に接続された電源線抵抗Ｒｇと結合抵抗Ｒｃとを介して電源電位ＶＧＡ（５Ｖ）になっている。また、コレクタＣｓは、電流制限抵抗ＲＬを介して発光電位Ｖ_ＬＤ（７Ｖ）になっている。

前述したように、シフトサイリスタＴ（１）がターンオンすると、シフト信号線７２－１は１．９Ｖになる。すると、シフトサイリスタＴ（１）のｐゲートＧｐは、１．６Ｖになる。結合トランジスタＱ（１）のベースＢがシフトサイリスタＴ（１）のｐゲートＧｐに接続されているので、結合トランジスタＱ（１）のエミッタＥ－ベースＢ間が順方向電圧Ｖｄ（１．５Ｖ）以上、つまり順バイアスになる。これにより、結合トランジスタＱ（１）は、オフ状態からオン状態に移行する。すると、コレクタＣｆは飽和電圧Ｖｓａｔ（０．３Ｖ）となる（なお、コレクタＣｓについては後述する。）。電源線抵抗Ｒｇと結合抵抗Ｒｃとの接続点（シフトサイリスタＴ（２）のｎゲートＧｎ）は、電源線７１の電圧（５Ｖ）とコレクタＣｆの電圧（０．３Ｖ）との電圧差（４．７Ｖ）が電源線抵抗Ｒｇと結合抵抗Ｒｃとで分圧された電圧となる。電源線抵抗Ｒｇと結合抵抗Ｒｃとの抵抗比を一例として５：１とすると、電源線抵抗Ｒｇと結合抵抗Ｒｃとの接続点（シフトサイリスタＴ（２）のｎゲートＧｎ）は、１．０８Ｖとなる。

シフトサイリスタＴ（２）のアノードＡは、シフト信号線７２－２に接続されている。シフト信号ｐ２（φ２）は「Ｌ」（０Ｖ）であるので、シフトサイリスタＴ（２）は、ターンオンしない。しかし、シフト信号ｐ２（φ２）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフト信号線７２－２に接続されたシフトサイリスタＴ（２）のアノードＡが「Ｈ」（５Ｖ）になる。すると、シフトサイリスタＴ（２）は、アノードＡとｎゲートＧｎ（１．０８Ｖ）との電位差（３．９２Ｖ）が順方向電圧Ｖｄ（１．５Ｖ）以上の順バイアスになってターンオンする。このとき、シフトサイリスタＴ（１）とシフトサイリスタＴ（２）とが共にオン状態になっている。次に、シフト信号ｐ１（φ１）が「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行すると、シフトサイリスタＴ（１）のアノードＡが接地電位ＧＮＤ（０Ｖ）になり、シフトサイリスタＴ（１）がターンオフする。

以上説明したように、初期状態において、シフト信号ｐ１（φ１）を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させると、シフトサイリスタＴ（１）がターンオンする。シフト信号ｐ１（φ１）が「Ｈ」（５Ｖ）である間に、シフト信号ｐ２（φ２）を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させると、シフトサイリスタＴ（２）がターンオンする。その後、シフト信号ｐ１（φ１）を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させるとシフトサイリスタＴ（１）がターンオフする。図９（ａ）には図示していないが、シフト信号ｐ２（φ２）が「Ｈ」（５Ｖ）である間に、シフト信号ｐ１（φ１）を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させると、シフトサイリスタＴ（３）がターンオンする。その後、シフト信号ｐ２（φ２）を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させるとシフトサイリスタＴ（２）がターンオフする。

つまり、シフトサイリスタＴは、シフト信号ｐ１（φ１）、ｐ２（φ２）を「Ｌ」（０Ｖ）と「Ｈ」（５Ｖ）とで、ともに「Ｈ」（５Ｖ）である期間を設けて、交互に切り替えることで、シフトサイリスタＴのオン状態がシフトしていく。このように複数の素子があって、その複数の素子のうちターンオンする素子が次々に移行していく動作がシフト動作である。また、本明細書における実施の形態では、このシフト動作によってターンオンやターンオフさせられる素子がシフト素子である。なお、素子の配列の順序とシフト動作の順序とは同じ方が距離が近いので配線等にも有利である。しかし、素子の配列の順序とシフト動作の順序とが必ずしも同じになるように構成しなくてもよい。

上述したように、シフト部１２０の動作には、シフト部基準電位線７３が基準電位である接地電位ＧＮＤ（０Ｖ）であることを要する。

次に、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）の動作を説明する。
結合トランジスタＱ（１）のコレクタＣｓは、発光制御サイリスタＳ（１）のｎゲートＧｎに接続されている。よって、結合トランジスタＱ（１）がオフ状態からオン状態に移行すると、結合トランジスタＱ（１）のコレクタＣｓと同様に、コレクタＣｓに接続された発光制御サイリスタＳ（１）のｎゲートＧｎの電位が０．３Ｖになる。発光制御サイリスタＳ（１）のアノードＡは、発光電位線７４に接続されている。発光電位線７４は、Ｖ_ＬＤ端子に接続され、発光電位Ｖ_ＬＤ（７Ｖ）が供給されている。よって、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間は、６．７Ｖとなって、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間のｐｎ接合が順方向バイアスとなる。すると、結合トランジスタＱ（１）のコレクタＣｓは、発光電位Ｖ_ＬＤ（７Ｖ）から発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間のｐｎ接合を介して電流を引き込む。これにより、結合トランジスタＱ（１）のコレクタＣｓは、おおよそ発光電位Ｖ_ＬＤ（７Ｖ）から順方向電圧Ｖｄ（１．５Ｖ）を引いた５．５Ｖになる。ここで、ドライバＤｒｖがオンになると、Ｖ_Ｋ端子（基板電極７５）が接地電位ＧＮＤ（０Ｖ）に向かって変化する。すると、基板電極７５、つまりＶＣＳＥＬ（１）のカソードＫが０Ｖに向かって変化する。これにより、発光制御サイリスタＳ（１）がターンオンし、直列接続された発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに電流が流れて、ＶＣＳＥＬ（１）が発光する。

つまり、結合トランジスタＱ（１）がオン状態になり、発光制御サイリスタＳ（１）のｎゲートＧｎが５．５Ｖになった状態で、ドライバＤｒｖがオフからオンになると、発光制御サイリスタＳ（１）がターンオンして、ＶＣＳＥＬ（１）が発光する。よって、結合トランジスタＱ（１）がオン状態になり、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間が順バイアス（５．５Ｖ）になった状態を、ＶＣＳＥＬ（１）が発光可能な状態と表記する。発光制御サイリスタＳは、ｎゲートＧｎの電位によって、ＶＣＳＥＬの発光を制御するので、発光制御サイリスタと表記する。

ドライバＤｒｖがオンからオフになると、発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに流れていた発光電流が遮断され、ＶＣＳＥＬ（１）が消光する。

以上説明したように、結合トランジスタＱがオン状態である場合に、ドライバＤｒｖがオフからオンになると、結合トランジスタＱに接続された発光制御サイリスタＳに直列接続されたＶＣＳＥＬが発光する。すなわち、結合トランジスタＱがオン状態である場合とは、結合トランジスタＱに接続されたシフトサイリスタＴがオン状態である場合である。よって、シフトサイリスタＴによって、発光させるＶＣＳＥＬが選択される。そして、シフトサイリスタＴのオン状態をシフトさせることにより、発光させるＶＣＳＥＬ、つまり発光ブロック１１１が選択される。順にＶＣＳＥＬ（発光ブロック１１１）を選択し、発光させれば、図４（ａ）に示した順次点灯方式となる。

なお、シフトサイリスタＴ（１）がオン状態からオフ状態に移行すると、結合トランジスタＱ（１）がオン状態からオフ状態に移行する。つまり、結合トランジスタＱ（１）のコレクタＣｓは、５．５Ｖを維持できない。発光制御サイリスタＳ（１）のｎゲートＧｎは、電流制限抵抗ＲＬを介して発光電位Ｖ_ＬＤ（７Ｖ）の発光電位線７４に接続されている。このため、発光制御サイリスタＳ（１）のｎゲートＧｎは、発光電位Ｖ_ＬＤ（７Ｖ）に向かって上昇する。このとき、発光制御サイリスタＳ（１）のアノードとｎゲートＧｎとの間の寄生容量Ｃａｇ（容量をＣａｇとする）が電流制限抵抗ＲＬ（抵抗値をＲＬとする）を介して、ＲＬ×Ｃａｇの時定数で放電する。一方、発光制御サイリスタＳ（１）におけるｎゲートＧｎとｐゲートＧｐ間の寄生容量Ｃｇｇ、ｐゲートＧｐとカソードＫとの間の寄生容量Ｃｇ、及びＶＣＳＥＬ（１）における寄生容量Ｃｖのそれぞれに蓄積された電荷は移動できないので、ｎゲートＧｎの電位が上昇した分だけ、発光制御サイリスタＳ（１）のｐゲートＧｐ、カソードＫの電位が上昇する。

ここで、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）になって、ドライバＤｒｖが再びオフからオンになると、基板電位Ｖ_Ｋが急に接地電位ＧＮＤ（０Ｖ）に向かって変化する。つまり、基板電極７５に接続されたＶＣＳＥＬ（１）のカソードＫが急に接地電位ＧＮＤ（０Ｖ）に向かって変化する。このため、寄生容量Ｃａｇ、Ｃｇｇ、Ｃｇｋを貫通する変位電流が流れ、これをしきい電流として発光制御サイリスタＳ（１）がターンオンし、ＶＣＳＥＬ（１）が点灯する。つまり、ＶＣＳＥＬ（１）を一度点灯させると、シフトサイリスタＴ（１）がオン状態でなくとも、ドライバＤｒｖが再びオンになると、ＶＣＳＥＬ（１）が再び点灯する。この後も、ＶＣＳＥＬ（１）は、点灯と消光とを繰り返し行える。つまり、ＶＣＳＥＬ（１）は、複数の発光パルスを連続的に発生させられる。なお、発光制御サイリスタＳ（１）のカソードＫの電位の上昇が小さく、接地電位ＧＮＤに近いと、ドライバＤｒｖが再びオンになっても、発光制御サイリスタＳ（１）は、ターンオンしない。

上記の状態は、シフトサイリスタＴ（１）をオン状態からオフ状態に移行させた場合に加え、シフト部１２０が動作を停止した状態、つまりオフである場合においても生じる。後述するように、シフト部基準電位線７３を接地電位ＧＮＤに接続した状態から、接地電位ＧＮＤと切り離した状態に移行させると、シフト部１２０は動作を停止する。しかし、ＶＣＳＥＬ（１）を一度点灯させると、この後も、ＶＣＳＥＬ（１）は、点灯と消光とを繰り返し行える。つまり、ＶＣＳＥＬ（１）は、複数の発光パルスを連続的に発生する。ＶＣＳＥＬを再発光が可能な状態にすることを、メモリ効果を発現させると表記する。ここでは、ＶＣＳＥＬ（１）で説明したが、他のＶＣＳＥＬでも同様である。

以上説明したように、シフト部基準電位線７３は、シフトサイリスタＴのカソードＫ、結合トランジスタＱのエミッタＥに接続されている。よって、シフト部１２０を動作させる場合には、シフト部基準電位線７３は、予め定められた電位（ここでは接地電位ＧＮＤ（０Ｖ））に設定されていることを要す。しかし、シフト部１２０によって選択されたＶＣＳＥＬが一度点灯した後には、シフト部基準電位線７３は、接地電位ＧＮＤ（０Ｖ）に設定されていることを要しない。

図９（ｂ）に示すように、シフトサイリスタＴ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ、ｎ型の半導体層８７をｎゲートＧｎ、ｐ型の半導体層８８をアノードＡとする。結合トランジスタＱ（１）は、ｎ型の半導体層８５をエミッタＥ、ｐ型の半導体層８６をベースＢ、ｎ型の半導体層８７をコレクタＣｆ、Ｃｓとする。そして、シフトサイリスタＴ（１）のカソードＫと結合トランジスタＱ（１）のエミッタＥとは、ｎ型の半導体層８５を介して接続されている。シフトサイリスタＴ（１）のｐゲートＧｐと結合トランジスタＱ（１）のベースＢとは、ｐ型の半導体層８６を介して接続されている。シフトサイリスタＴ（１）のｎゲートＧｎと結合トランジスタＱ（１）のコレクタＣｆ、Ｃｓとは、ｎ型の半導体層８７が除去されて接続されていない。

そして、ｎ型の半導体層８５がシフト部基準電位線７３になっている。つまり、ｎ型の半導体層８５で構成されたシフトサイリスタＴ（１）のカソードＫ及び結合トランジスタＱ（１）のエミッタＥは、シフト部基準電位線７３の接地電位ＧＮＤになっている。なお、ｐ型の半導体層８３とｎ型の半導体層８５とは、トンネル接合層８４を介して積層されている。よって、ｐ型の半導体層８３とｎ型の半導体層８５とは、同電位になっている。

（発光装置１０′の発光パルス波形）
発光装置１０′と、シフト部１２０を備えない発光アレイを用いた発光装置（不図示）とによる発光パルスの波形（以下、発光パルス波形と表記する。）について説明する。発光装置１０′は、図８に示したように、シフト部１２０を備えた発光アレイ１００′を備える。そして、発光アレイ１００′では、前述したように、シフト部基準電位線７３を接地電位ＧＮＤ（０Ｖ）に設定している。一方、シフト部１２０を備えない発光アレイを用いた発光装置は、図５（又は、図８）において、直列接続された発光制御サイリスタＳ及びＶＣＳＥＬのみを備えた発光アレイを備え、外部からの信号により、ＶＣＳＥＬに接続された発光制御サイリスタＳが制御される。

図１０は、発光パルス波形を示す図である。図１０（ａ）、（ｂ）は、比較例の発光アレイ１００′を用いた発光装置１０′による発光パルス波形、図１０（ｃ）は、シフト部を備えない発光アレイを用いた発光装置（不図示）による発光パルス波形である。図１０（ａ）、（ｂ）、（ｃ）において、左側に発光パルス波形を、右側に発光パルス波形の模式図を示している。左側に示した発光パルス波形において、横軸は時間で一目盛りが５ｎｓ、縦軸は光強度（ａ．ｕ．）である。

図１０（ｃ）に示すシフト部を備えない発光アレイを用いた発光装置では、発光パルス波形は、右側の模式図に示すように、立ち上がり及び立ち下がりの傾きが一定である。

これに対して、図１０（ａ）に示す発光パルス波形では、右側の模式図に示すように、立ち下がりにおいて傾きが変化している。つまり、立ち下がりは、傾きが異なる２つの部分を有し、矢印γで示す部分（矢印γの部分）に引き続き、傾きが矢印γの部分より緩やかな矢印δで示す部分（矢印δの部分）を有している。ここでは、矢印δで示す部分を、肩（ショルダ）と呼ぶ。発光パルス波形の立ち下がり部分に肩（ショルダ）を有すると、肩（ショルダ）を有しない場合（図１０（ｃ）の場合）に比べ、立ち下がり時間が長くなる。

また、図１０（ｂ）に示す発光パルス波形は、右側の模式図に示すように、矢印εで示す一つ目のピーク（矢印εのピーク）に加え、一つ目のピークの立ち下がり部分に矢印ζで示す二つ目のピーク（矢印ζのピーク）を有している。つまり、発光パルス波形の立ち下がり部分に二つ目のピーク（矢印ζのピーク）があると、二つ目のピークがない場合（図１０（ｃ）の場合）に比べ、立ち下がり時間が長くなる。

次に、シフト部１２０を有する発光装置１０′において、シフト部基準電位線７３が基準電位である接地電位ＧＮＤ（０Ｖ）に設定された場合に、発光パルス波形の立ち下がり部分に肩（ショルダ）や二つ目のピークを有する理由について説明する。

図１１は、比較例の発光アレイ１００′の拡大断面図、及び拡大断面図で示された部分の等価回路である。図１１（ａ）は、拡大断面図、図７（ｂ）は、拡大断面図で示された部分の等価回路である。図１１（ａ）では、ｐｎ接合の関係を示すために、ｎ型の半導体基板８０をｎ、発光部１１０において、ＶＣＳＥＬにおけるｎ型の半導体層８１をＶＣＳＥＬ ｎと、ＶＣＳＥＬにおけるｐ型の半導体層８３をＶＣＳＥＬ ｐとし、ＶＣＳＥＬ上に発光制御サイリスタＳが構成されているとした。なお、活性層８２及びトンネル接合層８４の記載を省略している。また、シフト部１２０において、ｎ型の半導体層８１をｎとし、ｐ型の半導体層８３をｐとし、ｐ型の半導体層８３上にシフトサイリスタＴ、結合トランジスタＱが構成されているとした。なお、活性層８２及びトンネル接合層８４の記載を省略している。

図７（ａ）、（ｂ）で説明したように、シフト部基準電位線７３は、ｎ型の半導体層８５である。なお、ｎ型の半導体層８５は、トンネル接合層８４を介してｐ型の半導体層８３上に設けられている。トンネル接合層８４は、ｎ型の半導体層８５とｐ型の半導体層８３とが逆バイアスにならないように設けられている。よって、ｎ型の半導体層８５とｐ型の半導体層８３とは同電位である。そこで、図１１（ａ）では、Ｖ_ＧＮＤ端子は、ｐ型の半導体層８３に接続されているとして表記している。つまり、シフト部基準電位線７３は、ｎ型の半導体層８５としてもよく、ｐ型の半導体層８３としてもよい。また、シフト部基準電位線７３は、ｐ型の半導体層８３とｎ型の半導体層８５との積層半導体層としてもよい。

そして、ドライバＤｒｖにおけるＮＭＯＳトランジスタのドレインは、ｎ型の半導体基板８０の裏面に設けられた基板電極７５（Ｖ_Ｋ端子）に接続されている。ＮＭＯＳトランジスタのソースは、接地電位ＧＮＤ（０Ｖ）に設定されている。基板電極７５の電位が基板電位Ｖ_Ｋである。

ドライバＤｒｖがオンであると、発光電位Ｖ_ＬＤ（７Ｖ）であるＶ_ＬＤ端子から発光制御サイリスタＳとＶＣＳＥＬとを介してドライバＤｒｖに向けて電流が流れる。このとき、基板電位Ｖ_Ｋは、発光部１１０における内部抵抗（図１１（ｂ）に示す抵抗Ｒｖ）により、例えば２Ｖ程度（～２Ｖと表記する。）になる。

ｎ型の半導体層８１は、ｎ型の半導体基板８０上に設けられており、ｎ型の半導体基板８０と同電位である。ｎ型の半導体基板８０の裏面に設けられた基板電極７５は、基板電位Ｖ_Ｋである。よって、ｎ型の半導体層８１も基板電位Ｖ_Ｋになる。一方、ｐ型の半導体層８３は、接地電位ＧＮＤ（０Ｖ）である。このため、シフト部１２０において、ｎ型の半導体層８１（～２Ｖ）とｐ型の半導体層８３（０Ｖ）との間のＰＮ接合が逆バイアスになる。このため、ＰＮ接合が容量Ｃ_２を構成し、電荷を蓄積する。つまり、ｎ型の半導体層８１とｐ型の半導体層８３との間のＰＮ接合による容量Ｃ_２に、接地電位ＧＮＤと基板電位Ｖ_Ｋとの差電圧が印加される。すなわち、ＶＣＳＥＬをローサイド駆動すると、ＰＮ接合が逆バイアスになってしまう。

図１１（ｂ）に示す等価回路では、発光部１１０は、直列接続されたＶＣＳＥＬ、発光制御サイリスタＳ及び内部抵抗Ｒｖと、容量Ｃ_１との並列接続で表される。図５に示したように、発光部１１０は、直列接続されたＶＣＳＥＬと発光制御サイリスタＳが複数並列に接続されて構成されている。よって、点灯させるＶＣＳＥＬ（と発光制御サイリスタＳとの直列接続）以外のＶＣＳＥＬと発光制御サイリスタＳとの直列接続は、発光させるＶＣＳＥＬ（と発光制御サイリスタＳとの直列接続）に並列に接続された容量Ｃ_１となる。また、内部抵抗Ｒｖは、直列接続されたＶＣＳＥＬと発光制御サイリスタＳとを流れる電流に対する抵抗である。内部抵抗Ｒｖは、ＶＣＳＥＬと発光制御サイリスタＳとの内部に含まれる抵抗であって、外付けで設けられている抵抗ではない。例えば、内部抵抗Ｒｖは、ＶＣＳＥＬの電流通過部αが小さく（狭く）なると大きくなる。また、分割照射において、発光ブロック１１１の数が多くなって、同時に発光させるＶＣＳＥＬの数が少なくなると、内部抵抗Ｒｖは、大きくなる（図３参照）。なお、図１１（ｂ）において、ＶＣＳＥＬと内部抵抗Ｒｖとの接続点の電位を内部電位Ｖ_Ｒとする。

図１１（ｂ）で示すシフト部１２０には、表記を簡単にするために、シフトサイリスタＴのみを示している。なお、シフト部１２０は、発光パルス波形に関係しない。以下では、シフト部１２０の記載を省略する。

図１１（ａ）に示すように、ＰＮ接合は、シフト部１２０の下部に構成される。よって、発光アレイ１００′において、シフト部１２０の占める面積が大きくなると、ＰＮ接合により構成される容量Ｃ_２が大きくなる。一例として示した、図３に示した発光アレイ１００の平面図から分かるように、シフト部１２０の占める面積は、発光部１１０に比べて必ずしも小さくない。つまり、シフト部１２０の容量Ｃ_２は、発光部１１０の容量Ｃ_１に比べて必ずしも小さくなく、発光パルス波形に影響を与える。例えば、容量Ｃ_２は、２００ｐＦである。

次に、ＰＮ接合により構成される容量Ｃ_２が発光パルス波形に及ぼす影響を説明する。
図１２は、比較例の発光装置１０′において、ＰＮ接合によって構成される容量Ｃ_２が発光パルス波形に及ぼす影響を説明する図である。図１２（ａ）は、ドライバＤｒｖがオンである場合、図１２（ｂ）は、ドライバＤｒｖをオンからオフに移行させた場合、図１２（ｃ）は、ドライバＤｒｖがオフである場合、図１２（ｄ）は、ドライバＤｒｖをオフからオンに移行させた場合である。ここでは、発光電位Ｖ_ＬＤは７Ｖとする。そして、シフト部基準電位線７３は接地電位ＧＮＤ（０Ｖ）であるＶ_ＧＮＤ端子に接続されている。図１２（ａ）、（ｂ）、（ｃ）、（ｄ）において、ドライバＤｒｖのオンをＯＮ、オフをＯＦＦと表記する。以下同様である。また、発光電流の経路を破線で示す。

図１２（ａ）のドライバＤｒｖがオンである場合、発光制御サイリスタＳがオン状態で、ＶＣＳＥＬが発光する。つまり、発光電位Ｖ_ＬＤ（７Ｖ）が供給されているＶ_ＬＤ端子から、発光制御サイリスタＳ、ＶＣＳＥＬ、内部抵抗Ｒｖ、及びドライバＤｒｖを経由してＧＮＤに向かって電流が流れ、ＶＣＳＥＬが発光する。順方向電圧Ｖｄを１．５Ｖとすると、オン状態の発光制御サイリスタＳに印加される電圧が１．５Ｖ、発光しているＶＣＳＥＬに印加される電圧が１．５Ｖとなる。よって、内部電位Ｖ_Ｒは、４Ｖになる。つまり、発光制御サイリスタＳとＶＣＳＥＬとの直列接続に３Ｖが印加されている。このとき、基板電位Ｖ_Ｋは、２Ｖであるとする。よって、内部抵抗Ｒｖには、２Ｖが印加されている。

図１２（ｂ）に示すように、ドライバＤｒｖをオンからオフに移行させると、直列接続された発光制御サイリスタＳ、ＶＣＳＥＬ、及び内部抵抗Ｒｖに流れていた電流は、容量Ｃ_１と容量Ｃ_２との並列容量と、内部抵抗Ｒｖとで決まる時定数（Ｃ_１＋Ｃ_２）×Ｒｖで立ち下がる。そして、基板電位Ｖ_Ｋは、２Ｖから４Ｖへ向かって上昇する。基板電位Ｖ_Ｋが２Ｖから４Ｖへ向かって上昇する期間においては、発光制御サイリスタＳとＶＣＳＥＬとの直列接続に３Ｖが印加されているので、発光制御サイリスタＳがオン状態であり、ＶＣＳＥＬが発光を継続する。

図１２（ｃ）に示すように、ドライバＤｒｖがオフのとき、基板電位Ｖ_Ｋが４Ｖになると、発光制御サイリスタＳがオン状態からオフ状態に移行し、ＶＣＳＥＬが消光する。そして、基板電位Ｖ_Ｋの変化が停止する。このとき、内部電位Ｖ_Ｒは、基板電位Ｖ_Ｋと同じ４Ｖになる。

図１２（ｄ）に示すように、ドライバＤｒｖをオフからオンに移行させると、容量Ｃ_１と容量Ｃ_２との並列容量と、ドライバＤｒｖのオン抵抗とで決まる時定数で発光電流が立ち上がる。ドライバＤｒｖのオン抵抗は、内部抵抗Ｒｖに比べて小さい。よって、発光電流は、立ち下がりより短い時間で立ち上がる（速く立ち上がる）。そして、図１２（ａ）の状態に移行する。

以上説明したように、発光装置１０′において、シフト部基準電位線７３を接地電位ＧＮＤ（０Ｖ）に設定した場合、ドライバＤｒｖをオンからオフに移行させた際に、発光電流が、容量Ｃ_１と容量Ｃ_２との並列容量と、内部抵抗Ｒｖとで決まる時定数（Ｃ_１＋Ｃ_２）×Ｒｖで立ち下がる。前述したように、容量Ｃ_２は、容量Ｃ_１に比べて必ずしも小さくない。つまり、容量Ｃ_１と容量Ｃ_２とが並列接続された状態（並列接続状態と表記する。）になって発光電流が流れるため、立ち下がりに肩（ショルダ）や二つ目のピークを生じ、立ち下がり特性が劣化する。

さらに、ＰＮ接合により構成される容量Ｃ_２が発光パルス波形に及ぼす影響をシミュレーションにより説明する。
図１３は、ＰＮ接合によって構成される容量Ｃ_２の影響を評価するシミュレーションに用いた回路モデルである。図１３（ａ）は、比較例の発光装置１０′の回路モデル、図１３（ｂ）は、シフト部１２０を備えない発光アレイを用いた発光装置（シフト部を備えない発光装置）の回路モデルである。ここでは、発光制御サイリスタＳを省略している。図１３（ａ）では、発光アレイ１００′（図１３（ａ）におけるＶＣＳＥＬ、容量Ｃ１、Ｃ２、ＰＮ接合で示されている部分）と発光電位Ｖ_ＬＤを供給する電源ＶＳ２との接続において寄生インダクタンスＬ１、発光アレイ１００′とドライバＤｒｖとの接続において寄生インダクタンスＬ２、ＰＮ接合及び容量Ｃ_２と接地電位ＧＮＤとの接続において寄生インダクタンスＬ３が存在するとした。なお、これらの接続において抵抗の影響は少ないとした。図１３（ｂ）では、シフト部１２０を備えないことから、ＰＮ接合、容量Ｃ_２及び寄生インダクタンスＬ３は存在しない。なお、図１３（ａ）、１３（ｂ）では、接地電位ＧＮＤを逆▽で示している。

図１４は、シミュレーションにより求めた発光パルス波形である。図１４（ａ）は、図１３（ａ）の比較例の発光装置１０′の場合、図１４（ｂ）は、図１３（ｂ）のシフト部１２０を備えない発光アレイを用いた発光装置（シフト部を備えない発光装置）の場合である。図１４（ａ）、（ｂ）において、横軸は、時間、縦軸は、光強度（ａ．ｕ．）である。

図１４（ｂ）に示す、シフト部１２０を備えない発光アレイを用いた発光装置（シフト部を備えない発光装置）では、発光バルス波形は、立ち上がり及び立ち下りの傾きが一定であり、図１０（ｃ）に示した場合と同様である。一方、図１４（ａ）に示す、シフト部１２０を備える発光アレイ１００′を用いた発光装置１０′では、発光パルス波形は、立ち上がり及び立ち下りが図１４（ｂ）に比べて緩やかになるとともに、光強度が振動する。これは、ＰＮ接合（容量Ｃ_２）及び寄生インダクタンスＬ３の影響による。

そこで、本実施の形態が適用される発光装置１０では、図５に示したように、切り離し部１３０を備え、発光パルス波形に対するＰＮ接合（容量Ｃ_２）の影響を抑制するようにしている。

図１５は、本実施の形態が適用される発光装置１０の動作を説明する図である。図１５（ａ）は、ドライバＤｒｖがオンである場合、図１５（ｂ）は、ドライバＤｒｖをオンからオフに移行させた場合、図１５（ｃ）は、ドライバＤｒｖがオフである場合、図１５（ｄ）は、ドライバＤｒｖをオフからオンに移行させた場合である。ここでは、発光電位Ｖ_ＬＤは７Ｖであるとする。発光電流の経路を破線で示す。そして、切り離し部１３０をスイッチで示している。切り離し部１３０は、一方が基準電位である接地電位ＧＮＤが供給されるＶ_ＧＮＤ端子に接続され、他方がＰＮ接合（容量Ｃ_２）のアノードＡに接続されている。他の構成は、図１２（ａ）～（ｄ）と同じであるので、同じ符号を付して説明を省略する。

図１５（ａ）に示す、ドライバＤｒｖがオンである場合とは、シフト部１２０を動作させて発光させたいＶＣＳＥＬを選択した直後であるとする。なお、シフト部１２０を動作させたいＶＣＳＥＬを選択する際には、前述したように、シフト部基準電位線７３を接地電位ＧＮＤ（０Ｖ）に設定しておくことを要する。よって、シフト部１２０を動作させて発光させたいＶＣＳＥＬを選択した直後においては、切り離し部１３０のスイッチはオンであって、シフト部基準電位線７３が接地電位ＧＮＤ（０Ｖ）になっている。この状態において、ドライバＤｒｖをオンにする。この状態は、図１２（ａ）と同じであって、発光電位Ｖ_ＬＤ（７Ｖ）が供給されているＶ_ＬＤ端子から、発光制御サイリスタＳ、ＶＣＳＥＬ、内部抵抗Ｒｖ、及びドライバＤｒｖを経由して、発光電流が流れる。

図１５（ｂ）に示すように、ドライバＤｒｖをオンからオフに移行させた際、切り離し部１３０のスイッチをオフにして、シフト部基準電位線７３と接地電位ＧＮＤとの接続を切り離す。すると、シフト部基準電位線７３を接地電位ＧＮＤ（０Ｖ）から浮遊状態（フローティング状態）になる。ここでは、浮遊状態における電位を浮遊電位（Ｈｉ－Ｚ）と表記する。つまり、シフト部基準電位線７３は、接地電位ＧＮＤ（０Ｖ）から浮遊電位（Ｈｉ－Ｚ）になる。これにより、発光制御サイリスタＳ、ＶＣＳＥＬ、及び内部抵抗Ｒｖに流れていた発光電流は、容量Ｃ_２に流れることが阻止され、容量Ｃ_１に向けて流れる。つまり、発光電流は、容量Ｃ_１と内部抵抗Ｒｖとで決まる時定数Ｃ_１×Ｒｖで立ち下がる。この時定数は、図１２（ｂ）に示した、シフト部基準電位線７３が接地電位ＧＮＤ（０Ｖ）に設定されていた場合の時定数（Ｃ_１＋Ｃ_２）×Ｒｖに比べ小さい。よって、シフト部基準電位線７３を接地電位ＧＮＤ（０Ｖ）から切り離すと、シフト部基準電位線７３を接地電位ＧＮＤ（０Ｖ）に設定する場合に比べ、発光パルスの立ち下がりの時間が短縮される（立ち下がりが速くなる）。なお、切り離し部１３０が切り離すとは、発光アレイ１００のシフト部１２０と、制御部２５０の基準部２５２との電気回路上の接続を切り離すことをいう。つまり、切り離し部１３０のスイッチがオンからオフになると、シフト部１２０には基準部２５２が供給する接地電位ＧＮＤが供給されなくなる。

ここでは、切り離し部１３０のスイッチをオフにするタイミングは、ドライバＤｒｖをオンからオフに移行させる際としたが、ドライバＤｒｖをオフからオンにした後であればよい。後述するように、ＶＣＳＥＬが発光を開始した直後であってよい。

図１５（ｃ）に示すように、ドライバＤｒｖがオフのとき、基板電位Ｖ_Ｋが４Ｖになると、発光制御サイリスタＳがオン状態からオフ状態に移行し、ＶＣＳＥＬが消光する。この状態は、図１２（ｃ）と同様であるが、シフト部基準電位線７３は、浮遊電位（Ｈｉ－Ｚ）に維持されている。

図１５（ｄ）に示すように、ドライバＤｒｖをオフからオンに移行させる。このとき、シフト部基準電位線７３は、浮遊電位（Ｈｉ－Ｚ）に維持されている。すると、容量Ｃ_１と、ドライバＤｒｖのオン抵抗とで決まる時定数で発光電流が立ち上がる。ドライバＤｒｖのオン抵抗は、内部抵抗Ｒｖに比べて小さい。よって、発光電流は、立ち下がりより速く立ち上がる。この後、ドライバＤｒｖをオンからオフにすると、図１５（ｂ）に戻る。
シフト部基準電位線７３が浮遊電位（Ｈｉ－Ｚ）になると、シフト部１２０は動作しなくなる。しかし、前述したメモリ効果により、ＶＣＳＥＬに繰り返し発光パルスを発生させられる（これを連続発光パルスと表記することがある）。なお、シフト部基準電位線７３を浮遊電位（Ｈｉ－Ｚ）にすると、シフトサイリスタＴのオン状態が維持されなくなる。この場合、次に点灯させる発光ブロック１１１（ここでは、ＶＣＳＥＬ）は、シフト部１２０においてシフトサイリスタＴ（１）からシフト動作をやり直して選択すればよい。

本実施の形態では、上述した切り離し部１３０のスイッチとして、切り離しサイリスタＵを用いている（図５参照）。
図１６は、本実施の形態が適用される発光アレイ１００において、切り離しサイリスタＵの構造を説明する断面図である。ここでは、図７（ｂ）に示した切り離しサイリスタＵ、シフトサイリスタＴ（１）、及び結合トランジスタＱ（１）に加え、ＶＣＳＥＬ（１）及び発光制御サイリスタＳ（１）の断面を並べて示している。なお、配置は、図６、図７（ｂ）とは異なる。

切り離しサイリスタＵは、アイランド３００上に設けられたアイランド３０８Ａ、３０８Ｂ及びｎ型の半導体層８５で構成されている。ｎ型の半導体層８５がｎゲートＧｎ、アイランド３０８Ａのｐ型の半導体層８６がアノードＡ、アイランド３０８Ｂのｐ型の半導体層８６がｐゲートＧｐ、ｎ型の半導体層８７がカソードＫである。そして、アイランド３０８Ａのｐ型の半導体層８６（アノードＡ）上に設けられたｐオーミック電極３２３がアノードＡ電極である。アイランド３０８Ｂのｎ型の半導体層８７（カソードＫ）上に設けられたｎオーミック電極３４０がカソードＫ電極である。そして、ｐオーミック電極３２３（アノードＡ電極）が抵抗Ｒｕを介して、ｎ型の半導体基板８０に接続されている。ｎオーミック電極３４０（カソードＫ電極）が、基準電位である接地電位ＧＮＤを供給する基準部２５２に接続されている。なお、ｎオーミック電極３４０（カソードＫ電極）を基準部２５２に接続する線路には、寄生インダクタンスＬ４があるとする。

図１６に示すように、切り離しサイリスタＵのアノードＡ、ｐゲートＧｐは、シフト部１２０のシフトサイリスタＴ（１）のｐゲートＧｐ、結合トランジスタＱ（１）のベースＢや、発光制御サイリスタＳ（１）のｐゲートＧｐと同じく、ｐ型の半導体層８６で構成されている。切り離しサイリスタＵのｎゲートＧｎは、シフト部１２０のシフトサイリスタＴ（１）のカソードＫ、結合トランジスタＱ（１）のエミッタＥや、発光制御サイリスタＳ（１）のカソードＫと同じく、ｎ型の半導体層８５で構成されている。さらに、切り離しサイリスタＵのカソードＫは、シフト部１２０のシフトサイリスタＴ（１）のｎゲートＧｎ、結合トランジスタＱ（１）のコレクタＣｆ、Ｃｓや、発光制御サイリスタＳ（１）のｎゲートＧｎと同じく、ｎ型の半導体層８７で構成されている。すなわち、切り離しサイリスタＵのｎゲートＧｎは、シフトサイリスタＴ（１）のカソードＫ及び結合トランジスタＱ（１）のエミッタＥとｎ型の半導体層８５を介して接続されている。

そして、切り離し部１３０の抵抗Ｒｕも、前述したように、ｎ型の半導体層８７で構成されている。つまり、切り離し部１３０は、発光アレイ１００を構成する積層半導体層により構成される。このようにして、発光アレイ１００が構成される。なお、切り離し部１３０において、ｎ型の半導体層８５は、半導体層の一例であり、ｐ型の半導体層８６で構成されたアイランド３０８Ａは、半導体層上の極性の異なる１層の半導体層の領域の一例であり、ｐ型の半導体層８６及びｎ型の半導体層８７で構成されたアイランド３０８Ｂは、半導体層上の極性の異なる２層の半導体層の領域の一例である。

図１７は、本実施の形態が適用される切り離し部１３０の動作をシミュレーションした回路モデルである。図１７（ａ）は、ドライバＤｒｖがオフである場合、図１７（ｂ）は、ドライバＤｒｖがオンになった瞬間を示す。ここでは、発光アレイ１００（図１７（ａ）、（ｂ）におけるＶＣＳＥＬ、容量Ｃ１、Ｃ２、ＰＮ接合、切り離しサイリスタＵ、抵抗Ｒｕの部分）と発光電位Ｖ_ＬＤを供給する電源ＶＳ２と接続する線路に生じる寄生インダクタンスＬ１、発光アレイ１００とドライバＤｒｖとを接続する線路に生じる寄生インダクタンスＬ２に加え、切り離し部１３０と、接地電位ＧＮＤを供給する接地部とを接続する線路に生じる寄生インダクタンスＬ４を示している。なお、図１７（ａ）、１７（ｂ）では、接地電位ＧＮＤを逆▽で示している。

図１７（ａ）、（ｂ）では、図９（ａ）と同様に、切り離しサイリスタＵを、ｎｐｎバイポーラトランジスタＴｒ３（以下では、ｎｐｎトランジスタＴｒ３と表記する。）とｐｎｐバイポーラトランジスタＴｒ４（以下では、ｐｎｐトランジスタＴｒ４と表記する。）との組み合わせで示している。そして、ｎｐｎトランジスタＴｒ３、ｐｎｐトランジスタＴｒ４において、エミッタＥ、ベースＢ、コレクタＣと表記する。

切り離しサイリスタＵのアノードＡ（ｐｎｐトランジスタＴｒ４のエミッタ）が抵抗Ｒｕの一方の端子に接続されている。抵抗Ｒｕの他方の端子は基板電位Ｖ_Ｋ（ｎ型の半導体基板８０）に接続されている。切り離しサイリスタＵのカソードＫ（ｎｐｎトランジスタＴｒ３のエミッタＥ）は、寄生インダクタンスＬ４を介して接地電位ＧＮＤに接続されている。切り離しサイリスタＵのｎゲートＧｎ（ｎｐｎトランジスタＴｒ３のコレクタＣ及びｐｎｐトランジスタＴｒ４のベースＢ）は、シフト部基準電位線７３と接続されている。ｎｐｎトランジスタＴｒ３のベースＢ及びｐｎｐトランジスタＴｒ４のコレクタＣが、切り離しサイリスタＵのｐゲートＧｐである。ここで、シフト部基準電位線７３（切り離しサイリスタＵのｎゲートＧｎ）を電位Ｖ０、切り離しサイリスタＵのアノードＡを電位Ｖ１、切り離しサイリスタＵのｐゲートＧｐを電位Ｖ２とする。

図１７（ａ）に示すドライバＤｒｖがオフである場合には、発光電位Ｖ_ＬＤ＞基板電位Ｖ_Ｋ＞電位Ｖ１＞電位Ｖ２＞電位Ｖ０となるように設定されている。つまり、切り離しサイリスタＵにおいて、アノードＡの電位Ｖ１が、ｎゲートＧｎの電位Ｖ０より順方向電圧Ｖｄ以上大きく設定され、矢印で示すようにｐｎｐトランジスタＴｒ４にベース電流が流れて、ｐｎｐトランジスタＴｒ４がオン状態になっている。そして、ｎｐｎトランジスタＴｒ３のベースＢの電位Ｖ２は、電位Ｖ１から飽和電圧Ｖｓａｔを引いた電位であって、ｎゲートＧｎの電位Ｖ０より順方向電圧Ｖｄ以上大きく設定されている。よって、矢印で示すようにｎｐｎトランジスタＴｒ３にベース電流が流れて、ｎｐｎトランジスタＴｒ３がオン状態になっている。すなわち、ドライバＤｒｖがオフである場合には、切り離しサイリスタＵがオン状態にあって、電位Ｖ０が接地電位ＧＮＤに近い飽和電圧Ｖｓａｔになっている。つまり、切り離しサイリスタＵがオン状態であることにより、シフト部基準電位線７３は、接地電位ＧＮＤに近い電位に設定される。これにより、シフト部１２０は、前述したように動作し、発光させたいＶＣＳＥＬを選択する。

図１７（ｂ）に示すように、ドライバＤｒｖがオンになった瞬間に、ドライバＤｒｖのＮＭＯＳトランジスタは、定電流動作により、発光電位Ｖ_ＬＤからＶＣＳＥＬ経由での電流が流れるだけでなく、瞬間的に抵抗Ｒｕを経由して強制的に駆動電流Ｉ（矢印）を引こうとする。すると、電位Ｖ１が負電圧になる。電位Ｖ１が負の電圧になった瞬間に、電位Ｖ１と電位Ｖ０との電位差が小さくなって、白抜き矢印で示すように、ｐｎｐトランジスタＴｒ４がオン状態からオフ状態に移行する。すると、さらに白抜き矢印で示すように、ｎｐｎトランジスタＴｒ３のベースＢに電流が流れなくなって、ｎｐｎトランジスタＴｒ３もオン状態からオフ状態に移行する（切り離しサイリスタＵがオン状態からオフ状態に移行する）。そして、ｎｐｎトランジスタＴｒ３がオフ状態になった瞬間に、電位Ｖ０、つまりシフト部基準電位線７３は、接地電位ＧＮＤ（０Ｖ）から浮遊状態（フローティング状態）に移行する。これにより、容量Ｃ_２が見かけ上見えなくなる。この状態は、ドライバＤｒｖがオフするまで継続する。シフト部１２０が接地電位ＧＮＤ（０Ｖ）を供給する基準部２５２から切り離されることから、発光パルス波形へのＰＮ接合（容量Ｃ_２）の影響が抑制される。なお、瞬間の具体的な時間は規定されない。

なお、ドライバＤｒｖがオフになると、切り離しサイリスタＵは、オフ状態からオン状態に移行する。しかし、すぐにドライバＤｒｖがオンになる前の状態（シフト部１２０が動作していた状態）に戻らない。すなわち、容量Ｃ_２は充電されていない状態からの復帰になるので、ＶＣＳＥＬに流れる電流は、容量Ｃ_２の影響を受けない。つまり、ドライバＤｒｖがオフになった時の発光パルス波形は、容量Ｃ_２の影響を受けない。このようにして、ドライバＤｒｖがオンしている間のみ、容量Ｃ_２の影響がなくなる。

以上説明したように、切り離しサイリスタＵは、ドライバＤｒｖがオンになった瞬間にオン状態からオフ状態に移行する。このオフ状態は、ドライバＤｒｖが再びオフになるまで継続する。ドライバＤｒｖがオフになると、再びオフ状態からオン状態に移行する。つまり、切り離しサイリスタＵは、ドライバＤｒｖの動作に伴って、自動的にオン状態とオフ状態とが切り替わる。

図１８は、シミュレーションにより求めた発光パルス波形である。図１８（ａ）は、本実施の形態が適用される発光装置１０の場合、図１８（ｂ）は、シフト部１２０を備えない発光アレイを用いた発光装置の場合である。図１８（ｂ）は、図１４（ｂ）と同じである。図１８（ａ）に示す発光パルス波形は、図１７（ａ）、（ｂ）に示した回路モデルにより求めた。

図１８（ａ）に示す発光装置１０の発光パルス波形は、図１８（ｂ）に示すシフト部１２０を備えない発光アレイを用いた発光装置の発光パルス波形とほぼ同じである。つまり、切り離しサイリスタＵを備える切り離し部１３０を設けた発光アレイ１００を用いることにより、ＰＮ接合（容量Ｃ_２）が発光パルス波形に及ぼす影響が抑制される。

なお、シフト部基準電位線７３の電位を制御する方法として、基準部２５２にスイッチを設け、シフト部１２０を動作させる場合にシフト部基準電位線７３を接地電位ＧＮＤに、ＶＣＳＥＬの発光時にシフト部基準電位線７３を浮遊状態に設定することが考えられる。この場合、信号によってスイッチを制御することになる。これに対し、本実施の形態が適用される発光アレイ１００では、切り離し部１３０の切り離しサイリスタＵは、ドライバＤｒｖがオンになって発光電流が流れると（具体的には流れ始めた瞬間に）、オン状態からオフ状態に移行する。つまり、切り離しサイリスタＵは、ドライバＤｒｖの動作に伴って、自ら動作する。つまり、切り離しサイリスタＵをオン状態からオフ状態に移行させる信号を要しない。よって、制御部２５０（図５参照）又は測定制御部２（図１参照）が複雑になることが抑制される。

（発光アレイ１００の製造方法）
図１９、２０は、発光アレイ１００の製造方法を説明する工程図である。図１９（ａ）は、積層半導体層形成工程、図１９（ｂ）は、分離及び電流阻止部形成工程、図１９（ｃ）は、シフト部及び切り離し部における分離工程、図２０（ｄ）は、ｎ型の半導体層露出工程、図２０（ｅ）は、結合トランジスタ及び切り離しサイリスタ形成工程、図２０（ｆ）は、ｎオーミック電極、ｐオーミック電極、及び基板電極形成工程である。ここでは、紙面の右側にＶＣＳＥＬ及び発光制御サイリスタＳ、紙面の左端から右側に向かって、切り離しサイリスタＵ、電源線抵抗Ｒｇ、結合抵抗Ｒｃ、シフトサイリスタＴ、結合トランジスタＱを示している。以下順に説明する。なお、配置は、図６、図７（ｂ）とは異なる。

図１９（ａ）に示す積層半導体層形成工程では、ｎ型の半導体基板８０上にｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３を積層し、次いで、トンネル接合層８４を積層し、さらに、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８を積層する。前述したように、ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３によりＶＣＳＥＬが構成される。よって、ｎ型の半導体層８１、活性層８２、及びｐ型の半導体層８３は、発光素子が構成される第１積層半導体層の一例であり、ｎ型の半導体層８１、活性層８２、及びｐ型の半導体層８３を積層する工程が、第１積層半導体層を積層する工程の一例である。また、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８により、発光制御サイリスタＳ、シフトサイリスタＴが構成される。よって、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８が、サイリスタが構成される第２積層半導体層の一例であり、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８を積層する工程が、第２積層半導体層を積層する工程の一例である。なお、トンネル接合層８４は、第１積層半導体層又は第２積層半導体層のいずれかに含まれているとする。

図１９（ｂ）に示す分離及び電流阻止部形成工程では、第１積層半導体層及び第２積層半導体をｎ型の半導体基板８０に到達するまでエッチングして、発光部１１０が構成されるアイランド３０１と、シフト部１２０及び切り離し部１３０が構成されるアイランド３００とに分離する。そして、露出したｐ型の半導体層８３の側面から、ｐ型の半導体層８３を構成する複数の半導体層の内における半導体層を酸化して、電流阻止部βを形成する。分離及び電流阻止部形成工程のうち、分離工程が、第２積層半導体層及び第１積層半導体層を加工して、発光素子を含む発光ブロックと、発光させる発光ブロックを選択する選択部及び外部に設けられ基準電位を供給する基準部との接続を切り離す切り離し部と、を分離する工程の一例である。

図１９（ｃ）に示すシフト部及び切り離し部における分離工程では、シフトサイリスタＴ及び結合トランジスタＱが構成されるアイランド３０２、電源線抵抗Ｒｇ及び結合抵抗Ｒｃが構成されるアイランド３０４、及び切り離しサイリスタＵが構成されるアイランド３０８（アイランド３０８Ａ、３０８Ｂ）を形成する。

図２０（ｄ）に示すｎ型の半導体層露出工程では、アイランド３０１、３０２において最上層のｐ型の半導体層８８の一部をエッチングにより除去してｎ型の半導体層８７を露出させる。また、アイランド３０４、３０８Ａ、３０８Ｂにおいて、最上層のｐ型の半導体層８８をエッチングにより除去する。シフト部及び切り離し部における分離工程及びｎ型の半導体層露出工程は、第２積層半導体層を加工して、切り離し部に含まれる第１サイリスタと、選択部に含まれる第２サイリスタとを形成する工程の一例である。

図２０（ｅ）に示す結合トランジスタ及び切り離しサイリスタ形成工程では、アイランド３０２において、ｎ型の半導体層８７の一部をエッチングにより除去してｐ型の半導体層８６の表面を露出させる。また、アイランド３０８Ａにおいて、ｎ型の半導体層８７をエッチングにより除去する。

図２０（ｆ）に示すｎオーミック電極、ｐオーミック電極、及び基板電極形成工程では、アイランド３０１のｐ型の半導体層８８上にｐオーミック電極３２１、アイランド３０２のｐ型の半導体層８８上にｐオーミック電極３２２を形成し、アイランド３０１のｎ型の半導体層８７上に、ｎオーミック電極３３１、アイランド３０２のｎ型の半導体層８７上にｎオーミック電極３３２を形成し、アイランド３０４のｎ型の半導体層８７上にｎオーミック電極３３５、３３６、３３７を形成し、アイランド３０８Ａのｐ型の半導体層８６上にｐオーミック電極３２３、アイランド３０８Ｂのｎ型の半導体層８７上にｎオーミック電極３４０を形成する。さらに、ｎ型の半導体基板８０の裏面に、基板電極７５を形成する。

この後、表面上に絶縁層（絶縁膜）を形成し、上記のｎオーミック電極、ｐオーミック電極上の絶縁層（絶縁膜）にスルーホールを設け、配線（電源線７１、シフト信号線７２－１、７２－２、発光電位線７４など）を形成する。このようにして、発光アレイ１００が製造される。

なお、電流制限抵抗ＲＬが構成されるアイランド３０３、スタート抵抗Ｒｓ及び電源線抵抗Ｒｇが構成されるアイランド３０５、切り離し部１３０の抵抗Ｒｕが構成されるアイランド３０９は、アイランド３０４と同様に形成される。

上記における図１９（ｂ）に示す分離及び電流阻止部形成工程では、第１積層半導体層及び第２積層半導体をｎ型の半導体基板８０に到達するまでエッチングしたが、第１積層半導体層のｎ型の半導体層８１に到達するまでエッチングすればよい。

以上においては、発光ブロック１１１は、１個の発光素子（直列接続された１個のＶＣＳＥＬと１個の発光制御サイリスタＳ）で構成されているとして説明した。発光ブロック１１１が複数の発光素子を複数含む場合には、直列接続されたＶＣＳＥＬと発光制御サイリスタＳとを複数並列接続して配列すればよい。また、複数のＶＣＳＥＬを含む発光ブロック１１１を構成するために、半導体基板上に積層した第１積層半導体層と第２積層半導体層とに半導体基板まで到達する穴（トレンチ）設け、電流阻止部で囲まれた部分が電流通過部となるように穴から酸化して、分離された複数のＶＣＳＥＬを形成し、それらのＶＣＳＥＬ上の第２積層半導体層を共通の発光制御サイリスタとしてもよい（図３参照）。

本発明の実施の形態では、シフト部１２０は、隣接するシフトサイリスタＴ間を結合トランジスタＱで接続したが、ダイオード又は抵抗で接続していてもよい。
また、ここでは詳述しないが、シフト部１２０に、発光させる発光ブロック１１１を“１”、発光させない（消光させたままとする）発光ブロック１１１を“０”として、シフト部１２０に“１０１０１１…”などの信号を送信し、発光させる発光ブロック１１１が選択された後に、選択された発光ブロック１１１を並行に発光させるように構成してもよい。このようにすることで、図４（ｂ）に示した複数点灯方式、図４（ｃ）に示した全点灯方式が実現される。なお、図４（ａ）に示した順次点灯方式、図４（ｂ）に示した複数点灯方式、図４（ｃ）に示した全点灯方式以外にも、発光部の１つずつの発光ブロックをランダムに点灯させるランダム点灯方式など他の点灯方式で構成してもよい。

本実施の形態では、ｎ型の半導体基板を用いた例を説明したが、ｐ型の半導体基板を用いて構成してもよい。この場合、極性を逆にすればよい。

また、本実施の形態では、選択部の一例としてシフト部１２０を説明したが、アイランド３００上に設けた論理回路などにより発光させる発光ブロック１１１を選択してもよい。

以上、本発明の実施の形態について説明したが、本発明の要旨を変更しない範囲内で、上記の実施の形態の構成要素の一部を省くことや変更することが可能である。

（付記）
(((１)))
発光ブロックを複数有する発光部と、
外部に設けられた基準部から供給される基準電位を基準に動作し、発光させる前記発光ブロックを選択する選択部と、
前記発光ブロックにローサイド駆動による発光電流が流れている間、前記選択部と前記基準部との接続を切り離す切り離し部と
を備える発光アレイ。
(((２)))
前記切り離し部は、第１サイリスタと抵抗とを含んで構成され、当該第１サイリスタがオンからオフに移行することで、前記接続を切り離すことを特徴とする(((１)))に記載の発光アレイ。
(((３)))
前記選択部は、オン状態が転送される第２サイリスタを複数含み、
前記第２サイリスタと、前記第１サイリスタとは、共通の半導体層を有することを特徴とする(((２)))に記載の発光アレイ。
(((４)))
前記第１サイリスタは、半導体層と、当該半導体層上の極性の異なる２層の半導体層の領域と、当該半導体層上の極性の異なる１層の半導体層の領域とで構成されることを特徴とする(((２)))に記載の発光アレイ。
(((５)))
前記切り離し部は、前記発光ブロックにローサイド駆動による発光電流が流れると、オンからオフに移行して、前記接続を切り離すことを特徴とする(((１)))に記載の発光アレイ。
(((６)))
(((１)))乃至(((５)))のいずれかに記載の発光アレイと、
オンになることで、前記発光アレイの前記発光部にローサイド駆動により発光電流を流して駆動する駆動部と
を備える発光装置。
(((７)))
(((６)))に記載された発光装置と、
前記発光装置の前記発光部から出射され、被測定物で反射された光を受光する受光部と、を備え、
前記被測定物の三次元形状を測定する測定装置。
(((８)))
基板上に、発光素子が構成される第１積層半導体層を積層する工程と、
前記第１積層半導体層上に、サイリスタが構成される第２積層半導体層を積層する工程と、
前記第２積層半導体層及び前記第１積層半導体層を加工して、前記発光素子を含む発光ブロックと、発光させる当該発光ブロックを選択する選択部及び外部に設けられ基準電位を供給する基準部との接続を切り離す切り離し部と、を分離する工程と、
前記第２積層半導体層を加工して、前記切り離し部に含まれる第１サイリスタと、前記選択部に含まれる第２サイリスタとを形成する工程と
を含む発光アレイの製造方法。

(((１)))に記載の発光アレイによれば、発光パルスの波形に対する容量の影響が抑制できる。
(((２)))に記載の発光アレイによれば、サイリスタの動作で切り離しができる。
(((３)))に記載の発光アレイによれば、共通の半導体層を有さない場合に比べ、切り離し部を選択部と一つの半導体部品内に作り込める。
(((４)))に記載の発光アレイによれば、積層構造によりモノリシックに構成される。
(((５)))に記載の発光アレイによれば、外部からの制御を要しない。
(((６)))に記載の発光装置によれば、発光パルスの波形に対する容量の影響が抑制できる。
(((７)))に記載の測定装置によれば、三次元形状を測定できる測定装置が提供される。
(((８)))に記載の発光アレイの製造方法によれば、発光パルスの波形に対する容量の影響が抑制された発光アレイが製造される。

１…測定装置、２…測定制御部、３…測距領域、１０、１０′…発光装置、２０…三次元センサ（３Ｄセンサ）、３０…測距区画、７１…電源線、７２、７２－１、７２－２…シフト信号線、７３…シフト部基準電位線、７４…発光電位線、７５…基板電極、７６…基準電位線、８０…ｎ型の半導体基板、８１、８５、８７…ｎ型の半導体層、８２…活性層、８３、８６、８８…ｐ型の半導体層、８４…トンネル接合層、１００、１００′…発光アレイ、１１０…発光部、１１１…発光ブロック、１２０…シフト部、１２１…シフトユニット、１３０…切り離し部、２００…駆動部、２５０…制御部、２５１…電源／シフト信号部、２５２…基準部、２５３…発光電源部、α…電流通過部、β…電流阻止部、Ｃ_１、Ｃ_２…容量、Ｄｒｖ…ドライバ、ＧＮＤ…基準電位（接地電位）、Ｉ…駆動電流、Ｌ１、Ｌ２、Ｌ３、Ｌ４…寄生インダクタンス、ｐ１、ｐ２…シフト信号、Ｑ…結合トランジスタ、Ｒ１、Ｒ２、ＲＬ…電流制限抵抗、Ｒｃ…結合抵抗、Ｒｇ…電源線抵抗、Ｒｓ…スタート抵抗、Ｒｕ…抵抗、Ｒｖ…内部抵抗、Ｓ…発光制御サイリスタ、Ｔ…シフトサイリスタ、Ｕ…切り離しサイリスタ、ＶＣＳＥＬ…垂直共振器面発光レーザ、ＶＧＡ…電源電位、Ｖ_Ｋ…基板電位、Ｖ_ＬＤ…発光電位、ＶＳ１、ＶＳ２…電源、Ｖｄ…順方向電圧（拡散電位）、Ｖｓａｔ…飽和電圧、ｐＩ…発光信号

Claims (8)

1. 発光ブロックを複数有する発光部と、
   外部に設けられた基準部から供給される基準電位を基準に動作し、発光させる前記発光ブロックを選択する選択部と、
   前記発光ブロックにローサイド駆動による発光電流が流れている間、前記選択部と前記基準部との接続を切り離す切り離し部と
   を備える発光アレイ。
2. 前記切り離し部は、第１サイリスタと抵抗とを含んで構成され、当該第１サイリスタがオンからオフに移行することで、前記接続を切り離すことを特徴とする請求項１に記載の発光アレイ。
3. 前記選択部は、オン状態が転送される第２サイリスタを複数含み、
   前記第２サイリスタと、前記第１サイリスタとは、共通の半導体層を有することを特徴とする請求項２に記載の発光アレイ。
4. 前記第１サイリスタは、半導体層と、当該半導体層上の極性の異なる２層の半導体層の領域と、当該半導体層上の極性の異なる１層の半導体層の領域とで構成されることを特徴とする請求項２に記載の発光アレイ。
5. 前記切り離し部は、前記発光ブロックにローサイド駆動による発光電流が流れると、オンからオフに移行して、前記接続を切り離すことを特徴とする請求項１に記載の発光アレイ。
6. 請求項１乃至５のいずれか１項に記載の発光アレイと、
   オンになることで、前記発光アレイの前記発光部にローサイド駆動により発光電流を流して駆動する駆動部と
   を備える発光装置。
7. 請求項６に記載された発光装置と、
   前記発光装置の前記発光部から出射され、被測定物で反射された光を受光する受光部と、を備え、
   前記被測定物の三次元形状を測定する測定装置。
8. 基板上に、発光素子が構成される第１積層半導体層を積層する工程と、
   前記第１積層半導体層上に、サイリスタが構成される第２積層半導体層を積層する工程と、
   前記第２積層半導体層及び前記第１積層半導体層を加工して、前記発光素子を含む発光ブロックと、発光させる当該発光ブロックを選択する選択部及び外部に設けられ基準電位を供給する基準部との接続を切り離す切り離し部と、を分離する工程と、
   前記第２積層半導体層を加工して、前記切り離し部に含まれる第１サイリスタと、前記選択部に含まれる第２サイリスタとを形成する工程と
   を含む発光アレイの製造方法。