JP6613741B2 - 発光部品の製造方法 - Google Patents
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Description
本発明は、トランジスタの形成を電流狭窄層の酸化の前に行う場合に比べて、トランジスタ特性への酸化の影響を抑制した発光部品の製造方法を提供することを目的とする。
請求項2に記載の発明は、前記半導体積層体は、前記第2の半導体層と前記第3の半導体層との間に、真性の半導体層をさらに含み、前記トランジスタ形成工程において、前記第3の半導体層を除く際に、前記真性の半導体層の厚さ方向の一部を含んで除去することを特徴とする請求項1に記載の発光部品の製造方法である。
請求項2の発明によれば、真性の半導体層を設けない場合に比べて、トランジスタの特性のばらつきがより抑制される。
また、基板上に複数の発光素子が列状に設けられ、順次点灯制御される自己走査型発光素子アレイ(SLED)を搭載する発光チップでは、発光素子として発光サイリスタが使用されている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
発光部品の一例としての発光チップUは、表面形状が長方形である基板80の表面において、一長辺側に長辺に沿って列状に設けられた複数の発光素子(本実施の形態では、発光サイリスタL1、L2、L3、…)から構成される発光部102を備えている。さらに、発光チップUは、基板80の表面の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである端子(φ1端子、φ2端子、Vga端子、φI端子)を備えている。なお、これらの端子は、基板80の一端部からφ1端子、Vga端子の順に設けられ、基板80の他端部からφI端子、φ2端子の順に設けられている。そして、発光部102は、Vga端子とφ2端子との間に設けられている。さらに、基板80の裏面にはVsub端子として裏面電極89(後述する図3参照)が設けられている。
図2は、本実施の形態が適用される自己走査型発光素子アレイ(SLED)が搭載された発光チップUの回路構成を説明するための等価回路図である。以下において説明する各素子は、端子(φ1端子、φ2端子、Vga端子、φI端子)を除き、発光チップU上のレイアウト(後述する図3参照)に基づいて配置されている。なお、端子(φ1端子、φ2端子、Vga端子、φI端子)の位置は、図1と異なるが、説明の便宜上、図中左端に示している。そして、基板80の裏面に設けられたVsub端子を、基板80の外に引き出して示している。
そして、発光チップUは、発光サイリスタ列と同様に列状に配列された転送サイリスタT1、T2、T3、…から構成される転送サイリスタ列を備えている。
さらに、発光チップUは、電源線抵抗Rg1、Rg2、Rg3、…を備えている。
そして、発光サイリスタ列、転送サイリスタ列は、図2において上から、転送サイリスタ列、発光サイリスタ列の順に並べられている。
なお、転送サイリスタTの数は、発光サイリスタLの数より多くてもよい。
図2では、発光サイリスタL1〜L4、転送サイリスタT1〜T4を中心とした部分を示している。
後述するように、第1ゲート、第2ゲート、アノード、カソード、コレクタ、ベース、エミッタに相当する半導体層の部分にp型オーミック電極又はn型オーミック電極が設けられて配線によって接続される場合の他、半導体層を介して相互に接続されている場合がある。
ここでは、サイリスタ(発光サイリスタL、転送サイリスタT)及び結合トランジスタQは、回路記号で表記し、サイリスタ(発光サイリスタL、転送サイリスタT)の第1ゲート(後述するGlf、Gtf)、第2ゲート(後述するGts)を除いてアノード、カソードについては記号を用いない場合がある。同様に、結合トランジスタQのコレクタ(後述するC)を除いてエミッタ、ベースについては記号を表記しない場合がある。
転送サイリスタT、発光サイリスタLのそれぞれのアノードは、発光チップUの基板80に接続されている(アノードコモン)。なお、結合トランジスタQのエミッタも発光チップUの基板80に接続されている。
そして、これらのアノードは、基板80裏面に設けられたVsub端子である裏面電極89(後述の図3参照)を介して基準電位Vsubが供給される。
一方、転送サイリスタTの配列に沿って、偶数番号(偶数番目)の転送サイリスタT2、T4、…のカソードは、第2転送信号線73に接続されている。そして、第2転送信号線73は、電流制限抵抗R2を介してφ2端子に接続されている。このφ2端子には、第2転送信号φ2が送信される。
番号が2以上の番号が連続する2個の転送サイリスタT間においても、同様に結合トランジスタQが接続されている。
なお、発光サイリスタLも第2ゲートを有しているが、他の素子と接続されていないので、符号を付さない。
そして、発光サイリスタLを備える部分が発光部102に該当する。
なお、制御部101は、転送サイリスタT、結合トランジスタQ、電源線抵抗Rg、スタート抵抗R0、電流制限抵抗R1、R2の他に、発光サイリスタLの点灯を制御するために、転送サイリスタTと同様なサイリスタや、結合トランジスタQと同様なトランジスタを備えていてもよい。
そして、図3(a)では、配線(電源線71、第1転送信号線72、第2転送信号線73、点灯信号線75など)を破線で示し、配線の下の構造が分かるように表記している。
また、p型の半導体層81が、p型の基板80を兼ねてもよい。そして、真性の半導体層85を備えなくてもよい。
ここで、p型が第1の導電型、n型が第2の導電型の一例である。そして、p型の半導体層83が第1の半導体層、n型の半導体層84が第2の半導体層、p型の半導体層86が第3の半導体層、n型の半導体層87が第4の半導体層の一例である。
なお、基板80、半導体層81〜87については、導電型(p型、n型、真性)を付記しないで用いることがある。
後述するように、これらのアイランドでは、n型の半導体層87又はp型の半導体層86の一部又は全部が除去されることで、発光サイリスタL、転送サイリスタT、結合トランジスタQ、電源線抵抗Rgなどが構成されている。
第2アイランド302及び第3アイランド303は、平面形状が両端部(図3(a)において上下側)の四角形の部分を接続した形状であって、第2アイランド302に電源線抵抗Rg1が、第3アイランド303に電源線抵抗Rg2が設けられている。
第4アイランド304、第5アイランド305、第6アイランド306は、第2アイランド302、第3アイランド303と同様な平面形状であって、第4アイランド304にはスタート抵抗R0が、第5アイランド305には電流制限抵抗R1が、第6アイランド306には電流制限抵抗R2が設けられている。
また、図3(b)に示すように、p型の基板80の裏面にはVsub端子となる裏面電極89が設けられている。
平面形状がU字状の第1アイランド301において、U字の中央部に設けられた発光サイリスタL1は、p型の基板80、p型の半導体層81、電流狭窄層82、p型の半導体層83をアノードとし、周囲を取り除いたn型の半導体層87の領域311をカソードとする。n型の半導体層87の領域311上にn型オーミック電極321が設けられている。なお、p型の半導体層83をアノード層、n型の半導体層87をカソード層、n型オーミック電極321をカソードと表記することがある。
さらに、p型の半導体層86が第1ゲートGlf1であって、n型の半導体層87を取り除いて露出させたp型の半導体層86上に、第1アイランド301のU字の内側に沿ってp型オーミック電極331が設けられている。p型オーミック電極331は、U字の一方の側(図3(a)において右側)では、その中央部に設けられた転送サイリスタT1の近傍まで延びていて、U字の他方の側(図3(a)において左側)では、U字の端部まで延びている。なお、p型の基板80、p型の半導体層81、電流狭窄層82、p型の半導体層83を第1ゲート層、p型オーミック電極331を第1ゲートGlf1と表記することがある。そして、n型の半導体層84が第2ゲートGls1である。なお、n型の半導体層84を第2ゲート層と表記することがある。
そして、n型の半導体層84が第2ゲートGts1である。なお、n型の半導体層84を第2ゲート層と表記することがある。
また、発光サイリスタL1の第2ゲートGls1として働く部分のn型の半導体層84、転送サイリスタT1の第2ゲートGts1として働く部分のn型の半導体層84及び結合トランジスタQ1のベースとして働く部分のn型の半導体層84は互いに繋がって(連続して)いる。
発光サイリスタL1の第1ゲートGlf1として働く部分のp型の半導体層86と転送サイリスタT1の第1ゲートGtf1として働く部分のp型の半導体層86とはつながって(連続して)いる。
さらに、図3(b)では、転送サイリスタT1と結合トランジスタQ1との間において、真性の半導体層85の一部が連続するように表記されている。この構造については後述する。
点灯信号線75は幹部75aと複数の枝部75bとを備え、幹部75aは発光サイリスタ列の列方向に延びるように設けられている。枝部75bは幹部75aから枝分かれして、第1アイランド301に設けられた発光サイリスタL1のn型の半導体層87の領域311上のn型オーミック電極321(カソード)と接続されている。第1アイランド301と同様なアイランドに設けられた、他の発光サイリスタLのカソードも同様にして、点灯信号線75に接続されている。そして、点灯信号線75はφI端子に接続されている。
一方、第2転送信号線73は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタTのカソードに接続されている。第2転送信号線73は、第6アイランド306に設けられた電流制限抵抗R2を介してφ2端子に接続されている。
平面形状がU字状の第1アイランド301のU字の一方の側の端部に設けられたp型オーミック電極332(結合トランジスタQ1のコレクタC1)は、第3アイランド303に設けられた電源線抵抗Rg2のp型オーミック電極335に接続配線77で接続されている。
ここでは説明を省略するが、他の発光サイリスタL、転送サイリスタT、結合トランジスタQ、電源線抵抗Rgについても同様である。
このようにして、図2に示した発光チップUが構成される。
ここで、転送サイリスタT及び結合トランジスタQを説明する。
図4は、転送サイリスタT1及び結合トランジスタQ1を説明する図である。図4(a)は、転送サイリスタT1及び結合トランジスタQ1を等価なトランジスタの記号により表記した図、図4(b)は、図4(a)において、転送サイリスタT1をサイリスタの記号で表記するとともに、隣接する転送サイリスタT2を加えて示した図、図4(c)は、転送サイリスタT1及び結合トランジスタQ1の断面図である。なお、図4(c)は、図3(b)の断面図において、転送サイリスタT1と結合トランジスタQ1との部分を拡大して示している。
図4では、説明を容易にするため、転送サイリスタT1のアノードA1、カソードK1、転送サイリスタT2のアノードA2、カソードK2及び結合トランジスタQ1のエミッタE1、ベースB1、コレクタC1とする。
サイリスタ(転送サイリスタT、発光サイリスタL)及び結合トランジスタQは、図3に示したように、p型半導体層(p型の基板80、p型の半導体層81、電流狭窄層82、p型の半導体層83、p型の半導体層86)、n型半導体層(n型の半導体層84、n型の半導体層87)、真性の半導体層85を積層して構成される。後述するように、これらはGaAs、GaAlAs、AlAsなどにより構成されるとして、p型半導体層とn型半導体層とで構成されるpn接合の拡散電位(順方向電位)Vdを一例として1.5Vとする。
転送サイリスタT1のアノードA1であるp型の半導体層81は、裏面電極89に供給される基準電位Vsub(「H」(0V))になっている。
ここで、転送サイリスタT1のカソードK1に接続された第1転送信号線72が、「L」(−3.3V)となるとする。
このとき、第1ゲートGtf1が、「L」(−3.3V)に拡散電位Vd(1.5V)を加えた値、ここでは−1.8Vより高い(正の側を高いといい、負の側を低いという。)電位になると、npnトランジスタTr2のエミッタ−ベース間が順バイアスになり、オフ状態からオン状態に移行する。すると、npnトランジスタTr2のコレクタが「L」(−3.3V)側に引き込まれ、pnpトランジスタTr1のエミッタ(「H」(0V))−ベース間が順バイアスになって、pnpトランジスタTr1もオフ状態からオン状態に移行する。すなわち、pnpトランジスタTr1及びnpnトランジスタTr2がともにオン状態になって、転送サイリスタT1がオフ状態からオン状態に移行する。転送サイリスタT1がオフ状態からオン状態に移行することをターンオンと表記する。
オン状態の転送サイリスタT1のカソードK1は、アノードA1の電位(「H」(0V))から拡散電位Vd(1.5V)を引いた電位に近い電位(絶対値が1.5Vより大きい負の電位)となる。なお、カソードK1の電位は、オン状態のサイリスタに電流を供給する電源の電流供給能力で設定される。
一方、オン状態の転送サイリスタT1は、アノードA1の電位(「H」(0V))から拡散電位Vd(1.5V)を引いた電位より高い電位がカソードK1に印加されると、オン状態からオフ状態に移行する。転送サイリスタT1がオン状態からオフ状態に移行することをターンオフと表記する。例えば、カソードK1が「H」(0V)になると、オン状態を維持するために必要な維持電圧(−1.5Vより低い電位)より高い電位であるとともに、カソードK1の電位とアノードA1の電位とが同じになるので、転送サイリスタT1はターンオフする。
転送サイリスタT1がオフ状態にあるときは、結合トランジスタQ1もオフ状態にある。
前述したように、転送サイリスタT1がターンオンする際に、pnpトランジスタTr1のエミッタ(アノードA1)−ベース(第2ゲートGts1)間が順バイアスになる。すると、第2ゲートGts1は結合トランジスタQ1のベースB1に接続されているので、結合トランジスタQ1のエミッタE1−ベースB1間も順バイアスになって、結合トランジスタQ1がオフ状態からオン状態に移行する。
なお、結合トランジスタQ1のエミッタE1−ベースB1間が、エミッタE1(「H」(0V))から拡散電位Vd(1.5V)を引いた電位より高くなると、結合トランジスタQ1はオン状態からオフ状態に移行する。
前述したように、転送サイリスタT1がターンオンすると、結合トランジスタQ1がオフ状態からオン状態に移行する。結合トランジスタQ1のコレクタC1は、電源線抵抗Rg2を介して、電源電位Vga(「L」(−3.3V))の電源線71に接続されるとともに、転送サイリスタT2の第1ゲートGtf2に接続されている。よって、結合トランジスタQ1のコレクタC1(転送サイリスタT2の第1ゲートGtf2)の電位は、結合トランジスタQ1及び電源線抵抗Rg2を流れる電流と、結合トランジスタQ1及び電源線抵抗Rg2のそれぞれの抵抗によって決まる。
すると、転送サイリスタT2のしきい電圧は、第1ゲートGtf2の電位(−1V)から拡散電位Vd(1.5V)を引いた電位(−2.5V)になる。よって、第2転送信号線73の電位が、この電位(−2.5V)より低くなると、転送サイリスタT2がターンオンする。
また、図4(a)に示すように、転送サイリスタT1の第2ゲートGts1と結合トランジスタQ1のベースB1とは接続されている。よって、n型の半導体層84は、転送サイリスタT1が構成される部分と結合トランジスタQ1が構成される部分とで繋がって(連続して)いることが求められる。
なお、結合トランジスタQ1の真性の半導体層85は、転送サイリスタT1に隣接する部分において、厚さ方向の一部が取り除かれている。真性の半導体層85は、抵抗が大きいため、転送サイリスタT1の第1ゲートGtf1と結合トランジスタQ1のコレクタC1との間における電流は低く抑えられる。
図5は、発光チップUの動作を説明するためのタイミングチャートである。
図5では、発光チップUの発光サイリスタL1〜L5の5個の発光サイリスタLの点灯又は非点灯を制御(点灯制御と表記する。)する部分のタイミングチャートを示している。なお、図5では、発光チップUの発光サイリスタL1、L2、L3、L5を点灯させ、発光サイリスタL4を消灯(非点灯)としている。
ここでは、期間T(1)、T(2)、T(3)、…は同じ長さの期間とし、それぞれを区別しないときは期間Tと呼ぶ。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間T(1)、T(2)、T(3)、…の長さを可変としてもよい。
第2転送信号φ2は、期間T(1)の開始時刻bにおいて「H」であって、時刻eで「H」から「L」に移行する。そして、期間T(2)の終了時刻iにおいて「L」を維持している。
ここでは、発光チップUの発光サイリスタL1に対する点灯制御の期間T(1)において、点灯信号φIを説明する。
発光サイリスタL1を点灯させる場合、点灯信号φIは、期間T(1)の開始時刻bにおいて「H」であって、時刻cで「H」から「L」に移行する。そして、時刻dで「L」から「H」に移行し、期間T(1)の終了時刻eにおいて「H」を維持している。
(1)時刻a
時刻aにおいて、発光チップUのVsub端子は基準電位Vsub(「H」(0V))に、電源線71は電源電位Vga(「L」(−3.3V))に設定される。
また、第1転送信号φ1、第2転送信号φ2がそれぞれ「H」に設定される。これにより、発光チップUのφ1端子及びφ2端子が「H」になる。電流制限抵抗R1を介してφ1端子に接続されている第1転送信号線72の電位も「H」になり、電流制限抵抗R2を介してφ2端子に接続されている第2転送信号線73も「H」になる。
そして、点灯信号φIが「H」に設定される。これにより、発光チップUのφI端子が、外部に設けられた電流制限抵抗を介して「H」になり、φI端子に接続された点灯信号線75も「H」になる。
奇数番号の転送サイリスタT1、T3、T5、…のそれぞれのカソードは、第1転送信号線72に接続され、「H」に設定されている。偶数番号の転送サイリスタT2、T4、T6、…のそれぞれのカソードは、第2転送信号線73に接続され、「H」に設定されている。よって、転送サイリスタTは、アノード及びカソードがともに「H」であるためオフ状態にある。
なお、第1ゲートGtf1の電位は、電源線抵抗Rg1、スタート抵抗R0、電流制限抵抗R2により設定できる。
そして、発光サイリスタL1の第1ゲートGlf1は、転送サイリスタT1の第1ゲートGtf1に接続されているので、発光サイリスタL1のしきい電圧も−2.5Vになっている。
また、発光サイリスタL2、3、4、…の第1ゲートGlf2、Glf3、Glf4、…は、それぞれ転送サイリスタT2、T3、T4、…の第1ゲートGtf2、Gtf3、Gtf4、…に接続されているので、しきい電圧は−4.8Vである。
図5に示す時刻bにおいて、第1転送信号φ1が、「H」から「L」に移行する。
第1転送信号φ1が「H」から「L」に移行すると、φ1端子及び電流制限抵抗R1を介して、第1転送信号線72の電位が「H」から「L」(−3.3V)に移行する。すると、しきい電圧が−2.5Vである転送サイリスタT1のカソードの電位が「L」(−3.3V)になるので、転送サイリスタT1がターンオンする。しかし、第1転送信号線72にカソードが接続された番号が3以上の奇数番号の転送サイリスタTは、しきい電圧が−4.8Vであるのでターンオンできない。一方、偶数番号の転送サイリスタTは、第2転送信号φ2が「H」(0V)であって、第2転送信号線73が「H」(0V)であるのでターンオンできない。
しかし、第2転送信号線73は、「H」(0V)であるので、発光サイリスタL2はターンオンしない。
なお、以下では、オン状態の転送サイリスタT、結合トランジスタQ、発光サイリスタLを表記し、オフ状態の転送サイリスタT、結合トランジスタQ、発光サイリスタLについては表記しない。
時刻cにおいて、点灯信号φIが「H」から「L」に移行する。
点灯信号φIが「H」から「L」に移行すると、φI端子を介して、点灯信号線75が「H」(0V)から「L」(−3.3V)に移行する。すると、しきい電圧が−1.5Vである発光サイリスタL1がターンオンして、点灯(発光)する。これにより、点灯信号線75の電位が−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)になる。なお、発光サイリスタL2はしきい電圧が−2.5Vであるが、しきい電圧が−1.5Vと高い発光サイリスタL1がターンオンして、点灯信号線75が−1.5Vに近い電位(絶対値が1.5Vより大きい負の電位)になるので、発光サイリスタL2はターンオンしない。
時刻cの直後において、転送サイリスタT1、結合トランジスタQ1がオン状態にあって、発光サイリスタL1がオン状態で点灯(発光)している。
時刻dにおいて、点灯信号φIが「L」から「H」に移行する。
点灯信号φIが「L」から「H」に移行すると、φI端子を介して、点灯信号線75の電位が「L」から「H」に移行する。すると、発光サイリスタL1は、アノードとカソードとがともに「H」になるのでターンオフして消灯(非点灯)する。発光サイリスタL1の点灯期間は、点灯信号φIが「H」から「L」に移行した時刻cから、点灯信号φIが「L」から「H」に移行する時刻dまでの、点灯信号φIが「L」である期間となる。
時刻dの直後において、転送サイリスタT1、結合トランジスタQ1がオン状態にある。
時刻eにおいて、第2転送信号φ2が「H」から「L」に移行する。ここで、発光サイリスタL1を点灯制御する期間T(1)が終了し、発光サイリスタL2を点灯制御する期間T(2)が開始する。
第2転送信号φ2が「H」から「L」に移行すると、φ2端子を介して第2転送信号線73の電位が「H」から「L」に移行する。前述したように、転送サイリスタT2は、しきい電圧が−2.5Vになっているので、ターンオンする。これにより、第1ゲートGtf2(第1ゲートGlf2)の電位が「H」(0V)になる。よって、発光サイリスタL2のしきい電圧は−1.5Vになる。
転送サイリスタT2がターンオンすることにより、結合トランジスタQ2がオフ状態からオン状態に移行し、転送サイリスタT3の第1ゲートGtf3が−1Vになる。よって、転送サイリスタT3及び発光サイリスタL3のしきい電圧が−2.5Vになる。
なお、番号が4以上の転送サイリスタT及び発光サイリスタLのしきい電圧は−4.8Vである。
なお、点灯信号φIは「H」(0V)であるので、いずれの発光サイリスタLも点灯しない。
時刻eの直後において、転送サイリスタT1、T2、結合トランジスタQ1、Q2がオン状態にある。
時刻fにおいて、第1転送信号φ1が「L」から「H」に移行する。
第1転送信号φ1が「L」から「H」に移行すると、φ1端子を介して第1転送信号線72の電位が「L」から「H」に移行する。すると、オン状態の転送サイリスタT1は、アノードとカソードとがともに「H」になって、ターンオフする。
第1ゲートGtf1(第1ゲートGlf1)は、電源線抵抗Rg1を介して電源線71(「L」(−3.3V))に接続されるとともに、スタート抵抗R0を介して「L」(−3.3V)である第2転送信号線73に接続されている。よって、第1ゲートGtf1(第1ゲートGlf1)の電位は「H」(0V)から「L」(−3.3V)になる。これにより、転送サイリスタT1及び発光サイリスタL1のしきい電圧は−4.8Vになる。
時刻fの直後において、転送サイリスタT2がオン状態にある。
時刻gにおいて、点灯信号φIが「H」から「L」に移行すると、時刻cでの発光サイリスタL1と同様に、発光サイリスタL2がターンオンして、点灯(発光)する。
そして、時刻hにおいて、点灯信号φIが「L」から「H」に移行すると、時刻dでの発光サイリスタL1と同様に、発光サイリスタL2がターンオフして消灯する。
さらに、時刻iにおいて、第1転送信号φ1が「H」から「L」に移行すると、時刻bでの転送サイリスタT1又は時刻eでの転送サイリスタT2と同様に、しきい電圧が−2.5Vの転送サイリスタT3がターンオンする。このとき、転送サイリスタT1はしきい電圧が−4.8Vであるので、ターンオンできない。
時刻iで、発光サイリスタL2を点灯制御する期間T(2)が終了し、発光サイリスタL3を点灯制御する期間T(3)が開始する。
以降は、これまで説明したことの繰り返しとなる。
そして、転送サイリスタTがターンオンすると、第1ゲートGtfが「H」(0V)になる。転送サイリスタTの第1ゲートGtfと発光サイリスタLの第1ゲートGlfとは接続されているので、発光サイリスタLのしきい電圧が−1.5Vとなる。そして、点灯信号φIが「H」(0V)から「L」(−3.3V)に移行するタイミングにおいて、発光サイリスタLがターンオンして点灯(発光)する。
すなわち、転送サイリスタTはオン状態になることで、点灯制御の対象である発光サイリスタLを指定し、点灯可能な状態に設定する。点灯信号φIは、点灯制御の対象である点灯可能な状態となった発光サイリスタLを点灯又は非点灯に設定する。
このように、画像データに応じて点灯信号φIの波形を設定することで、各発光サイリスタLの点灯又は非点灯を制御する。
このようにすると、結合させるダイオードの拡散電位も1.5Vであるので、ターンオンする前の転送サイリスタTのしきい電圧は−3Vであって、第1転送信号φ1及び第2転送信号φ2の「L」(−3.3V)との差は−0.3Vに過ぎない。
これに対して、本実施の形態が適用される発光チップUでは、転送サイリスタTのターンオンする前のしきい電圧は−2.5Vであって、第1転送信号φ1及び第2転送信号φ2の「L」(−3.3V)との差は、−0.8Vと絶対値において大きい。
本実施の形態が適用される発光チップUの製造方法について説明する。
ここでは、フォトリソグラフィ及びウェットエッチングによって、発光チップUを製造するとする。
図6は、本実施の形態が適用される発光チップUの製造方法を説明する断面図である。図6(a)は、半導体積層体形成工程、図6(b)はゲート形成工程、図6(c)は、分離工程である。上から平面図、a−a断面、b−b断面を示す。a−a断面は、第1アイランド301において、結合トランジスタQ1が形成される部分(制御部101)、b−b断面は、第1アイランド301において、発光サイリスタL1が形成される部分(発光部102)である。なお、他の部分も同様である。
なお、図6には、発光チップUの製造方法の前半部分を示している。
例えば、p型の基板80は、GaAsである。p型の半導体層81、p型の半導体層83、n型の半導体層84、真性の半導体層85、p型の半導体層86、n型の半導体層87は、GaAlAsである。
そして、電流狭窄層82は、例えば、AlAsで構成されている。そして、電流狭窄層82の電流阻止部82b(後述する図7(b)参照)は、AlAsなどに含まれるAlを水蒸気酸化法などで酸化することで、電流を通さない絶縁性のAl2O3とすることで形成される。よって、電流狭窄層82には、AlAsのようにAl組成比が高い材料を使用するのがよい。なお、Al組成比が98%以上のAlGaAsであってもよい。前述したように、電流狭窄層82の酸化されない部分である電流通過部82aは、p型の半導体として働く。
導電型及び不純物濃度は、添加される不純物により設定される。なお、真性の半導体層85は、不純物が添加されていないか、極めて少量である。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン91を形成する。
そして、マスクパタン91で覆われていない部分において、n型の半導体層87をエッチングして、p型の半導体層86の表面を露出させる。なお、n型の半導体層87を完全に除去するために、p型の半導体層86の厚さ方向の一部がエッチングされるようにするのがよい。
その後、マスクパタン91を除去する。
これにより、発光サイリスタL1のカソードである領域311及び転送サイリスタT1のカソードである領域312が形成される。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン92を形成する。
そして、マスクパタン92で覆われていない部分において、p型の半導体層86、真性の半導体層85、n型の半導体層84をエッチングして、p型の半導体層83の表面を露出させる。なお、p型の半導体層86、真性の半導体層85、n型の半導体層84をエッチングにおいて、n型の半導体層84を完全に除去するために、p型の半導体層83の厚さ方向の一部がエッチングされるようにするのがよい。
その後、マスクパタン92を除去する。
これにより、アイランド(第1アイランド301、図3に示す第2アイランド302など)が分離される。
なお、図7には、発光チップUの製造方法の後半部分を示している。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン93を形成する。マスクパタン93は、発光サイリスタL1の周囲の電流狭窄層82の側面を露出させる部分が開口となる(覆わない)ように形成される。よって、制御部101(転送サイリスタT1及び結合トランジスタQ1などの部分)は、マスクパタン93で覆われている。
そして、マスクパタン93で覆われていない部分において、p型の半導体層83、電流狭窄層82をエッチングして、電流狭窄層82の側面を露出させる。なお、電流狭窄層82の側面を露出させるために、p型の半導体層81の厚さ方向の一部がエッチングされるようにするのがよい。
その後、マスクパタン93を除去する。
これにより、発光サイリスタL1の周囲(図7(b)では、上側を除く三方)において、電流狭窄層82の側面が露出する。しかし、結合トランジスタQ1及び転送サイリスタT1の周囲では、電流狭窄層82の側面は露出しない。
ここでは、例えば、300〜400℃での水蒸気酸化により、AlAsである電流狭窄層82の露出した側面から酸化を進行させる。
これにより、発光サイリスタL1の周囲における三方にAlの酸化物であるAl2O3による電流阻止部82bが形成される。
なお、結合トランジスタQ1及び転送サイリスタT1の部分では、電流狭窄層82の側面は露出していないので、酸化されることがない。
ここでは、まず、フォトリソグラフィにより、フォトレジストのマスクパタン94を形成する。マスクパタン94は、結合トランジスタQ1が形成される部分において、p型の半導体層86を除去する部分が開口になる(覆われない)ように形成される。なお、平面図に示しているように、マスクパタン94は、開口が第1アイランド301(U字状の右側部分)を横切るように設けられている。
その後、マスクパタン94を除去する。
これにより、結合トランジスタQ1が形成される部分において、p型の半導体層86が除去され、結合トランジスタQ1が形成される。なお、n型の半導体層84に到達しない範囲において、真性の半導体層85が厚さ方向にエッチングされてもよい。n型の半導体層84がエッチングされなければ、結合トランジスタQ1のベースB1と転送サイリスタT1の第2ゲートGts1との接続抵抗が変動することが抑制される(図4(c)参照)。
しかし、酸化工程は、既に終了しているので、結合トランジスタQ1が形成される部分においては、電流狭窄層82が酸化されることがない。
しかし、結合トランジスタQ及び転送サイリスタTの周囲に電流阻止部82bを設けると、オン状態における抵抗が増加する。また、結合トランジスタQ及び転送サイリスタTの特性が、酸化工程のばらつきの影響を受けて、ばらついてしまう。すなわち、結合トランジスタQ及び転送サイリスタTでは、電流狭窄層82に電流阻止部82bを設けないことが好ましい。
以上説明したように、本実施の形態における製造方法では、結合トランジスタQ及び転送サイリスタTなどが形成される制御部101における電流狭窄層82に電流阻止部82bが形成されないようにしている。
図8は、図7(c)に示したトランジスタ形成工程における結合トランジスタQ1の断面形状を説明する図である。図8(a1)、(a2)は、本実施の形態が適用される製造方法による場合、図8(b1)、(b2)は、本実施の形態が適用されない製造方法による場合である。ここでは、図6、図7におけるa−a線での断面における結合トランジスタQ1を示している。
ここでは、図8(a1)に示すように、本実施の形態が適用される製造方法では、マスクパタン94の開口(覆わない部分)は、結合トランジスタQ1が形成される部分の第1アイランド301を横切って設けられている。
このため、図8(a2)に示すように、p型の半導体層86が除去されるとともに、マスクパタン94の開口(覆わない部分)に露出したp型の半導体層83及び電流狭窄層82も除去(エッチング)されてしまう。これにより、結合トランジスタQ1などの周囲において、矢印αで示すように電流狭窄層82の側面が露出することになる。
すると、ウェットエッチングでは、等方的にエッチングが進むため、図8(b2)において矢印βで示すように、マスクパタン94による開口(覆わない部分)の周囲に、p型の半導体層86が帯状に残る恐れがある。
すると、p型の半導体層86により、結合トランジスタQ1のコレクタC1と転送サイリスタT1の第1ゲートGtf1とが接続されることになる(図4(c)参照)。このため、結合トランジスタQ1は、動作ができなくなってしまう。
そこで、本実施の形態が適用される製造方法では、図8(a1)、(a2)に示したように、マスクパタン94を結合トランジスタQ1が形成される部分の第1アイランド301を横切って設けることで、p型の半導体層86が帯状に残らないようにしている。
なお、酸化工程(図7(b))をトランジスタ形成工程(図7(c))の後に設けると、結合トランジスタQ1の周囲において、電流狭窄層82の露出した側面が酸化されてしまう。よって、酸化工程(図7(b))をトランジスタ形成工程(図7(c))の後に設けないことがよい。
Claims (2)
- 複数の発光サイリスタを含む発光部と、当該複数の発光サイリスタに対応して設けられ、それぞれが対応する発光サイリスタの点灯を制御する複数のトランジスタを含む制御部と、を備えた発光部品の製造方法であって、
基板上に、アルミニウムを含む電流狭窄層と、第1の導電型の第1の半導体層と、当該第1の導電型と異なる第2の導電型の第2の半導体層と、当該第1の導電型の第3の半導体層と、当該第2の導電型の第4の半導体層とを順に含むように積層した半導体積層体を形成する半導体積層体形成工程と、
前記半導体積層体の前記第4の半導体層の一部を除去して前記複数の発光サイリスタのゲートを形成するゲート形成工程と、
前記半導体積層体を、前記電流狭窄層に到達しない溝を形成して複数の島に分離する分離工程と、
前記複数の島の前記発光部が構成される部分において、前記電流狭窄層の側面を露出させる電流狭窄層露出工程と、
前記電流狭窄層の側面からアルミニウムを酸化させる酸化工程と、
前記酸化工程の後に、前記複数のトランジスタが形成される部分の島の幅より広い開口を有するマスクパタンを用いて、前記第3の半導体層を除去して当該トランジスタを形成するトランジスタ形成工程と
を含む発光部品の製造方法。 - 前記半導体積層体は、前記第2の半導体層と前記第3の半導体層との間に、真性の半導体層をさらに含み、
前記トランジスタ形成工程において、前記第3の半導体層を除く際に、前記真性の半導体層の厚さ方向の一部を含んで除去することを特徴とする請求項1に記載の発光部品の製造方法。
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