JP2023112941A - 光源装置、発光装置及び計測装置 - Google Patents

Abstract

【課題】サイリスタをオンさせるオン信号が不要な際には、オン信号を維持させない光源装置などを提供する。【解決手段】光源装置は、サイリスタを有する発光素子を備える発光部と、発光部を発光させる発光素子として設定する設定部と、発光素子を発光可能な状態に移行した後に、設定部からのオン設定をオフに移行させ、発光素子を発光させる発光電流をオン／オフして発光素子を複数回発光させる制御部とを備える。【選択図】図１

Description

本発明は、光源装置、発光装置及び計測装置に関する。

特許文献１には、複数の発光素子と、複数の当該発光素子に対応して設けられ、オン状態になることで当該発光素子が点灯するように駆動する複数の駆動素子と、を有する光源と、複数の前記発光素子を順次に点灯させる順次点灯動作と、複数の当該発光素子を同時に並行して点灯させる同時点灯動作とに切り替えて制御する制御部と、を備える発光装置が記載されている。

特開２０２１－１５８１６０号公報

サイリスタを有する発光素子を備え、サイリスタをオンさせて発光素子を発光させる発光装置がある。
本発明は、サイリスタをオンさせるオン信号が不要な際には、オン信号を維持させない光源装置などを提供する。

請求項１に記載の発明は、サイリスタを有する発光素子を備える発光部と、前記発光部を発光させる発光素子として設定する設定部と、前記発光素子を発光可能な状態に移行した後に、前記設定部からのオン設定をオフに移行させ、前記発光素子を発光させる発光電流をオン／オフして当該発光素子を複数回発光させる制御部とを備える光源装置である。
請求項２に記載の発明は、前記複数回発光させる際の発光間隔は、前記設定部からのオン設定が無い状態で、前記発光素子への発光電流をオフした後の、予め定められた、再発光が可能な期間に応じて設定されていることを特徴とする請求項１に記載の光源装置である。
請求項３に記載の発明は、前記設定部からのオン設定をオフに移行させる前に、前記発光素子を１回以上発光させる請求項１に記載の光源装置である。
請求項４に記載の発明は、前記制御部は、前記発光素子に発光電流を供給する電源の接地側において発光電流をオン／オフするドライバを備え、前記ドライバのオフ抵抗は、前記発光素子への発光電流をオフした後の、予め定められた、再発光が可能な期間に応じて設定されていることを特徴とする請求項１に記載の光源装置である。
請求項５に記載の発明は、前記ドライバのオフ抵抗は、ドライバ素子と当該ドライバ素子に並列に設けられた抵抗とで構成されていることを特徴とする請求項４に記載の光源装置である。
請求項６に記載の発明は、前記ドライバのオフ抵抗は、複数の値に切り替えられることを特徴とする請求項４に記載の光源装置である。
請求項７に記載の発明は、前記制御部は、前記発光素子を複数回発光させる間、又は、発光させる前に前記発光電流よりも電流値の小さいパルスを供給することを特徴とする請求項１に記載の光源装置である。
請求項８に記載の発明は、前記設定部は、シフト動作して前記発光部の発光させる発光素子を設定するシフト部であって、前記制御部は、前記シフト部に供給するシフト信号を接地電位に設定することで、当該シフト部をオフ状態に移行させることを特徴とする請求項１に記載の光源装置である。
請求項９に記載の発明は、前記制御部は、前記発光素子の再発光を不能にする消去パルスを前記発光部に供給することを特徴とする請求項１に記載の光源装置である。
請求項１０に記載の発明は、前記制御部は、前記発光素子と発光電流を供給する電源の接地側に発光電流をオン／オフする第１のドライバと、前記消去パルスを供給する第２のドライバと、を備え、前記第２のドライバは、オン抵抗が前記第１のドライバのオフ抵抗に比べて小さく、当該第１のドライバがオフの際にオンになることで再発光を不能にする値に設定されていることを特徴とする請求項９に記載の光源装置である。
請求項１１に記載の発明は、サイリスタを有する発光素子を複数備える発光部と、順にオン状態が転送され、オン状態になることにより前記発光部において発光させる発光素子を設定する設定部と、を備え、前記発光素子のサイリスタのゲートが、抵抗を介して当該発光素子に発光電流を供給する電圧供給線に接続されている発光装置である。
請求項１２に記載の発明は、前記設定部は、サイリスタで構成されていることを特徴とする請求項１１に記載の発光装置である。
請求項１３に記載の発明は、基板を有し、前記基板上に前記発光素子が面発光素子とサイリスタとの順で積層されて設けられ、当該基板上に当該発光素子と等価な構造体上に前記設定部のサイリスタが設けられていることを特徴とする請求項１２に記載の発光装置である。
請求項１４に記載の発明は、前記面発光素子と前記サイリスタとは、電気的に分離されていることを特徴とする請求項１３に記載の発光装置である。
請求項１５に記載の発明は、請求項１乃至１０のいずれか１項に記載された光源装置と、前記光源装置の前記発光部から出射され、被計測物で反射された光を受光する受光部と、を備える計測装置である。

請求項１に記載の発明によれば、オン信号の維持が不要な際には、オン信号を維持させないようにできる。
請求項２に記載の発明によれば、発光素子を繰り返して発光させることができる。
請求項３に記載の発明によれば、発光素子の繰り返し発光が確実に行える。
請求項４に記載の発明によれば、接地側から供給しない場合に比べ、発光電流の立ち上がりが早くなる。
請求項５に記載の発明によれば、簡易な構成でオフ抵抗が設定できる。
請求項６に記載の発明によれば、再発光が可能な期間が選択できる。
請求項７に記載の発明によれば、再発光が可能な期間が調整できる。
請求項８に記載の発明によれば、シフト部への電流供給が停止できる。
請求項９に記載の発明によれば、発光部の初期化ができる。
請求項１０に記載の発明によれば、発光部の初期化が容易にできる。
請求項１１に記載の発明によれば、抵抗値により発光素子の再発光が可能な期間が設定できる。
請求項１２に記載の発明によれば、サイリスタでない場合に比べ、シフト動作をさせやすい。
請求項１３に記載の発明によれば、発光素子をサイリスタの上に設ける場合に比べ、発光素子の特性がよくなる。
請求項１４に記載の発明によれば、電気的に分離されていない場合に比べ、発光素子を接地側でオン／オフできる。
請求項１５に記載の発明によれば、三次元形状を計測できる計測装置が提供される。

第１の実施の形態が適用される光源装置を説明する図である。 シフトサイリスタ、結合トランジスタ、発光制御サイリスタ及びＶＣＳＥＬにより、発光装置の動作を説明する図である。（ａ）は、等価回路、（ｂ）は、シフトサイリスタと結合トランジスタとの部分における断面図である。 発光装置のレイアウト及び断面を説明する図である。（ａ）は、レイアウト、（ｂ）は、（ａ）のＩＩＩＢ－ＩＩＩＢ線での断面である。 第１の実施の形態が適用される、光源装置を動作させるタイミングチャートである。 第１の実施の形態が適用されない、光源装置を動作させるタイミングチャートである。 発光制御サイリスタとＶＣＳＥＬとの直列接続において、発光制御サイリスタにおける電圧及びＶＣＳＥＬの発光電流を示す図である。（ａ）は、設定したタイミングチャート、（ｂ）は、発光制御サイリスタの電圧及びＶＣＳＥＬの発光電流である。 発光制御サイリスタとＶＣＳＥＬとの等価回路である。（ａ）は、等価回路、（ｂ）は、半導体層及びｐｎ接合の寄生容量を示す図である。 ドライバのオフ抵抗を変更した場合における、発光制御サイリスタのカソードの電圧と、ＶＣＳＥＬの発光電流を示す図である。 ドライバのオフ抵抗を変更した場合における、発光制御サイリスタのカソードの電圧と、ＶＣＳＥＬの発光電流を示す他の図である。（ａ）は、発光電流の全体を示し、（ｂ）は、（ａ）における発光電流を拡大した図である。 ＶＣＳＥＬの再発光が可能な期間を長く設定する方法を説明するタイミングチャートである。 第２の実施の形態が適用される光源装置を説明する図である。 第３の実施の形態が適用される光源装置を説明する図である。 消去パルスを設けるタイミングを説明するタイミングチャートである。 計測装置の構成を説明するブロック図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
ここでは、設定部のオン状態や、サイリスタを備えた発光素子においてサイリスタのオン状態の維持が不要な際には、オン状態を維持させない光源装置を説明する。
これまで、設定部のオン状態や、サイリスタを備えた発光素子におけるサイリスタをオン状態に維持していないと発光素子がオン状態にならないだろうと考えていた。しかし、設定部のオン状態や、サイリスタを備えた発光素子におけるサイリスタをオン状態に維持すると、不要な電力が消費されるおそれがあった。
また、発光素子を発光させる発光信号をオフ（「Ｌ」）にすれば発光素子のオン状態が消去されると考えていた。しかし、発光素子がオン状態又はオン状態に移行可能なときに、発光信号をオン（「Ｈ」）にすると、本来発光させたくない発光素子が発光するといった誤動作が発生するおそれがあった。

［第１の実施の形態］
図１は、第１の実施の形態が適用される光源装置１を説明する図である。図１において、紙面の右方向を＋ｘ方向とする。サイリスタ及びトランジスタを記号で示し、抵抗を長方形で示す。他の場合も同様である。
図１に示す光源装置１は、発光装置１０と制御部５０とを備える。

（発光装置１０）
発光装置１０は、一方側（－ｘ方向側）にＧＮＤ端子と、ＶＧＫ端子と、φ１端子と、φ２端子と、ＶＬＤ端子と、Ｖｄｒｖ端子とを備える。なお、ＧＮＤは、基準電圧である接地電位（以下では、接地電位ＧＮＤと表記する。以下同様である。）、ＶＧＫは、電源電位（電源電位ＶＧＫ）、ＶＬＤは、発光電流を供給する発光電圧ＶＬＤ、Ｖｄｒｖは、発光電流をオン／オフするドライバが出力するドライバ電圧Ｖｄｒｖを意味する。

発光装置１０は、発光部１１とシフト部１２とを備える。発光部１１は、垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）と発光制御サイリスタＳとを複数備える。以下では、垂直共振器面発光レーザＶＣＳＥＬをＶＣＳＥＬと表記する。図１では、６個のＶＣＳＥＬ（ＶＣＳＥＬ（１）～ＶＣＳＥＬ（６））及び６個の発光制御サイリスタＳ（発光制御サイリスタＳ（１）～Ｓ（６））を示している。そして、ＶＣＳＥＬのアノードと発光制御サイリスタＳのカソードとが接続されている。つまり、同じ番号のＶＣＳＥＬと発光制御サイリスタＳとが直列接続されている。そして、６個のＶＣＳＥＬ及び６個の発光制御サイリスタＳは、一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。直列接続されたＶＣＳＥＬと発光制御サイリスタＳとがサイリスタを有する発光素子の一例である。なお、発光素子は、サイリスタのｐｎ接合が発光する素子であってもよく、この素子もサイリスタを有する発光素子である。

シフト部１２は、シフトサイリスタＴと結合トランジスタＱと電源線抵抗Ｒｇ、電流制限抵抗ＲＬと結合抵抗Ｒｃとを複数備える。６個のシフトサイリスタＴ（シフトサイリスタＴ（１）～Ｔ（６））及び６個の結合トランジスタＱ（結合トランジスタＱ（１）～Ｑ（６））を示している。なお、６個の電源線抵抗Ｒｇと、６個の電流制限抵抗ＲＬと、６個の結合抵抗Ｒｃとを備えるが、これらには、番号を付さない。１個のシフトサイリスタＴ、結合トランジスタＱ、電源線抵抗Ｒｇ、電流制限抵抗ＲＬ、及び結合抵抗Ｒｃとでシフトユニット１２ａが構成されている。６個のシフトユニット１２ａが一方側（－ｘ方向側）から他方側（＋ｘ方向側）に向けて配列されている。シフト部１２は、一方側（－ｘ方向側）の端部に、電源線抵抗Ｒｇと、スタート抵抗とを備える。さらに、発光装置１０は、電流制限抵抗Ｒ１、Ｒ２を備える。

シフトユニット１２ａにおいて、発光制御サイリスタＳと結合トランジスタＱとに接続されている。シフトユニット１２ａにおける結合トランジスタＱは、発光部１１の発光制御サイリスタＳに接続されている。つまり、発光制御サイリスタＳ（１）～Ｓ（６）は、結合トランジスタＱ（１）～Ｑ（６）と、結合トランジスタＱ（１）～Ｑ（６）は、発光制御サイリスタＳ（１）～Ｓ（６）と同じ番号で接続されている。ここでは、６個の発光制御サイリスタＳ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬを示しているが、他の個数であってもよい。

発光装置１０において、ＶＧＫ端子は電源線７１、ＧＮＤ端子は接地線７３、φ１端子はシフト信号線７２－１、φ２端子はシフト信号線７２－２、ＶＬＤ端子は電圧供給線７４、Ｖｄｒｖ端子は、ドライバ電圧線７５に接続されている。なお、シフト信号線７２－１、７２－２をそれぞれ区別しない場合は、シフト信号線７２と表記する。

制御部５０は、バッファＢｕｆ１、Ｂｕｆ２と、電源ＶＳ１、ＶＳ２と、ドライバＤｒｖと、発光電流制限抵抗ＲＩとを備える。バッファＢｕｆ１は、シフト信号ｐ１を発光装置１０のφ１端子に供給する。バッファＢｕｆ２は、シフト信号ｐ２を発光装置１０のφ２端子に供給する。電源ＶＳ１は、電源電位ＶＧＫを発生し、発光装置１０のＶＧＫ端子に供給する。また、電源ＶＳ１は、バッファＢｕｆ１、Ｂｕｆ２の電源を兼ねている。すなわち、バッファＢｕｆ１，Ｂｕｆ２は、シフト信号ｐ１、ｐ２がＨレベルのときは、ほぼ電源ＶＳ１の電圧を出力し、シフト信号ｐ１、ｐ２がＬレベルのときはほぼ接地電位ＧＮＤの電圧を出力する。なお、バッファＢｕｆ１、Ｂｕｆ２の電源は、電源電位ＶＧＫとは独立した電源であってもよい。

電源ＶＳ２は、発光電圧ＶＬＤを発生し、発光装置１０のＶＬＤ端子に供給する。ドライバＤｒｖは、例えばＮＭＯＳトランジスタをドライバ素子として、ゲートに印加される発光信号ｐＩによりオン／オフされる。ＮＭＯＳトランジスタは、ソースが接地され、ドレインが発光電流制限抵抗ＲＩを介して、Ｖｄｒｖ端子に接続されている。ドライバＤｒｖは、オンになると、接地電位ＧＮＤを発光装置１０のＶｄｒｖ端子に供給する。接地電位側（接地側）で、発光電流をオン／オフすることで、発光電流の立ち上がりが早くなる。後述するように、ドライバＤｒｖは、予め設定されたオン抵抗Ｒｏｎとオフ抵抗Ｒｏｆｆを有する。オン抵抗Ｒｏｎは、ドライバＤｒｖがオン時の抵抗、オフ抵抗Ｒｏｆｆは、ドライバＤｒｖがオフ時の抵抗である。なお、オフ抵抗Ｒｏｆｆは、ＮＭＯＳトランジスタの構造によって構成してもよく、ＮＭＯＳトランジスタのゲート電圧などを制御して構成してもよい。また、オフ抵抗Ｒｏｆｆは、ＮＭＯＳトランジスタのソース－ドレイン間に、ＮＭＯＳトランジスタのオフ時より抵抗値の小さい抵抗を設けて構成してもよい。このようにすると、簡易にオフ抵抗Ｒｏｆｆが設定される。なお、ＮＭＯＳトランジスタの代わりに、絶縁ゲートバイポーラトランジスタＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の素子を用いてもよい。なお、ＮＭＯＳトランジスタやＩＧＢＴがドライバ素子の一例である。

発光装置１０における接続関係は、拡大図によって説明する。発光制御サイリスタＳを発光制御サイリスタ、シフトサイリスタＴをシフトサイリスタ、結合トランジスタＱを結合トランジスタと表記することがある。発光制御サイリスタＳとシフトサイリスタＴとを区別しないで、サイリスタと表記することがある。

（シフトサイリスタ、結合トランジスタ、ＶＣＳＥＬ及び発光制御サイリスタの動作）
ここでは、発光装置１０の基本的な動作を説明する。
シフトサイリスタ及び発光制御サイリスタは、ｎｐｎｐ構造のサイリスタである。サイリスタは、ｎ型のカソードＫ（以下では、カソードＫと表記する。以下同様とする。）、ｐ型のゲートＧｐ（ｐゲートＧｐ）、ｎ型のゲートＧｎ（ｎゲートＧｎ）、ｐ型のアノードＡ（アノードＡ）を備える。なお、発光制御サイリスタＳは、ｐゲートＧｐを制御に用いないため、表記しない。

結合トランジスタは、マルチコレクタのｎｐｎバイポーラトランジスタである。結合トランジスタは、ｎ型のエミッタＥ（エミッタＥ）、ｐ型のベースＢ（ベースＢ）、ｎ型のコレクタＣｆ、Ｃｓ（コレクタＣｆ、Ｃｓ）を備える。

なお、上記の符号は、サイリスタ間、結合トランジスタ間において区別しないで用いる。後述するサイリスタを構成するバイポーラトランジスタについても同様とする。ただし、サイリスタは、後述するように、シングルコレクタのｎｐｎバイポーラトランジスタとｐｎｐバイポーラトランジスタとの組み合わせで構成されている。よって、エミッタＥ、ベースＢ、コレクタＣと表記する。以下では、図に符号を付さない場合であっても、アノードＡ、カソードＫ、ｎゲートＧｎ、ｐゲートＧｐ、エミッタＥ、ベースＢ、コレクタＣの表記を用いる。

シフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬは、例えばＧａＡｓなどのＩＩＩ－Ｖ属の化合物半導体で構成されている。ここでは、この化合物半導体の接合の順方向電圧（拡散電位）Ｖｄを１．５Ｖとし、化合物半導体で構成されるバイポーラトランジスタの飽和電圧Ｖｃを０．３Ｖとする。また、接地電位ＧＮＤを０Ｖ、電源電位ＶＧＫ、発光電圧ＶＬＤを５Ｖとする。シフト信号ｐ１、ｐ２及び発光信号ｐＩは、Ｌレベルが０Ｖ（「Ｌ」（０Ｖ））で、Ｈレベルが５Ｖ（「Ｈ」（５Ｖ））である信号とする。そして、ドライバＤｒｖは、発光信号ｐＩが「Ｌ」（０Ｖ）になるとオフになり、「Ｈ」（５Ｖ）になるとオンになるとする。

図２は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）により、発光装置１０の動作を説明する図である。図２（ａ）は、等価回路、図２（ｂ）は、シフトサイリスタＴ（１）と結合トランジスタＱ（１）との部分における断面図である。図２（ａ）では、シフトサイリスタＴ（２）を合わせて示している。

図２（ａ）に示すように、シフトサイリスタＴ（１）は、ｎｐｎバイポーラトランジスタＴｒ１（以下では、ｎｐｎトランジスタＴｒ１と表記する。）とｐｎｐバイポーラトランジスタＴｒ２（以下では、ｐｎｐトランジスタＴｒ２と表記する。）との組み合わせで構成されている。ｎｐｎトランジスタＴｒ１のベースＢがｐｎｐトランジスタＴｒ２のコレクタＣに接続され、ｎｐｎトランジスタＴｒ１のコレクタＣがｐｎｐトランジスタＴｒ２のベースＢに接続されている。ｎｐｎトランジスタＴｒ１のエミッタＥがシフトサイリスタＴ（１）のカソードＫ、ｎｐｎトランジスタＴｒ１のコレクタＣ（ｐｎｐトランジスタＴｒ２のベースＢ）がシフトサイリスタＴ（１）のｎゲートＧｎ、ｐｎｐトランジスタＴｒ２のコレクタＣ（ｎｐｎトランジスタＴｒ１のベースＢ）がシフトサイリスタＴ（１）のｐゲートＧｐ、ｐｎｐトランジスタＴｒ２のエミッタＥがシフトサイリスタＴ（１）のアノードＡである。シフトサイリスタＴ（１）のカソードＫであるｎｐｎトランジスタＴｒ１のエミッタＥは、接地電位ＧＮＤが供給されるＧＮＤ端子に接続された接地線７３に接続されている。シフトサイリスタＴ（１）のアノードＡであるｐｎｐトランジスタＴｒ２のエミッタＥは、φ１端子に接続されたシフト信号線７２－１に接続されている。ｎゲートＧｎは、直列接続されたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点に接続されている。スタート抵抗Ｒｓの他方（接続点でない方）は、φ２端子に接続されたシフト信号線７２－２に接続されている。電源線抵抗Ｒｇの他方（接続点でない方）は、電源電位ＶＧＫが供給されるＶＧＫ端子に接続された電源線７１に接続されている。φ１端子には、シフト信号ｐ１が供給される。φ２端子には、シフト信号ｐ２が供給される。

ｎｐｎトランジスタである結合トランジスタＱ（１）は、ベースＢがシフトサイリスタＴ（１）のｐゲートＧｐ（ｎｐｎトランジスタＴｒ１のベースＢ及びｐｎｐトランジスタＴｒ２のコレクタＣ）に接続され、エミッタＥが接地線７３に接続されている。コレクタＣｆが直列接続された結合抵抗Ｒｃと電源線抵抗Ｒｇとを介して電源電位ＶＧＫが供給される電源線７１に接続されている。結合抵抗Ｒｃと電源線抵抗Ｒｇとの接続点は、シフトサイリスタＴ（２）のｎゲートＧｎに接続されている。

シフトサイリスタＴ（１）におけるｎｐｎトランジスタＴｒ１と、結合トランジスタＱ（１）とは、カレントミラー回路を構成する。つまり、ｎｐｎトランジスタＴｒ１に流れる電流に比例した電流が、結合トランジスタＱ（１）に流れる。

結合トランジスタＱ（１）のコレクタＣｓは、発光制御サイリスタＳ（１）のｎゲートＧｎに接続されるとともに、電流制限抵抗ＲＬを介して、発光電圧ＶＬＤが供給されるＶＬＤ端子に接続された電圧供給線７４に接続されている。

前述したように、ＶＣＳＥＬ（１）と発光制御サイリスタＳ（１）とは直列接続されている。つまり、ＶＣＳＥＬ（１）のアノードＡと発光制御サイリスタＳ（１）のカソードＫとが接続されている。発光制御サイリスタＳ（１）のアノードＡは、電圧供給線７４に接続されている。ＶＣＳＥＬ（１）のカソードＫは、ドライバ電圧Ｖｄｒｖが供給されるＶｄｒｖ端子に接続されたドライバ電圧線７５に接続されている。

シフトサイリスタＴ（２）のアノードＡは、φ２端子に接続されたシフト信号線７２－２に接続されている。図１に示したように、奇数番号のシフトサイリスタＴのアノードＡは、シフト信号線７２－１に接続され、偶数番号のシフトサイリスタＴのアノードＡは、シフト信号線７２－２に接続されている。シフトサイリスタＴのシフト信号線７２－１、７２－２との接続関係を除いて、番号２以上のシフトサイリスタＴ、結合トランジスタ、発光制御サイリスタＳ、及びＶＣＳＥＬの接続関係は、シフトサイリスタＴ（１）、結合トランジスタ（１）、発光制御サイリスタＳ（１）、及びＶＣＳＥＬ（１）と同様である。以下では、シフト信号ｐ１（φ１）、シフト信号ｐ２（φ２）と表記する場合がある。

まず、シフトサイリスタＴ（１）の動作を説明する。
初めに、電源線７１が電源電位ＶＧＫ（５Ｖ）、接地線７３が接地電位ＧＮＤ（０Ｖ）に設定され、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）であるとする。この時、シフトサイリスタＴ（１）を構成するｎｐｎトランジスタＴｒ１、ｐｎｐトランジスタＴｒ２は、オフ状態にある。シフトサイリスタＴ（１）のｎゲートＧｎは、直列接続されたスタート抵抗Ｒｓと電源線抵抗Ｒｇとの接続点に接続されている。そして、スタート抵抗Ｒｓの他方（接続点でない方）は、「Ｌ」（０Ｖ）のシフト信号線７２－２に接続され、電源線抵抗Ｒｇの他方（接続点でない方）は、５Ｖの電源線７１に接続されている。よって、ｎゲートＧｎは、電圧差（５Ｖ）がスタート抵抗Ｒｓと電源線抵抗Ｒｇとで分圧された電圧になる。スタート抵抗Ｒｓと電源線抵抗Ｒｇとの抵抗比を、一例として１：５とすると、ｎゲートＧｎは、０．８３Ｖになる。なお、発光信号ｐＩは、「Ｌ」（０Ｖ）であって、ドライバＤｒｖはオフである。よって、ドライバ電圧線７５には、ドライバ電圧Ｖｄｒｖが供給されていない。この状態を初期状態と表記する。

ここで、シフト信号ｐ１（φ１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（１）のｐｎｐトランジスタＴｒ２のエミッタＥ（「Ｈ」（５Ｖ））とベースＢ（ｐゲートＧｐ）（０．８３Ｖ）との電圧差が４．１７Ｖが順方向電圧Ｖｄ（１．５Ｖ）以上となり、エミッタＥ－ベースＢ間が順バイアスになって、ｐｎｐトランジスタＴｒ２がオフ状態からオン状態に移行する。すると、ｐｎｐトランジスタＴｒ２のコレクタＣ（ｎｐｎトランジスタＴｒ１のベースＢ）が、エミッタＥ（「Ｈ」（５Ｖ））から飽和電圧Ｖｃ（０．３Ｖ）を引いた４．７Ｖになる。ｎｐｎトランジスタＴｒ１のエミッタＥ（０Ｖ）とベースＢ（４．７Ｖ）との電圧差（４．７Ｖ）が順方向電圧Ｖｄ（１．５Ｖ）以上となり、エミッタＥ－ベースＢ間が順バイアスになるので、ｎｐｎトランジスタＴｒ１がオフ状態からオン状態に移行する。シフトサイリスタＴ（１）におけるｎｐｎトランジスタＴｒ１とｐｎｐトランジスタＴｒ２とがオン状態になるので、シフトサイリスタＴ（１）がオフ状態からオン状態に移行する。シフトサイリスタＴがオフ状態からオン状態に移行することを、ターンオンと表記する。なお、シフトサイリスタＴがオン状態からオフ状態に移行することを、ターンオフと表記する。

初期状態において、シフト信号ｐ１（φ１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行するとシフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。そこで、アノードＡが「Ｈ」（５Ｖ）になるとターンオンしうる状態を、オン状態に移行可能な状態であると表記する。他の場合も同様とする。

シフトサイリスタＴ（１）がターンオンすると、シフトサイリスタＴ（１）において、ｎゲートＧｎは、飽和電圧Ｖｃの０．３Ｖになる。また、アノードＡは、順方向電圧Ｖｄと飽和電圧Ｖｃとを足した電圧（Ｖｄ＋Ｖｃ）、及びシフトサイリスタＴの内部抵抗での電圧低下により決まる電圧になる。ここでは、アノードＡは、１．９Ｖになるとする。つまり、シフトサイリスタＴ（１）がターンオンすると、シフト信号線７２－１は、５Ｖから１．９Ｖに移行する。すると、シフトサイリスタＴ（１）のｐゲートＧｐは、１．６Ｖになる。

以上説明したように、シフトサイリスタＴ（１）は、ｎゲートＧｎの電圧がアノードＡの電圧より順方向電圧Ｖｄ（１．５Ｖ）以上低い値となれば、ターンオンする。なお、シフトサイリスタＴ（１）は、シフト信号線７２－１の電圧（アノードＡ－カソードＫ間の電圧）が、上記の１．９Ｖ未満になると、ターンオフする。例えば、アノードＡが「Ｌ」（０Ｖ）になると、アノードＡ－カソードＫ間の電圧差が０Ｖになるので、シフトサイリスタＴ（１）は、ターンオフする。一方、シフト信号線７２－１の電圧（アノードＡ－カソードＫ間の電圧差）が１．９Ｖ以上であれば、シフトサイリスタＴ（１）のオン状態が保持される。よって、１．９Ｖを保持電圧と表記する。なお、保持電圧が印加されていても、シフトサイリスタＴ（１）をオン状態に保持するための電流が流れていないと、シフトサイリスタＴ（１）のオン状態は保持されない。オン状態を保持する電流を保持電流と表記する。

次に、結合トランジスタＱ（１）の動作を説明する。
シフトサイリスタＴ（１）がオフ状態であれば、ｎｐｎトランジスタＴｒ１は、オフ状態である。よって、結合トランジスタＱ（１）も、オフ状態である。このとき、結合トランジスタＱ（１）において、エミッタＥは、接地電位ＧＮＤ（０Ｖ）に設定されている。コレクタＣｆは、直列に接続された電源線抵抗Ｒｇと結合抵抗Ｒｃとを介して電源電位ＶＧＫ（５Ｖ）になっている。また、コレクタＣｓは、電流制限抵抗ＲＬを介して発光電圧ＶＬＤ（５Ｖ）になっている。

シフトサイリスタＴ（１）がターンオンする、つまりｎｐｎトランジスタＴｒ１がオン状態になると、上述したように、シフトサイリスタＴ（１）のｐゲートＧｐが１．６Ｖになる。すると、結合トランジスタＱ（１）はベースＢがシフトサイリスタＴ（１）のｐゲートＧｐに接続されているので、エミッタＥ－ベースＢ間が順方向電圧Ｖｄ（１．５Ｖ）以上、つまり順バイアスになり、結合トランジスタＱ（１）は、オフ状態からオン状態に移行する。すると、コレクタＣｆは飽和電圧Ｖｃ（０．３Ｖ）となる（コレクタＣｓについては後述する。）。電源線抵抗Ｒｇと結合抵抗Ｒｃとの接続点（シフトサイリスタＴ（２）のｎゲートＧｎ）は、電源線７１の電圧（５Ｖ）とコレクタＣｆの電圧（０．３Ｖ）との電圧差（４．７Ｖ）が電源線抵抗Ｒｇと結合抵抗Ｒｃとで分圧された電圧となる。電源線抵抗Ｒｇと結合抵抗Ｒｃとの抵抗比を一例として５：１とすると、電源線抵抗Ｒｇと結合抵抗Ｒｃとの接続点（シフトサイリスタＴ（２）のｎゲートＧｎ）は、１．０８Ｖとなる。

シフトサイリスタＴ（２）のアノードＡは、シフト信号ｐ２（φ２）が供給されるシフト信号線７２－２に接続されている。シフト信号ｐ２（φ２）は、「Ｌ」（０Ｖ）であるので、シフトサイリスタＴ（２）は、ターンオンしない。しかし、シフト信号ｐ２（φ２）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（２）のアノードＡが「Ｈ」（５Ｖ）になり、ｎゲートＧｎ（１．０８Ｖ）との電圧差（３．９２Ｖ）が順方向電圧Ｖｄ（１．５Ｖ）以上、つまりｎゲートＧｎ－アノードＡ間が順バイアスになって、シフトサイリスタＴ（２）がターンオンする。このように複数の素子があって、その複数の素子のうちターンオンする素子が次々に移行していく動作がシフト動作である。また、本明細書における実施の形態では、このシフト動作によってターンオンやターンオフさせられる素子がシフト素子である。シフトサイリスタＴを用いることで、シフト動作をさせやすい。

最後に、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）の動作を説明する。
結合トランジスタＱ（１）のコレクタＣｓは、発光制御サイリスタＳ（１）のｎゲートＧｎに接続されている。よって、結合トランジスタＱ（１）がオンすると発光制御サイリスタＳのアノードＡ－ｎゲートＧｎ間のｐｎ接合が順方向となり、コレクタＣｓは発光電圧ＶＬＤから発光制御サイリスタＳのアノードＡ－ｎゲートＧｎ間のｐｎ接合を介して電流を引き込むことで、おおよそ発光電圧ＶＬＤ（５Ｖ）から順方向電圧Ｖｄ（１．５Ｖ）を引いた３．５Ｖの電圧になる。ここで、ドライバＤｒｖがオンになって、ドライバ電圧ＶｄｒｖがＧＮＤ電圧（０Ｖ）になると、ＶＣＳＥＬ（１）のカソードＫが０Ｖになる。よって、発光制御サイリスタＳ（１）のアノードＡとＶＣＳＥＬ（１）のカソードＫとの間に、発光電圧ＶＬＤ（５Ｖ）とドライバ電圧Ｖｄｒｖ（０Ｖ）との間の電圧差（５Ｖ）が印加される。これにより、発光制御サイリスタＳ（１）がターンオンして、直列接続された発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに電流が流れ、ＶＣＳＥＬ（１）が発光する。なお、結合トランジスタＱ（１）がオンになり、発光制御サイリスタＳ（１）のｎゲートＧｎが３．５Ｖになった状態は、ドライバＤｒｖがオンになると、ＶＣＳＥＬ（１）が発光する状態である。よって、この状態、つまり結合トランジスタＱ（１）がオンになり、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間が順バイアス（３．５Ｖ）になった状態を、ＶＣＳＥＬ（１）が発光可能な状態と表記する。発光制御サイリスタＳは、ｎゲートＧｎの電位によって、ＶＣＳＥＬの発光を制御するので、発光制御サイリスタと表記する。ここでは、シフト部１２のシフトサイリスタＴと結合トランジスタＱとがオンになり、発光制御サイリスタＳのアノードＡ－ｎゲートＧｎ間が順バイアスになることを、シフト部１２からのオン設定と表記する。そして、シフト部１２のシフトサイリスタＴと結合トランジスタＱとがオフになることを、シフト部１２からのオン設定がオフに移行すると表記する。さらに、結合トランジスタＱがオンになった際における、発光制御サイリスタＳのｎゲートＧｎにコレクタＣｓから供給される飽和電圧Ｖｃ（ここでは、０．３Ｖ）がオン信号と表記する。オン信号は、発光制御サイリスタＳを発光可能な状態に移行させる。

すなわち、電源線７１が電源電位ＶＧＫ（５Ｖ）、接地線７３が接地電位ＧＮＤ（０Ｖ）に設定され、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）であり、ドライバＤｒｖはオフであって、ドライバ電圧線７５にドライバ電圧Ｖｄｒｖが供給されていない状態が初期状態である。初期状態になると、シフトサイリスタＴ（１）がオン状態に移行可能な状態になる。ここで、シフト信号ｐ１（φ１）（シフト信号線７２－１）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。シフトサイリスタＴ（１）がターンオンすると、結合トランジスタＱ（１）がオフ状態からオン状態に移行する。すると、発光制御サイリスタＳ（１）のアノードＡとｎゲートＧｎとが順バイアスとなり、ＶＣＳＥＬ（１）が発光可能な状態になる。また、結合トランジスタＱ（１）がオン状態になると、シフトサイリスタＴ（２）がオン状態に移行可能な状態になる。そして、シフト信号ｐ２（φ２）（シフト信号線７２－２）が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行すると、シフトサイリスタＴ（２）がターンオンする。なお、シフトサイリスタＴ（１）は、シフト信号ｐ１（φ１）（シフト信号線７２－１）が「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行すると、カソードＫとアノードＡとが「Ｌ」（０Ｖ）になって、ターンオフする。他のシフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ及びＶＣＳＥＬも同様に動作する。

図２（ｂ）に示すように、発光装置１０は、複数の半導体層が積層されて構成されている（後述する図３参照）。図２（ｂ）では、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）を構成するｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８が積層された部分を示す。シフトサイリスタＴ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ、ｎ型の半導体層８７をｎゲートＧｎ、及びｐ型の半導体層８８をアノードＡとして構成されている。一方、結合トランジスタＱ（１）は、ｎ型の半導体層８５をエミッタＥ、ｐ型の半導体層８６をベースＢ、ｎ型の半導体層８７をコレクタＣｆ、Ｃｓとして構成されている。ここで、シフトサイリスタＴ（１）のカソードＫと結合トランジスタＱ（１）のエミッタＥとは、ｎ型の半導体層８５を介して電気的に接続されている。同様に、シフトサイリスタＴ（１）のｐゲートＧｐと結合トランジスタＱ（１）のベースＢとは、ｐ型の半導体層８６を介して電気的に接続されている。そして、シフトサイリスタＴ（１）のｎゲートＧｎと結合トランジスタＱ（１）のコレクタＣｆ、Ｃｓとは、共にｎ型の半導体層８７で構成されているが、分離されている。他のシフトサイリスタＴ、結合トランジスタＱも同様である。

図３は、発光装置１０のレイアウト及び断面を説明する図である。図３（ａ）は、レイアウト、図３（ｂ）は、図３（ａ）のＩＩＩＢ－ＩＩＩＢ線での断面である。図３（ａ）では、シフトサイリスタＴ（１）～（４）、結合トランジスタＱ（１）～（４）、発光制御サイリスタＳ（１）～Ｓ（４）及びＶＣＳＥＬ（１）～（４）を中心に示している。図３（ｂ）では、発光制御サイリスタＳ（１）、ＶＣＳＥＬ（１）、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、結合トランジスタＱ（１）に接続された結合抵抗Ｒｃ、電源線抵抗Ｒｇの部分の断面を示している。

図３（ｂ）に示すように、発光装置１０は、ｎ型の半導体基板８０上にｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５、ｐ型の半導体層８６、ｎ型の半導体層８７、及びｐ型の半導体層８８が積層されて構成されている。なお、ｎ型の半導体基板８０は、基板の一例である。そして、シフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ、ＶＣＳＥＬなどの素子は、一部の半導体層がエッチングにより除去されて分離された複数のアイランドから構成されている。なお、アイランドは、メサと表記されることがあり、アイランド（メサ）を形成するエッチングをメサエッチングと表記されることがある。以下では、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）が設けられるアイランド３０１、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）が設けられるアイランド３０２などを中心にアイランド（アイランド３００、３０１～３０７）を説明する。

アイランド３００は、シフトサイリスタＴ（１）、結合トランジスタＱ（１）などのシフト部１２（図１参照）が設けられる部分であって、ｎ型の半導体基板８０上にｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３、トンネル接合層８４、ｎ型の半導体層８５が除去されないで残されている。

アイランド３０１にＶＣＳＥＬ（１）と発光制御サイリスタＳ（１）とが積層されて設けられている。アイランド３０２に図２（ｂ）に示したシフトサイリスタＴ（１）及び結合トランジスタＱ（１）が設けられている。アイランド３０３に電流制限抵抗ＲＬ、アイランド３０４に電源線抵抗Ｒｇ及び結合抵抗Ｒｃが設けられている。アイランド３０５に電源線抵抗Ｒｇ及びスタート抵抗Ｒｓが設けられている。アイランド３０６に電流制限抵抗Ｒ１、アイランド３０７に電流制限抵抗Ｒ２が設けられている。

以下では、図３（ａ）、（ｂ）を参照してレイアウト及び断面を説明する。
アイランド３０１の周囲は、ｎ型の半導体層８１、活性層８２、半導体層８３、トンネル接合層８４、半導体層８５～８８がエッチングにより除去されている。ｐ型の半導体層８８上にｐ型の半導体層とオーミック接触しやすいｐオーミック電極３２１が設けられている。ｐ型の半導体層８８を除去して露出させたｎ型の半導体層８７上にｎ型の半導体層とオーミック接触しやすいｎオーミック電極３３１が設けられている。ＶＣＳＥＬ（１）は、ｎ型の半導体層８１をカソードＫ（図２（ａ）参照）、活性層８２を活性層、ｐ型の半導体層８３をアノードＡとする。発光制御サイリスタＳ（１）は、ｎ型の半導体層８５をカソードＫ、ｐ型の半導体層８６をｐゲートＧｐ（ｐゲート層）、ｎ型の半導体層８７をｎゲートＧｎ（ｎゲート層）、ｎ型の半導体層８８をアノードＡとする。ｎオーミック電極３３１は、発光制御サイリスタＳ（１）のｎゲートＧｎである。

図３（ｂ）に示すように、ｎ型の半導体基板８０上に、ＶＣＳＥＬ（１）が設けられ、ＶＣＳＥＬ（１）上に、トンネル接合層８４を介して、発光制御サイリスタＳ（１）が設けられている。トンネル接合層８４は、ＶＣＳＥＬ（１）のｐ型の半導体層８３と発光制御サイリスタＳ（１）のｎ型の半導体層８５とが、逆バイアスになって電流が流れにくくなることを抑制する。トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ^＋＋層と、ｐ型の不純物を高濃度に添加したｐ^＋＋層との接合であって、逆バイアスであってもトンネル効果によって電流が流れる。

アイランド３０１は、ｎオーミック電極３３１が設けられる部分を除いて、円柱状である。ｐオーミック電極３２１は、円柱状であるアイランド３０１のｐ型の半導体層８８上に、円環状に設けられている。そして、エッチングにより露出させたｐ型の半導体層８３を構成する半導体層の一部が円柱状の外周部から酸化されることで、円環状に電流が流れにくい電流阻止部βとなっている。一方、酸化されなかった中央部は、電流が流れやすい電流通過部αとなっている。そして、円環状のｐオーミック電極３２１の中央部から光が出射される。なお、電流阻止部βは、ｐ型の半導体層８３に、ＡｌＡｓ層やＡｌ濃度が高いＡｌＧａＡｓ層を設け、露出した外周部から酸化させて、Ａｌを酸化することで構成される。ＶＣＳＥＬ（１）の周辺部は、エッチングに起因した欠陥が多く、非発光再結合が起こりやすい。よって、電流阻止部βを設けることで、非発光再結合に消費される電力が抑制される。電流阻止部βを設けることで、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。

図３（ａ）（ｂ）では、ＶＣＳＥＬ（１）は、発光制御サイリスタＳ（１）を透過して光を出射する。なお、アイランド３０１の光が出射する部分の発光制御サイリスタＳ（１）（トンネル接合８４、半導体層８５～８８）を除去してもよい。この場合、発光制御サイリスタＳ（１）は、円筒状になる。このようにすると、ＶＣＳＥＬ（１）が出射する光が、発光制御サイリスタＳ（１）で吸収されて光量が低下することが抑制される。

アイランド３０２の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている（図２（ｂ）参照）。ｐ型の半導体層８８上にｐオーミック電極３２２が設けられている。ｐオーミック電極３２２は、シフトサイリスタＴ（１）のアノードＡに接続される電極（アノードＡ電極）であって、シフト信号ｐ１（φ１）が供給されるシフト信号線７２－１に接続されている。ｐ型の半導体層８８を除去して露出させたｎ型の半導体層８７上にｎオーミック電極３３２、３３３、３３４が設けられている。ｎオーミック電極３３２、３３４は、結合トランジスタＱ（１）のコレクタＣｓ、Ｃｆに接続される電極（コレクタＣｆ、Ｃｓ電極）である。なお、ｐオーミック電極３２２とｎオーミック電極３３２、３３４との間のｎ型の半導体層８７は除去されている（図２（ｂ）参照）。ｎオーミック電極３３３は、シフトサイリスタＴ（１）のｎゲートＧｎに接続される電極（ｎゲートＧｎ電極）である。

アイランド３０３の周囲は、ｐ型の半導体層８６、ｎ型の半導体層８７、ｐ型の半導体層８８がエッチングにより除去されている。さらに、アイランド３０３において、露出されたｎ型の半導体層８７上に、２個のｎオーミック電極３３５、３３６が設けられている。２個のｎオーミック電極３３５、３３６間におけるｎ型の半導体層８７が電流制限抵抗ＲＬである。

アイランド３０４は、アイランド３０３と同様に構成されている。ｐ型の半導体層８８が除去されて露出されたｎ型の半導体層８７上に、３個のｎオーミック電極３３７、３３８、３３９が設けられている。そして、ｎオーミック電極３３７、３３８間におけるｎ型の半導体層８７が結合抵抗Ｒｃ、ｎオーミック電極３３８、３３９間におけるｎ型の半導体層８７が電源線抵抗Ｒｇである。

アイランド３０５は、アイランド３０４と同様に構成され、スタート抵抗Ｒｓと電源線抵抗Ｒｇが設けられている。アイランド３０６、３０７は、アイランド３０３と同様に構成され、電流制限抵抗Ｒ１、Ｒ２が設けられている。

アイランド３００の露出したｎ型の半導体層８５上に、ｎオーミック電極３３８が設けられている。ｎ型の半導体基板８０の裏面には、裏面電極７９が設けられている。

次に、接続関係を説明する。なお、図３（ａ）では、接続に用いられる配線（電源線７１、シフト信号線７２－１、７２－２、電圧供給線７４）を直線で示している。
アイランド３０１の発光制御サイリスタＳ（１）のアノードＡ電極であるｐオーミック電極３２１は、発光電圧ＶＬＤが供給される電圧供給線７４に接続されている。アイランド３０１の発光制御サイリスタＳ（１）のｎゲートＧｎ電極であるｎオーミック電極３３１は、アイランド３０２の結合トランジスタＱ（１）のコレクタＣｓ電極であるｎオーミック電極３３２に接続されている。ｎオーミック電極３３２は、アイランド３０３に設けられた電流制限抵抗ＲＬのｎオーミック電極３３６に接続されている。アイランド３０３のｎオーミック電極３３５は、電圧供給線７４に接続されている。

アイランド３０２のシフトサイリスタＴ（１）のアノードＡ電極であるｐオーミック電極３２２は、シフト信号線７２－１に接続されている。シフト信号線７２－１は、アイランド３０６に設けられた電流制限抵抗Ｒ１を介して、シフト信号ｐ１が供給されるφ１端子に接続されている。アイランド３０２のシフトサイリスタＴ（１）のｎゲートＧｎ電極であるｎオーミック電極３３３は、アイランド３０５に設けられた電源線抵抗Ｒｇとスタート抵抗Ｒｓとの接続点であるｎオーミック電極（符号なし）に接続されている。アイランド３０２の結合トランジスタＱ（１）のコレクタＣｆ電極であるｎオーミック電極３３４は、アイランド３０４の結合抵抗Ｒｃの一方のｎオーミック電極３３７に接続されている。

アイランド３０４の結合抵抗Ｒｃの他方のｎオーミック電極３３８は、シフトサイリスタＴ（２）のｎゲートＧｎ電極であるｎオーミック電極（符号なし）に接続されている。アイランド３０４の電源線抵抗Ｒｇの他方の電極であるｎオーミック電極３３９は、電源電位ＶＧＫが供給される電源線７１に接続されている。

アイランド３０５のスタート抵抗Ｒｓの一方のｎオーミック電極（符号なし）は、シフト信号線７２－２に接続されている。アイランド３０５の電源線抵抗Ｒｇの他方のｎオーミック電極（符号なし）は、電源線７１に接続されている。シフト信号線７２－２は、アイランド３０７に設けられた電流制限抵抗Ｒ２を介してシフト信号ｐ２（φ２）が供給されるφ２端子に接続されている。

なお、シフト信号線７２－１は、奇数番号のシフトサイリスタＴのアノードＡ電極であるｐオーミック電極に接続され、シフト信号線７２－２は、偶数番号のシフトサイリスタＴのアノードＡ電極であるｐオーミック電極に接続されている。

他のシフトサイリスタＴ、結合トランジスタＱ、発光制御サイリスタＳ、及びＶＣＳＥＬは、シフトサイリスタＴ（１）、結合トランジスタＱ（１）、発光制御サイリスタＳ（１）及びＶＣＳＥＬ（１）と同様に構成されている。

アイランド３００の露出したｎ型の半導体層８５のｎオーミック電極３３８は、接地電位ＧＮＤが供給されるＧＮＤ端子になっている。そして、ｎ型の半導体基板８０の裏面の裏面電極７９は、ドライバ電圧Ｖｄｒｖが供給されるＶｄｒｖ端子である。

シフトサイリスタＴ、結合トランジスタＱは、発光制御サイリスタＳ及びＶＣＳＥＬが構成される層と等価な積層半導体層（構造体）上に設けられている。しかし、ｎ型の半導体層８５にｎオーミック電極３３８を設けて、接地電位ＧＮＤに設定している。一方、ｎ型の半導体基板８０の裏面の裏面電極７９には、ドライバ電圧Ｖｄｒｖ（≧０Ｖ）が供給される。すなわち、ｐ型の半導体層８３のアノードＡの電位は、ｎ型の半導体層８１のカソードＫの電位より必ず低くなり、ｎ型の半導体層８１、活性層８２、ｐ型の半導体層８３で形成されるｐｎ接合は順方向にならない。よって、アイランド３００に含まれる半導体層８５は裏面電極７９から絶縁されている。このように、発光部１１とシフト部１２とが電気的に分離されていることにより、ＶＣＳＥＬに供給する発光電流が接地電位側（接地側）でオン／オフされる。

以上説明したように、発光装置１０は、１の半導体で構成された半導体基板８０に設けられている。

図４は、第１の実施の形態が適用される、光源装置１を動作させるタイミングチャートである。横軸は時間であって、時刻ａ～時刻ｒのアルファベット順に経過するとする。なお、時刻ｃ～時刻ｄの間に、時刻ｃ_１～ｃ_６を設け、時刻ｑ～時刻ｒの間に、時刻ｑ_１～ｑ_６を設けている。図４では、シフト信号ｐ１、ｐ２及び発光信号ｐＩの時間に対する変化を示し、オン状態になるシフトサイリスタＴ、発光制御サイリスタＳ及びＶＣＳＥＬの番号を表記している。なお、発光制御サイリスタＳ及びＶＣＳＥＬを、Ｓ／ＶＣＳＥＬと表記する。

ここでは、図１に示した発光装置１０において、ＶＣＳＥＬ（１）とＶＣＳＥＬ（６）とを発光させるとする。なお、初期状態からＶＣＳＥＬ（１）を発光させた後、発光装置１０を初期状態に戻したのちに、ＶＣＳＥＬ（６）を発光させている。つまり、ＶＣＳＥＬ（１）及びＶＣＳＥＬ（６）を、発光させる。このようにすることで、ＶＣＳＥＬを任意に選んで発光させられる。言い換えると、ＶＣＳＥＬをランダムに発光させられる。

図２で説明したように、ＶＣＳＥＬ（１）は、シフトサイリスタＴ（１）をオン状態にすることで発光させられる。ＶＣＳＥＬ（６）は、シフトサイリスタＴ（６）をオン状態にすることで発光させられる。なお、ＶＣＳＥＬ（１）を、時刻ｂ、時刻ｃ_１、時刻ｃ_２、時刻ｃ_３、時刻ｃ_４、時刻ｃ_５、時刻ｃ_６において、間欠的に発光させている。また、ＶＣＳＥＬ（６）を、時刻ｐ、時刻ｑ_１、時刻ｑ_２、時刻ｑ_３、時刻ｑ_４、時刻ｑ_５、時刻ｑ_６において、間欠的に発光させている。なお、間欠的な個々の発光を発光パルスと表記する。発光パルス間の間隔（例えば、発光パルスが消光した時刻ｃから次の発光パルスが発光する時刻ｃ_１までの期間）は、発光パルス間で同じである。さらに、発光パルスのパルス幅（例えば、発光パルスが発光した時刻ｂから発光パルスが消光する時刻ｃまでの期間）は、発光パルス間で同じである。このように間欠的に発光させると、発光制御サイリスタＳを発光可能な状態に維持しやすく、一旦シフトサイリスタＴで発光可能な状態にした後は、シフトサイリスタＴのオンにかかわらず、再発光させやすくなる。発光パルスのパルス幅を発光パルス幅、発光パルス間の間隔を発光パルス間隔と表記することがある。なお、間欠的に発光させていればよく、各発光パルスのパルス幅とパルス間隔とを異ならせてもよい。各発光パルスのパルス幅とパルス間隔とを同じにしなくてもよいが、同じにすると制御しやすい。なお、発光パルス間隔を再発光可能な期間よりも長くしてしまうと、再発光が不能になってしまうので、発光パルス間隔は再発光可能のうちに再び発光パルスがくるようにしている。

図１を参照しつつ、図４のタイミングチャートを詳細に説明する。
時刻ａの前は、初期状態である。初期状態とは、電源線７１が電源電位ＶＧＫ（５Ｖ）、接地線７３が接地電位ＧＮＤ（０Ｖ）に設定され、シフト信号ｐ１（φ１）、ｐ２（φ２）が「Ｌ」（０Ｖ）であり、ドライバＤｒｖはオフであって、ドライバ電圧線７５にドライバ電圧Ｖｄｒｖが供給されていない状態である。このとき、シフトサイリスタＴ（１）は、オン状態に移行可能な状態になっている。

時刻ａにおいて、シフト信号ｐ１を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させると、シフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。そして、発光制御サイリスタＳ（１）のアノードＡ－ｎゲートＧｎ間が順バイアスになり、ＶＣＳＥＬ（１）が発光可能な状態になる。
時刻ｂにおいて、発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させる。ドライバＤｒｖがオフからオンになり、ドライバ電圧Ｖｄｒｖが接地電位ＧＮＤ（０Ｖ）になる。すると、発光制御サイリスタＳ（１）がターンオンして、発光制御サイリスタＳ（１）のアノードＡ－ＶＣＳＥＬ（１）のカソードＫ間に、発光電圧ＶＬＤ（５Ｖ）が印加される。すると、直列接続された発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）とに電流が流れて、ＶＣＳＥＬ（１）が発光する。

時刻ｃにおいて、シフト信号ｐ１を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させると、シフトサイリスタＴ（１）がターンオフしてオン状態からオフ状態に移行する。
また、時刻ｃにおいて、発光信号ｐＩを「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させると、発光制御サイリスタＳ（１）のアノードＡ－ＶＣＳＥＬ（１）のカソードＫ間に電流が流れなくなり、ＶＣＳＥＬ（１）が発光を停止（消光）する。
この後、時刻ｃから時刻ｄまでの間において、発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）へ、「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）へと４回変化させることで、ＶＣＳＥＬ（１）を４回発光させている。

時刻ｃから時刻ｄまでの間において、シフト信号ｐ１（φ１）は「Ｌ」（０Ｖ）であって、シフトサイリスタＴ（１）はオフ状態であって、シフトサイリスタＴ（１）及び結合トランジスタＱ（１）には電流が流れていない。他のシフトサイリスタＴも同様である。よって、シフト部１２（図１参照）において、電力が消費されることが抑制される。つまり、結合トランジスタＱ（１）からのオン信号の維持が不要な際には、オン信号を維持しないようにしている。

時刻ｄにおいて、初期状態になる。このとき、シフトサイリスタＴ（１）は、オン状態に移行可能な状態になっている。

時刻ｅにおいて、シフト信号ｐ１を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させると、時刻ａと同様に、シフトサイリスタＴ（１）がターンオンしてオフ状態からオン状態に移行する。
時刻ｆにおいて、シフト信号ｐ２を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させると、シフトサイリスタＴ（２）がターンオンする。

時刻ｇにおいて、シフト信号ｐ１を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させると、シフトサイリスタＴ（１）がターンオフする。
以下順に、時刻ｈにおいて、シフトサイリスタＴ（３）をターンオンさせ、時刻ｉにおいて、シフトサイリスタＴ（２）をターンオフさせる。さらに。時刻ｊにおいて、シフトサイリスタＴ（４）をターンオンさせ、時刻ｋにおいて、シフトサイリスタＴ（３）をターンオフさせる。時刻ｌにおいて、シフトサイリスタＴ（５）をターンオンさせ、時刻ｍにおいて、シフトサイリスタＴ（４）をターンオフさせる。時刻ｎにおいて、シフトサイリスタＴ（６）をターンオンさせ、時刻ｏにおいて、シフトサイリスタＴ（５）をターンオフさせる。このとき、発光制御サイリスタＳ（６）のアノードＡ－ｎゲートＧｎ間が順バイアスになって、ＶＣＳＥＬ（６）が発光可能な状態になる。

時刻ｐにおいて、発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させる。ドライバＤｒｖがオフからオンになり、ドライバ電圧Ｖｄｒｖが接地電位ＧＮＤ（０Ｖ）になる。すると、時刻ｂと同様に、ＶＣＳＥＬ（６）が発光する。

時刻ｑにおいて、シフト信号ｐ２を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させると、シフトサイリスタＴ（６）がターンオフする。
また、時刻ｑにおいて、発光信号ｐＩを「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させると、ＶＣＳＥＬ（６）が発光を停止（消光）する。
この後、時刻ｑから時刻ｒまでの間において、発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）へ、「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）へと４回変化させることで、ＶＣＳＥＬ（６）を４回発光させている。

時刻ｑから時刻ｒまでの間において、シフト信号ｐ２（φ２）は「Ｌ」（０Ｖ）であって、シフトサイリスタＴ（６）はオフ状態であって、シフトサリスタＴ（６）及び結合トランジスタＱ（６）には、電流が流れていない。他のシフトサイリスタＴ及び結合トランジスタＱも同様である。よって、シフト部１２（図１参照）において、電力が消費されることが抑制される。つまり、結合トランジスタＱ（６）からのオン信号の維持が不要な際には、オン信号を維持しないようにしている。

以上説明したように、シフト部１２は、隣接する２個のシフトサイリスタＴの内、シフトの川上に位置するシフトサイリスタＴがオン状態にした後、シフトの川下に位置するシフトサイリスタＴをオン状態にし、その後、シフトの川上に位置するシフトサイリスタＴをオフ状態にする。このように、シフト部１２では、隣接する２個のシフトサイリスタＴが同時にオン状態になる期間（例えば、時刻ｆから時刻ｇまでの間）を設けた、位相を１８０度ずらしたシフト信号（シフト信号ｐ１及びシフト信号ｐ２）により、シフトサイリスタＴのシフト動作によりオン状態がシフトされる。

図５は、第１の実施の形態が適用されない、光源装置１を動作させるタイミングチャートである。なお、このタイミングチャートを従来例と表記する。発光装置１０は、同じであり、図５の横軸は、図４と同様である。

図５に示す従来例では、ＶＣＳＥＬ（１）の発光を間欠的に繰り返す時刻ｃから時刻ｄまでの期間において、シフトサイリスタＴ（１）をオン状態に保持している。同様に、ＶＣＳＥＬ（６）が発光を間欠的に繰り返す時刻ｑから時刻ｒまでの期間において、シフトサイリスタＴ（６）をオン状態に維持している。これらの期間において、シフトサイリスタＴ（１）又はシフトサイリスタＴ（６）には、オン状態を保持する電流が流れ続けている。よって、従来例は、図４に示した第１の実施の形態が適用されるタイミングチャートで示した光源装置１の動作に比べ、電力の消費が多い。

次に、シフトサイリスタＴをオフ状態にした期間（例えば、図４における時刻ｃから時刻ｄまでの期間）において、ＶＣＳＥＬを間欠的に発光させることを説明する。

図６は、発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）との直列接続において、発光制御サイリスタＳ（１）における電圧及びＶＣＳＥＬ（１）の発光電流を示す図である。図６（ａ）は、設定したタイミングチャート、図６（ｂ）は、発光制御サイリスタＳ（１）の電圧及びＶＣＳＥＬ（１）の発光電流である。図６（ａ）は、図４に示したタイミングチャートの時刻ａから始まる一部である。なお、時刻ｃから時刻ｄ（図４参照）までの間に、時刻ｓから時刻ｙをアルファベット順に追加している。図６（ｂ）では、横軸が時間（ｎｓ）、左縦軸が発光制御サイリスタＳ（１）のｐゲートＧｐ、ｎゲートＧｎ、カソードＫの電圧（Ｖ）である。また、右縦軸がＶＣＳＥＬ（１）の発光電流（ｍＡ）である。

図６（ａ）の設定したタイミングチャートを説明する。
時刻ａにおいて、シフト信号ｐ１を「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させて、シフトサイリスタＴ（１）をターンオンさせる。時刻ｂにおいて、発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させて、ＶＣＳＥＬ（１）を発光させる。この時刻を図６（ｂ）の時間軸における１００ｎｓとする。そして、時刻ｂから１０ｎｓ経過した時刻ｃにおいて、シフト信号ｐ１を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させて、シフトサイリスタＴ（１）をターンオフさせる。時刻ｃから１０ｎｓ経過した時刻ｓにおいて、発光信号ｐＩを「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させて、ＶＣＳＥＬ（１）を消光させる。時刻ｓから１００ｎｓ休止した時刻ｔにおいて再び発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させて、ＶＣＳＥＬ（１）を再発光させる。この後、時刻ｂから時刻ｔの発光信号ｐＩを繰り返させる。つまり、ＶＣＳＥＬ（１）は、１００ｎｓの時刻ｂから２０ｎｓ間発光して消光し、１００ｎｓ休止させた後に２０ｎｓ再発光させる。そして、同じ時間間隔で再発光を繰り返させる。ここで、時刻ｂから時刻ｓまでが発光パルスであり、時刻ｂから時刻ｓまでの期間が発光パルスの幅、時刻ｓから時刻ｔまでの期間が発光パルスのパルス間隔である。他の場合も同様である。発光パルスのパルス間隔を発光間隔と表記することがある。

図６（ｂ）は、図１における発光電流制限抵抗ＲＩを１００Ω、電源ＶＳ１が供給する電源電位ＶＧＫと電源ＶＳ２が供給する発光電圧ＶＬＤとを共に５Ｖとし、ドライバＤｒｖのオン抵抗Ｒｏｎを１Ω、オフ抵抗Ｒｏｆｆを１ＭΩとして、シミュレーションした結果である。ｐゲートＧｐは取り出していないが、図６（ｂ）には、ｐゲートＧｐの電圧を示している。

図７は、発光制御サイリスタＳ（１）とＶＣＳＥＬ（１）との等価回路である。図７（ａ）は、等価回路、図７（ｂ）は、半導体層及びｐｎ接合の寄生容量を示す図である。図７（ｂ）には、ＶＣＳＥＬ（１）における、カソードＫを構成するｎ型の半導体層８１、アノードＡを構成するｐ型の半導体層８３と、発光制御サイリスタＳにおける、カソードＫを構成するｎ型の半導体層８５、ｐゲートＧｐを構成するｐ型の半導体層８６、ｎゲートＧｎを構成するｎ型の半導体層８７、アノードＡを構成するｐ型の半導体層８８を示している（図３（ｂ）参照）。活性層８２、トンネル接合層８４を省略している。

ＶＣＳＥＬ（１）における、カソードＫ（ｎ型の半導体層８１）とアノードＡ（ｐ型の半導体層８３）とのｐｎ接合に寄生容量Ｃｖが存在する。発光制御サイリスタＳ（１）における、カソードＫ（ｎ型の半導体層８５）とｐゲートＧｐ（ｐ型の半導体層８６）とのｐｎ接合に寄生容量Ｃｇｋ、ｐゲートＧｐ（ｐ型の半導体層８６）とｎゲートＧｎ（ｎ型の半導体層８７）とのｐｎ接合に寄生容量Ｃｇｇ、ｎゲートＧｎ（ｎ型の半導体層８７）とアノードＡ（ｐ型の半導体層８８）とのｐｎ接合に寄生容量Ｃａｇが存在する。なお、ＶＣＳＥＬ（１）のアノードＡ（ｐ型の半導体層８３）と発光制御サイリスタＳ（１）のカソードＫ（ｎ型の半導体層８５）との間にはトンネル接合層８４が存在して同電位となる。よって、ＶＣＳＥＬのアノードＡ（ｐ型の半導体層８３）と発光制御サイリスタＳ（１）のカソードＫ（ｎ型の半導体層８５）との間には寄生容量を生じない。

図７（ａ）、（ｂ）を参照して、図６（ａ）のタイミングチャートを説明する。
時刻ａにおいて、シフトサイリスタＴ（１）がターンオンすると、結合トランジスタＱ（１）のコレクタＣｓが、発光制御サイリスタＳのｎゲートＧｎから電流を引き込み始める。ここで、発光電圧ＶＬＤ（電圧供給線７４）が５Ｖであるので、発光制御サイリスタＳ（１）のアノードＡの電圧は、５Ｖである。よって、発光制御サイリスタＳ（１）のアノードＡとｎゲートＧｎとの間が順バイアスになり、ｎゲートＧｎは、アノードＡの電圧から順方向電圧Ｖｄ（１．５Ｖ）を引いた３．５Ｖになる。ｐゲートＧｐの電圧は、アノードＡの電圧から飽和電圧Ｖｃ（０．３Ｖ）を引いた４．７Ｖになる。また、カソードＫの電圧は、ＶＣＳＥＬ（１）の順方向電圧Ｖｄ（１．５Ｖ）が加味されて、ｐゲートＧｐの電圧より２×Ｖｄ低い１．７Ｖになる。これが、図６（ａ）の時刻ｂの直前の状態であり、図６（ｂ）の時間軸における１００ｎｓの直前の状態である。

時刻ｂにおいて、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）になってドライバＤｒｖがオンになると、ＶＣＳＥＬのカソードＫが接続されたドライバ電圧線７５は、ドライバＤｒｖ、発光電流制限抵抗ＲＩを介して、接地電位ＧＮＤになる。これにより、発光制御サイリスタＳ（１）がターンオンし、ＶＣＳＥＬ（１）が発光する。図６（ｂ）に示すシミュレーション結果では、発光電流が流れることで、ｎゲートＧｎ、ｐゲートＧｐ、カソードＫの各電圧が、３．２Ｖ、４．７Ｖ、１．７Ｖ程度になっている。

時刻ｃにおいて、シフト信号ｐ１が「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行しても、ＶＣＳＥＬ（１）が発光しているので、ｎゲートＧｎの電圧は変化しない。

時刻ｓにおいて、発光信号ｐＩが「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）になってドライバＤｒｖがオフになると、ドライバＤｒｖは、１Ωのオン抵抗Ｒｏｎから１ＭΩのオフ抵抗Ｒｏｆｆに切り替わる。オフ抵抗Ｒｏｆｆが大きいと、発光制御サイリスタＳ（１）のアノードＡ－ＶＣＳＥＬ（１）のカソードＫとの間の電流は、保持電流以下となり、発光制御サイリスタＳがターンオフしオン状態からオフ状態に移行して、ＶＣＳＥＬ（１）が消光する。このとき、ｎゲートＧｎは電流制限抵抗ＲＬを介して発光電圧ＶＬＤ（５Ｖ）の電圧供給線７４に接続されているので、ｎゲートＧｎの電圧が、発光電圧ＶＬＤ（５Ｖ）に向かって上昇する。すなわち、寄生容量Ｃａｇ（容量をＣａｇとする）が電流制限抵抗ＲＬ（抵抗値をＲＬとする）を介して、ＲＬ×Ｃａｇの時定数で放電する。一方、寄生容量Ｃｇｇ、Ｃｇｋ、Ｃｖに蓄積された電荷は移動できないので、ｎゲートＧｎの電圧が上昇した分だけｐゲートＧｐ、カソードＫの電圧が上昇する。図６（ｂ）では、ｎゲートＧｎ、ｐゲートＧｐ、カソードＫの電圧は、５Ｖ、６Ｖ、３Ｖ程度になっている。

時刻ｔにおいて、発光信号ｐＩが「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）になってドライバＤｒｖが再びオンになると、ＶＣＳＥＬ（１）のカソードＫが接続されたドライバ電圧線７５が急に接地電位ＧＮＤ（０Ｖ）に向かって変化する。このため、寄生容量Ｃａｇ、Ｃｇｇ、Ｃｇｋを貫通する変位電流が流れ、これをしきい電流として発光制御サイリスタＳ（１）がターンオンし、ＶＣＳＥＬ（１）が発光する。
時刻ｕにおいて、発光信号ｐＩが「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）になってドライバＤｒｖがオフになると、時刻ｓと同様にして、発光制御サイリスタＳがターンオフし、ＶＣＳＥＬ（１）が消光する。時刻ｓから時刻ｔまでを繰り返すことにより、ＶＣＳＥＬ（１）は、間欠的に複数回発光する。

発光制御サイリスタＳのオフ状態（オフ）、又は発光制御サイリスタＳをオフにするとは、発光制御サイリスタＳのオン状態を維持する信号が供給されていないという意味であって、発光制御サイリスタＳをオフにする信号を供給するという意味ではない。上述したように、結合トランジスタＱのコレクタＣｓがオフ状態になると、発光制御サイリスタＳのｎゲートＧｎに発光制御サイリスタＳをオン状態に移行可能な状態にする信号が供給されなくなる。しかし、発光制御サイリスタＳは、蓄積された電荷によりオン状態に移行可能な状態がしばらくの間維持されている。

図６（ａ）では、時刻ｃにおいて、シフト信号ｐ１を「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させて、シフトサイリスタＴ（１）をターンオフさせてから、時刻ｓにおいて、発光信号ｐＩを「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させて、ＶＣＳＥＬ（１）を消光させている。このようにすることで、発光制御サイリスタＳ（１）のカソードＫを高い電圧に設定して、ＶＣＳＥＬ（１）の再発光が確実に行える。図６（ａ）では、シフトサイリスタＴ（１）をターンオフさせる前に、ＶＣＳＥＬ（１）を１回発光させているが、複数回発光させてもよい。

図８は、ドライバＤｒｖのオフ抵抗Ｒｏｆｆを変更した場合における、発光制御サイリスタＳ（１）のカソードＫの電圧と、ＶＣＳＥＬ（１）の発光電流を示す図である。図８は、オフ抵抗Ｒｏｆｆを、５０ｋΩ、１００ｋΩ、２００ｋΩ、５００ｋΩ及び１ＭΩとして、シミュレーションした結果である。なお、設定したタイミングチャートは、図６（ａ）である。

オフ抵抗Ｒｏｆｆが小さいほど、ＶＣＳＥＬ（１）を消光した後の、発光制御サイリスタＳ（１）のカソードＫの電圧の低下が大きい。オフ抵抗Ｒｏｆｆを１００ｋΩ、２００ｋΩ、５００ｋΩ及び１ＭΩとした場合、図６（ａ）の発光制御サイリスタＳ（１）をオフ状態にした後、つまりシフト部１２をオフにした後の時刻ｔにおいて、再発光する。つまり、シフト部１２をオフにした後であっても、ＶＣＳＥＬ（１）を間欠的に複数回発光させられる（再発光が可能になる）。

一方、オフ抵抗Ｒｏｆｆを５０ｋΩとした場合では、図６（ａ）の発光制御サイリスタＳ（１）をオフ状態にした後、つまりシフト部１２をオフにした後の時刻ｔにおいて、発光しない。これは、ドライバＤｒｖをオンにしても、ＶＣＳＥＬ（１）のカソードＫが接続されたドライバ電圧線７５の電圧変化が小さく、変位電流が小さいため、発光制御サイリスタＳ（１）がターンオンしないことによる。

シミュレーションにおいて、発光制御サイリスタＳ（１）がターンオンしなくなるカソードＫの電圧は、０．９Ｖ未満であった。発光制御サイリスタＳがターンオンしなくなり、ＶＣＳＥＬ（１）は、再発光しなくなる（再発光が不能になる）。カソードＫの電圧は、各ｐｎ接合の寄生容量（図７（ｂ）の寄生容量Ｃｇｇ、Ｃｇｋ、Ｃｖ）、発光制御サイリスタＳのしきい電流、及びドライバ電圧線７５の電圧変化の速さｄＶ／ｄｔなどで決まる。発光制御サイリスタＳは、容量部の一例であり、直列接続された発光制御サイリスタＳとＶＣＳＥＬとは、容量部を有する発光素子の一例である。

シフト部１２をオフにした後、ＶＣＳＥＬを間欠的に発光させるには、ドライバＤｒｖのオフ抵抗Ｒｏｆｆが大きいことがよい。前述したように、一度オン状態にしたＶＣＳＥＬは、発光制御サイリスタＳのカソードＫの電圧が０．９Ｖ未満になると再発光が不能になると説明した。図８に示したように、発光制御サイリスタＳのカソードＫの電圧は、オフ抵抗Ｒｏｆｆが大きいほど、低下が少ない。しかし、オフ抵抗Ｒｏｆｆが大きすぎると、一度オン状態にしたＶＣＳＥＬの再発光が可能な期間が長くなる。つまり、一度オン状態にしたＶＣＳＥＬの再発光が不能になってから別のＶＣＳＥＬを発光させるため、一度オン状態にしたＶＣＳＥＬの再発光が可能な期間が長いと、別のＶＣＳＥＬを発光させるまでの期間（休止期間）を長く設定することになる。

図９は、ドライバＤｒｖのオフ抵抗Ｒｏｆｆを変更した場合における、発光制御サイリスタＳ（１）のカソードＫの電圧と、ＶＣＳＥＬ（１）の発光電流を示す他の図である。図９（ａ）は、発光電流の全体を示し、（ｂ）は、図９（ａ）における発光電流を拡大した図である。図９（ａ）、（ｂ）は、オフ抵抗Ｒｏｆｆを、５０ｋΩ及び３０ｋΩとして、シミュレーションした結果である。なお、設定したタイミングチャートは、図６（ａ）であり、オフ抵抗Ｒｏｆｆが５０ｋΩは、図８のオフ抵抗Ｒｏｆｆが５０ｋΩと同じである。

オフ抵抗Ｒｏｆｆを小さくすると、ドライバＤｒｖをオフにした後、発光制御サイリスタＳのカソードＫの電圧は、速やかに０Ｖに近づく。しかし、オフ抵抗Ｒｏｆｆを小さくしすぎると、ドライバＤｒｖをオフにした後も発光制御サイリスタＳに保持電流以上の電流が流れ続けて、発光制御サイリスタＳ（１）がオフしないようになる。

図９（ａ）に示すように、オフ抵抗Ｒｏｆｆが５０ｋΩの場合には、時刻ｔにおいて、２回目の発光をしない。しかし、オフ抵抗Ｒｏｆｆが３０ｋΩの場合には、時刻ｔにおいて、再発光する。そして、その以降の時刻ｖ、ｘにおいても、再発光する。図９（ｂ）に示すように、発光電流を拡大すると、オフ抵抗Ｒｏｆｆが５０ｋΩでは、ドライバＤｒｖがオフである期間において、発光電流が低下し、時刻ｕ以降ではほぼ０Ａになっている。一方、オフ抵抗Ｒｏｆｆが３０ｋΩでは、ドライバＤｒｖがオフである期間において、発光電流が０．０７ｍＡ流れている。つまり、発光制御サイリスタＳ（１）に保持電流以上の電流が流れつづけ、発光制御サイリスタＳ（１）がオン状態を保持している。

以上のことから、ドライバＤｒｖのオフ抵抗Ｒｏｆｆは、ＶＣＳＥＬの再発光が可能な期間において、ＶＣＳＥＬを再発光が可能な状態に維持され、且つ、再発光が不能になるまでの期間（休止期間）が長すぎないように設定されることを要する。さらに、ドライバＤｒｖのオフ抵抗Ｒｏｆｆは、ドライバＤｒｖがオフである期間において、発光制御サイリスタＳに保持電流以上の電流を流さないように設定されることを要する。言い換えれば、ドライバＤｒｖのオフ抵抗Ｒｏｆｆは、予め定められた再発光が不能になるまでの期間（休止期間）に応じて設定される。

上記したように、ＶＣＳＥＬの再発光が可能な期間、及び再発光が不能になるまでの期間（休止期間）は、ドライバＤｒｖのオフ抵抗Ｒｏｆｆによって決められる。しかし、再発光が可能な期間を、ドライバＤｒｖのオフ抵抗Ｒｏｆｆに決められる期間より、長く設定したい場合がある。

図１０は、ＶＣＳＥＬの再発光が可能な期間を長く設定する方法を説明するタイミングチャートである。図１０は、図４に示したタイミングチャートと同様である。図４のタイミングチャートでは、時刻ｃ_１、時刻ｃ_２、時刻ｃ_４、時刻ｃ_５、時刻ｑ_１、時刻ｑ_２、時刻ｑ_４、時刻ｑ_５に発光パルスを設けている。しかし、図１０のタイミングチャートでは、時刻ｃ_１、時刻ｃ_２、時刻ｃ_４、時刻ｃ_５、時刻ｑ_１、時刻ｑ_２、時刻ｑ_４、時刻ｑ_５では、図４の場合に比べＶＣＳＥＬに流れる電流が少なくなるように、発光信号ｐＩを小さくしている。このようにすると、ＶＣＳＥＬの光量を抑制ししつつ、発光制御サイリスタＳのカソードＫの電圧が、ＶＣＳＥＬを発光させた場合と同様に上昇して、再発光が可能な状態になる。この場合の発光パルスを保持パルスと表記する。つまり、時刻ｂ、時刻ｃ_３、時刻ｃ_６、時刻ｐ、時刻ｑ_３、時刻ｑ_６でのパルスは、発光パルスであるが、時刻ｃ_１、時刻ｃ_２、時刻ｃ_４、時刻ｃ_５、時刻ｑ_１、時刻ｑ_２、時刻ｑ_４、時刻ｑ_５でのパルスは、保持パルスである。図４の保持パルスを用いない場合において、ＶＣＳＥＬ（１）の再発光が可能な期間を時刻ｃから時刻ｃ_１とした場合、図１０の保持パルスを用いる場合には、ＶＣＳＥＬ（１）の再発光が可能な期間は、時刻ｃから時刻ｃ_３と３倍になる。図１０では、発光パルス間に２個の保持パルスを設けているが、２個を超える保持パルスを設けてもよい。保持パルスを設けることで、ＶＣＳＥＬの再発光が可能な期間を任意の期間に延ばせる。

図１０では、ＶＣＳＥＬ（１）及びＶＣＳＥＬ（６）に対する、保持パルス間の間隔、及び保持パルスと発光パルスとの間隔（区別しない場合は、パルス間隔と表記する。）を同じにしている。また、発光パルス及び保持パルスの幅を同じにしている。しかし、パルス間隔は、再発光が可能な期間が継続するように設定すればよい。同様に、保持パルスの幅も、再発光が可能な期間が継続するように設定すればよい。そして、保持パルスによるＶＣＳＥＬの光量は発光パルスに比べて小さく、且つ、電圧変化の速さｄＶ／ｄｔなどを発光制御サイリスタＳが発光可能な状態になる程度の大きさになるようにするとよい。その条件を満たすのであれば、実質的に発光していない状態も可能である。保持パルスによる発光を嫌う場合には、電流値をＶＣＳＥＬのしきい電流以下となるように選べばよい。なお、保持パルスは最初の発光パルスの前に入れてもよい。その場合、シフトサイリスタＴをオフするタイミングは最初の発光パルスの後の方がなおよい。

［第２の実施の形態］
第１の実施の形態では、ドライバＤｒｖのオフ抵抗Ｒｏｆｆは、１つであるとした。
第２の実施の形態では、ドライバＤｒｖのオフ抵抗Ｒｏｆｆ値が切替えられるようになっている。

図１１は、第２の実施の形態が適用される光源装置２を説明する図である。光源装置２の制御部５０は、第１の実施の形態におけるドライバＤｒｖの代わりに、２個のドライバＤｒｖ１、Ｄｒｖ２を備える。ドライバＤｒｖ１は、オン抵抗Ｒｏｎ１、オフ抵抗Ｒｏｆｆ１である。ドライバＤｒｖ２は、オン抵抗Ｒｏｎ２、オフ抵抗Ｒｏｆｆ２である。オン抵抗Ｒｏｎ１とオン抵抗Ｒｏｎ２は、同じであってもよく異なっていてもよい。一方、オフ抵抗Ｒｏｆｆ１とオフ抵抗Ｒｏｆｆ２とは、異なっている（例えば、Ｒｏｆｆ１＞Ｒｏｆｆ２）。そして、ドライバＤｒｖ１とドライバＤｒｖ２とは、スイッチＳＷを介して、発光電流制限抵抗ＲＩに接続されている。スイッチを切り替えることにより、ドライバＤｒｖ１とドライバＤｒｖ２とが切り換えられる。スイッチは、オフ抵抗Ｒｏｆｆ１及びオフ抵抗Ｒｏｆｆ２のいずれより抵抗値が大きいＮＭＯＳトランジスタなどでよい。

オフ抵抗Ｒｏｆｆ２が小さいドライバＤｒｖ２では、オフ抵抗Ｒｏｆｆ１が大きいドライバＤｒｖ１に比べ、発光制御サイリスタＳのカソードＫの電圧が低下する速度が速い。このため、ＶＣＳＥＬが間欠的に発光する期間が短くなる。そして、再発光が不能になるまでの期間（休止期間）が短くなる。よって、ドライバＤｒｖ１とドライバＤｒｖ２とで切り替えることで、間欠的に発光させる期間を設定してもよい。また、ドライバＤｒｖ１とドライバＤｒｖ２とで切り替えることで、休止期間を設定してもよい。

なお、オフ抵抗Ｒｏｆｆ値を変更する方法として、ＮＭＯＳトランジスタのソース－ドレイン間に、スイッチを介して、ＮＭＯＳトランジスタのオフ時の抵抗より抵抗値が小さく、且つ、抵抗値の異なる複数の抵抗を並列に接続してもよい。スイッチを切り替えることで、ドライバＤｒｖのオフ抵抗Ｒｏｆｆ値が変更され、再発光が可能な期間の選択が可能になる。

［第３の実施の形態］
第１の実施の形態が適用される光源装置１、及び第２の実施の形態が適用される光源装置２では、再発光が不能になるまでの期間（休止期間）は、ドライバＤｒｖのオフ抵抗Ｒｏｆｆによって決められた。第３の実施の形態が適用される光源装置３では、休止期間を短く設定するために、再発光しない状態に消去する消去パルスを設けている。消去パルスを設けると、間欠的に複数回発光させたことで発光制御サイリスタがオンしっぱなしになりやすくなっている場合や、誤動作で発光制御サイリスタがオンしてしまっていた場合などに、ＶＣＳＥＬが誤発光することが抑制される。さらに、消去パルスを設けないと、前に発光させたＶＣＳＥＬの再発光を抑制するためには、このＶＣＳＥＬに接続された発光制御サイリスタＳに電荷がなくなるまでの期間（休止期間）待たなければならない。このため、別のＶＣＳＥＬを発光させるタイミングが遅くなり、次々に発光させるＶＣＳＥＬを切り替えて高速駆動したい場合などに、高速駆動がしにくい。よって、消去パルスを設けることで、休止期間が短くなって、高速駆動がしやすくなる。

図１２は、第３の実施の形態が適用される光源装置３を説明する図である。光源装置３の制御部５０は、図１に示した光源装置１の制御部５０に、ドライバＤｒｖ３と消去電流制限抵抗ＲＪとをさらに備える。ドライバＤｒｖ３は、例えばＮＭＯＳトランジスタをドライバ素子として、ゲートに印加される消去信号ｐＪによりオン／オフされる。ドライバＤｒｖ３のＮＭＯＳトランジスタは、ソースが接地され、ドレインが消去電流制限抵抗ＲＪを介して、Ｖｄｒｖ端子に接続されている。消去信号ｐＪは、接地電位ＧＮＤ（「Ｌ」（０Ｖ））と電源電位ＶＧＫ（「Ｈ」（５Ｖ））とを有する信号とする。ここでは、ドライバＤｒｖ３は、消去信号ｐＪが「Ｌ」（０Ｖ）においてオフになり、消去信号ｐＪが「Ｈ」（５Ｖ）においてオンになるとする。つまり、消去信号ｐＪが「Ｈ」（５Ｖ）の期間が消去パルスであって、この期間が消去パルスのパルス幅である。ドライバＤｒｖが第１のドライバの一例、ドライバＤｒｖ３が第２のドライバの一例である。

ドライバＤｒｖ３は、オン抵抗Ｒｏｎが０Ωに近く、オフ抵抗Ｒｏｆｆが∞に近い。そして、消去電流制限抵抗ＲＪは、ドライバＤｒｖ３をオンにした場合に、発光制御サイリスタＳのカソードＫの電圧を予め設定した消去期間（消去パルスのパルス幅）において低下させ、ＶＣＳＥＬを再発光が不能な状態にする値に設定されている。例えば、図８（ｂ）に示したオフ抵抗Ｒｏｆｆである５０ｋΩである。また、前述したように、消去電流制限抵抗ＲＪは、発光制御サイリスタＳに保持電流以上の電流が流れない値に設定されている。

図１３は、消去パルスを設けるタイミングを説明するタイミングチャートである。図１３は、発光制御サイリスタＳ（１）／ＶＣＳＥＬ（１）がオンした影響を消去する例として、図４に示したタイミングチャートの時刻ｎから時刻ｒまでの付近を切り出し、消去パルスを付加している。このため、時刻ｏと時刻ｐとの間に、時刻ａａと時刻ａｂとを付加している。

消去パルスは、ＶＣＳＥＬの一連の発光が終了した時刻（図４の時刻ｄ）以降であって、次に発光させたいＶＣＳＥＬを発光させる前（図４の時刻ｐ）に設けるのがよい。図１２では、ＶＣＳＥＬ（６）を発光させるとする。
時刻ｎにおいて、シフト信号ｐ２が「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行して、シフトサイリスタＴ（６）がターンオンして、オフ状態からオン状態に移行する。時刻ｏにおいて、シフト信号ｐ１が「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行して、シフトサイリスタＴ（５）がターンオフして、オン状態からオフ状態に移行する。
時刻ａａにおいて、消去信号ｐＪを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させ、ドライバＤｒｖ３をオンにする。そして、時刻ａｂまでの期間において、ＶＣＳＥＬが再発光が不能な状態にする。時刻ａａは、発光させたいＶＣＳＥＬ（６）を設定するシフトサイリスタＴ（６）のみがオン状態になっているタイミングである。

時刻ａｂにおいて、消去信号ｐＪを「Ｈ」（５Ｖ）から「Ｌ」（０Ｖ）に移行させ、ドライバＤｒｖ３をオフにする。そして、時刻ａｂの後の時刻ｂにおいて、発光信号ｐＩを「Ｌ」（０Ｖ）から「Ｈ」（５Ｖ）に移行させて、ＶＣＳＥＬ（６）を発光させる。時刻ａａから時刻ａｂまでの消去信号ｐＪが「Ｈ」（５Ｖ）である期間が消去パルスである。
ここでは、ＶＣＳＥＬ（６）を発光させるとして説明したが、他のＶＣＳＥＬであってもよい。

消去パルスは、より望ましくは、発光させたいＶＣＳＥＬを設定するシフトサイリスタＴのみがオン状態になる時刻（図１２の時刻ｏ）以降であって、発光させたいＶＣＳＥＬを発光させる前（図１２の時刻ｐ）に設けることがよい。これは、シフト部１２において、オン状態がシフトされているときに、設定されたＶＣＳＥＬ以外の発光制御サイリスタＳのｎゲートＧｎの電圧を下げた影響や、シフト中のノイズによる発光制御サイリスタＳのｎゲートＧｎの電圧の変動が、消去パルスによってリセット（初期化）されるためである。よって、消去パルスは、前に発光させたＶＣＳＥＬの再発光を不能にする場合のみでなく、発光装置１０におけるいずれのＶＣＳＥＬの発光をも不能にするために、最初にＶＣＳＥＬを発光させる前に用いてもよい。

なお、消去パルスは、ドライバＤｒｖがＮＭＯＳトランジスタで構成される場合、ＮＭＯＳトランジスタのソース－ドレイン間に、ＮＭＯＳトランジスタのオフ抵抗より抵抗値が小さく、且つ、抵抗値が異なる複数の抵抗を並列に接続し、その一つを消去電流制限抵抗ＲＪとしてもよい。複数の抵抗はスイッチを介して接続されて、スイッチを切り替えることで消去パルスを発生してもよい。

消去パルスのパルス幅を発光パルスのパルス幅より狭く、又は／及び、消去パルスの電流値を発光パルスの電流値より小さくすることで、消去パルスによるＶＣＳＥＬの発光が抑制される。

消去パルスとして、ドライバ電圧線７５に電圧変化の速さｄＶ／ｄｔが遅いパルスを供給するとよい。オン状態になった発光制御サイリスタＳは、オフ状態になっても、電荷が残っている。ｎゲートＧｎには、電流制限抵抗ＲＬによって発光電圧ＶＬＤが印加されている。よって、ｎゲートＧｎであるｎゲート層８７の電荷が逃げやすい。一方、ｐゲートＧｎであるｐゲート層８６（図３参照）に電荷が残りやすい（図７（ｂ）参照）。そして、残っている電荷の量によって、発光制御サイリスタＳのしきい電圧が変化する。このように、ドライバ電圧線７５に電圧変化の速さｄＶ／ｄｔが遅いパルスを供給して、発光制御サイリスタＳのしきい電圧を上げて、発光制御サイリスタＳをターンオンしにくくしてもよい。

上述した、発光装置１０は、カソードコモンで記載したが、アノードコモンとしてもよい。このとき、ｎゲート層（ｎ型の半導体層８７）にｎオーミック電極を設けたが、ｐゲート層（ｐ型の半導体層８６）にｐオーミック電極を設けるように構成すればよい。
また、発光装置１０のシフト部１２において、シフトサイリスタＴ間を、結合トランジスタＱで接続したが、ダイオードや抵抗で接続してもよい。

上記の実施の形態では、異なるタイミングで発光する複数の発光素子を備える発光装置１０を例として説明した。しかし、上記の実施の形態を、ひとつの発光素子や、複数の発光素子が同時に発光するひとつの発光素子群に適用してもよい。
また、シフト部１２を設定部とする例を説明したが、シフト動作するシフト部でなく、設定部をドライバから直に発光素子のサイリスタに信号を送るように構成してもよい。

（計測装置１００）
第１の実施の形態から第３の実施の形態で示した光源装置１、２、３は、被計測物の三次元形状（以下では、３Ｄ形状と表記する。）を計測する計測装置に適用しうる。計測装置は、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、３Ｄ形状を計測する装置である。計測装置は、光源装置と三次元センサ（以下では、３Ｄセンサと表記する。）とを備える。ＴｏＦ法では、光源装置から光が出射されたタイミングから被計測物で反射して３Ｄセンサが受光するタイミングまでの時間を計測する。そして、三次元センサから取得される時間から、被計測物までの距離が算出され、被計測物の３Ｄ形状が特定される。また、三次元形状を計測することを、三次元計測、３Ｄ計測又は３Ｄセンシングと表記することがある。三次元センサは、受光部の一例である。

このような計測装置は、特定された３Ｄ形状から被計測物を認識することに適用される。例えば、携帯型情報処理装置などに搭載され、アクセスしようとするユーザの顔の認識などに利用される。つまり、アクセスしたユーザの顔の３Ｄ形状を取得し、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザであると認識された場合にのみ、自装置（携帯型情報処理装置）の使用を許可する。
また、この計測装置は、拡張現実（ＡＲ：Augmented Reality）など、継続的に被計測物の３Ｄ形状を計測する場合にも適用される。

このような計測装置は、携帯型情報処理装置以外のパーソナルコンピュータ（ＰＣ）などの情報処理装置に適用しうる。

図１４は、計測装置１００の構成を説明するブロック図である。計測装置１００は、発光装置１０と制御部５０とを備える光源装置１、２、３と、３Ｄセンサ５とを備える。光源装置１、２、３は、被計測物に向けて光を出射する。３Ｄセンサ５は、被計測物で反射されて戻ってきた光（反射光）を取得する。３Ｄセンサ５は、ＴｏＦ法により計測した、出射されてから反射光を受光するまでの時間に基づいた被計測物までの距離に関する情報（距離情報）を出力する。なお、計測装置１００には、計測制御部２００を含んでもよい。計測制御部２００は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むコンピュータとして構成され、３Ｄセンサ５から取得した距離情報に基づいて、被計測物の３次元形状を特定する。

本発明は、次のように捉えてもよい。
シフト部は、配列の順にオン状態が転送される転送素子で構成されていることを特徴とする発光装置である。このようにすることで、オン状態を転送しない場合に比べ、シフト部が構成しやすい。
シフト部のサイリスタがオン状態になることにより、発光素子がサイリスタ機能により発光可能な状態に移行することを特徴とする発光装置である。このようにすることで、シフト部の制御と発光部の制御とが分けられる。
発光素子は、直列接続された面発光素子とサイリスタとで構成されていることを特徴とする発光装置である。このようにすることで、発光特性を向上させやすい。

１、２、３…光源装置、５…３Ｄセンサ、１０…発光装置、１１…発光部、１２…シフト部、１２ａ…シフトユニット、５０…制御部、７１…電源線、７２、７２－１、７２－２…シフト信号線、７３…接地線、７４…電圧供給線、７５…ドライバ電圧線、７９…裏面電極、１００…計測装置、２００…計測制御部、Ｂｕｆ１、Ｂｕｆ２…バッファ、Ｄｒｖ、Ｄｒｖ１、Ｄｒｖ２、Ｄｒｖ３…ドライバ、ＧＮＤ…接地電位、ｐ１、ｐ２…シフト信号、ｐＩ…発光信号、ｐＪ…消去信号、Ｓ…発光制御サイリスタ、Ｔ…シフトサイリスタ、ＶＣＳＥＬ…垂直共振器面発光レーザ、Ｖｃ…飽和電圧、Ｖｄ…順方向電圧（拡散電位）、Ｖｄｒｖ…ドライバ電圧、ＶＧＫ…電源電位、ＶＬＤ…発光電圧、ＶＳ１、ＶＳ２…電源

Claims (15)

1. サイリスタを有する発光素子を備える発光部と、
   前記発光部を発光させる発光素子として設定する設定部と、
   前記発光素子を発光可能な状態に移行した後に、前記設定部からのオン設定をオフに移行させ、
   前記発光素子を発光させる発光電流をオン／オフして当該発光素子を複数回発光させる制御部と
   を備える光源装置。
2. 前記複数回発光させる際の発光間隔は、前記設定部からのオン設定が無い状態で、前記発光素子への発光電流をオフした後の、予め定められた、再発光が可能な期間に応じて設定されていることを特徴とする請求項１に記載の光源装置。
3. 前記設定部からのオン設定をオフに移行させる前に、前記発光素子を１回以上発光させる請求項１に記載の光源装置。
4. 前記制御部は、前記発光素子に発光電流を供給する電源の接地側において発光電流をオン／オフするドライバを備え、
   前記ドライバのオフ抵抗は、前記発光素子への発光電流をオフした後の、予め定められた、再発光が可能な期間に応じて設定されていることを特徴とする請求項１に記載の光源装置。
5. 前記ドライバのオフ抵抗は、ドライバ素子と当該ドライバ素子に並列に設けられた抵抗とで構成されていることを特徴とする請求項４に記載の光源装置。
6. 前記ドライバのオフ抵抗は、複数の値に切り替えられることを特徴とする請求項４に記載の光源装置。
7. 前記制御部は、前記発光素子を複数回発光させる間、又は、発光させる前に前記発光電流よりも電流値の小さいパルスを供給することを特徴とする請求項１に記載の光源装置。
8. 前記設定部は、シフト動作して前記発光部の発光させる発光素子を設定するシフト部であって、
   前記制御部は、前記シフト部に供給するシフト信号を接地電位に設定することで、当該シフト部をオフ状態に移行させる
   ことを特徴とする請求項１に記載の光源装置。
9. 前記制御部は、
   前記発光素子の再発光を不能にする消去パルスを前記発光部に供給することを特徴とする請求項１に記載の光源装置。
10. 前記制御部は、
    前記発光素子と発光電流を供給する電源の接地側に発光電流をオン／オフする第１のドライバと、前記消去パルスを供給する第２のドライバと、を備え、
    前記第２のドライバは、オン抵抗が前記第１のドライバのオフ抵抗に比べて小さく、当該第１のドライバがオフの際にオンになることで再発光を不能にする値に設定されていることを特徴とする請求項９に記載の光源装置。
11. サイリスタを有する発光素子を複数備える発光部と、
    順にオン状態が転送され、オン状態になることにより前記発光部において発光させる発光素子を設定する設定部と、を備え、
    前記発光素子のサイリスタのゲートが、抵抗を介して当該発光素子に発光電流を供給する電圧供給線に接続されている
    発光装置。
12. 前記設定部は、サイリスタで構成されていることを特徴とする請求項１１に記載の発光装置。
13. 基板を有し、
    前記基板上に前記発光素子が面発光素子とサイリスタとの順で積層されて設けられ、当該基板上に当該発光素子と等価な構造体上に前記設定部のサイリスタが設けられていることを特徴とする請求項１２に記載の発光装置。
14. 前記面発光素子と前記サイリスタとは、電気的に分離されていることを特徴とする請求項１３に記載の発光装置。
15. 請求項１乃至１０のいずれか１項に記載された光源装置と、
    前記光源装置の前記発光部から出射され、被計測物で反射された光を受光する受光部と、
    を備える計測装置。

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