JP2539526B2 - 駆動回路 - Google Patents
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- JP2539526B2 JP2539526B2 JP2031563A JP3156390A JP2539526B2 JP 2539526 B2 JP2539526 B2 JP 2539526B2 JP 2031563 A JP2031563 A JP 2031563A JP 3156390 A JP3156390 A JP 3156390A JP 2539526 B2 JP2539526 B2 JP 2539526B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はEL表示装置等の容量性負荷の高電圧駆動を行
なうに好適な駆動回路に関する。
なうに好適な駆動回路に関する。
ELパネル、圧電素子等容量性負荷は一般に高電圧駆動
となりその駆動回路には高耐圧が要求される。また容量
性負荷の駆動回路は一般に負荷を充電する為のソース側
スイツチと一旦充電された負荷を放電する為のシンク側
スイツチとを具備する必要がある。
となりその駆動回路には高耐圧が要求される。また容量
性負荷の駆動回路は一般に負荷を充電する為のソース側
スイツチと一旦充電された負荷を放電する為のシンク側
スイツチとを具備する必要がある。
ELパネル等の容量性マトリクス負荷の駆動回路は多数
の出力チヤンネルを集積化することが要望されるが、集
積化に際しては駆動回路の消費電力低減が重要な課題で
ある。消費電力低減及び負荷電流駆動能力向上をはかり
特開昭60−208119号記載の様にサイリスタを用いた駆動
回路例もある。これを第２図に示す。
の出力チヤンネルを集積化することが要望されるが、集
積化に際しては駆動回路の消費電力低減が重要な課題で
ある。消費電力低減及び負荷電流駆動能力向上をはかり
特開昭60−208119号記載の様にサイリスタを用いた駆動
回路例もある。これを第２図に示す。
第２図において、第１の電源端子101にアノードを、
出力端子103にカソードをそれぞれ接続したサイリスタ2
0と、サイリスタ20のカソードゲートにカソードを、カ
ソードにアノードをそれぞれ接続したダイオード21と、
コレクタをサイリスタ20のアノードゲートに、エミツタ
を抵抗24を介して第２の電源端子102にそれぞれ接続し
たNPNトランジスタ23と、コレクタをサイリスタ20のカ
ソードゲートに、エミツタ第２の電源端子102にそれぞ
れ接続したNPNトランジスタ22とが設けられ出力部を構
成している。NPNトランジスタ22,23のベースは、ロジツ
ク回路106からの信号に応じ上述の出力部の駆動を行な
うバツフア回路105内のPMOSトランジスタ52,53のドレイ
ンにそれぞれ接続しており、またPMOSトランジスタ52,5
3のソースは低圧電源端子107に接続している。ロジツク
回路106は入力端子108の入力信号に応じバツフア回路10
5の制御を行なうものであり、出力部を多数チヤンネル
集積化した場合などはシフトレジスタ及びラツチ回路等
で構成される。出力端子103に接続した容量性負荷10の
駆動につき以下説明する。
出力端子103にカソードをそれぞれ接続したサイリスタ2
0と、サイリスタ20のカソードゲートにカソードを、カ
ソードにアノードをそれぞれ接続したダイオード21と、
コレクタをサイリスタ20のアノードゲートに、エミツタ
を抵抗24を介して第２の電源端子102にそれぞれ接続し
たNPNトランジスタ23と、コレクタをサイリスタ20のカ
ソードゲートに、エミツタ第２の電源端子102にそれぞ
れ接続したNPNトランジスタ22とが設けられ出力部を構
成している。NPNトランジスタ22,23のベースは、ロジツ
ク回路106からの信号に応じ上述の出力部の駆動を行な
うバツフア回路105内のPMOSトランジスタ52,53のドレイ
ンにそれぞれ接続しており、またPMOSトランジスタ52,5
3のソースは低圧電源端子107に接続している。ロジツク
回路106は入力端子108の入力信号に応じバツフア回路10
5の制御を行なうものであり、出力部を多数チヤンネル
集積化した場合などはシフトレジスタ及びラツチ回路等
で構成される。出力端子103に接続した容量性負荷10の
駆動につき以下説明する。
いま第１の電源端子101は正の高電圧VHPに、第２の電
源端子102はGNDにバイアスされているものとする。容量
性負荷10を正の高電圧VHPに充電する場合は、NPNトラン
ジスタ22をオフ状態としサイリスタ20をオンすれば良
い。サイリスタ20のオン駆動はバツフア回路105内のPMO
Sトランジスタ53をオンとしNPNトランジスタ23をオンす
ることによりサイリスタ20のアノードゲートよりゲート
駆動電流を引き抜いて行なう。このゲート駆動電流は高
電圧VHPにバイアスされた第１の電源端子101よりもたさ
れる。
源端子102はGNDにバイアスされているものとする。容量
性負荷10を正の高電圧VHPに充電する場合は、NPNトラン
ジスタ22をオフ状態としサイリスタ20をオンすれば良
い。サイリスタ20のオン駆動はバツフア回路105内のPMO
Sトランジスタ53をオンとしNPNトランジスタ23をオンす
ることによりサイリスタ20のアノードゲートよりゲート
駆動電流を引き抜いて行なう。このゲート駆動電流は高
電圧VHPにバイアスされた第１の電源端子101よりもたさ
れる。
次に高電圧VHPに充電された容量正負荷10を放電する
場合はサイリスタ20はオフ状態としNPNトランジスタ22
をオンすれば良い。NPNトランジスタ22はバツフア回路1
05内PMOSトランジスタ52をオンとし低圧電源端子107よ
りベース電流を供給することによりオンする。第２図の
回路では容量性負荷10の放電々流はダイオード21を介し
てNPNトランジスタ22に流れる為、サイリスタ20のカソ
ードゲート・カソード間が逆バイアスされまたサイリス
タ20のカソードゲートはNPNトランジスタ22によりGND側
にバイアスされる為サイリスタ20の誤動作を防止するこ
とができる。
場合はサイリスタ20はオフ状態としNPNトランジスタ22
をオンすれば良い。NPNトランジスタ22はバツフア回路1
05内PMOSトランジスタ52をオンとし低圧電源端子107よ
りベース電流を供給することによりオンする。第２図の
回路では容量性負荷10の放電々流はダイオード21を介し
てNPNトランジスタ22に流れる為、サイリスタ20のカソ
ードゲート・カソード間が逆バイアスされまたサイリス
タ20のカソードゲートはNPNトランジスタ22によりGND側
にバイアスされる為サイリスタ20の誤動作を防止するこ
とができる。
第２図の駆動回路をELパネル走査側電極の駆動に適用
した場合につき以下説明する。
した場合につき以下説明する。
ELパネルは順次選択的に高電圧が印加される走査側電
極と、これに同期して発光・非発光データに応じて比較
的低い電圧が印加されるデータ側電極とが互いに交差し
て設けられ、両電極間にEL層が形成されたものである。
走査側電極とデータ側電極とに挟まれた部分が１つの画
素となつており等価的に容量性負荷である。その発行開
始電圧は特開昭60−97394号にも記載の様に200（Ｖ）程
度と高電圧である。またELパネルは分極効果を有する為
交流駆動が行なわれる。すなわちEL画素を一旦ある電圧
極性で充電，発光した後この放電を行なつてもEL画素内
部に先に印加した電圧極性を打ち消す方向に分極が発生
し、再度同極性の電圧印加により充電，発光させた場合
発光輝度が低下することになる。そこで一旦発光させた
EL画素を再度発光する場合は、前回と逆極性の電圧印加
とする必要がある。この様なELパネルの駆動方法を述べ
た例としては、シヤープ技法、1987年第38号「TF−ELデ
イスプレイの双方向性Push−Pull対称駆動方式」等の文
献がある。
極と、これに同期して発光・非発光データに応じて比較
的低い電圧が印加されるデータ側電極とが互いに交差し
て設けられ、両電極間にEL層が形成されたものである。
走査側電極とデータ側電極とに挟まれた部分が１つの画
素となつており等価的に容量性負荷である。その発行開
始電圧は特開昭60−97394号にも記載の様に200（Ｖ）程
度と高電圧である。またELパネルは分極効果を有する為
交流駆動が行なわれる。すなわちEL画素を一旦ある電圧
極性で充電，発光した後この放電を行なつてもEL画素内
部に先に印加した電圧極性を打ち消す方向に分極が発生
し、再度同極性の電圧印加により充電，発光させた場合
発光輝度が低下することになる。そこで一旦発光させた
EL画素を再度発光する場合は、前回と逆極性の電圧印加
とする必要がある。この様なELパネルの駆動方法を述べ
た例としては、シヤープ技法、1987年第38号「TF−ELデ
イスプレイの双方向性Push−Pull対称駆動方式」等の文
献がある。
第２図の駆動回路を多数チヤンネル集積化し、上記EL
パネルの走査側電極の駆動に適用した例を第３図に示
す。
パネルの走査側電極の駆動に適用した例を第３図に示
す。
第３図において、第１の電源端子101及び第２の電源
端子102を共通端子として第２図におけるサイリスタ20
及びNPNトランジスタ22,23等が各チヤンネル毎に設けら
れている。各チヤンネルにおける出力端子11,12,……は
各々１本の走査側電極に相当する。またC1,C2等はデー
タ側電極に相当し、それら両電極間に接続する容量性負
荷111,112等は各々１画素に相当する。以降容量性負荷1
11,112等を画素111,112等と記すことにする。
端子102を共通端子として第２図におけるサイリスタ20
及びNPNトランジスタ22,23等が各チヤンネル毎に設けら
れている。各チヤンネルにおける出力端子11,12,……は
各々１本の走査側電極に相当する。またC1,C2等はデー
タ側電極に相当し、それら両電極間に接続する容量性負
荷111,112等は各々１画素に相当する。以降容量性負荷1
11,112等を画素111,112等と記すことにする。
走査側電極の駆動回路は前記文献例にも記載の様に、
データ側電極に対し、正・負両極性の高電圧を印加する
為その電源ラインすなわち第３図における各電源端子10
1,102,107等はフローテイングとし制御信号はホトカプ
ラ等を用いて入力される。また低圧電源端子107は常に
第２の電源端子102を基準として５（Ｖ）程度の電位が
保たれる。
データ側電極に対し、正・負両極性の高電圧を印加する
為その電源ラインすなわち第３図における各電源端子10
1,102,107等はフローテイングとし制御信号はホトカプ
ラ等を用いて入力される。また低圧電源端子107は常に
第２の電源端子102を基準として５（Ｖ）程度の電位が
保たれる。
まず走査側電極11に正の高電圧VHPを印加して画素の
充電，発光を行なう場合につき述べる。
充電，発光を行なう場合につき述べる。
いま第１の電源端子101が正の高電圧VHPに、第２の電
源端子102が０（Ｖ）にバイアスされ、またデータ側電
極C1が０（Ｖ）に、C2が電圧VDにバイアスされているも
のとする。なおEL画素の発光開始電圧をVTとすれば、V
HP＞VTで且つVHP−VD＜VTの関係にあるものとする。こ
の状態でサイリスタ201のみをオンすることにより走査
側電極11に正の高電圧VHPが送出される。このとき画素1
11の両端電圧はVHPとなり発光開始電圧VTを超え画素111
は発光する。一方、画素112の両端電圧はVHP−VDとなる
為、発光開始電圧VTに達せず画素112は発光しない。こ
の様にデータ側電極に印加される比較的低い電圧VDによ
り選択走査側電極（上記の場合走査側電極11）上の画素
の発光・非発光を決めることができる。
源端子102が０（Ｖ）にバイアスされ、またデータ側電
極C1が０（Ｖ）に、C2が電圧VDにバイアスされているも
のとする。なおEL画素の発光開始電圧をVTとすれば、V
HP＞VTで且つVHP−VD＜VTの関係にあるものとする。こ
の状態でサイリスタ201のみをオンすることにより走査
側電極11に正の高電圧VHPが送出される。このとき画素1
11の両端電圧はVHPとなり発光開始電圧VTを超え画素111
は発光する。一方、画素112の両端電圧はVHP−VDとなる
為、発光開始電圧VTに達せず画素112は発光しない。こ
の様にデータ側電極に印加される比較的低い電圧VDによ
り選択走査側電極（上記の場合走査側電極11）上の画素
の発光・非発光を決めることができる。
上記正の電圧正VHPによる画素の充電，発光（或いは
非発光）を行なつた後は、次の駆動タイミングに備え画
素の放電を行なう。走査側電極11上の画素の放電はNPN
トランジスタ221をオンすれば良い。以上で走査側電極1
1の駆動が終了し、次の走査側電極12が選択，駆動され
る。この様にして全走査側電極が選択，駆動し終えると
再び最初の走査側電極11の選択に戻るが、EL画素の分極
効果の為、今回は前回とは逆極性の電圧印加とする必要
がある。そこで今度は第２の電源端子102を負の高電圧V
HNに、第１の電源端子101を０（Ｖ）にバイアスし、NPN
トランジスタ221のみをオンとし走査側電極11に負の高
電圧VHNを送出する。ここでVHNは|VHN|＜VTで且つ|VHN|
＋VD＞VTの関係にあるものとする。
非発光）を行なつた後は、次の駆動タイミングに備え画
素の放電を行なう。走査側電極11上の画素の放電はNPN
トランジスタ221をオンすれば良い。以上で走査側電極1
1の駆動が終了し、次の走査側電極12が選択，駆動され
る。この様にして全走査側電極が選択，駆動し終えると
再び最初の走査側電極11の選択に戻るが、EL画素の分極
効果の為、今回は前回とは逆極性の電圧印加とする必要
がある。そこで今度は第２の電源端子102を負の高電圧V
HNに、第１の電源端子101を０（Ｖ）にバイアスし、NPN
トランジスタ221のみをオンとし走査側電極11に負の高
電圧VHNを送出する。ここでVHNは|VHN|＜VTで且つ|VHN|
＋VD＞VTの関係にあるものとする。
いまデータ側電極C1が０（Ｖ）、C2が電圧VDにバイア
スされていたとすると、画素111はその両端電圧が|VHN|
であるから発光開始電圧VTに達せず発光しない。一方画
素112はその両端電圧が|VHN|＋VDとなるから発光開始電
圧VTを超え発光する。
スされていたとすると、画素111はその両端電圧が|VHN|
であるから発光開始電圧VTに達せず発光しない。一方画
素112はその両端電圧が|VHN|＋VDとなるから発光開始電
圧VTを超え発光する。
この負の高電圧VHNによる画素の充電，発光（或いは
非発光）後は、サイリスタ201をオンし走査側電極11上
の画素を放電し次の走査側電極12の選択に移行する。
非発光）後は、サイリスタ201をオンし走査側電極11上
の画素を放電し次の走査側電極12の選択に移行する。
前記文献例においては、１走査電極毎に印加電圧の極
性を反転する駆動法とつながつているが、いずれにして
も１走査電極についてみた場合毎回電圧極性を反転して
選択，駆動されることになる。この為電源端子101,102
は外部スイッチング素子により印加電圧が切換えられ
る。
性を反転する駆動法とつながつているが、いずれにして
も１走査電極についてみた場合毎回電圧極性を反転して
選択，駆動されることになる。この為電源端子101,102
は外部スイッチング素子により印加電圧が切換えられ
る。
上記従来回路では、サイリスタ20のオン駆動電流すな
わちゲート駆動電流はNPNトランジスタ23を介して第１
の電源端子101から第２の電源端子102へ流れるが、第１
の電源端子101は第２の電源端子102に対して高電位に有
る為、ゲート駆動電流による消費電力が大きくなるとい
う問題がある。これについては特願昭63−15829号記載
のように、ロジツク回路106内にワンシヨツト回路を設
け、PMOSトランジスタ53及びNPNトランジスタ23をパル
ス動作させることによりサイリスタ20のゲート駆動電流
を実効的に低減し、消費電力の低減をはかることも可能
である。しかしながら、この場合にはロジツク回路の複
雑化ひいてはチツプ面積の増大化という欠点を招くこと
になる。またこのパルス駆動の場合、一旦サイリスタ20
がオンした後ゲート電流が無くなる為サイリスタ20を流
れる電流すなわち画素充電々流等がサイリスナ20の保持
電流以下になるとサイリスタ20がオフし、画素の充電々
圧が低下するという問題もある。また第３図の如く多数
チヤンネル集積化した場合、従来回路構成では電源端子
101,102間には高電位差が生じる為、出力端子間が外部
で短絡されると隣接チヤンネル間で第１の電源端子101
〜ソース側スイッチング素子（例えばサイリスタ201）
〜シンク側スイッチング素子（例えばNPNトランジスタ2
22）〜第２の電源端子102の経路で短絡電流が流れるこ
とがある。すなわち例えば走査側電極11を選択して正の
高電圧VHPを印加し、他の走査側電流12,……は0Vとし、
これによつてNPNトランジスタ222,……等をオンする様
な場合である。上記短絡電流を制限し集積回路の破壊を
防止するにはソース側或いはシンク側スイツチング素子
に電流制限機能を持たせねばならない。第２図，第３図
の例ではシンク側にNPNトランジスタを用いこの機能を
はたしている。
わちゲート駆動電流はNPNトランジスタ23を介して第１
の電源端子101から第２の電源端子102へ流れるが、第１
の電源端子101は第２の電源端子102に対して高電位に有
る為、ゲート駆動電流による消費電力が大きくなるとい
う問題がある。これについては特願昭63−15829号記載
のように、ロジツク回路106内にワンシヨツト回路を設
け、PMOSトランジスタ53及びNPNトランジスタ23をパル
ス動作させることによりサイリスタ20のゲート駆動電流
を実効的に低減し、消費電力の低減をはかることも可能
である。しかしながら、この場合にはロジツク回路の複
雑化ひいてはチツプ面積の増大化という欠点を招くこと
になる。またこのパルス駆動の場合、一旦サイリスタ20
がオンした後ゲート電流が無くなる為サイリスタ20を流
れる電流すなわち画素充電々流等がサイリスナ20の保持
電流以下になるとサイリスタ20がオフし、画素の充電々
圧が低下するという問題もある。また第３図の如く多数
チヤンネル集積化した場合、従来回路構成では電源端子
101,102間には高電位差が生じる為、出力端子間が外部
で短絡されると隣接チヤンネル間で第１の電源端子101
〜ソース側スイッチング素子（例えばサイリスタ201）
〜シンク側スイッチング素子（例えばNPNトランジスタ2
22）〜第２の電源端子102の経路で短絡電流が流れるこ
とがある。すなわち例えば走査側電極11を選択して正の
高電圧VHPを印加し、他の走査側電流12,……は0Vとし、
これによつてNPNトランジスタ222,……等をオンする様
な場合である。上記短絡電流を制限し集積回路の破壊を
防止するにはソース側或いはシンク側スイツチング素子
に電流制限機能を持たせねばならない。第２図，第３図
の例ではシンク側にNPNトランジスタを用いこの機能を
はたしている。
以上の好く従来回路では負荷電流駆動能力に制限を与
えねばならない場合が有る。これはパネルの大型化に伴
いますます電流駆動能力を必要とされるEL表示装置等へ
の適用の上で問題である。
えねばならない場合が有る。これはパネルの大型化に伴
いますます電流駆動能力を必要とされるEL表示装置等へ
の適用の上で問題である。
本発明の目的は、上述の問題を解決した容量性負荷の
駆動に適した駆動回路を提供するもので、具体的には消
費電力を低減し、また１チヤンネル当りの高耐圧素子数
を低減して多数チヤンネルの集積化，モノリシツクAC化
を有利とし、またサイリスタの保持電流の影響を無くす
ことのできる駆動回路を得ることにある。
駆動に適した駆動回路を提供するもので、具体的には消
費電力を低減し、また１チヤンネル当りの高耐圧素子数
を低減して多数チヤンネルの集積化，モノリシツクAC化
を有利とし、またサイリスタの保持電流の影響を無くす
ことのできる駆動回路を得ることにある。
本発明の目的は、ソース側スイッチング素子とシンク
側スイツチング素子とを双方向性のスイツチング素子で
置換することにより達成できる。
側スイツチング素子とを双方向性のスイツチング素子で
置換することにより達成できる。
上記目的は、具体的には第1,第２の主端子及びゲート
端子を有しゲート端子と第２の主端子との間にゲート電
流を通流することにより第１の主端子から第２の主端子
へまたは第２の主端子から第１の主端子へいずれの方向
へも負荷電流を通流することができゲート電流が無い時
は第１の主端子と第２の主端子間が不導通状態となる双
方向性出力スイツチング素子と、第２の主端子を基準と
して常に所定の電位に保たれる低圧電源端子と、低圧電
源端子と第２の主端子間に接続するゲート電流供給回路
及びこれを制御する論理回路と、を設け第１または第２
の主端子のいずれか一方に負荷を接続し、他方には正負
の高電圧或いは接地電位を電源切り換え用スイツチング
素子を介して切換え接続することにより達成される。な
おこの時低圧電源端子と第２の主端子間に接続される低
圧電源は前記論理回路が動作するに十分な所定の電圧出
力を有し且つフローテイング電源であるものとする。
端子を有しゲート端子と第２の主端子との間にゲート電
流を通流することにより第１の主端子から第２の主端子
へまたは第２の主端子から第１の主端子へいずれの方向
へも負荷電流を通流することができゲート電流が無い時
は第１の主端子と第２の主端子間が不導通状態となる双
方向性出力スイツチング素子と、第２の主端子を基準と
して常に所定の電位に保たれる低圧電源端子と、低圧電
源端子と第２の主端子間に接続するゲート電流供給回路
及びこれを制御する論理回路と、を設け第１または第２
の主端子のいずれか一方に負荷を接続し、他方には正負
の高電圧或いは接地電位を電源切り換え用スイツチング
素子を介して切換え接続することにより達成される。な
おこの時低圧電源端子と第２の主端子間に接続される低
圧電源は前記論理回路が動作するに十分な所定の電圧出
力を有し且つフローテイング電源であるものとする。
いま第１の主端子に接続した容量性負荷を正の高電圧
に充電する場合は、ゲート電流をゲート端子と第２の主
端子間で通流し双方向性スイツチング素子をオン状態と
して、第２の主端子と正の高電圧電源との間に接続する
電源切換え用スイツチング素子をオンすることにより、
第２の主端子から第１の主端子へ向かつて負荷の充電々
流が流れ容量性負荷を充電することができる。この時の
ゲート電流はフローテイング低圧電源よりもたらされる
為その消費電力は小さくてすむ。その為負荷の充電期間
中ゲート電流を流し続けても消費電力上の問題は無く、
よつて従来のサイリスタスイツチが有していた保持電流
の問題も回避できる。
に充電する場合は、ゲート電流をゲート端子と第２の主
端子間で通流し双方向性スイツチング素子をオン状態と
して、第２の主端子と正の高電圧電源との間に接続する
電源切換え用スイツチング素子をオンすることにより、
第２の主端子から第１の主端子へ向かつて負荷の充電々
流が流れ容量性負荷を充電することができる。この時の
ゲート電流はフローテイング低圧電源よりもたらされる
為その消費電力は小さくてすむ。その為負荷の充電期間
中ゲート電流を流し続けても消費電力上の問題は無く、
よつて従来のサイリスタスイツチが有していた保持電流
の問題も回避できる。
次いで正の高電圧に充電された容量性負荷を放電する
場合は、同様にゲート電流を通流して双方向性スイツチ
ング素子をオン状態として、今度は第２の主端子と接地
電位との間に接続する電源切換え用スイツチング素子を
オンすることにより、第１の主端子から第２の主端子へ
向かって負荷の放電々流が流れ容量性負荷を放電するこ
とができる。以上の如く容量性負荷の充放電動作が可能
である。なお負の高電圧への充電及びこの放電動作も上
記に準じて行なうことができる。
場合は、同様にゲート電流を通流して双方向性スイツチ
ング素子をオン状態として、今度は第２の主端子と接地
電位との間に接続する電源切換え用スイツチング素子を
オンすることにより、第１の主端子から第２の主端子へ
向かって負荷の放電々流が流れ容量性負荷を放電するこ
とができる。以上の如く容量性負荷の充放電動作が可能
である。なお負の高電圧への充電及びこの放電動作も上
記に準じて行なうことができる。
多数チヤンネルの集積化においては、電源切換え用ス
イツチング素子を共通素子として双方向性スイツチング
素子及びそのゲート電源供給回路等をチヤンネル数分だ
け設ければ良い。この場合電源切換え用スイツチング素
子が接続する第２の主端子（上記例の場合）は共通端子
となり、チヤンネル毎に任意の電圧出力を得ることはで
きないが線順次に選択駆動されるELパネル走査側電極の
駆動等には適する。この場合チヤンネル当りの高耐圧素
子数を双方向性スイツチング素子１個とすることができ
る為、モノリシツクIC化におけるチツプ寸法の低減が期
待できる。
イツチング素子を共通素子として双方向性スイツチング
素子及びそのゲート電源供給回路等をチヤンネル数分だ
け設ければ良い。この場合電源切換え用スイツチング素
子が接続する第２の主端子（上記例の場合）は共通端子
となり、チヤンネル毎に任意の電圧出力を得ることはで
きないが線順次に選択駆動されるELパネル走査側電極の
駆動等には適する。この場合チヤンネル当りの高耐圧素
子数を双方向性スイツチング素子１個とすることができ
る為、モノリシツクIC化におけるチツプ寸法の低減が期
待できる。
以下、本発明の一実施例を第１図により説明する。
第１図において、ｐ形エミツタ層pE1,n形ベース層nB,
p形ベース層pB1,n形エミツタ層nE1、の４層半導体構造
のラテラル形サイリスタSCR1と、サイリスタSCR1とその
ｎ形ベース層nBを共通としてｐ形エミツタ層pE2,n形ベ
ース層nB,p形ベース層pB2,n形エミツタ層nE2の４層半導
体構造から成るラテラル形サイリスタSCR2とが逆並列接
続して双方向性の出力スイツチング素子４を形成してい
る。出力スイツチング素子４の具体的構造については後
述する。サイスタSCR1のｎ形エミツタ層nE1とサイリス
タSCR2のｐ形エミツタ層pE2の結線側が出力スイツチン
グ素子４の第１の主端子１、サイリスタSCR1のｐ形エミ
ツタ層pE1とサイリスタSCR1のｎ形エミツタ層nE2の結線
側がその第２の主端子２、サイリスタSCR2のｐ形ベース
層pB2がそのゲート端子３、にそれぞれ相当している。
またサイリスタSCR1,SCR2のｐ形ベース層pB1,pB2とｎ形
エミツタ層nE1,nE2との間に各接合と並列に誤動作防止
用の抵抗RGK1,RGK2がそれぞれ接続されている。ゲート
端子３はバツフア回路５内のPMOSトランジスタ51のドレ
インに接続され、PMOSトランジスタ51のソースは低圧電
源端子７に接続されている。また入力端子８とバツフア
回路５との間に入力端子８の入力信号に応じてバツフア
回路５及び出力スイツチング素子４を制御する為の論理
回路６が設けられている。低圧電源端子７と出力スイツ
チング素子４の第２の主端子２との間に接続された低圧
電源９は、トランス等により接地電位から絶縁されたい
わゆるフローテイング電源で、低圧電源端子７を出力ス
イツチング素子４の第２の主端子２に対して常に5V程度
の高電位に保持し、これによつて電源端子７と出力スイ
ツチング素子４の第２の主端子２との間に設けられた論
理回路６及びバツフア回路５の動作を確実にしている。
出力スイツチング素子４の第１の主端子１には容量性負
荷10が接続されている。また第２の主端子２は外部スイ
ツチング素子S1を介して正の高圧電源VHPに、外部スイ
ツチング素子S2を介して接地電位に、外部スイツチング
素子S3を介して負の高圧電源VHNに接続されている。
p形ベース層pB1,n形エミツタ層nE1、の４層半導体構造
のラテラル形サイリスタSCR1と、サイリスタSCR1とその
ｎ形ベース層nBを共通としてｐ形エミツタ層pE2,n形ベ
ース層nB,p形ベース層pB2,n形エミツタ層nE2の４層半導
体構造から成るラテラル形サイリスタSCR2とが逆並列接
続して双方向性の出力スイツチング素子４を形成してい
る。出力スイツチング素子４の具体的構造については後
述する。サイスタSCR1のｎ形エミツタ層nE1とサイリス
タSCR2のｐ形エミツタ層pE2の結線側が出力スイツチン
グ素子４の第１の主端子１、サイリスタSCR1のｐ形エミ
ツタ層pE1とサイリスタSCR1のｎ形エミツタ層nE2の結線
側がその第２の主端子２、サイリスタSCR2のｐ形ベース
層pB2がそのゲート端子３、にそれぞれ相当している。
またサイリスタSCR1,SCR2のｐ形ベース層pB1,pB2とｎ形
エミツタ層nE1,nE2との間に各接合と並列に誤動作防止
用の抵抗RGK1,RGK2がそれぞれ接続されている。ゲート
端子３はバツフア回路５内のPMOSトランジスタ51のドレ
インに接続され、PMOSトランジスタ51のソースは低圧電
源端子７に接続されている。また入力端子８とバツフア
回路５との間に入力端子８の入力信号に応じてバツフア
回路５及び出力スイツチング素子４を制御する為の論理
回路６が設けられている。低圧電源端子７と出力スイツ
チング素子４の第２の主端子２との間に接続された低圧
電源９は、トランス等により接地電位から絶縁されたい
わゆるフローテイング電源で、低圧電源端子７を出力ス
イツチング素子４の第２の主端子２に対して常に5V程度
の高電位に保持し、これによつて電源端子７と出力スイ
ツチング素子４の第２の主端子２との間に設けられた論
理回路６及びバツフア回路５の動作を確実にしている。
出力スイツチング素子４の第１の主端子１には容量性負
荷10が接続されている。また第２の主端子２は外部スイ
ツチング素子S1を介して正の高圧電源VHPに、外部スイ
ツチング素子S2を介して接地電位に、外部スイツチング
素子S3を介して負の高圧電源VHNに接続されている。
双方向性の出力スイツチング素子４の具体的構造の一
例を第４図に示す。第４図は出力スイツチング素子４を
誘電体分離基板の単結晶島に形成したときの平面パター
ン及びその一部断面を示したものである。誘電体分離基
板は、多結晶シリコン領域ｐ上にシリコン酸化膜ｄによ
つて絶縁分離されたｎ形シリコン単結晶島領域nBが一つ
の素子領域となつており、これらが同一領域ｐ上に多数
個設けられ各素子領域に形成された各種の素子を配線接
続して集積回路が形成される。第４図においてｎ形シリ
コン単結晶島領域nBに選択的に不純物を拡散してｐ形領
域pE1,pB1及びpE2,pB2を形成し、さらにｐ形領域pB1,p
B2内にｎ形領域nE1,nE2がそれぞれ形成され、これによ
つて、pE1−nB−pB1−pE1でサイリスタSCR1が、pE2−nB
−pB2−pE2でサイリスタSCR2が構成されている。pE1とn
E2,pE2とnE1を各々配線接続することにより双方向性の
出力スイツチング素子４が形成される。
例を第４図に示す。第４図は出力スイツチング素子４を
誘電体分離基板の単結晶島に形成したときの平面パター
ン及びその一部断面を示したものである。誘電体分離基
板は、多結晶シリコン領域ｐ上にシリコン酸化膜ｄによ
つて絶縁分離されたｎ形シリコン単結晶島領域nBが一つ
の素子領域となつており、これらが同一領域ｐ上に多数
個設けられ各素子領域に形成された各種の素子を配線接
続して集積回路が形成される。第４図においてｎ形シリ
コン単結晶島領域nBに選択的に不純物を拡散してｐ形領
域pE1,pB1及びpE2,pB2を形成し、さらにｐ形領域pB1,p
B2内にｎ形領域nE1,nE2がそれぞれ形成され、これによ
つて、pE1−nB−pB1−pE1でサイリスタSCR1が、pE2−nB
−pB2−pE2でサイリスタSCR2が構成されている。pE1とn
E2,pE2とnE1を各々配線接続することにより双方向性の
出力スイツチング素子４が形成される。
双方向性出力スイツチング素子４のオン駆動はゲート
端子３と第２の主端子との間にゲート電流を通流して行
なう。第１図の実施例においては、バツフア回路５内の
PMOSトランジスタ51をオンすることにより、低圧電源９
−PMOSトランジスタ51−ｐ形ベース層pB2（ゲート端子
３）−ｎ形エミツタ層nE2（第２の主端子）−低圧電源
９の閉ループでゲート電流を通流することができる。ｐ
形ベース層pB2とｎ形エミツタ層nE2のpn接合にこれを準
バイアスする方向のゲート電流が流れると、ｎ形エミツ
タ層nE2から形ベース層nBに伝導電子の注入が起こる。
ｎ形ベース層nBは第４図にも示される通りサイリスタSC
R1とサイリスタSCR2とに共通となつている為、この伝導
電子の注入はサイリスタSCR1及びサイリスタSCR2両方の
ターンオンのトリガとなり得る。よつて第１の主端子と
第２の主端子２との電位関係に応じてサイリスタSCR1若
しくはサイリスタSCR2のいずれかがオンすることにな
る。まず第１の主端子１が第２の主端子２よりも高電位
にある場合はサイリスタSCR2側が順バイアスとなる。こ
の場合ゲート端子３へのゲート電流供給によるサイリス
タSCR2のターンオンは、通常のサイリスタのカソードゲ
ート駆動によるターンオンであり特に異論は無いであろ
う。一方上記とは逆の場合、すなわち第２の主端子２が
第１の主端子よりも高電位になる場合はサイリスタSCR1
側が順バイアス状態となる。この場合のオン動作につい
ては第５図に示す素子構造及び実験回路にて検証を行な
つた。第５図において、第４図と同様シリコン酸化膜ｄ
によつて絶縁分離されたｎ形シリコン単結晶島領域nB内
に選択的に不純物を拡散してｐ形領域pE1,pB1,pB2を形
成し、さらにｐ形領域pB1,pB2内にｎ形領域nE1,nE2をそ
れぞれ形成している。pE1−nB−pB1−nE1を第４図にお
けるサイリスタSCR1、またpB2−nE2が第４図におけるサ
イリスタSC2のｐ形ベース領域pB2、ｎ形エミツタ領域n
E2、にそれぞれ相当するものとみなしpB2−nE2接合に順
方向のゲート電流を通流する為の電流源IGをpB2,nE2間
に接続し、またサイリスタSCR1に相当するpE1〜nE1間を
順バイアスする電圧源VoをpE1,nE1間に接続している。
またサイリスタSCR1部の誤動作を防止する為抵抗RGK1を
pB1,nE1間に接続している。以上の構成により第４図ま
たは第１図において第２の主端子２が第１の主端子１よ
りも高電圧状態でゲート端子３にゲート電流が供給され
た場合のサイリスタSCR1側のオン動作を確認できる。そ
の結果を第６図に示す。第６図は第５図におけるpE1〜n
E1間（すなわちサイリスタSCR1のアノード・カソード
間）電圧Voとその順電流Ioの関係を示す特性図で、横軸
が電圧Vo、縦軸が電流Ioである。第６図において、特性
L1は第５図における電流源IGが接続された状態（すなわ
ちゲート電流オン）の特性であり、pE1〜nE1間のサイリ
スタSCR1がオンしている状態が示されている。一方特性
L2は電流源IGを接続しなかつた状態（すなわちゲート電
流オフ）の特性でありpE1〜nE1間のサイリスタSCR1はオ
フしている。以上により第４図または第１図に示された
双方向性出力スイツチング素子４がゲート端子３へのゲ
ート電流通流により第１の主端子１から第２の主端子２
へ或いは第２の主端子２から第１の主端子１へのいずれ
の方向でも負荷電流の通流が可能であることがわかる。
端子３と第２の主端子との間にゲート電流を通流して行
なう。第１図の実施例においては、バツフア回路５内の
PMOSトランジスタ51をオンすることにより、低圧電源９
−PMOSトランジスタ51−ｐ形ベース層pB2（ゲート端子
３）−ｎ形エミツタ層nE2（第２の主端子）−低圧電源
９の閉ループでゲート電流を通流することができる。ｐ
形ベース層pB2とｎ形エミツタ層nE2のpn接合にこれを準
バイアスする方向のゲート電流が流れると、ｎ形エミツ
タ層nE2から形ベース層nBに伝導電子の注入が起こる。
ｎ形ベース層nBは第４図にも示される通りサイリスタSC
R1とサイリスタSCR2とに共通となつている為、この伝導
電子の注入はサイリスタSCR1及びサイリスタSCR2両方の
ターンオンのトリガとなり得る。よつて第１の主端子と
第２の主端子２との電位関係に応じてサイリスタSCR1若
しくはサイリスタSCR2のいずれかがオンすることにな
る。まず第１の主端子１が第２の主端子２よりも高電位
にある場合はサイリスタSCR2側が順バイアスとなる。こ
の場合ゲート端子３へのゲート電流供給によるサイリス
タSCR2のターンオンは、通常のサイリスタのカソードゲ
ート駆動によるターンオンであり特に異論は無いであろ
う。一方上記とは逆の場合、すなわち第２の主端子２が
第１の主端子よりも高電位になる場合はサイリスタSCR1
側が順バイアス状態となる。この場合のオン動作につい
ては第５図に示す素子構造及び実験回路にて検証を行な
つた。第５図において、第４図と同様シリコン酸化膜ｄ
によつて絶縁分離されたｎ形シリコン単結晶島領域nB内
に選択的に不純物を拡散してｐ形領域pE1,pB1,pB2を形
成し、さらにｐ形領域pB1,pB2内にｎ形領域nE1,nE2をそ
れぞれ形成している。pE1−nB−pB1−nE1を第４図にお
けるサイリスタSCR1、またpB2−nE2が第４図におけるサ
イリスタSC2のｐ形ベース領域pB2、ｎ形エミツタ領域n
E2、にそれぞれ相当するものとみなしpB2−nE2接合に順
方向のゲート電流を通流する為の電流源IGをpB2,nE2間
に接続し、またサイリスタSCR1に相当するpE1〜nE1間を
順バイアスする電圧源VoをpE1,nE1間に接続している。
またサイリスタSCR1部の誤動作を防止する為抵抗RGK1を
pB1,nE1間に接続している。以上の構成により第４図ま
たは第１図において第２の主端子２が第１の主端子１よ
りも高電圧状態でゲート端子３にゲート電流が供給され
た場合のサイリスタSCR1側のオン動作を確認できる。そ
の結果を第６図に示す。第６図は第５図におけるpE1〜n
E1間（すなわちサイリスタSCR1のアノード・カソード
間）電圧Voとその順電流Ioの関係を示す特性図で、横軸
が電圧Vo、縦軸が電流Ioである。第６図において、特性
L1は第５図における電流源IGが接続された状態（すなわ
ちゲート電流オン）の特性であり、pE1〜nE1間のサイリ
スタSCR1がオンしている状態が示されている。一方特性
L2は電流源IGを接続しなかつた状態（すなわちゲート電
流オフ）の特性でありpE1〜nE1間のサイリスタSCR1はオ
フしている。以上により第４図または第１図に示された
双方向性出力スイツチング素子４がゲート端子３へのゲ
ート電流通流により第１の主端子１から第２の主端子２
へ或いは第２の主端子２から第１の主端子１へのいずれ
の方向でも負荷電流の通流が可能であることがわかる。
次に第１図を用いて、容量性負荷10の駆動につき説明
する。
する。
まず容量性負荷10を正の高電圧に充電する場合は、バ
ツフア回路５内のPMOSトランジスタ51をオンとして、低
圧電源９よりゲート端子３にゲート電流を供給して出力
スイツチング素子４をオン駆動する。次いで第２の主端
子２に接続する外部スイツチング素子S1のみをオンする
ことにより第２の主端子２を正の高電圧VHPにバイアス
する。これによつて第２の主端子２が第の主端子１に対
し高電位となるから、出力スイツチング素子４内のサイ
リスタSCR1側が順バイアスとなりターンオンする。この
ターンオン動作については前述した通りである。出力ス
イツチング素子４内のサイリスタSCR1のオンにより第２
の主端子２から第１の主端子１へ向かつて容量性負荷の
充電々流が流れ、容量性負荷10は正の高電圧VHPに充電
される。
ツフア回路５内のPMOSトランジスタ51をオンとして、低
圧電源９よりゲート端子３にゲート電流を供給して出力
スイツチング素子４をオン駆動する。次いで第２の主端
子２に接続する外部スイツチング素子S1のみをオンする
ことにより第２の主端子２を正の高電圧VHPにバイアス
する。これによつて第２の主端子２が第の主端子１に対
し高電位となるから、出力スイツチング素子４内のサイ
リスタSCR1側が順バイアスとなりターンオンする。この
ターンオン動作については前述した通りである。出力ス
イツチング素子４内のサイリスタSCR1のオンにより第２
の主端子２から第１の主端子１へ向かつて容量性負荷の
充電々流が流れ、容量性負荷10は正の高電圧VHPに充電
される。
次に正の高電圧VHPに充電された容量性負荷10を放電
する場合は、上記と同様ゲート端子３にゲート電流を供
給しておいて、外部スイツチング素子S1をオフにし、次
に外部スイツチング素子S2のみをオンとして第２の主端
子２を接地電位にバイアスする。これによつて、第１の
主端子１が第２の主端子２に対して高電位となるから、
出力スイツチング素子４内のサイリスタSCR2側が順バイ
アスとなりターンオンする。この結果、第１の主端子１
から第２の主端子２へ向かつて容量性負荷10の放電々流
が流れ、容量性負荷10は接地電位に放電される。
する場合は、上記と同様ゲート端子３にゲート電流を供
給しておいて、外部スイツチング素子S1をオフにし、次
に外部スイツチング素子S2のみをオンとして第２の主端
子２を接地電位にバイアスする。これによつて、第１の
主端子１が第２の主端子２に対して高電位となるから、
出力スイツチング素子４内のサイリスタSCR2側が順バイ
アスとなりターンオンする。この結果、第１の主端子１
から第２の主端子２へ向かつて容量性負荷10の放電々流
が流れ、容量性負荷10は接地電位に放電される。
次に容量性負荷10を負の高電圧VHNに充電する場合
は、上記同様ゲート端子３にゲート電流を供給してお
き、外部スイツチング素子S3のみをオンとして第２の主
端子２を負の高電圧VHNにバイアスする。この場合前記
正の高電圧VHPに充電された容量性負荷10の放電時の同
様に出力スイツチング素子４内のサイリスタSCR2側が順
バイアスとなつてオンし、第１の主端子１から第２の主
端子２へ向かつて容量性負荷10の充電電流が流れ、容量
性負荷10は負の高電圧VHNに充電される。
は、上記同様ゲート端子３にゲート電流を供給してお
き、外部スイツチング素子S3のみをオンとして第２の主
端子２を負の高電圧VHNにバイアスする。この場合前記
正の高電圧VHPに充電された容量性負荷10の放電時の同
様に出力スイツチング素子４内のサイリスタSCR2側が順
バイアスとなつてオンし、第１の主端子１から第２の主
端子２へ向かつて容量性負荷10の充電電流が流れ、容量
性負荷10は負の高電圧VHNに充電される。
さらに負の高電圧VHNに充電された容量性負荷10を放
電する場合は、やはりゲート端子３にゲート電流を供給
しておき、外部スイツチング素子S3をオフ、外部スイツ
チング素子S2のみをオンすることにより第２の主端子２
を接地電位にバイアスする。この場合前記正の高電圧V
HNに充電する場合と同様に出力スイツチング素子４内の
サイリスタSCR1側が順バイアスとなつてオンし第２の主
端子２から第１の主端子１へ向かつて容量性負荷10の放
電々流が流れ、容量性負荷10は接地電位に放電される。
電する場合は、やはりゲート端子３にゲート電流を供給
しておき、外部スイツチング素子S3をオフ、外部スイツ
チング素子S2のみをオンすることにより第２の主端子２
を接地電位にバイアスする。この場合前記正の高電圧V
HNに充電する場合と同様に出力スイツチング素子４内の
サイリスタSCR1側が順バイアスとなつてオンし第２の主
端子２から第１の主端子１へ向かつて容量性負荷10の放
電々流が流れ、容量性負荷10は接地電位に放電される。
以上の如く本実施例によれば容量性負荷10を正負いず
れの極性でも充放電駆動を行なうことができる。また本
実施例によれば、出力スイツチング素子４のゲート電流
は低圧電源９より供給されるので、その消費電力を小さ
くすることができる。例えば、ゲート電流1mA、低圧電
源９の出力電圧を5Vとすると、その消費電力は5mWであ
る。これに対し第２図の如き従来例ではサイリスタ20の
ゲート駆動電流は電源端子101からNPNトランジスタ23を
介して電源端子102へ流れるが、容量性負荷10を正の高
電圧VHPに充電しようとするとき電源端子101と電源端子
102間には正の高電圧VHPが印加されることになる為、ゲ
ート電流を1mA、正の高電圧VHPを250Vとするとその消費
電力は250mWとなり、第１図の実施例に比べ極めて大き
くなる。また本実施例によれば、出力スイツチング素子
４を第４図の如く半導体チツプの上の一つの素子領域内
に形成できる。言い換えれば第２図の従来例では互いに
絶縁分離された高耐圧素子がサイリスタ20、NPNトラン
ジスタ23及び22、の３個必要であつたのに対し、これを
出力スイツチング素子４のみの１個とすることができた
わけであり、このことは比較的広い分離領域を必要とす
る高耐圧素子の集積化、モノリシツクIC化の上で極めて
有利となる。また本実施例によれば出力スイツチング素
子４がオンすると、等価的にサイリスタ動作となる為、
容量性負荷10の充放電いずれの場合も大きな負荷電流駆
動能力を有する。さらに前記の如くゲート電流による消
費電力が小さくて済む為、負荷の駆動期間中ゲート電流
を通流し続けても集積化の障害とはならず、よつて従来
例で述べた様なゲート電流をワンシヨツトパルス化する
ことによるサイリスタの保持電流の問題も無い。なお本
実施例においては、第１の主端子１に容量性負荷10、第
２の主端子２に外部スイツチング素子S1,S2,S3を介して
負荷駆動用電源VHP,VHN等をそれぞれ接続したが、この
逆の接続すなわち第２の主端子２へ容量性負荷10を、第
１の主端子１へ外部スイツチング素子S1,S2,S3を介して
負荷駆動用電源VHP,VHN等をそれぞれ接続しても出力ス
イツチング素子４のオン駆動には何ら問題無く、よつて
容量性負荷10の駆動は同様に可能である。また出力スイ
ツチング素子４のオン駆動についても本実施例ではｐ形
ベース層pB2−ｎ形エミツタ層nE2間にゲート電流を通流
したが、これをｐ形エミツタ層pE1（若しくはpE2）とｎ
形ベース層nB間に通流してもオン駆動は可能である。こ
の場合ｐ形エミツタ層pE1（若しくはpE2）より共通ｎ形
ベース層nBを介して伝導正孔がｐ形ベース層pB1またはp
B2へ注入され、サイリスタSCR1またはSCR2をターンオン
させる。いずれのサイリスタがオンするかは第１図の実
施例の場合同様、第１の主端子１と第２の主端子との電
位関係によつて決まる。
れの極性でも充放電駆動を行なうことができる。また本
実施例によれば、出力スイツチング素子４のゲート電流
は低圧電源９より供給されるので、その消費電力を小さ
くすることができる。例えば、ゲート電流1mA、低圧電
源９の出力電圧を5Vとすると、その消費電力は5mWであ
る。これに対し第２図の如き従来例ではサイリスタ20の
ゲート駆動電流は電源端子101からNPNトランジスタ23を
介して電源端子102へ流れるが、容量性負荷10を正の高
電圧VHPに充電しようとするとき電源端子101と電源端子
102間には正の高電圧VHPが印加されることになる為、ゲ
ート電流を1mA、正の高電圧VHPを250Vとするとその消費
電力は250mWとなり、第１図の実施例に比べ極めて大き
くなる。また本実施例によれば、出力スイツチング素子
４を第４図の如く半導体チツプの上の一つの素子領域内
に形成できる。言い換えれば第２図の従来例では互いに
絶縁分離された高耐圧素子がサイリスタ20、NPNトラン
ジスタ23及び22、の３個必要であつたのに対し、これを
出力スイツチング素子４のみの１個とすることができた
わけであり、このことは比較的広い分離領域を必要とす
る高耐圧素子の集積化、モノリシツクIC化の上で極めて
有利となる。また本実施例によれば出力スイツチング素
子４がオンすると、等価的にサイリスタ動作となる為、
容量性負荷10の充放電いずれの場合も大きな負荷電流駆
動能力を有する。さらに前記の如くゲート電流による消
費電力が小さくて済む為、負荷の駆動期間中ゲート電流
を通流し続けても集積化の障害とはならず、よつて従来
例で述べた様なゲート電流をワンシヨツトパルス化する
ことによるサイリスタの保持電流の問題も無い。なお本
実施例においては、第１の主端子１に容量性負荷10、第
２の主端子２に外部スイツチング素子S1,S2,S3を介して
負荷駆動用電源VHP,VHN等をそれぞれ接続したが、この
逆の接続すなわち第２の主端子２へ容量性負荷10を、第
１の主端子１へ外部スイツチング素子S1,S2,S3を介して
負荷駆動用電源VHP,VHN等をそれぞれ接続しても出力ス
イツチング素子４のオン駆動には何ら問題無く、よつて
容量性負荷10の駆動は同様に可能である。また出力スイ
ツチング素子４のオン駆動についても本実施例ではｐ形
ベース層pB2−ｎ形エミツタ層nE2間にゲート電流を通流
したが、これをｐ形エミツタ層pE1（若しくはpE2）とｎ
形ベース層nB間に通流してもオン駆動は可能である。こ
の場合ｐ形エミツタ層pE1（若しくはpE2）より共通ｎ形
ベース層nBを介して伝導正孔がｐ形ベース層pB1またはp
B2へ注入され、サイリスタSCR1またはSCR2をターンオン
させる。いずれのサイリスタがオンするかは第１図の実
施例の場合同様、第１の主端子１と第２の主端子との電
位関係によつて決まる。
次に第１図の実施例を多数チヤンネル集積化しELパネ
ル走査線の駆動に適用した例を第７図に示す。
ル走査線の駆動に適用した例を第７図に示す。
第７図において、第１図における双方向性の出力スイ
ツチング素子４に相当する出力スイツチング素子41,42,
……等が各々スイツチング素子の第２の主端子21,22,…
…を共通端子２´として設けられ、その第１の主端子1
1,12,……はELパネルの走査側電極SC1,SC2,……にそれ
ぞれ接続されている。各出力スイツチング素子41,42,…
…等のゲート端子31,32,……等はバツフア回路５′に接
続されている。バツフア回路５′内には第１図のPMOSト
ランジスタ51の如きゲート電流制御手段が各ゲート端子
毎に設けられている。さらにバツフア回路５′を入力端
子８′の入力信号に応じて制御する為の論理回路６′が
設けられ、またバツフア回路５′、論理回路６′等を動
作させる為のフローテイング低圧電源が接続される低圧
電源端子７′が設けられている。フローテイング低圧電
源は、第１図の如く低圧電源端子７′と共通端子２′と
の間に接続されることになるがこの記載は省略した。ま
た共通端子２′は第１図の如く外部スイツチング素子
S1,S2,S3等を介して正負の高電圧VHP,VHN及び接地電位
に切換えバイアスされることになるが、これらバイアス
手段についても記載を省略している。ELパネル走査側電
極SC1,SC2,……等と、これに直交して併設されたデータ
側電極C1,C2,……等との交点にEL画素111,112,……,12
1,122,……等が形成されており、従来例で述べた通り、
選択走査電極上の画素がデータ電極の発行データ（出力
電圧）に応じて発光・非発光を行なう。走査電極は線順
次に選択され選択走査電極には正または負の高電圧が交
互に印加され交流駆動が行なわれる。これも従来例で述
べた通りである。
ツチング素子４に相当する出力スイツチング素子41,42,
……等が各々スイツチング素子の第２の主端子21,22,…
…を共通端子２´として設けられ、その第１の主端子1
1,12,……はELパネルの走査側電極SC1,SC2,……にそれ
ぞれ接続されている。各出力スイツチング素子41,42,…
…等のゲート端子31,32,……等はバツフア回路５′に接
続されている。バツフア回路５′内には第１図のPMOSト
ランジスタ51の如きゲート電流制御手段が各ゲート端子
毎に設けられている。さらにバツフア回路５′を入力端
子８′の入力信号に応じて制御する為の論理回路６′が
設けられ、またバツフア回路５′、論理回路６′等を動
作させる為のフローテイング低圧電源が接続される低圧
電源端子７′が設けられている。フローテイング低圧電
源は、第１図の如く低圧電源端子７′と共通端子２′と
の間に接続されることになるがこの記載は省略した。ま
た共通端子２′は第１図の如く外部スイツチング素子
S1,S2,S3等を介して正負の高電圧VHP,VHN及び接地電位
に切換えバイアスされることになるが、これらバイアス
手段についても記載を省略している。ELパネル走査側電
極SC1,SC2,……等と、これに直交して併設されたデータ
側電極C1,C2,……等との交点にEL画素111,112,……,12
1,122,……等が形成されており、従来例で述べた通り、
選択走査電極上の画素がデータ電極の発行データ（出力
電圧）に応じて発光・非発光を行なう。走査電極は線順
次に選択され選択走査電極には正または負の高電圧が交
互に印加され交流駆動が行なわれる。これも従来例で述
べた通りである。
第７図において、まず走査側電極SC1に正の高電圧VHP
を選択的に送出して走査側電極SC1上の画素111,112,…
…等の発光・非発光を行なうには、走査側電極SC1にそ
の第１の主端子11を接続した出力スイツチング素子41の
ゲート端子31にのみゲート電流を通流して出力スイツチ
ング素子41のみをオンとし、共通端子２′を正の高電圧
VHPにバイアスすれば良い。出力スイツチング素子41
は、第１図におけるスイツチング素子４と同様第１の主
端子11と第２の主端子21との間をいずれの方向へも負荷
電流を通流できる為、走査側電極SC1へ正の高電圧VHPが
送出され選択走査電極SC1上の画素111,112,……等の充
電及び発光電流が供給される。このとき従来例で説明し
た様にデータ側電極C1,C2,……等の出力電圧に応じて画
素111,112,……等が発光・非発光する。次いで上記発光
・非発光動作完了後は画素の放電を行なうがこの時も上
記同様出力スイツチング素子41のゲート端子31にのみゲ
ート電流を通流して出力スイツチング素子41をオン状態
としておいて共通端子２′を接地電位にバイアスすれば
良い。この時走査側電極SC1上の画素の放電々流は走査
側電極SC1から出力スイツチング素子41を介して共通端
子２′へ流れ放電動作が行なわれる。以上で走査側電極
SC1の選択が完了し引き続いて走査側電極SC2の選択に移
る。こうして全走査側電極について選択が終了し再び走
査側電極SC1が選択されたときは、前回とは電圧極性を
反転し、負の高電圧VHPを送出して画素の発光動作を行
なうことになる。このときも前記同様出力スイツチング
素子41のゲート端子31にのみゲート電流を通流して出力
スイツチング素子41をオン状態として共通端子２′を負
の高電圧VHNにバイアスする。第１図での説明からも明
らかな様に走査側電極SC1から共通端子２′へ向かつて
走査側電極SC1上の画素の充電々流が流れ負の高電圧VHN
への充電及び発光動作が行なわれる。次いでこれを放電
する場合も同様に出力スイツチング素子41をオン状態に
しておいて共通端子２′を接地電位にバイアスすること
により、共通端子２′から走査側電極SC1へ向かつて放
電々流が流れ放電動作が行なわれる。以降の走査電極に
ついても同様に選択駆動が行なわれる。
を選択的に送出して走査側電極SC1上の画素111,112,…
…等の発光・非発光を行なうには、走査側電極SC1にそ
の第１の主端子11を接続した出力スイツチング素子41の
ゲート端子31にのみゲート電流を通流して出力スイツチ
ング素子41のみをオンとし、共通端子２′を正の高電圧
VHPにバイアスすれば良い。出力スイツチング素子41
は、第１図におけるスイツチング素子４と同様第１の主
端子11と第２の主端子21との間をいずれの方向へも負荷
電流を通流できる為、走査側電極SC1へ正の高電圧VHPが
送出され選択走査電極SC1上の画素111,112,……等の充
電及び発光電流が供給される。このとき従来例で説明し
た様にデータ側電極C1,C2,……等の出力電圧に応じて画
素111,112,……等が発光・非発光する。次いで上記発光
・非発光動作完了後は画素の放電を行なうがこの時も上
記同様出力スイツチング素子41のゲート端子31にのみゲ
ート電流を通流して出力スイツチング素子41をオン状態
としておいて共通端子２′を接地電位にバイアスすれば
良い。この時走査側電極SC1上の画素の放電々流は走査
側電極SC1から出力スイツチング素子41を介して共通端
子２′へ流れ放電動作が行なわれる。以上で走査側電極
SC1の選択が完了し引き続いて走査側電極SC2の選択に移
る。こうして全走査側電極について選択が終了し再び走
査側電極SC1が選択されたときは、前回とは電圧極性を
反転し、負の高電圧VHPを送出して画素の発光動作を行
なうことになる。このときも前記同様出力スイツチング
素子41のゲート端子31にのみゲート電流を通流して出力
スイツチング素子41をオン状態として共通端子２′を負
の高電圧VHNにバイアスする。第１図での説明からも明
らかな様に走査側電極SC1から共通端子２′へ向かつて
走査側電極SC1上の画素の充電々流が流れ負の高電圧VHN
への充電及び発光動作が行なわれる。次いでこれを放電
する場合も同様に出力スイツチング素子41をオン状態に
しておいて共通端子２′を接地電位にバイアスすること
により、共通端子２′から走査側電極SC1へ向かつて放
電々流が流れ放電動作が行なわれる。以降の走査電極に
ついても同様に選択駆動が行なわれる。
以上の如く本実施例によればELパネルの走査電極の駆
動が可能である。走査電極は一般に数百本程度で構成さ
れチヤンネルを集積化した駆動回路が必要とされる。前
述の実施例同様低消費電力及び出力チヤンネル当りの高
耐圧素子数低減の効果を有する為、その集積化に極めて
有利である。またELパネルは近年大型化の傾向に有り、
負荷電流が増大する傾向に有り、駆動回路の電流駆動能
力が問われることになるが、本実施例によれば前記実施
例同様出力スイツチング素子41,42,……等がサイリスタ
動作する為、その要求に十分答えることができ、ELパネ
ルの走査電極駆動に最適な駆動回路を得ることができ
る。
動が可能である。走査電極は一般に数百本程度で構成さ
れチヤンネルを集積化した駆動回路が必要とされる。前
述の実施例同様低消費電力及び出力チヤンネル当りの高
耐圧素子数低減の効果を有する為、その集積化に極めて
有利である。またELパネルは近年大型化の傾向に有り、
負荷電流が増大する傾向に有り、駆動回路の電流駆動能
力が問われることになるが、本実施例によれば前記実施
例同様出力スイツチング素子41,42,……等がサイリスタ
動作する為、その要求に十分答えることができ、ELパネ
ルの走査電極駆動に最適な駆動回路を得ることができ
る。
前記第１図，第４図及び第７図の実施例における出力
スイツチング素子４及び41,42,……等の別の構成例を第
８図に示す。第８図は双方向性の出力スイツチング素子
の平面パターン及びその接続構成を示すものである。そ
の断面構造は第４図に示したものと同類であり省略し
た。
スイツチング素子４及び41,42,……等の別の構成例を第
８図に示す。第８図は双方向性の出力スイツチング素子
の平面パターン及びその接続構成を示すものである。そ
の断面構造は第４図に示したものと同類であり省略し
た。
第８図において、シリコン酸化膜ｄによつて絶縁分離
されたｎ形シリコン単結晶島領域nB内に選択的に不純物
を拡散してｐ形領域pB3及びpB4が形成されさらに各ｐ形
領域内に形領域nE3,nE4がそれぞれ形成されている。ｐ
形領域pB3とそのなかに形成されているｎ形領域nE3との
pn接合とは逆向きにダイオードD1が逆並列接続しまたダ
イオードD1と共に抵抗RGK3が並列接続されている。ｐ形
領域pB4側においても同様にpB4−nE4のpn接合と逆並列
接続したダイオードD2及び並列接続した抵抗RGK4が設け
られている。ｎ形領域nE3を第１主端子１、ｎ形領域nE4
を第２の主端子２、ｐ形領域pB4をゲート端子３として
双方向性の出力スイツチング素子を構成している。
されたｎ形シリコン単結晶島領域nB内に選択的に不純物
を拡散してｐ形領域pB3及びpB4が形成されさらに各ｐ形
領域内に形領域nE3,nE4がそれぞれ形成されている。ｐ
形領域pB3とそのなかに形成されているｎ形領域nE3との
pn接合とは逆向きにダイオードD1が逆並列接続しまたダ
イオードD1と共に抵抗RGK3が並列接続されている。ｐ形
領域pB4側においても同様にpB4−nE4のpn接合と逆並列
接続したダイオードD2及び並列接続した抵抗RGK4が設け
られている。ｎ形領域nE3を第１主端子１、ｎ形領域nE4
を第２の主端子２、ｐ形領域pB4をゲート端子３として
双方向性の出力スイツチング素子を構成している。
第８図の出力スイツチング素子のオン駆動も前記実施
例同様、ゲート端子３と第２の主端子２との間にゲート
電流を通流して行なう。ｐ形領域pB4とｎ形領域nE4との
接合に順方向のゲート電流が流れることにより、ｎ形領
域nE4からｐ形領域pB4を介してｎ形基板領域nBへ伝導電
子の注入が起こる。このとき第１の主端子１が第２の主
端子２に対し高電圧に有ればｐ形領域pB3−ｎ形基板領
域nB−ｐ形領域pB4−ｎ形領域nE4のサイリスタ構造がタ
ーンオンし、第１の主端子１からダイオードD1を介して
第２の主端子２へ負荷電流を通流することができる。ま
た第２の主端子２が第１の主端子１に対し高電位に有つ
た場合はｐ形領域pB4−ｎ形基板領域nB−ｐ形領域pB3−
ｎ形領域nE3のサイリスタ構造がターンオンし、第２の
主端子２からダイオードD2を介して第１の主端子へ負荷
電流を通流することができる。またゲート電流が無い場
合は、ｎ形基板領域nBとｐと形領域pB3またはpB4とのpn
接合部で逆耐圧を有し第１の主端子１と第２の主端子２
との間を絶縁している。なおダイオードD1,D2にはｐ形
領域pB3及びpB4とｎ形領域nE3及びnE4との間の順電圧降
下分の逆電圧しか印加されない為、高耐圧ダイオードで
ある必要は無い。
例同様、ゲート端子３と第２の主端子２との間にゲート
電流を通流して行なう。ｐ形領域pB4とｎ形領域nE4との
接合に順方向のゲート電流が流れることにより、ｎ形領
域nE4からｐ形領域pB4を介してｎ形基板領域nBへ伝導電
子の注入が起こる。このとき第１の主端子１が第２の主
端子２に対し高電圧に有ればｐ形領域pB3−ｎ形基板領
域nB−ｐ形領域pB4−ｎ形領域nE4のサイリスタ構造がタ
ーンオンし、第１の主端子１からダイオードD1を介して
第２の主端子２へ負荷電流を通流することができる。ま
た第２の主端子２が第１の主端子１に対し高電位に有つ
た場合はｐ形領域pB4−ｎ形基板領域nB−ｐ形領域pB3−
ｎ形領域nE3のサイリスタ構造がターンオンし、第２の
主端子２からダイオードD2を介して第１の主端子へ負荷
電流を通流することができる。またゲート電流が無い場
合は、ｎ形基板領域nBとｐと形領域pB3またはpB4とのpn
接合部で逆耐圧を有し第１の主端子１と第２の主端子２
との間を絶縁している。なおダイオードD1,D2にはｐ形
領域pB3及びpB4とｎ形領域nE3及びnE4との間の順電圧降
下分の逆電圧しか印加されない為、高耐圧ダイオードで
ある必要は無い。
本実施例によれば、双方向性出力スイツチング素子を
得ることができ前記第１図及び第７図の実施例同様の効
果が期待される。また第４図における双方向性出力スイ
ツチング素子の構造に比べ、ｐ形領域pE1,pE1を廃した
構造となつており、双方向性出力スイツチング素子自体
の素子面積を低減する効果を有する。
得ることができ前記第１図及び第７図の実施例同様の効
果が期待される。また第４図における双方向性出力スイ
ツチング素子の構造に比べ、ｐ形領域pE1,pE1を廃した
構造となつており、双方向性出力スイツチング素子自体
の素子面積を低減する効果を有する。
本発明によれば、負荷への電流供給及び電流引き抜き
いずれをも１個の高耐圧出力スイツチング素子で行なう
ことができ、集積化時のICチツプ寸法を低減しコスト低
減に有効である。また出力スイツチング素子のゲート制
御電流を低圧電源で供給、制御できる為、消費電力を大
幅に低減でき集積化に有利な駆動回路を得ることができ
る。さらにこの駆動回路をEL表示装置の駆動に適用する
と、低消費電力で電流駆動能力の高いEL表示装置を得る
ことができる。
いずれをも１個の高耐圧出力スイツチング素子で行なう
ことができ、集積化時のICチツプ寸法を低減しコスト低
減に有効である。また出力スイツチング素子のゲート制
御電流を低圧電源で供給、制御できる為、消費電力を大
幅に低減でき集積化に有利な駆動回路を得ることができ
る。さらにこの駆動回路をEL表示装置の駆動に適用する
と、低消費電力で電流駆動能力の高いEL表示装置を得る
ことができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
従来の駆動回路を示す回路図、第３図は従来のEL表示装
置の回路図、第４図は第１図の出力スイツチング素子の
構成を示す構造図、第５図及び第６図は本発明における
出力スイツチング素子の動作状況を示す素子構造図及び
その特性図、第７図は第１図の駆動回路を使用したEL表
示装置の回路図、第８図は本発明における他の出力スイ
ツチング素子の構成例を示す構成図である。 1,11,12……出力スイツチング素子の第１の主端子、2,2
1,22……出力スイツチング素子の第２の主端子、3,31,3
2……出力スイツチング素子のゲート端子、4,41,42……
出力スイツチング素子、5,105……バツフア回路、6,106
……論理回路、7,107……低圧電源端子、8,108……入力
端子、９……フローテイング低圧電源、10……容量性負
荷。
従来の駆動回路を示す回路図、第３図は従来のEL表示装
置の回路図、第４図は第１図の出力スイツチング素子の
構成を示す構造図、第５図及び第６図は本発明における
出力スイツチング素子の動作状況を示す素子構造図及び
その特性図、第７図は第１図の駆動回路を使用したEL表
示装置の回路図、第８図は本発明における他の出力スイ
ツチング素子の構成例を示す構成図である。 1,11,12……出力スイツチング素子の第１の主端子、2,2
1,22……出力スイツチング素子の第２の主端子、3,31,3
2……出力スイツチング素子のゲート端子、4,41,42……
出力スイツチング素子、5,105……バツフア回路、6,106
……論理回路、7,107……低圧電源端子、8,108……入力
端子、９……フローテイング低圧電源、10……容量性負
荷。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−122667（ＪＰ，Ａ) 特開 昭60−208119（ＪＰ，Ａ) 特開 平１−192218（ＪＰ，Ａ) 特開 昭55−4180（ＪＰ，Ａ) 電気通信関係技術用語標準化委員会編 「電気通信技術標準用語事典」第３版 （昭47−10−30）オーム社Ｐ．29
Claims (1)
- 【請求項１】同一ｎ基板に一定の距離離して設けられる
第１のｐ形領域及び第２のｐ形領域と、第１のｐ形領域
内に設けられる第１のｎ形領域と、第２のｐ形領域内に
設けられる第２のｎ形領域と、第１のｐ形領域と第１の
ｎ形領域から成るpn接合の極性とは逆極性となるように
第１のｐ形領域と第１のｎ形領域とに並列接続される第
１のダイオードと、第２のｐ形領域と第２のｎ形領域か
ら成るpn接合の極性とは逆極性となるように第２のｐ形
領域と第２のｎ形領域とに並列接続される第２のダイオ
ードと、前記各領域のうち第１のｎ形領域のみと直接接
続される第１の主端子と、前記各領域のうち第２のｎ形
領域のみと直接接続される第２の主端子と、第２のｐ形
領域と接続されるゲート端子と、を有する双方向性の出
力スイッチング素子と、 電源素子と、 電源端子と第２の主端子の間に接続され、ゲート端子に
ゲート電流を供給する制御部と、 を有し、 第１の主端子は容量性負荷に接続され、 第２の主端子は、容量性負荷を充電するときには高圧電
源に接続され、該負荷を放電するときには接地電位に接
続され、 制御部は、容量性負荷を充電及び放電するときに、出力
スイッチング素子をターンオンするようにゲート端子に
ゲート電流を供給し、 電源端子と第２の主端子との間には、高圧電源よりも電
圧の低いフローティング低圧電源が接続され、制御部が
該低圧電源によって動作することを特徴とする駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031563A JP2539526B2 (ja) | 1990-02-14 | 1990-02-14 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031563A JP2539526B2 (ja) | 1990-02-14 | 1990-02-14 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03236625A JPH03236625A (ja) | 1991-10-22 |
| JP2539526B2 true JP2539526B2 (ja) | 1996-10-02 |
Family
ID=12334647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031563A Expired - Lifetime JP2539526B2 (ja) | 1990-02-14 | 1990-02-14 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539526B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57122667A (en) * | 1981-12-11 | 1982-07-30 | Hitachi Ltd | Thyristor control circuit |
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
-
1990
- 1990-02-14 JP JP2031563A patent/JP2539526B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電気通信関係技術用語標準化委員会編「電気通信技術標準用語事典」第３版（昭４７−１０−３０）オーム社Ｐ．２９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03236625A (ja) | 1991-10-22 |
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