JPH088479B2

JPH088479B2 - 駆動回路及び該駆動回路を用いる表示装置

Info

Publication number: JPH088479B2
Application number: JP63104228A
Authority: JP
Inventors: 光彦奥津; 賢二阿部; 忠昭苅谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-04-28
Filing date: 1988-04-28
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH01276820A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、駆動回路及び該回路を用いる表示装置に係
り、高電圧を要する容量性負荷の駆動に用いて好適な駆
動回路及び該駆動回路を用いる表示装置に関する。

［従来の技術］容量性負荷としては、ELパネルや圧電素子等があり、
これらは、いずれも数百Ｖの高電圧駆動が必要される。
一般に、容量性負荷の駆動回路は、負荷を充電するため
のソース側スイッチと、一旦充電された負荷を放電する
ためのシンク側スイッチとを具備して構成されている。
このような容量性負荷の駆動回路に関する従来技術とし
て、例えば、特開昭60−208119号公報等に記載された技
術が知られている。

以下、この種従来技術による駆動回路を図面により説
明する。

第４図は従来技術による駆動回路の一例を示すブロツ
ク図である。第４図において、1,2は高電圧電源端子、
３は出力端子、４は低電圧電源端子、５は制御信号入力
端子、６はソース側スイツチ、７はシンク側スイツチ、
８はバツフア回路、９はロジツク回路、10は容量性負
荷、11は端子、71〜73はNPNトランジスタ、81はPMOSト
ランジスタである。

従来技術による駆動回路は、第４図に示すように、高
電圧電源端子1,2の間に直列に設けられその接続点に出
力端子３が設けられるソース側スイツチ６及びシンク側
スイツチ７と、これらのスイツチ6,7を制御するバツフ
ア回路８と、入力端子５からの制御信号を受けて、バツ
フア回路８にスイツチ6,7の駆動用信号を与えるロジツ
ク回路９とにより構成されている。また、シンク側スイ
ツチは、NPNトランジスタ71〜73を３段にダーリントン
接続して構成されている。

第４図に示す駆動回路において、ソース側スイツチ６
は、高電圧電源端子１と出力端子３との間に設けられ、
シンク側スイツチ７は、端子２と出力端子３との間に設
けられている。これらのソース側スイツチ６及びシンク
側スイツチ７は、入力端子５に印加される制御信号を処
理するロジツク回路９の出力によりバツフア回路８を介
して制御される。ロジツク回路９及びバツフア回路８に
対する電源の供給は、低電圧電源端子４より行なわれて
いる。バツフア回路８内のPMOSトランジスタ81のドレイ
ンは、シンク側スイツチ７を構成する３段接続のNPNト
ランジスタ71〜73の初段に設けられたNPNトランジスタ7
1のベースに接続されており、PMOSトランジスタ81のソ
ースは、低電圧電源端子４に接続されている。そして、
PMOSトランジスタ81は、ロジツク回路９からの信号を受
け、シンク側スイツチ７の３段ダーリントン接続NPNト
ランジスタのベース電流を供給する。容量性負荷10は、
その一端が出力端子３に接続され、他端が端子11に接続
されている。

このような駆動回路をELパネル等の容量性マトリクス
負荷の駆動に用いるためには、多数チヤンネルの集積化
が必要である。第４図に示す従来技術の駆動回路は、シ
ンク側スイツチ７をダーリントン接続のトランジスタに
より構成することにより、そのベース電流を低減するこ
とができ、集積化した場合のチツプ全体の消費電力を低
減することができるという効果を有する。

第４図に示す駆動回路を用いてELパネルを駆動する場
合について以下に説明する。

一般に、ELパネルは、順次選択的に高電圧が印加され
る走査側電極と、これに同期して、発光・非発光データ
に応じて比較的低い電圧が印加されるデータ側電極とが
互いに交差して設けられ、両電極間にEL層が形成された
ものである。走査側電極とデータ側電極とに挟まれた部
分が１つの画素として機能し、等価的に容量性負荷であ
る。そして、その発光開始電圧は、例えば、特開昭60−
97394号公報等に記載されているように、およそ200V程
度の高電圧を要する。

第４図に示す回路における容量性負荷10は、ELパネル
内の１個の画素に相当し、出力端子３は、１個の走査電
極に相当する。実際には、１個の走査電極に対し、デー
タ側電極数分の複数の画素が存在するため、出力端子３
には複数の容量性負荷10が接続されているが、第５図に
おいては、簡単なため１個の容量性負荷のみが示されて
いる。以後の説明では、容量性負荷10を画素10と記す場
合もある。

画素10の他端が接続される端子11は、出力端子３を１
個の走査電極とすれば、１個のデータ側電極に相当す
る。実際には、前述の走査電極の場合と同様に、１個の
データ側電極に対し、走査側電極数分の複数の画素が存
在するが、第５図に示すような１個の走査電極の駆動を
説明すれば、他の走査電極についても同様の動作である
ので、その説明を省略する。

ELパネルは、分極効果を有するため、一般に交流駆動
が行われる。すなわち、一旦ある電極で充電され発光し
た画素は、その後、その放電を行なつても、EL内部に先
に印加した電圧極性を打ち消す方向に分極を発生してお
り、再び同極性の充電を行なつた場合、発光輝度の低下
をきたすことになる。画素を充電し発光させるために画
素に印加する電圧極性は、駆動の度に反転する必要があ
る。なお、この種ELパネルの駆動方法については、例え
ば、特開昭52−123883号公報等にその詳細が記載されて
いる。

第５図に示す駆動回路により画素10、すなわち容量性
負荷10を駆動する場合、高電圧電源端子１は、正の高電
圧V_HPに、端子２は、0Vにバイアスされ、データ側電極
端子11は、画素10の発光、非発光に応じて正の低電圧V_D
あるいは0Vのいずれかが印加されている。そして、前記
正の高電圧V_HPは、ELの発光開始電圧V_Tよりも充分高い
電圧であり、また、正の低電圧V_Dは、発光開始電圧V_Tよ
り充分低い電圧であり、|V_HP−V_D|＜|V_T|の関係にある
ものとする。

この状態で、走査電極端子となる出力端子３に接続し
た画素10を発光させる場合、データ側電極端子11を0Vに
バイアスし、ソース側スイツチ６をオンとし、シンク側
スイツチ７をオフとして出力端子３に正の高電圧を印加
する。このとき、画素10に印加される両端電圧は、ELの
発光開始電圧V_Tよりも大きい電圧V_HPとなるため、画素1
0が発光する。また画素10を発光させない場合、データ
側電極端子11は正の低電圧V_Dにバイアスされる。この状
態で、走査側電極端子となる出力端子３に正の高電圧V
_HPが印加されると、画素10に印加される両端電圧は、|V
_HT−V_D|となり、ELの発光開始電圧V_Tよりも小さな電圧
となるため、画素10は発光しない。このように、第５図
に示す駆動回路は、ある走査電極が選択されていると
き、その走査電極上に形成されている画素の発光、非発
光を、データ側電極に印加される電圧により制御するこ
とができる。

駆動回路は、走査側電極端子となる出力端子３に正の
高電圧V_HPを出力して、画素10を充電し、発光あるいは
非発光に制御した後、次回の駆動に備え、これを放電し
ておく必要があり、このため、画素10の放電を、ソース
側スイツチ６をオフとし、シンク側スイツチ７をオンと
して、画素10より0Vにバイアスされている端子２に向つ
て電流を引き抜くことにより行う。

前述の動作により、１個の走査電極端子の選択と、該
走査電極上の画素の駆動が終了し、次に、今まで選択さ
れていた走査電極端子に隣接する走査電極が選択され
て、前述の動作が繰り返される。このような動作が、全
走査電極について行われた後、再び同一の走査側電極の
選択が行なわれ、画素の発光、非発光の駆動が行われ
る。この場合、前述したように、ELには分極効果がある
ため、画素に同レベルの発光を行わせるためには、前回
画素に印加した電圧極性に対し反転した極性の電圧を印
加する必要がある。そこで、今度は、第４図に示す駆動
回路において、端子２を負の高電圧V_HNにバイアスし、
端子１を0Vにバイアスし、さらに、ソース側スイツチ６
をオフとし、シンク側スイツチ７をオンとして、走査側
電極端子となる出力端子３に負の高電圧V_HNを印加す
る。この場合、負の高電圧V_NNは、|V_HN|＜|V_T|で、か
つ、|V_HN|＋|V_D|＞|V_T|の条件を満足するものとする。

前述した状態で、データ側電極端子11が正の低電圧V_D
にバイアスされていたとすれば、画素10に印加される両
端電圧は、|V_HN|＋|V_D|となり、発光開始電圧V_T以上と
なるので、画素10は発光する。また、データ側電極端子
11が0Vにバイアスされていた場合、画素10に印加される
両端電圧は、|V_HN|となり、発光開始電圧V_Tに達しない
ので、画素10は発光しない。

第４図に示す駆動回路は、前述のように、走査側電極
端子となる出力端子３に負の高電圧V_HNを出力して画素1
0を充電し、発光、非発光の制御を行なった後、前回と
同様放電を行うことになるが、今回の放電は、シンク側
スイツチ７をオフとし、ソース側スイツチ６をオンとし
て、前回とは逆に画素10に向つて電流を流し込むことに
より行う。

前述の動作で、１個の走査電極端子の選択と、該走査
電極上の画素の逆方向の駆動が終了し、次に、今まで選
択されていた走査電極端子に隣接する走査電極が選択さ
れて、前述の動作が繰り返される。このような動作が、
全走査電極について終了すれば、前回の初期状態に戻る
ことになり、前述した全動作が繰返し行われることにな
る。

なお、前記第４図の駆動回路において、低電圧電源端
子４に印加される電圧は、ロジツク回路９及びバツフア
回路８の動作に必要な電圧であり、常に端子２の電位を
基準にして印加される。

［発明が解決しようとする課題］近年、ELパネルは、大型化の傾向にある。ELパネルの
大型化は、データ側電極数の増大を招き、このことは、
１個の走査電極上の画素数の増大を意味し、走査側電極
の駆動回路に対する負荷容量の増大を意味している。こ
のため、走査側電極の駆動回路は、充分な画素の発光の
ためにその発光電流の増大が要求されることになり、そ
の電流駆動能力が問題となつてくる。

前述の従来技術による駆動回路において、画素10を負
の高電圧に充電して発光させる場合、シンク側スイツチ
７は、その電流駆動能力が大きいほど好ましい。このた
め、従来技術による駆動回路は、シンク側スイツチ７を
ダーリントン接続した複数のトランジスタにより構成
し、これにより、電流駆動能力の確保を図つている。し
かし、正の高電圧V_HPで画素10を充電し、次いでこの充
電をシンク側スイツチ７で放電する場合、シンク側スイ
ツチ７を構成する３段ダーリントン接続NPNトランジス
タは、そのコレクタに正の高電圧V_HPが印加された状態
で、画素10から電流の引き抜きを開始することになり、
安全動作領域（以下ASOという）上の問題がある。このA
SO上の問題は、スイツチの電流駆動能力が大きくなるほ
ど大きくなるため、前記従来技術による駆動回路は、前
述の電流の引き抜き動作時に、ダーリントン接続された
NPNトランジスタがASO上の問題により破壊される場合が
あるという問題点があつた。

本発明の目的は、前述した従来技術の問題点を解決
し、シンク側スイツチを構成するダーリントン接続NPN
トランジスタのASO内動作を確保しつつ、充分な電流駆
動能力を有する駆動回路を提供するとともに、該駆動回
路を用いたEL表示装置を提供することにある。

［課題を解決するための手段］前述の従来技術において、ASOが問題となる画素の放
電時は、ELの発光に特に関係なく、駆動回路の電流駆動
能力は比較的少なくてもよく、また、シンク側スイツチ
に大きな電流駆動能力が要求されるのは、画素を負の高
電圧V_HNに充電して発光させる場合であるが、この場
合、負の高電圧V_HNは、前述の画素の放電時に比較して
低い電圧（|V_HN|＜|T_T|）であり、さらに、画素の発光
中は、シンク側スイツチが充分電流駆動能力を有する限
り、画素が電圧の大半を分担している。

本発明は、前述の点に着目して前述の目的を達成する
ものである。すなわち、本発明によれば、前記目的は、
ダーリントン接続されたNPNトランジスタにより構成さ
れるシンク側スイツチにおいて、初段のNPNトランジス
タ以外の中段以降のNPNトランジスタのベースに新たに
ベース電流供給源を設け、前述の画素の放電時には、こ
の新たなベース電流供給源を用いてシンク側スイツチの
制御を行うことにより達成される。

［作用］前記第４図に示す従来技術による駆動回路におけるシ
ンク側スイツチ７の３段ダーリントン接続トランジスタ
の全体の電流増幅率は、ほぼ、個々のNPNトランジスタ7
1〜73の各電流増幅率の積となる。一方、例えば、中段
のNPNトランジスタ72のベースに、ベース電流供給源を
設けた場合、初段のNPNトランジスタ71によるベース電
流の供給が無いものとすれば、その電流増幅率は、ほ
ぼ、NPNトランジスタ72,73の各電流増幅率の積となる。
すなわち、中段のNPNトランジスタ72にベース電流を供
給した場合、初段のNPNトランジスタ71にベース電流を
供給した場合に比較して、その電流駆動能力は、初段の
NPNトランジスタ71の電流増幅率をh_FEとすれば、1/h_FE
となる。従つて、３段ダーリントン接続トランジスタ
は、そのベース電流の供給を初段NPNトランジスタ71の
ベースにするか、中段NPNトランジスタ72のベースにす
るかにより、そのコレクタ電流を効果的に、しかも容易
に増減することができる。

前述のダーリントン接続トランジスタのコレクタ電流
と、ベース電流との関係を図面により説明する。

第５図はダーリントン接続NPNトランジスタのベース
電流−コレクタ電流特性を示すものである。第５図にお
いて、縦軸はコレクタ電流、横軸はベース電流を示し、
特性曲線Ａは３段ダーリントン接続NPNトランジスタの
特性を、特性曲線Ｂは２段ダーリントン接続NPNトラン
ジスタの特性、すなわち、３段ダーリントン接続NPNト
ランジスタの中段のNPNトランジスタ72にベース電流を
供給して、NPNトランジスタ72,73を動作させた場合の特
性を示している。いま、あるベース電流I_Bが与えられた
ときのコレクタ電流を、３段ダーリントン接続NPNトラ
ンジスタの場合IC₁として、２段ダーリントン接続NPNト
ランジスタの場合IC₂として、第５図に示している。以
下、３段ダーリントン接続トランジスタのコレクタ電流
IC₁をIC₂程度に低減する場合について説明する。

第５図において、ベース電流が小さい領域では、コレ
クタ電流が急峻に立上つているが、ベース電流が大きく
なると、ベース電流に対するコレクタ電流の増加が緩や
かになる。これは、中段NPNトランジスタ72あるいは終
段NPNトランジスタ73の電流増幅率がコレクタ電流依存
性を有し、大電流域で電流増幅率が低下するためであ
る。一般に、高圧トランジスタの電流増幅率は、その耐
圧要求上大きくとることができず、数十のオーダーにあ
る。いま、一例として、電流増幅率が30のNPNトランジ
スタをダーリントン接続した場合の特性を考えてみる。
まず、３段ダーリントン接続の場合、第５図に示す特性
曲線Ａにおけるコレクタ電流の増加が緩やかな領域で
は、中段及び終段のNPNトランジスタの電流増幅率が低
下していると考えられる。この低下した電流増幅率を例
えば５とすると、３段ダーリントン接続NPNトランジス
タとしての電流増幅率は、ほぼ、30×５×５＝750とな
る。一方、コレクタ電流が急峻に立上つている領域で
は、各段のNPNトランジスタの電流増幅率の低下が少な
いと考えられるので、例えば、各NPNトランジスタの増
幅率を30のままとすると、３段ダーリントン接続NPNト
ランジスタとしての電流増幅率は、ほぼ、30×30×30＝
27000となつて、極めて大きな値となる。このため、３
段ダーリントン接続NPNトランジスタの第５図に示すコ
レクタ電流IC₁を、例えば、IC₂程度にまで、３段ダーリ
ントン接続のままで、そのベース電流を制御して低減し
ようとすると、その制御は、電流増幅率の大きい領域で
の制御となり、極めて困難なものとなる。例えば、前述
の電流増幅率27000の領域では、ベース電流が10μＡ変
動しても、コレクタ電流は270mA変動することになり、
コレクタ電流IC₂付近でのコレクタ電流の安定化は極め
て困難である。

一方、２段ダーリントン接続NPNトランジスタの場
合、第５図の特性曲線Ｂとして示すように、コレクタ電
流がIC₂程度の領域での電流増幅率は、各NPNトランジス
タの電流増幅率を前述と同様に設定すると、30×５＝15
0程度となつて、ベース電流変動に対するコレクタ電流
変動は、少なくなり、安定となる。例えば、ベース電流
が前述と同様に、10μＡ変動した場合にも、コレクタ電
流の変動は、1.5mA程度の変動ですみ、３段ダーリント
ン接続NPNトラジスタの場合に比較して小さなものとす
ることができる。従つて、３段ダーリントン接続と２段
ダーリントン接続のトランジスタとを、ベース電流を供
給するトランジスタを変更することにより切替えるよう
にすることにより、コレクタ電流をIC₁からIC₂へ低減す
ることが容易となり、しかも安定に行うことができる。

従つて、前述したELパネルの駆動において、シンク側
スイツチ７の電流駆動能力が大きく必要とされる画素発
光時の制御を、ダーリントン接続NPNトランジスタによ
つて構成されるシンク側スイツチ７の初段のNPNトラン
ジスタ71のベースにベース電流を供給し、全体を３段ダ
ーリントン接続NPNトランジスタとして動作させるよう
に行うことにより、その電流駆動能力を充分確保させる
ことができ、一方、ASOが問題となる画素放電時の制御
を、中段のNPNトランジスタ72のベースにベース電流を
供給し、全体を２段ダーリントン接続NPNトランジスタ
として動作させるように行うことにより、出力電流を低
減して、シンク側スイツチを構成するトランジスタのAS
O内動作を確保することができる。

［実施例］以下、本発明による駆動回路の実施例を図面により詳
細に説明する。

第１図は本発明の第１の実施例の構成を示すブロツク
図である。第１図において、82はPMOSトランジスタであ
り、他の符号は第４図の場合と同一である。

第１図に示す本発明の第１の実施例による駆動回路
は、ソース側スイツチ６が高電圧電源端子１と出力端子
３との間に設けられ、出力端子３と端子２との間に、NP
Nトランジスタ71〜73を３段ダーリントン接続して構成
したシンク側スイツチ７が設けられ、さらに、ソース側
スイツチ６及びシンク側スイツチ７を、入力端子５に入
力された制御信号に応じて動作させるため、この制御信
号を処理するロジツク回路９と、このロジツク回路９の
出力に応じて、ソース側スイツチ６とシンク側スイツチ
７とを駆動するバツフア回路８とが設けられて構成され
ている。ロジツク回路９及びバツフア回路８に対する動
作電源は、低電圧電源端子４より供給される。バツフア
回路８は、シンク側スイツチ７を構成しているダーリン
トン接続NPNトランジスタのベース電流供給源として働
くPMOSトランジスタ81,82を備えて構成されている。PMO
Sトランジスタ81のドレインは、シンク側スイツチ７の
初段のNPNトランジスタ71のベースに接続されており、P
MOSトランジスタ82のドレインは、シンク側スイツチ７
の中段のNPNトランジスタ72のベースに接続されてい
る。PMOSトランジスタ81,82は、そのソースが、低電圧
電源端子４に共通に接続されており、ロジツク回路９か
らそのゲートに与えられる信号に応じて、前記シンク側
スイツチ７のNPNトランジスタ71,72に対しベース電流を
供給する。また、出力端子３と端子11との間に容量性負
荷が接続され、前述の構成を持つ駆動回路により駆動さ
れる。

この第１図に示す本発明の第１の実施例による駆動回
路により、ELパネルを駆動する場合、第４図により説明
した従来技術の場合と同様に、出力端子３が１個の走査
側電極に、端子11が１個のデータ側電極に、そして、容
量性負荷10がELパネル内の１個の画素に夫々相当する。
以下、容量性負荷10を画素10とも記す。

画素10の発光制御動作は、第４図により説明した従来
技術の場合と同様であり、以下では、画素10の駆動上
で、第１図に示す本発明の実施例の従来技術と相違する
点についてのみ説明する。

いま、ソース側スイツチ６をオンとして画素10の正の
高電圧V_HPに充電し、画素10を発光あるいは非発光に制
御した後、これをシンク側スイツチにより放電する場
合、前述したように、シンク側スイツチ７におけるダー
リントン接続NPNトランジスタは、そのコレクタに正の
高電圧V_HPが印加された状態で、画素10より放電電流を
引き抜き始めることになる。この場合、シンク側スイツ
チ７を構成するNPNトランジスタのASO上、ダーリントン
接続NPNトランジスタの出力電流、すなわち、シンク側
スイツチ７の放電電流を抑制することが望ましい。ま
た、この放電は、画素10の発光そのものには関与しない
ため、その放電電流は、比較的少なくてもよい。

従つて、第１図に示す本発明の第１の実施例では、前
述の放電動作時に、バツフア回路８内のPMOSトランジス
タ82をオン、PMOSトランジスタ81をオフとして、シンク
側スイツチ７のNPNトランジスタ72のベース端子にベー
ス電流を供給することにより、シンク側スイツチ７の３
段ダーリントン接続NPNトランジスタを、NPNトランジス
タ72,73による２段ダーリントン接続NPNトランジスタと
して動作させ、その出力電流、すなわち、画素10の放電
電流を低減させている。これにより、第１図に示す駆動
回路は、ASOに対する３段ダーリントン接続NPNトランジ
スタの保護を行うことができる。

一方、シンク側スイツチ７により画素10を負の高電圧
V_HNに充電して、画素10を発光させる場合、前述のASO上
の問題はなく、シンク側スイツチ７は、電流駆動能力の
大きいことが要求される。従つて、この場合、バツフア
回路８内のPMOSトランジスタ81がオンに、PMOSトランジ
スタ82がオフ（オンであつてもよい）に制御され、シン
ク側スイツチ７の３段ダーリントン接続NPNトランジス
タの初段のNPNトランジスタ71のベース端子にベース電
流が供給される。この結果、NPNトランジスタ71〜73
は、３段ダーリントン接続NPNトランジスタとして動作
し、充分に大きな電流駆動能力を確保できることにな
る。

前述した本発明の第１の実施例は、ダーリントン接続
NPNトランジスタのASOが問題となる場合、ダーリントン
接続段数を見かけ上少なくし、これによつて、容易にダ
ーリントン接続NPNトランジスタの出力電流を低減する
ことができ、また、電流駆動能力が大きく必要とされる
場合、ダーリントン接続された全段数を有効として動作
させることができる。従つて、前述の実施例によれば、
高電圧負荷駆動において、ダーリントン接続NPNトラン
ジスタのASO内動作を確保しつつ、充分に大きな電流駆
動能力を有する駆動回路を得ることができる。

前述した本発明の第１の実施例は、シンク側スイツチ
７を、３段ダーリントン接続NPNトランジスタにより構
成したとして説明したが、本発明は、２段接続あるいは
その他の段数によるダーリントン接続トランジスタによ
り、シンク側スイツチを構成した場合にも、同様に動作
でき、同様な効果を奏するものである。また、前記実施
例は、３段ダーリントン接続NPNトランジスタの中段のN
PNトランジスタのベース端子にベース電流供給源を備え
て、コレクタ電流を低減したが、終段のNPNトランジス
タのベース端子にベース電流供給源を備えてもよく、さ
らに、中段及び終段のいずれにもベース電流供給源を備
え、出力電流設定モードを増加させることもできる。

第２図は本発明の第２の実施例の構成を示すブロツク
図である。第３図における符号は、第１図の場合と同一
である。この第３図に示す実施例はシンク側スイツチ７
とバツフア回路８の部分のみを示しており、他の構成令
は第１図の場合と同一である。

第２図に示す本発明の第２の実施例による駆動回路
は、シンク側スイツチ７における３段ダーリントン接続
トランジスタを構成するNPNトランジスタ71〜73の初段
のNPNトランジスタ71のベースにバツフア回路８内のPMO
Sトランジスタ81が、初段のNPNトランジスタ71のベース
と中段のNPNトランジスタ72のベースとの間にPMOSトラ
ンジスタ83が接続されて構成されている。

この第２図に示す実施例において、電流駆動能力が大
きく要求される場合、バツフア回路８内のPMOSトランジ
スタ81はオンに、PMOSトランジスタ83はオフに制御さ
れ、低電圧電源端子４より、PMOSトランジスタ81を介し
て初段NPNトランジスタ71にベース電流が供給され、シ
ンク側スイツチ７を構成するNPNトランジスタ71〜73
は、３段ダーリントン接続NPNトランジスタとして動作
する。

一方、ASOが問題となる場合、すなわち、ダーリント
ン接続NPNトランジスタの出力電流を低減したい場合、
バツフア回路８内のPMOSトランジスタ81,83はともにオ
ンに制御される。これにより、PMOSトランジスタ81の出
力電流は、全てPMOSトランジスタ83側にバイパスされ、
中段のNPNトランジスタ72のベースにベース電流として
供給される。この結果、シンク側スイツチ７を構成する
NPNトランジスタ71〜73は、NPNトランジスタ72,73によ
る２段ダーリントン接続トランジスタとして動作するの
で、その出力電流を低減することができる。なお、前述
において、PMOSトランジスタ83のソース・ドレイン間電
圧は、NPNトランジスタ71のベース・エミツタ間電圧よ
り小さいものとする。

前述の本発明の第２の実施例による駆動回路は、第１
図により説明した本発明の第１の実施例の場合と同様
に、ダーリントン接続NPNトランジスタの出力電流を、
その動作モードに応じて切換え制御することができるの
で、前記第１の実施例と同様な効果を奏することができ
る。

第２図に示す本発明の第２の実施例は、PMOSトランジ
スタ83のドレインをシンク側スイツチ７の中段のNPNト
ランジスタ72のベースに接続しているが、前記PMOSトラ
ンジスタ83のドレインを終段のNPNトランジスタ73のベ
ースに接続しても、同様に動作でき、同様な効果を得る
ことができる。

第３図は本発明の第３の実施例の構成を示すブロツク
図である。第３図において、74はPNPトランジスタ、75
はNPNトランジスタ、84はPMOSトランジスタ、85はNMOS
トランジスタであり、他の符号は第１図の場合と同一で
ある。

第３図に示す本発明の第３の実施例による駆動回路
は、シンク側スイツチ７を、PNPトランジスタを用いた
ダーリントン接続トランジスタにより構成したものであ
り、出力端子３にエミツタを、NPNトランジスタ75のベ
ースにコレクタを接続したPNPトランジスタ74と、出力
端子３にコレクタを、端子２にエミツタを接続したNPN
トランジスタとにより、ダーリントン接続トランジスタ
を構成し、これをシンク側スイツチ７とするものであ
る。また、バツフア回路８は、PNPトランジスタ74のベ
ースにベース電流を供給するNMOSトランジスタ85と、NP
Nトランジスタ75のベースに電流を供給するPMOSトラン
ジスタ84とを備えて構成されている。

このように構成される本発明の実施例において、シン
ク側スイツチ７に、大きな電流駆動能力が要求される場
合、バツフア回路８内のNMOSトランジスタ85がオンとさ
れる。NMOSトランジスタ85は、PNPトランジスタ74のベ
ース電流を引き抜くことにより、PNPトランジスタ74を
オンとする。これにより、NPNトランジスタ75もオンと
なり、PNP及びNPNトランジスタ74,75は、２段ダーリン
トン接続トランジスタとして動作し、大きな電流駆動能
力を有するように制御される。

一方、シンク側スイツチ７を構成するトランジスタの
ASOが問題となる場合、バツフア回路８内のPMOSトラン
ジスタ84がオンに、NMOSトランジスタ85がオフに制御さ
れる。これにより、シンク側スイツチ７内のNPNトラン
ジスタ75にのみ、PMOSトランジスタ84よりベース電流が
供給される。この結果、PNPトランジスタ74は動作せ
ず、NPNトランジスタ75のみが単体で動作することにな
り、シンク側スイツチ７の出力電流を低減することがで
きる。

前述した本発明の第３の実施例も、本発明の第１及び
第２の実施例と同様に、ダーリントン接続トランジスタ
の出力電流を、動作モードに応じて切換え制御すること
ができ、第１の実施例と同様の効果を奏する。

前述した本発明の第１及び第２の実施例による駆動回
路は、シンク側スイツチをNPNトランジスタを用いて構
成したが、シンク側スイツチをPNPトランジスタのダー
リントン接続により構成してもよいことはいうまでもな
い。

前述した本発明の実施例は、容量性負荷を駆動するた
めに用いて効果的であり、特に、EL表示装置等に用いた
場合、高い信頼性を有する表示装置を構成することがで
きる。

［発明の効果］以上説明したように、本発明によれば、ダーリントン
接続トランジスタを備える駆動回路において、その出力
電流を動作モードに応じて容易に切換え制御することが
できるので、本発明による駆動回路をELパネル等の駆動
のために利用する場合、画素放電時における高電圧動作
での駆動回路のASOによる破壊を防止することができ、
また、画素発光時における駆動電流を充分に確保するこ
とが可能となる。すなわち、本発明によれば、ダーリン
トン接続トランジスタのASO内動作を確保しつつ、その
電流駆動能力を最大限に引き出すことのできる駆動回路
を得ることができ、また、この駆動回路を用いることに
より信頼性の高いELパネル等による表示装置を得ること
ができる。

【図面の簡単な説明】

第１図，第２図，第３図は本発明の第1,第2,第３の実施
例の構成を示すブロツク図、第４図は従来技術による駆
動回路の一例を示すブロツク図、第５図はダーリントン
接続NPNトランジスタのベース電流−コレクタ電流特性
を示す図である。 1,2……高電圧電源端子、３……出力端子、４……低電
圧電源端子、５……制御信号入力端子、６……ソース側
スイツチ、７……シンク側スイツチ、８……バツフア回
路、９……ロジツク回路、10……容量性負荷（画素）、
11……データ側端子、71〜73,75……NPNトランジスタ、
74……PNPトランジスタ、81〜84……PMOSトランジス
タ、85……NMOSトランジスタ。

Claims

【特許請求の範囲】

【請求項１】第１の電源端子と、第１の電源端子とは異
なる電位が付与される第２の電源端子と、容量性負荷に
接続される出力端子と、制御端子と、第１の電源端子と
出力端子との間に接続されたソース側スイッチング素子
と、第２の電源端子と出力端子との間に接続されたシン
ク側スイッチング素子と、制御端子からの制御信号に基
づきソース側スイッチング素子及びシンク側スイッチン
グ素子を交互にオンオフ制御する制御部とを有する駆動
回路において、シンク側スイッチング素子がダーリントン接続された複
数個のバイポーラトランジスタにより構成され、第２の
電源端子からシンク側スイッチング素子を介して容量性
負荷を充電するとき、シンク側スイッチング素子を構成
するダーリントン接続の全ての段数を使用し、第１の電
源端子からソース側スイッチング素子を介して容量性負
荷が充電された後、第２の電源端子からシンク側スイッ
チング素子を介して容量性負荷の電荷を放電するとき、
シンク側スイッチング素子を構成するダーリントン接続
の段数を少なくすることを特徴とする駆動回路。
【請求項２】第１の電源端子と、第１の電源端子とは異
なる電位が付与される第２の電源端子と、容量性負荷に
接続される出力端子と、制御端子と、第１の電源端子の
出力端子との間に接続されたソース側スイッチング素子
と、第２の電源端子と出力端子との間に接続されたシン
ク側スイッチング素子と、制御端子からの制御信号に基
づきソース側スイッチング素子及びシンク側スイッチン
グ素子を交互にオンオフ制御する制御部とを有する駆動
回路において、シンク側スイッチング素子がダーリントン接続された複
数庫のバイポーラトランジスタにより構成され、第２の
電源端子からシンク側スイッチング素子を介して容量性
負荷を充電するとき、シンク側スイッチング素子を構成
するダーリントン接続した複数個のトランジスタの初段
のトランジスタ、または、初段のトランジスタを含む複
数段のトランジスタに同時に制御信号を付与し、第１の
電源端子からソース側スイッチング素子を介して容量性
負荷が充電された後、第２の電源端子からシンク側スイ
ッチング素子を介して容量性負荷の電荷を放電すると
き、シンク側スイッチング素子を構成するダーリントン
接続した複数個のトランジスタの中間段のトランジスタ
に制御信号を付与することを特徴とする駆動回路。
【請求項３】互いに交差して配列された複数の走査側電
極及びデータ側電極と、前記両電極間に設けられたEL層
とを備える表示装置において、前記走査側電極の駆動に
特許請求の範囲第１項または第２項記載の駆動回路を使
用することを特徴とする表示装置。